JP6196456B2

JP6196456B2 - 表示装置及びソースドライバｉｃ

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Inventors: 聡齋藤; 宏太北村; 肇田辺
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Description

本発明は、表示パネルドライバ及び表示装置に関し、特に、表示パネルのゲート線（走査線、アドレス線とも呼ばれる）を駆動する回路を制御する機能を有する表示パネルドライバ及びそれを用いた表示装置に関する。

液晶表示パネルその他の表示パネルは、一般に、画素の行を選択するゲート線（走査線、アドレス線とも呼ばれる）と、各画素の階調を示す画像データに対応する信号が供給されるソース線（信号線、データ線とも呼ばれる）とを含んでいる。このため、表示パネルを備えるパネル表示装置には、ゲート線を駆動するドライバ（ゲートドライバと呼ばれることがある）と、ソース線を駆動するドライバ（ソースドライバと呼ばれることがある）とが組み込まれる。

パネル表示装置の一つの実装形態は、ソースドライバとして機能する集積回路（ＩＣ（integrated circuit））に、ゲート線を駆動するゲートドライバを制御する制御信号（ゲート制御信号）を生成する機能を組み込み、生成した制御信号を表示パネルに集積化された配線を介してゲートドライバに供給する構成である。このとき、ゲートドライバは、ＣＯＧ（circuit on glass）技術を用いて表示パネルのガラス基板の上に集積化してもよく（このようなゲートドライバを、以下では、ＧＩＰ（gate in panel）回路と呼ぶことがある）、また、ゲートドライバとして機能するＩＣチップを表示パネルに接合してもよい。このような構成は、表示パネルの外部からゲートドライバに信号を供給する必要がなく、表示パネルに接続する信号ラインの数を低減することができる点で好適である。このような構成のパネル表示装置は、例えば、特開２００８−２２４７９８号公報、特開２０１２−１８１５４３号公報に開示されている。

特開２００８−２２４７９８号公報特開２０１２−１８１５４３号公報

このようなパネル表示装置に関して発明者等が認識した一つの問題は、表示パネル又はゲートドライバＩＣのメーカ毎に、又は、製品毎にゲート線の駆動の制御方式が異なり得ることである。ＧＩＰ回路又はゲートドライバＩＣを制御する制御信号（ゲート制御信号）の波形は、表示パネル又はゲートドライバＩＣの仕様によって異なる。しかしながら、各メーカ又は各製品の仕様に対応した専用のソースドライバＩＣを製造することは不経済である。

この問題に対応する一つの方策としては、各メーカの仕様に対応した複数のハードウェア回路をソースドライバＩＣに集積化すると共に、実際に有効にするハードウェア回路を選択する（例えば、設定により選択する）ことが考えられる。しかしながら、このような方策では、対応すべきメーカ又は製品が多くなると多くの専用のハードウェア回路が必要になり、回路規模及び設計工数が増加してしまう。また、ハードウェア回路を使用しているため、設計完了後に新たな設計仕様に対応することが困難であり、更に、仕様変更に対応することが難しくなる。

したがって、本発明の目的は、回路規模を低減させながら、仕様が異なるゲートドライバ（ＧＩＰ回路又はゲートドライバＩＣ）に対応したゲート制御信号を発生可能な表示パネルドライバを提供することにある。

本発明の一の観点では、表示装置が、ゲート線とソース線とを備える表示パネルと、ゲート線を駆動するゲートドライバと、ソース線を駆動するソースドライバとを具備する。ソースドライバは、ゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成部を備えている。ゲート制御信号生成部は、ゲート制御信号の波形をソフトウェア的に制御可能であるように構成されている。

ここで、ゲートドライバは、表示パネルの基板に集積化されていてもよい。また、ゲートドライバは、半導体チップに集積化されたゲートドライバＩＣであってもよい。この場合、当該ゲートドライバＩＣは、表示パネルに搭載されてもよい。

本発明の他の観点では、表示パネルのソース線を駆動するソースドライバ回路部と、表示パネルのゲート線を駆動するゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成部とを具備している。ゲート制御信号生成部は、ゲート制御信号の波形をソフトウェア的に制御可能であるように構成されている。

本発明によれば、回路規模を低減させながら、仕様が異なるゲートドライバ（ＧＩＰ回路又はゲートドライバＩＣ）に対応したゲート制御信号を発生可能なソースドライバを提供することができる。

本発明の第１の実施形態における液晶表示装置の構成の一例を示す概念図である。第１の実施形態における液晶表示装置の構成の他の例を示す概念図である。第１の実施形態のソースドライバＩＣの構成を示すブロック図である。第１の実施形態のソースドライバＩＣにおいて、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎの生成に関与する部分の構成を示すブロック図である。第１の実施形態において、パルスジェネレータによって生成される内部クロック信号の波形の例を示すタイミングチャートである。第１の実施形態において、パルスジェネレータによって生成される内部パルス信号の波形の例を示すタイミングチャートである。第１の実施形態において、マルチレベルパルスジェネレータによって生成されるマルチレベル内部クロック信号の波形の例を示すタイミングチャートである。第１の実施形態において、マルチレベルパルスジェネレータによって生成されるマルチレベル内部パルス信号の波形の例を示すタイミングチャートである。第１の実施形態のソースドライバＩＣによって生成されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ９の波形の例を示すタイミングチャートである。第１の実施形態のソースドライバＩＣによって生成されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ９の波形の例を示すタイミングチャートである。第１の実施形態のソースドライバＩＣによって生成されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ９の波形の例を示すタイミングチャートである。第１の実施形態における、起動時における電源電圧Ｖ_ＰＷＲ１〜Ｖ_ＰＷＲ３の立ち上がりタイミング、立ち下がりタイミングの例を示すタイミングチャートである。第２の実施形態におけるＴＰＣ内蔵ソースドライバＩＣの構成を示すブロック図である。第２の実施形態のＴＰＣ内蔵ソースドライバＩＣにおいて、ＭＰＵ（micro processingunit）とＬＣＤドライバ（liquid crystal display）ドライバの間で交換される信号の波形の例を示すタイミングチャートである。第２の実施形態における液晶表示装置の構成を概念的に示すブロック図である。第２の実施形態のＴＰＣ内蔵ソースドライバＩＣに集積化されたタッチパネルコントローラの構成の例を示すブロック図である。第２の実施形態のＴＰＣ内蔵ソースドライバＩＣにおいて、ＭＰＵによって生成される汎用ＩＯデータ信号の波形の例を示すタイミングチャートである。第２の実施形態のＴＰＣ内蔵ソースドライバＩＣによって生成されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ１０の波形の例を示すタイミングチャートである。

（第１の実施形態）
図１は、本発明の第１の実施形態における液晶表示装置１の構成の一例を示す概念図である。液晶表示装置１は、液晶表示パネル２と、ソースドライバＩＣ３とを備えている。液晶表示パネル２のガラス基板４の上には、表示部５と、ＧＩＰ（gate in panel）回路６とが形成されている。表示部５には、ゲート線（走査線、アドレス線とも呼ばれる）と、ソース線と、画素が集積化されている。ＧＩＰ回路６は、表示部５のゲート線を駆動する回路であり、例えば、ＣＯＧ（circuit on glass）技術を用いてガラス基板４の上に形成される。

ソースドライバＩＣ３は、液晶表示パネル２の表示部５に設けられたソース線を駆動する表示パネルドライバの機能を有している。加えて、ソースドライバＩＣ３は、ＧＩＰ回路６にゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを供給する機能も有している。ＧＩＰ回路６は、ソースドライバＩＣ３から供給されたゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎに応答して表示部５のゲート線を駆動する。

図１の構成では、液晶表示パネル２に集積化されたＧＩＰ回路６によってゲート線が駆動されるが、図２に示されているように、半導体チップに集積化されたゲートドライバＩＣ６Ａが液晶表示パネル２に搭載され、そのゲートドライバＩＣ６Ａによって表示部５のゲート線が駆動されても良い。この場合、ゲートドライバＩＣ６Ａは、ソースドライバＩＣ３から供給されたゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎに応答して表示部５のゲート線を駆動する。

上述されているように、ＧＩＰ回路６（図１）の設計仕様、及び、ゲートドライバＩＣ６Ａ（図２）の設計仕様、即ち、供給すべきゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎのそのメーカ又は製品によって異なる。このような問題に対処するために、本実施形態のソースドライバＩＣ３は、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形をソフトウェア的にプログラム可能に構成されている。このような構成のソースドライバＩＣ３は、様々な仕様のＧＩＰ回路６又はゲートドライバＩＣ６Ａに対応した波形のゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成可能である。以下、ソースドライバＩＣ３の構成について詳細に説明する。

図３は、本実施形態におけるソースドライバＩＣ３の構成を示すブロック図である。本実施形態のソースドライバＩＣ３は、インターフェース１１と、コマンドレジスタ１２と、コントロールレジスタ１３と、不揮発性メモリ１４と、フレームメモリ１５と、ソースドライバ回路１６と、ＬＣＤ駆動電源回路１７と、タイミングジェネレータ１８と、パネルインターフェースドライバ回路１９とを備えている。

インターフェース１１は、外部装置（例えば、ホストプロセッサ）から画像データ及び制御データを受信し、また、ソースドライバＩＣ３において生成されたデータを外部装置に送信する回路である。

コマンドレジスタ１２、コントロールレジスタ１３、及び、不揮発性メモリ１４は、ソースドライバＩＣ３の制御に使用されるデータを記憶する回路群である。コマンドレジスタ１２は、外部から受け取った制御データに含まれるコマンドを記憶し、コントロールレジスタ１３は、ソースドライバＩＣ３の制御に使用されるレジスタ値を記憶する。フレームメモリ１５と、ＬＣＤ駆動電源回路１７と、タイミングジェネレータ１８とは、コマンドレジスタ１２に記憶されているコマンド及びコントロールレジスタ１３に記憶されているレジスタ値に応答して動作する。不揮発性メモリ１４は、コントロールレジスタ１３に初期的に設定される（例えば、ソースドライバＩＣ３の起動時に設定される）レジスタ値を不揮発的に記憶する。ソースドライバＩＣ３が起動されると、不揮発性メモリ１４に記憶されているレジスタ値が読みだされてコントロールレジスタ１３に記憶される。コントロールレジスタ１３及び不揮発性メモリ１４が記憶するレジスタ値は、インターフェース１１を通じて外部から書き換え可能である。

フレームメモリ１５及びソースドライバ回路１６は、表示部５に設けられるソース線を駆動するための回路部である。フレームメモリ１５は、外部装置から供給される画像データを記憶する。ソースドライバ回路１６は、フレームメモリ１５から読み出された画像データに応答してソース駆動信号Ｓ１〜Ｓｍを生成する。ソース駆動信号Ｓ１〜Ｓｍは、表示部５のｍ本のソース線に供給され、該ｍ本のソース線から、ＧＩＰ回路６又はゲートドライバＩＣ６Ａによって選択されたゲート線に接続された画素に書き込まれる。

ＬＣＤ駆動電源回路１７は、ソースドライバＩＣ３の内部で用いられる様々な電源電圧を生成する。本実施形態では、ＬＣＤ駆動電源回路１７は、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給される電源電圧Ｖ_ＰＷＲ１〜Ｖ_ＰＷＲ３を生成する機能も有している。ＬＣＤ駆動電源回路１７の動作は、コマンドレジスタ１２に記憶されているコマンド及びコントロールレジスタ１３に記憶されているレジスタ値に応答して制御される。

タイミングジェネレータ１８は、ソースドライバＩＣ３に含まれる各回路のタイミング制御を行う回路である。タイミングジェネレータ１８は、フレームメモリ１５、ソースドライバ回路１６、及び、ＬＣＤ駆動電源回路１７に、それぞれの動作タイミングを制御するための信号を供給する。

加えて、タイミングジェネレータ１８は、ＧＩＰ回路６又はゲートドライバＩＣ６Ａのタイミング制御を行う機能も有している。詳細には、本実施形態では、タイミングジェネレータ１８は、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの元になる信号である内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎをパネルインターフェースドライバ回路１９に供給する。

パネルインターフェースドライバ回路１９は、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎに対してＧＩＰ回路６又はゲートドライバＩＣ６Ａの入力の信号レベルと整合させるためのレベルシフトを行い、レベルシフト後の信号をゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎとして出力するレベルシフト部として動作する。即ち、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎは、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎと同一の波形であるが、信号振幅が異なる信号として生成される。

図４は、ソースドライバＩＣ３のうちの、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎの生成に関与する回路部（内部ゲート制御信号生成部）の構成を示している。図４に示された回路部と上記のパネルインターフェースドライバ回路１９とで、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成するゲート制御信号生成部が構成されている。

本実施形態のソースドライバＩＣ３では、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎの波形、即ち、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形が、ソフトウェア的にプログラム可能である。詳細には、コントロールレジスタ１３に含まれるレジスタへのレジスタ値の設定により、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎの波形が調節される。

詳細には、コントロールレジスタ１３は、メインカウンタ制御レジスタ２１と、サブカウンタ制御レジスタ２２と、波形制御レジスタ２３とを備えている。タイミングジェネレータ１８は、メインカウンタ３１と、サブカウンタ３２〜３５と、パルスジェネレータ３６、３７と、マルチレベルパルスジェネレータ３８、３９と、パルススワップ回路４０とを備えている。

メインカウンタ３１は、メインカウンタ制御レジスタ２１が保持するレジスタ値に応答してクロック信号ＣＬＫをカウントする動作を行う。一実施例では、メインカウンタ制御レジスタ２１に、メインカウンタ３１がカウントアップする（保持するカウント値を１だけ増加させる）クロック信号ＣＬＫのパルスの数を示すレジスタ値を保持している。この場合、メインカウンタ３１は、メインカウンタ制御レジスタ２１が保持するレジスタ値に応じた速さでカウントアップする。

サブカウンタ３２〜３５は、それぞれ、サブカウンタ制御レジスタ２２が保持するレジスタ値に応答して、メインカウンタ３１のカウンタ値の変化をカウントする動作を行う。一実施例では、サブカウンタ制御レジスタ２２は、サブカウンタ３２〜３５のそれぞれについて、サブカウンタ３２〜３５がカウントアップする（保持するカウント値を１だけ増加させる）メインカウンタ３１のカウンタ値の変化量を示すレジスタ値を保持している。この場合、サブカウンタ３２〜３５のそれぞれは、サブカウンタ制御レジスタ２２が保持するレジスタ値に応じた速さでカウントアップする。

パルスジェネレータ３６、３７は、波形制御レジスタ２３に保持されているレジスタ値によって制御されて、異なる波形を有する一群の内部デジタル信号を生成する内部デジタル信号生成部として機能する。詳細には、パルスジェネレータ３６は、波形制御レジスタ２３に保持されているレジスタ値と、サブカウンタ３２のカウンタ値を参照しながら内部クロック信号ＣＬＫ１〜ＣＬＫｐを生成する（ｐは２以上の整数）。図５は、パルスジェネレータ３６によって生成される内部クロック信号ＣＬＫ１〜ＣＬＫｐの波形の例を示している。パルスジェネレータ３６は、異なる位相の内部クロック信号を生成可能であり、また、異なる周期の内部クロック信号を生成可能である。即ち、内部クロック信号ＣＬＫ１〜ＣＬＫｐは、その周期及び位相が調節可能である。

図４を再度に参照して、パルスジェネレータ３６による内部クロック信号ＣＬＫ１〜ＣＬＫｐの生成は、例えば、以下のようにして行われる。波形制御レジスタ２３には、内部クロック信号ＣＬＫ１〜ＣＬＫｐのそれぞれの周期及び位相を設定するレジスタ値が設定される。パルスジェネレータ３６は、サブカウンタ３２のカウンタ値と設定されたレジスタ値とを比較し、比較の結果に応じて内部クロック信号ＣＬＫ１〜ＣＬＫｐのそれぞれをＨｉｇｈレベル又はＬｏｗレベルに設定する。波形制御レジスタ２３に設定されているレジスタ値を適切に設定することで、内部クロック信号ＣＬＫ１〜ＣＬＫｐは、その周期及び位相が調節可能である。

同様に、パルスジェネレータ３７は、波形制御レジスタ２３に保持されているレジスタ値と、サブカウンタ３３のカウンタ値を参照しながら内部パルス信号ＰＬＳ１〜ＰＬＳｑを生成する（ｑは２以上の整数）。図６は、パルスジェネレータ３７によって生成される内部パルス信号ＰＬＳ１〜ＰＬＳｑの波形の例を示している。パルスジェネレータ３７は、異なる位相の内部パルス信号、異なる周期の内部パルス信号、及び、異なるデューティ比の内部パルス信号を生成可能である。即ち、内部パルス信号ＰＬＳ１〜ＰＬＳｑは、その周期、位相及びデューティ比が調節可能である。

図４を再度に参照して、パルスジェネレータ３７による内部パルス信号ＰＬＳ１〜ＰＬＳｑの生成は、例えば、以下のようにして行われる。波形制御レジスタ２３には、内部パルス信号ＰＬＳ１〜ＰＬＳｑのそれぞれの周期及び位相を設定するレジスタ値が設定される。パルスジェネレータ３７は、サブカウンタ３２のカウンタ値と、設定されたレジスタ値を比較し、比較の結果に応じて内部パルス信号ＰＬＳ１〜ＰＬＳｑのそれぞれをＨｉｇｈレベル又はＬｏｗレベルに設定する。波形制御レジスタ２３に設定されているレジスタ値を適切に設定することで、内部パルス信号ＰＬＳ１〜ＰＬＳｑは、その周期、位相及びデューティ比が調節可能である。

なお、内部パルス信号ＰＬＳ１〜ＰＬＳｑとしては、常時、Ｈｉｇｈレベルの信号（図６では、内部パルス信号ＰＬＳ（ｑ−１））が生成されてもよく、また、常時、Ｌｏｗレベルの信号（図６では、内部パルス信号ＰＬＳｑ）が生成されてもよい。

また、内部クロック信号ＣＬＫ１〜ＣＬＫｐと内部パルス信号ＰＬＳ１〜ＰＬＳｑは、周期、位相、及びデューティ比の少なくとも一つが異なるように生成される点で相違するのみであり、デジタル信号としての本質的な差異は無いことに留意されたい。

また、マルチレベルパルスジェネレータ３８、３９は、いずれも、波形制御レジスタ２３に保持されているレジスタ値によって制御され、異なる波形を有する一群のマルチレベル内部デジタル信号を生成するマルチレベル内部デジタル信号生成部として機能する。ここで、マルチレベル内部デジタル信号のそれぞれは、許容される信号レベルが３つ以上ある信号である。本実施形態では、３値のマルチレベル内部デジタル信号が生成される。

詳細には、マルチレベルパルスジェネレータ３８は、波形制御レジスタ２３に保持されているレジスタ値と、サブカウンタ３４のカウンタ値を参照しながらマルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒを生成する（ｒは２以上の整数）。マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒは、いずれも、許容される信号レベルが３つ以上あるクロック信号であり、本実施形態では、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒは、３値のクロック信号として生成される。

図７は、マルチレベルパルスジェネレータ３８によって生成されるマルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒの波形の例を示している。マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒのそれぞれについて許容される信号レベルは、Ｖ_ＨＩＧＨ、Ｖ_ＭＩＤ、Ｖ_ＬＯＷの３値である。ここで、電圧Ｖ_ＨＩＧＨは、内部クロック信号ＣＬＫ１〜ＣＬＫｐ及び内部パルス信号ＰＬＳ１〜ＰＬＳｑのＨｉｇｈレベルとして用いられる電圧であり、電圧Ｖ_ＬＯＷは、内部クロック信号ＣＬＫ１〜ＣＬＫｐ及び内部パルス信号ＰＬＳ１〜ＰＬＳｑのＬｏｗレベルとして用いられる電圧である。また、電圧Ｖ_ＭＩＤは、電圧Ｖ_ＨＩＧＨ、Ｖ_ＬＯＷの中間の電圧である。マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒのそれぞれは、Ｌｏｗレベル（電圧Ｖ_ＬＯＷ）とＨｉｇｈレベル（電圧Ｖ_ＨＩＧＨ）との間で遷移する途中で、一定時間、中間レベル（電圧Ｖ_ＭＩＤ）に維持されるような波形を有している。マルチレベルパルスジェネレータ３８は、異なる位相のマルチレベル内部クロック信号を生成可能であり、また、異なる周期のマルチレベル内部クロック信号を生成可能である。即ち、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒは、その周期及び位相が調節可能である。また、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒは、電圧Ｖ_ＭＩＤで維持される時間の長さも調節可能である。

図４を再度に参照して、マルチレベルパルスジェネレータ３８によるマルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒの生成は、例えば、以下のようにして行われる。波形制御レジスタ２３には、マルチレベルパルスジェネレータ３８のそれぞれの周期、位相、電圧Ｖ_ＭＩＤで維持される時間の長さを設定するレジスタ値が設定される。マルチレベルパルスジェネレータ３８は、サブカウンタ３２のカウンタ値と設定されたレジスタ値とを比較し、比較の結果に応じてマルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒのそれぞれをＨｉｇｈレベル、Ｌｏｗレベル又は中間レベルに設定する。波形制御レジスタ２３に設定されているレジスタ値を適切に設定することで、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒは、その周期、位相、及び、電圧Ｖ_ＭＩＤで維持される時間の長さが調節可能である。

同様に、マルチレベルパルスジェネレータ３９は、波形制御レジスタ２３に保持されているレジスタ値と、サブカウンタ３５のカウンタ値を参照しながらマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓを生成する（ｓは２以上の整数）。マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、いずれも、許容される信号レベルが３つ以上あるパルス信号であり、本実施形態では、マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、３値のパルス信号として生成される。

図８は、マルチレベルパルスジェネレータ３９によって生成されるマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓの波形の例を示している。マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのそれぞれについて許容される信号レベルは、Ｖ_ＨＩＧＨ、Ｖ_ＭＩＤ、Ｖ_ＬＯＷの３値である。マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのそれぞれは、Ｌｏｗレベル（電圧Ｖ_ＬＯＷ）とＨｉｇｈレベル（電圧Ｖ_ＨＩＧＨ）との間で遷移する途中で、一定時間、中間レベル（電圧Ｖ_ＭＩＤ）に維持されるような波形を有している。マルチレベルパルスジェネレータ３８は、異なる位相のマルチレベル内部パルス信号を生成可能であり、また、異なる周期のマルチレベル内部パルス信号を生成可能である。即ち、マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、その周期及び位相が調節可能である。また、マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、電圧Ｖ_ＭＩＤで維持される時間の長さも調節可能である。

マルチレベルパルスジェネレータ３９によるマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓの生成は、例えば、以下のようにして行われる。波形制御レジスタ２３には、マルチレベルパルスジェネレータ３９のそれぞれの周期、位相、電圧Ｖ_ＭＩＤで維持される時間の長さを設定するレジスタ値が設定される。マルチレベルパルスジェネレータ３９は、サブカウンタ３２のカウンタ値と設定されたレジスタ値とを比較し、比較の結果に応じてマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのそれぞれをＨｉｇｈレベル、Ｌｏｗレベル又は中間レベルに設定する。波形制御レジスタ２３に設定されているレジスタ値を適切に設定することで、マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、その周期、位相、及び、電圧Ｖ_ＭＩＤで維持される時間の長さが調節可能である。

なお、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒとマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓは、周期、位相、デューティ比、及び、の少なくとも一つが異なるように生成される点で相違するのみであり、マルチレベル信号（３値信号）としての本質的な差異は無いことに留意されたい。

パルススワップ回路４０は、上記の内部クロック信号ＣＬＫ１〜ＣＬＫｐ、内部パルス信号ＰＬＳ１〜ＰＬＳｑ、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒ及びマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓから、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎを生成する。内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎは、様々な動作によって生成され得る。各内部ゲート制御信号ＳＩＮＴｉは、内部クロック信号ＣＬＫ１〜ＣＬＫｐ、内部パルス信号ＰＬＳ１〜ＰＬＳｑ、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒ及びマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのうちから選択されてもよい。ここで、同一の信号が、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎのうちの２以上の信号として用いられても良い。

また、各内部ゲート制御信号ＳＩＮＴｉは、内部クロック信号ＣＬＫ１〜ＣＬＫｐ、内部パルス信号ＰＬＳ１〜ＰＬＳｑ、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒ及びマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのうちの複数に対して論理演算（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ）を行って得られる信号として生成されてもよい。

上述の波形制御レジスタ２３には、パルススワップ回路４０の動作を制御するためのレジスタ値が設定される。パルススワップ回路４０は、設定された当該レジスタ値に応答した動作を行い、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎのそれぞれを生成する。詳細には、パルススワップ回路４０は、設定された当該レジスタ値に応答して、内部クロック信号ＣＬＫ１〜ＣＬＫｐ、内部パルス信号ＰＬＳ１〜ＰＬＳｑ、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒ及びマルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓのうちから選択した信号、又は、これらの信号のうちの複数の信号の論理演算として得られた信号を、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎとして出力する。

生成された内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎは、パネルインターフェースドライバ回路１９に供給される。パネルインターフェースドライバ回路１９は、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎを、ＧＩＰ回路６又はゲートドライバＩＣ６Ａの入力レベルに対応する信号レベルを有する信号に変換することでゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成する。一例では、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎのＨｉｇｈレベルが５Ｖ、Ｌｏｗレベルが０Ｖ、中間レベルが２．５Ｖである場合に、内部ゲート制御信号ＳＩＮＴ１〜ＳＩＮＴｎを、Ｈｉｇｈレベルが１５Ｖ、Ｌｏｗレベルが０Ｖ、中間レベルが７．５Ｖである信号に変換してゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成する。生成されたゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎは、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給される。

図９〜図１１は、生成されたゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ９の波形の例を示すタイミングチャートである。図９の例では、内部パルス信号ＰＬＳ１が、内部ゲート制御信号ＳＩＮＴ１として選択され、内部ゲート制御信号ＳＩＮＴ１に対応する波形のゲート制御信号ＳＯＵＴ１が、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給されている。他の内部ゲート制御信号ＳＩＮＴ２〜９についても、上記の内部クロック信号ＣＬＫ１〜ＣＬＫｐ及び内部パルス信号ＰＬＳ１〜ＰＬＳｑのうちから選択されている。

図１０の例では、内部クロック信号ＣＬＫ２が、２つの内部ゲート制御信号ＳＩＮＴ３、ＳＩＮＴ５として選択されており、内部ゲート制御信号ＳＩＮＴ３、ＳＩＮＴ５に対応する波形のゲート制御信号ＳＯＵＴ３、ＳＯＵＴ５が、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給されている。このように、同一の信号が、２つの内部ゲート制御信号ＳＩＮＴ３、ＳＩＮＴ５として選択されてもよい。

また、図１１の例では、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫ４が、それぞれ、内部ゲート制御信号ＳＩＮＴ２〜ＳＩＮＴ５として選択され、内部ゲート制御信号ＳＩＮＴ２〜ＳＩＮＴ５に対応する波形のゲート制御信号ＳＯＵＴ２〜ＳＯＵＴ５が、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給されている。

ここで図１２に示されているように、ＬＣＤ駆動電源回路１７からＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給される電源電圧（本実施形態では、電源電圧Ｖ_ＰＷＲ１〜Ｖ_ＰＷＲ３）の立ち上がりタイミング及び／又は立ち下がりタイミングも、ソフトウェア的にプログラム可能であってもよい。この場合、コントロールレジスタ１３に、ＬＣＤ駆動電源回路１７からＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給される電源電圧Ｖ_ＰＷＲ１〜Ｖ_ＰＷＲ３の立ち上がり及び立ち下がり順序、及び待ち時間を制御するレジスタ値が設定される。ＬＣＤ駆動電源回路１７は、コントロールレジスタ１３に設定された当該レジスタ値に応じて、電源電圧Ｖ_ＰＷＲ１〜Ｖ_ＰＷＲ３を立ち上げ、又は立ち下げる。

以上に説明されているように、本実施形態のソースドライバＩＣ３では、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎ（及び、内部ゲート制御信号ＳＩＮＴ２〜ＳＩＮＴ５）の波形が、ソフトウェア的にプログラム可能であるように構成されている。このような構成のソースドライバＩＣ３によれば、回路規模を低減させながら、仕様が異なるゲートドライバ（ＧＩＰ回路又はゲートドライバＩＣ）に対応したゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを発生することができる。

なお、上述の本実施形態においては、２値の内部デジタル信号（即ち、内部クロック信号ＣＬＫ１〜ＣＬＫｐ、内部パルス信号ＰＬＳ１〜ＰＬＳｑ）とマルチレベル内部デジタル信号（即ち、マルチレベル内部クロック信号ＭＣＬＫ１〜ＭＣＬＫｒ、及び、マルチレベル内部パルス信号ＭＰＬＳ１〜ＭＰＬＳｓ）とがタイミングジェネレータ１８において生成されているが、マルチレベル内部デジタル信号は、必要がなければ生成されなくてもよい。この場合、サブカウンタ３４、３５、及び、マルチレベルパルスジェネレータ３８、３９は、設けられなくてもよい。

（第２の実施形態）
図１３Ａは、本発明の第２の実施形態におけるソースドライバＩＣの構成を示すブロック図であり、図１４は、第２の実施形態における液晶表示装置１Ｂの全体構成を示すブロック図である。第２の実施形態では、図１４に示されているように、液晶表示装置１Ｂに、液晶表示パネル２に加えてタッチパネル７が搭載される。また、ソースドライバＩＣに、タッチパネル７の駆動及びタッチパネル７への接触の検知のための演算を行う機能が搭載される。以下では、第２の実施形態において使用されるソースドライバＩＣを、ＴＰＣ内蔵ソースドライバＩＣ３Ｂと記載することにする。加えて、ＴＰＣ内蔵ソースドライバＩＣ３Ｂの動作を制御するための不揮発性メモリ８が液晶表示装置１Ｂに設けられる。不揮発性メモリ８としては、例えば、ＥＥＰＲＯＭ（electrically erasable programmable read only memory）が使用され得る。なお、図１４の構成では、ＧＩＰ回路６が集積化された液晶表示パネル２が図示されているが、ＧＩＰ回路６を液晶表示パネル２に集積化する代わりにゲートドライバＩＣ６Ａが液晶表示パネル２に搭載されてもよい。

図１３Ａに示されているように、本実施形態のＴＰＣ内蔵ソースドライバＩＣ３Ｂは、ＬＣＤドライバ５１と、タッチパネルコントローラ５２と、ＭＰＵ（micro control unit）５３とを備えている。ここで、本実施形態では、ＬＣＤドライバ５１と、タッチパネルコントローラ５２と、ＭＰＵ５３とが、モノリシックに、即ち、一つの半導体チップに集積化されていることに留意されたい。

ＬＣＤドライバ５１は、液晶表示パネル２を駆動する回路群を備えており、より具体的には、フレームメモリ６１と、ソースドライバ回路６２と、タイミングコントローラ６３と、クロック生成回路６４と、タイミングコントローラ６５と、パネルインターフェースドライバ回路６６とを備えている。

フレームメモリ６１及びソースドライバ回路６２は、表示部５に設けられるソース線を駆動するための回路群である。フレームメモリ６１は、外部装置から供給される画像データを記憶する。ソースドライバ回路６２は、フレームメモリ６１から読み出された画像データに応答してソース駆動信号Ｓ１〜Ｓｍを生成する。ソース駆動信号Ｓ１〜Ｓｍは、それぞれ、表示部５の対応するソース線に供給され、該ソース線から、ＧＩＰ回路６（又はゲートドライバＩＣ）によって選択されたゲート線に接続された画素に書き込まれる。

タイミングコントローラ６３は、ＭＰＵ５３からクロック信号Ｃｌｏｃｋと水平同期信号ＨＳＹＮＣ２を受け取り、クロック信号Ｃｌｏｃｋ及び水平同期信号ＨＳＹＮＣ２に同期してソースドライバ回路６２の動作タイミングを制御する。

クロック生成回路６４、及びタイミングコントローラ６５は、ＭＰＵ５３の動作をＬＣＤドライバ５１の動作と同期させるための同期信号、具体的には、水平同期信号ＨＳＹＮＣ１及び垂直同期信号ＶＳＹＮＣを生成するための回路群である。詳細には、クロック生成回路６４は、ＬＣＤドライバ５１の内部で使用されるクロック信号を生成する。タイミングコントローラ６５は、クロック生成回路６４によって生成されたクロック信号に同期して水平同期信号ＨＳＹＮＣ１及び垂直同期信号ＶＳＹＮＣを生成する。

パネルインターフェースドライバ回路６６は、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成し、生成したゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを、ＧＩＰ回路６又はゲートドライバＩＣ６Ａに供給する。後述されるように、本実施形態では、パネルインターフェースドライバ回路６６は、ＭＰＵ５３から供給される汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎに対してＧＩＰ回路６又はゲートドライバＩＣ６Ａの入力の信号レベルと整合させるためのレベルシフトを行い、レベルシフト後の信号をゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎとして出力するレベルシフト部として動作する。

図１４に戻り、タッチパネルコントローラ５２は、タッチパネル７を駆動すると共に、タッチパネル７の電気的状態を示すデジタル情報を得る回路である。本実施形態では、タッチパネルコントローラ５２は、タッチパネル７の横方向電極パターン７ａを駆動すると共に、横方向電極パターン７ａと、縦方向電極パターン７ｂとの間の容量を検知する機能を有している。ここで、横方向電極パターン７ａとは、タッチパネル７の横方向（第１方向）に延伸する電極パターンであり、縦方向電極パターン７ｂとは、タッチパネル７の縦方向（第２方向）に延伸する電極パターンである。

図１５は、タッチパネルコントローラ５２の構成の詳細を示すブロック図である。タッチパネルコントローラ５２は、Ｙドライバ７１と、Ｘセンサ７２と、キャリブレーションＲＡＭ７３と、セレクタ７４と、Ａ／Ｄコンバータ７５と、スキャンＲＡＭ７６とを備えている。

Ｙドライバ７１は、横方向電極パターン７ａにそれぞれに接続されており、接続された横方向電極パターン７ａに駆動パルスを供給する。Ｙドライバ７１は、これにより、複数の横方向電極パターン７ａに順次に駆動パルスが供給されることになる。

Ｘセンサ７２は、縦方向電極パターン７ｂにそれぞれに接続されており、接続された縦方向電極パターン７ｂの電圧に対応する信号レベルを有する検出信号を取り込む。ある横方向電極パターン７ａに駆動パルスが供給された時の各縦方向電極パターン７ｂの電圧は、当該横方向電極パターン７ａと各縦方向電極パターン７ｂの間の容量に依存する。よって、各縦方向電極パターン７ｂの電圧に対応する信号レベルを有する検出信号を取り込むことで、当該横方向電極パターン７ａと各縦方向電極パターン７ｂの間の容量の情報（容量情報）を得ることができることになる。

より具体的には、Ｘセンサ７２は、補正回路７２ａと、積分回路７２ｂと、サンプルホールド回路７２ｃとを備えている。補正回路７２ａは、キャリブレーションＲＡＭ７３に記憶されているキャリブレーションデータによって、取り込まれた検出信号を補正する。積分回路７２ｂは、補正回路７２ａの出力信号を積分する。サンプルホールド回路７２ｃは、積分回路７２ｂの出力に発生した電圧を取り込んで保持する。

キャリブレーションＲＡＭ７３は、横方向電極パターン７ａと各縦方向電極パターン７ｂの組み合わせのそれぞれについて、補正回路７２ａでの補正に用いるキャリブレーションデータを記憶する。

セレクタ７４は、Ｘセンサ７２の出力信号を選択し、Ａ／Ｄコンバータ７５は、選択したＸセンサ７２の出力信号に対してアナログ−デジタル変換を行う。スキャンＲＡＭ７６は、Ａ／Ｄコンバータ７５から出力されたデジタルデータを、横方向電極パターン７ａと縦方向電極パターン７ｂとの間の容量を示すデジタルデータであるデジタル容量情報として保存する。

ある横方向電極パターン７ａと各縦方向電極パターン７ｂとの間の容量情報の取得は、下記のようにして行われる。該横方向電極パターン７ａに接続されたＹドライバ７１から該横方向電極パターン７ａに駆動パルスが供給される。駆動パルスが供給されると、該横方向電極パターン７ａと各縦方向電極パターン７ｂの間の容量が充電され、各縦方向電極パターン７ｂに電圧が発生する。この結果、各縦方向電極パターン７ｂの電圧に対応する信号レベルを有する検出信号が各Ｘセンサ７２の補正回路７２ａに取り込まれる。補正回路７２ａに取り込まれた検出信号は、キャリブレーションＲＡＭ７３に記憶されているキャリブレーションデータによって補正され、積分回路７２ｂに送られる。駆動パルスの供給と、Ｘセンサ７２への検出信号の取り込みとが複数回行われ、該横方向電極パターン７ａと該縦方向電極パターン７ｂの間の容量に対応する電圧が積分回路７２ｂの出力に発生する。積分回路７２ｂの出力に発生した電圧は、サンプルホールド回路７２ｃに取り込まれる。更に、セレクタ７４によってＸセンサ７２の出力信号（即ち、サンプルホールド回路７２ｃの出力信号）が順次に選択され、選択されたＸセンサ７２の出力信号が、Ａ／Ｄコンバータ７５に供給される。Ａ／Ｄコンバータ７５は、選択されたＸセンサ７２の出力信号に対してアナログ−デジタル変換を行う。このアナログ−デジタル変換によって得られたデジタルデータが、デジタル容量情報としてスキャンＲＡＭ７６に書き込まれる。スキャンＲＡＭ７６に書き込まれたデジタル容量情報は、順次にＭＰＵ５３に読み出され、ＭＰＵ５３での処理に用いられる。

図１４に戻り、ＭＰＵ５３は、タッチパネルコントローラ５２からタッチパネル７の電気的状態を示すデジタル情報を取得し、そのデジタル情報から、タッチパネル７への物体の接触の態様を検出する機能を有している。本実施形態では、ＭＰＵ５３は、タッチパネルコントローラ５２のスキャンＲＡＭ７６からデジタル容量情報を読み出し、物体（例えば、ユーザの指）との接触があったタッチパネル７の座標を計算する。更に、ＭＰＵ５３は、計算したタッチパネル７の座標から、タッチパネル７へのタッチ動作（即ち、ユーザによってタッチパネル７になされた操作）を検出し、検出したタッチ動作の態様を示すタッチパネル検出データを生成する。

タッチ動作の検出の安定性を向上するために、ＬＣＤドライバ５１とＭＰＵ５３とは、タイミング制御信号を交換する。上述のようにＬＣＤドライバ５１のタイミングコントローラ６５は、水平同期信号ＨＳＹＮＣ１と垂直同期信号ＶＳＹＮＣとをＭＰＵ５３に送信する。一方、ＭＰＵ５３は、クロック信号Ｃｌｏｃｋと水平同期信号ＨＳＹＮＣ２をＬＣＤドライバ５１に送信する。クロック信号Ｃｌｏｃｋは、ＭＰＵ５３のクロック生成回路５３ａによって生成される。

図１３Ｂは、ＬＣＤドライバ５１のタイミングコントローラ６５によって生成される水平同期信号ＨＳＹＮＣ１と、ＭＰＵ５３によって生成されるクロック信号Ｃｌｏｃｋ及び水平同期信号ＨＳＹＮＣ２のタイミングを示している。ＭＰＵ５３のクロック生成回路５３ａは、タイミングコントローラ６５から受け取った水平同期信号ＨＳＹＮＣ１に同期してクロック信号Ｃｌｏｃｋを生成する。ＭＰＵ５３は、更に、クロック信号Ｃｌｏｃｋに同期して水平同期信号ＨＳＹＮＣ２を生成し、クロック信号Ｃｌｏｃｋと水平同期信号ＨＳＹＮＣ２とをＬＣＤドライバ５１に供給する。

ＭＰＵ５３は、ＬＣＤドライバ５１から送られる水平同期信号ＨＳＹＮＣ１と垂直同期信号ＶＳＹＮＣとから、液晶表示パネル２の駆動ノイズが発生するタイミングを認識する。タッチパネル検出データの生成においては、ＭＰＵ５３は、駆動ノイズが発生するタイミングを考慮してタッチパネル７へタッチ動作の態様の検出を行い、検出結果を示すタッチパネル検出データを生成する。

図１３Ａに戻り、本実施形態のＴＰＣ内蔵ソースドライバＩＣ３Ｂの一つの特徴は、タッチパネル検出データの生成に用いられるＭＰＵ５３を利用して、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形を生成することにある。ＭＰＵ５３は、タッチ動作の態様を検出可能である程度に高度な機能を持っているので、本実施形態では、ＭＰＵ５３の機能を利用して、ソフトウェア的にゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形を生成する。

詳細には、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形を示す波形データが不揮発性メモリ８に設定され、ＭＰＵ５３は、該波形データに応じて、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎを生成する。ここで、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎは、所望のゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形に対応したデータ列の信号であり、本実施形態では、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎが、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの元になる内部ゲート制御信号として用いられる。詳細には、汎用ＩＯデータ信号ＧＰＩＯｉは、ゲート制御信号ＳＯＵＴｉをＨｉｇｈレベルとすべきタイミングで第１の値（例えば、データ“１”）、Ｌｏｗレベルとすべきタイミングで第１の値と相補の第２の値（例えば、データ“０”）になる。汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎは、上述のクロック信号Ｃｌｏｃｋに同期して生成される。

汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎは、パネルインターフェースドライバ回路６６に供給される。パネルインターフェースドライバ回路６６は、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎに対してＧＩＰ回路６又はゲートドライバＩＣ６Ａの入力の信号レベルと整合させるためのレベルシフトを行い、レベルシフト後の信号をゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎとして出力する。

本実施形態のＴＰＣ内蔵ソースドライバＩＣ３Ｂでは、不揮発性メモリ８の波形データを適切に設定することにより所望の波形を有する汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎ、即ち、所望の波形を有するゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成することができる。即ち、本実施形態のＴＰＣ内蔵ソースドライバＩＣ３Ｂにおいても、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形が、ソフトウェア的にプログラム可能である。

図１６は、ＭＰＵ５３によって生成される汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯ１０のデータ列の例を示しており、図１７は、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯ１０に応答して生成されるゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ１０の波形の例を示している。

ＭＰＵ５３は、ゲート制御信号ＳＯＵＴｉをＨｉｇｈレベルとすべきタイミングで汎用ＩＯデータ信号ＧＰＩＯｉをデータ“１”に設定し、Ｌｏｗレベルとすべきタイミングで汎用ＩＯデータ信号ＧＰＩＯｉをデータ“０”に設定する。ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎは、それぞれ、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎと同一の波形であるが異なる信号振幅を有する信号として生成される。汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎのデータ列（即ち、波形）は、不揮発性メモリ８に設定される波形データに応じて決定される。即ち、汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎは、不揮発性メモリ８に設定される波形データによってプログラム可能である。これは、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴ１０の波形がプログラム可能であることを意味している。

以上に説明されているように、本実施形態のＴＰＣ内蔵ソースドライバＩＣ３Ｂでは、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎ（及び、内部ゲート制御信号として用いられる汎用ＩＯデータ信号ＧＰＩＯ１〜ＧＰＩＯｎ）の波形が、ソフトウェア的にプログラム可能であるように構成されている。このような構成のソースドライバＩＣ３によれば、回路規模を低減させながら、仕様が異なるゲートドライバ（ＧＩＰ回路又はゲートドライバＩＣ）に対応したゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを発生することができる。

なお、本実施形態においては、タッチ動作の態様を検出に用いられるＭＰＵ５３によって、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形が生成されるが、ソースドライバＩＣにモノリシックに集積化される任意のプロセッサ（ＭＰＵやＣＰＵ）によってゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎの波形を生成してもよい。しかしながら、本実施形態のように、タッチ動作の態様を検出に用いられるＭＰＵ５３を利用することで、より少ないハードウェアによって、ゲート制御信号ＳＯＵＴ１〜ＳＯＵＴｎを生成することが可能になる。

以上には、本発明の具体的な実施形態及び実施例が説明されているが、本発明は、上記の実施形態及び実施例に限定されると解釈してはならない。本発明が、様々な変更と共に実施され得ることは、当業者には自明的であろう。特に、上記には液晶表示装置の実施形態が記載されているが、本発明は、他のパネル表示装置（例えば、有機ＥＬ表示パネルやプラズマ表示パネルを用いた表示装置）にも適用可能であることに留意されたい。

１、１Ｂ：液晶表示装置
２：液晶表示パネル
３：ソースドライバＩＣ
３Ｂ：ＴＰＣ内蔵ソースドライバＩＣ
４：ガラス基板
５：表示部
６：ＧＩＰ回路
６Ａ：ゲートドライバＩＣ
７：タッチパネル
７ａ：横方向電極パターン
７ｂ：縦方向電極パターン
８：不揮発性メモリ
１１：インターフェース
１２：コマンドレジスタ
１３：コントロールレジスタ
１４：不揮発性メモリ
１５：フレームメモリ
１６：ソースドライバ回路
１７：ＬＣＤ駆動電源回路
１８：タイミングジェネレータ
１９：パネルインターフェースドライバ回路
２１：メインカウンタ制御レジスタ
２２：サブカウンタ制御レジスタ
２３：波形制御レジスタ
３１：メインカウンタ
３２〜３５：サブカウンタ
３６、３７：パルスジェネレータ
３８、３９：マルチレベルパルスジェネレータ
４０：パルススワップ回路
５１：ＬＣＤドライバ
５２：タッチパネルコントローラ
５３：ＭＰＵ
５３ａ：クロック生成回路
６１：フレームメモリ
６２：ソースドライバ回路
６３：タイミングコントローラ
６４：クロック生成回路
６５：タイミングコントローラ
６６：パネルインターフェースドライバ回路
７１：Ｙドライバ
７２：Ｘセンサ
７２ａ：補正回路
７２ｂ：積分回路
７２ｃ：サンプルホールド回路
７３：キャリブレーションＲＡＭ
７４：セレクタ
７５：Ａ／Ｄコンバータ
７６：スキャンＲＡＭ
Ｓ１〜Ｓｍ：ソース駆動信号
ＳＯＵＴ１〜ＳＯＵＴｎ：ゲート制御信号
ＳＩＮＴ１〜ＳＯＵＴｎ：内部ゲート制御信号
ＣＬＫ：クロック信号
ＣＬＫ１〜ＣＬＫｐ：内部クロック信号
ＰＬＳ１〜ＰＬＳｑ：内部パルス信号
ＭＣＬＫ１〜ＭＣＬＫｒ：マルチレベル内部クロック信号
ＭＰＬＳ１〜ＭＰＬＳｓ：マルチレベル内部パルス信号
Ｃｌｏｃｋ：クロック信号
ＧＰＩＯ１〜ＧＰＩＯｎ：汎用ＩＯデータ信号
ＨＳＹＮＣ１、ＨＳＹＮＣ２：水平同期信号
ＶＳＹＮＣ：垂直同期信号

Claims

ゲート線とソース線とを備える表示パネルと、
前記ゲート線を駆動するゲートドライバと、
前記ソース線を駆動するソースドライバＩＣ
とを具備し、
前記ゲートドライバは、前記ソースドライバＩＣの外部に設けられ、
前記ソースドライバＩＣは、前記ゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成部を備えており、
前記ゲート制御信号生成部は、
波形制御レジスタと、
前記波形制御レジスタに保持されている第１レジスタ値に応答して、波形が異なる複数の２値内部デジタル信号を生成する第１内部デジタル信号生成部と、
前記波形制御レジスタに保持されている第２レジスタ値に応答して、波形が異なる複数のマルチレベル内部デジタル信号を生成する第２内部デジタル信号生成部と、
前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号から生成した内部ゲート制御信号を出力するパルススワップ回路と、
レベルシフト部
とを備え、
前記複数の２値内部デジタル信号は、２値のデジタル信号であり、且つ、それぞれの周期及び位相が、前記波形制御レジスタに保持されている前記第１レジスタ値によって調節され、
前記マルチレベル内部デジタル信号は、３値以上の多値のデジタル信号であり、且つ、それぞれの周期及び位相が、前記波形制御レジスタに保持されている前記第２レジスタ値によって調節され、
前記パルススワップ回路は、前記波形制御レジスタに保持されている第３レジスタ値に応答して、前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号のうちから選択された信号を前記内部ゲート制御信号として出力し、又は、前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号のうちの複数の信号を論理演算することによって前記内部ゲート制御信号を生成して出力するように構成され、
前記レベルシフト部は、前記内部ゲート制御信号に対してレベルシフトを行って前記内部ゲート制御信号と同一の波形を有しながら信号振幅が前記内部ゲート制御信号よりも大きい前記ゲート制御信号を生成する
表示装置。
表示パネルのソース線を駆動するソースドライバ回路部と、
前記表示パネルのゲート線を駆動するゲートドライバを制御するゲート制御信号を生成するゲート制御信号生成部
とを具備しており、
前記ゲート制御信号生成部は、
波形制御レジスタと、
前記波形制御レジスタに保持されている第１レジスタ値に応答して、波形が異なる複数の２値内部デジタル信号を生成する第１内部デジタル信号生成部と、
前記波形制御レジスタに保持されている第２レジスタ値に応答して、波形が異なる複数のマルチレベル内部デジタル信号を生成する第２内部デジタル信号生成部と、
前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号から生成した内部ゲート制御信号を出力するパルススワップ回路と、
レベルシフト部
とを備え、
前記複数の２値内部デジタル信号は、２値のデジタル信号であり、且つ、それぞれの周期及び位相が、前記波形制御レジスタに保持されている前記第１レジスタ値によって調節され、
前記マルチレベル内部デジタル信号は、３値以上の多値のデジタル信号であり、且つ、それぞれの周期及び位相が、前記波形制御レジスタに保持されている前記第２レジスタ値によって調節され、
前記パルススワップ回路は、前記波形制御レジスタに保持されている第３レジスタ値に応答して、前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号のうちから選択された信号を前記内部ゲート制御信号として出力し、又は、前記複数の２値内部デジタル信号及び前記複数のマルチレベル内部デジタル信号のうちの複数の信号を論理演算することによって前記内部ゲート制御信号を生成して出力するように構成され、
前記レベルシフト部は、前記内部ゲート制御信号に対してレベルシフトを行って前記内部ゲート制御信号と同一の波形を有しながら信号振幅が前記内部ゲート制御信号よりも大きい前記ゲート制御信号を生成する
ソースドライバＩＣ。