JP6170184B2 - Power supply switching circuit and terminal - Google Patents
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Description
本発明はモバイル端末分野に関し、電源スイッチング回路と端末を提供する。 The present invention relates to the field of mobile terminals, and provides a power switching circuit and a terminal.
携帯電話端末技術の絶え間ない発展に伴い、携帯電話機能もますます強力となり、完璧となり、皆の生活に大きな便利さをもたらしている。スマートフォンが採用しているＣＰＵ速度が加速し続け、メモリ容量が拡張され、入力方法がさらに簡単で便利となり、オペレーティングシステム性能が向上され、携帯電話の性能と機能がますますパソコンに近づいているのは、近年、携帯電話端末技術発展動向の１つである。しかし、機能の多様化は、携帯電話のソフトウェアとハードウェアシステムにとって、大きな挑戦であり、ダウンロードされた機能ソフトウェアの互換性またはハードウェアの信頼性がいずれも携帯電話システムのクラッシュを引き起こす可能性があり、クラッシュがユーザーエクスペリエンスに影響を与える大きな問題となる。 With the continuous development of mobile phone terminal technology, mobile phone functions are also becoming more powerful and perfect, bringing great convenience to everyone's life. The CPU speed adopted by smartphones continues to accelerate, the memory capacity is expanded, the input method is easier and more convenient, the operating system performance is improved, and the performance and functions of mobile phones are becoming closer to PCs. Is one of the development trends of mobile phone terminal technology in recent years. However, functional diversification is a big challenge for mobile phone software and hardware systems, and downloaded functional software compatibility or hardware reliability can both cause mobile phone system crashes. Yes, crashes are a big problem affecting the user experience.
現在、スマートフォンのクラッシュを解決する方法は、電源と端末プロセッサーの間が、１つのＰＭＯＳトランジスタで接続され、ＰＭＯＳトランジスタの切断を制御することにより、電源と端末プロセッサーを切断する。上記方法は、有効的にバッテリ電源を切断できるが、端末がバッテリなしで充電する場合、プロセッサーの電圧がＰＭＯＳトランジスタを介して端末電源に逆流され、電源判断異常を引き起こす。 Currently, a method for solving a crash of a smartphone is that a power source and a terminal processor are connected by a single PMOS transistor, and the power source and the terminal processor are disconnected by controlling the disconnection of the PMOS transistor. Although the above method can effectively cut off the battery power, when the terminal is charged without the battery, the voltage of the processor flows back to the terminal power through the PMOS transistor, causing a power determination error.
本発明実施形態が解決しようとする課題は、端末がクラッシュの場合、バッテリ電源を切断できると同時に、正常状態で、端末コントローラーの制御により、快速シャットダウン機能を実現することもできるように、電源スイッチング回路を提供することである。 The problem to be solved by the embodiments of the present invention is that when the terminal crashes, the battery power can be cut off, and at the same time, the power supply switching can be realized by controlling the terminal controller in a normal state. To provide a circuit.
前記課題を解決するために、本発明実施形態は電源スイッチング回路を提供する。前記電源スイッチング回路は、
ドレインが端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられる遅延回路とを含む。
In order to solve the above-mentioned problem, the embodiment of the present invention provides a power switching circuit. The power switching circuit is
A first PMOS transistor having a drain connected to a terminal power supply;
A second PMOS transistor having a drain connected to the source of the first PMOS transistor, a gate connected to a terminal controller pin, and a source connected to the terminal processor;
When the delay time is set and connected to the gate of the first PMOS transistor, and the discharge time of the delay circuit exceeds the delay time, the delay circuit is connected to the terminal so that the second PMOS transistor is disconnected. And a delay circuit used to control the disconnection of the first PMOS transistor so that the power supply becomes an open circuit with the terminal processor.
前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含み、
前記ダイオードの正極は前記端末のキーと接続され、
前記第１抵抗は、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタのゲートと接続され、
前記第１ＮＭＯＳトランジスタのゲートとドレインが前記第１コンデンサを介して接続され、前記第１ＮＭＯＳトランジスタのソースが第１ＰＭＯＳトランジスタのゲートと接続され、
前記第２抵抗は、それぞれ、前記ダイオードの正極及び前記第１ＮＭＯＳトランジスタのドレインと接続される。
The delay circuit includes a diode, a first resistor, a second resistor, a first capacitor, and a first NMOS transistor,
The positive electrode of the diode is connected to the key of the terminal,
The first resistors are connected to the negative electrode of the diode and the gate of the first NMOS transistor, respectively.
A gate and a drain of the first NMOS transistor are connected via the first capacitor; a source of the first NMOS transistor is connected to a gate of the first PMOS transistor;
The second resistors are connected to the positive electrode of the diode and the drain of the first NMOS transistor, respectively.
前記遅延時間は、τ＝Ｒ２＊Ｃ１であり、ここで、Ｃ１が前記第１コンデンサの静電容量であり、Ｒ２が前記第２抵抗の抵抗の大きさである。 The delay time is τ = R2 * C1, where C1 is the capacitance of the first capacitor, and R2 is the resistance of the second resistor.
前記遅延回路の充電時間がτ′＝Ｒ１＊Ｃ１であり、Ｒ１が前記第１抵抗の抵抗の大きさである。 The charging time of the delay circuit is τ ′ = R1 * C1, and R1 is the resistance value of the first resistor.
前記第１ＮＭＯＳトランジスタのソースと端末電源の間には、さらに、第３抵抗が接続されている。 A third resistor is further connected between the source of the first NMOS transistor and the terminal power supply.
前記遅延回路のダイオードは、第１ダイオードと第２ダイオードを含み、
前記第１ダイオードの正極が端末の第１キーと接続されて、第１キー回路を構成し、
前記第２ダイオードの正極が端末の第２キーと接続されて、第２キー回路を構成し、
前記第１キー回路と前記第２キー回路がパラレルである。
The diode of the delay circuit includes a first diode and a second diode,
The positive electrode of the first diode is connected to the first key of the terminal to form a first key circuit;
A positive electrode of the second diode is connected to a second key of the terminal to form a second key circuit;
The first key circuit and the second key circuit are parallel.
前記第１キーが第４抵抗を介してパワーキー接続電源と接続され、前記第２キーが第５抵抗を介して一般キー電源と接続され、前記一般キー電源が端末パワーオン状態で電力を供給する。 The first key is connected to a power key connection power source via a fourth resistor, the second key is connected to a general key power source via a fifth resistor, and the general key power source supplies power in a terminal power-on state. To do.
前記第３抵抗の抵抗値≧４７０ＫΩである。 The resistance value of the third resistor is ≧ 470 KΩ.
前記Ｒ１≧１ＫΩである。 R1 ≧ 1 KΩ.
本発明実施形態がさらに、端末を提供し、前記電源スイッチング回路を含む。 The embodiment of the present invention further provides a terminal and includes the power supply switching circuit.
端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電を完了した後、第１ＰＭＯＳトランジスタを切断させ、端末電源と端末プロセッサーの間で、オープン回路になり、それによって端末システムを閉じる。さらに、端末プロセッサーと第１ＰＯＭＳの間に第２ＰＯＭＳトランジスタを設け、それによって、端末のバッテリなし充電の場合、プロセッサーの電流が第１ＰＭＯＳトランジスタを介して端末電源に逆流し、端末電源判断異常を引き起こすことを防止する。さらに、第２ＰＯＭＳトランジスタのゲートが端末コントローラーと接続され、端末コントローラーが第２ＰＯＭＳトランジスタのコネクティビティ状態を制御でき、起動過程において、コントローラーが第２ＰＯＭＳトランジスタのオープンを制御し、端末電源の電圧が端末プロセッサーに流れることを実現する。また、ユーザーは端末の正常稼働の状況で、端末コントローラーによって第２ＰＯＭＳトランジスタを素早く切断でき、端末のために快速シャットダウン機能を実現する。 If the terminal crashes, it can discharge to the delay circuit, and after completing the delay circuit discharge, the first PMOS transistor is disconnected and becomes an open circuit between the terminal power supply and the terminal processor, thereby closing the terminal system. In addition, a second POMS transistor is provided between the terminal processor and the first POMS, so that in the case of battery-less charging of the terminal, the processor current flows back to the terminal power supply through the first PMOS transistor, causing a terminal power supply determination abnormality. To prevent. In addition, the gate of the second POMS transistor is connected to the terminal controller, the terminal controller can control the connectivity state of the second POMS transistor, the controller controls the opening of the second POMS transistor in the startup process, and the voltage of the terminal power supply to the terminal processor Realize flowing. In addition, the user can quickly disconnect the second POMS transistor by the terminal controller in a normal operating state of the terminal, and realizes a quick shutdown function for the terminal.
本発明が解決しようとする課題、技術的解決手段とメリットをさらに明確にするために、これから、図面と具体的な実施例を合わせながら、詳細な説明を行う。 In order to further clarify the problems, technical solutions and merits to be solved by the present invention, a detailed description will be given with reference to the drawings and specific examples.
図１に示されるように、電源スイッチング回路であって、
ドレインが前記端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられ遅延回路とを含む。
As shown in FIG. 1, a power switching circuit,
A first PMOS transistor having a drain connected to the terminal power supply;
A second PMOS transistor having a drain connected to the source of the first PMOS transistor, a gate connected to a terminal controller pin, and a source connected to the terminal processor;
When the delay time is set and connected to the gate of the first PMOS transistor, and the discharge time of the delay circuit exceeds the delay time, the delay circuit is connected to the terminal so that the second PMOS transistor is disconnected. And a delay circuit used to control the disconnection of the first PMOS transistor so that the power source becomes an open circuit with the terminal processor.
前記回路を用いて、端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電を完了した後、第１ＰＭＯＳトランジスタを切断させ、それによって、第２ＰＯＭＳトランジスタＰ２を切断し、端末電源ＶＢＡＴと端末プロセッサーの間で、オープン回路になり、そして端末システムを閉じる。さらに、端末プロセッサーと第１ＰＯＭＳトランジスタＰ１の間に第２ＰＯＭＳトランジスタＰ２を設け、それによって、端末のバッテリなし充電の場合、プロセッサーの電流が第１ＰＭＯＳトランジスタＰ１を介して端末電源ＶＢＡＴに逆流し、端末電源判断異常を引き起こすことを防止する。さらに、第２ＰＯＭＳトランジスタＰ２のゲートが端末コントローラーと接続され、端末コントローラーが第２ＰＯＭＳトランジスタＰ２のコネクティビティ状態を制御でき、起動過程において、コントローラーが第２ＰＯＭＳトランジスタのオープンを制御し、端末電源ＶＢＡＴの電圧が端末プロセッサーに流れることを実現する。また、ユーザーは端末の正常稼働の状況で、端末コントローラーによって第２ＰＯＭＳトランジスタＰ２を素早く切断でき、端末のために快速シャットダウン機能を実現する。 When the terminal crashes using the circuit, the delay circuit can be discharged, and after completing the delay circuit discharge, the first PMOS transistor is disconnected, thereby disconnecting the second POMS transistor P2, and the terminal power supply VBAT. Between the terminal processors becomes an open circuit and closes the terminal system. Further, a second POMS transistor P2 is provided between the terminal processor and the first POMS transistor P1, so that in the case of battery-less charging of the terminal, the processor current flows back to the terminal power supply VBAT via the first PMOS transistor P1, and the terminal power supply Preventing abnormal judgment. Furthermore, the gate of the second POMS transistor P2 is connected to the terminal controller, the terminal controller can control the connectivity state of the second POMS transistor P2, the controller controls the opening of the second POMS transistor in the startup process, and the voltage of the terminal power supply VBAT is Realize flowing to the terminal processor In addition, the user can quickly disconnect the second POMS transistor P2 by the terminal controller in a normal operation state of the terminal, thereby realizing a quick shutdown function for the terminal.
図２に示されるように、本発明の前記実施例において、前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含む。 As shown in FIG. 2, in the embodiment of the present invention, the delay circuit includes a diode, a first resistor, a second resistor, a first capacitor, and a first NMOS transistor.
ここで、前記ダイオードの正極が前記端末のキーと接続され、前記第１抵抗Ｒ１が、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタＮ１のゲートと接続され、前記第１ＮＭＯＳトランジスタＮ１のゲートとドレインが前記第１コンデンサＣ１を介して接続され、前記第１ＮＭＯＳトランジスタＮ１のソースが第１ＰＭＯＳトランジスタのゲートと接続される。第１ＮＭＯＳトランジスタＮ１の選択原則は、閾値電圧Ｖｔｈ起動電圧が小さく、且つＶｔｈ起動電圧範囲が小さく、なるべく端末キー遅延の一致性を保証することである。 Here, the positive electrode of the diode is connected to the key of the terminal, and the first resistor R1 is connected to the negative electrode of the diode and the gate of the first NMOS transistor N1, respectively, and the gate and drain of the first NMOS transistor N1 Are connected via the first capacitor C1, and the source of the first NMOS transistor N1 is connected to the gate of the first PMOS transistor. The principle of selection of the first NMOS transistor N1 is that the threshold voltage Vth starting voltage is small and the Vth starting voltage range is small, so that the consistency of the terminal key delay is as much as possible.
具体的に、前記遅延時間（遅延回路の放電時間）は、τ＝Ｒ２＊Ｃ１であり、ここで、Ｃ１が前記第１コンデンサの静電容量であり、Ｒ２が前記第２抵抗の抵抗の大きさである。 Specifically, the delay time (discharge time of the delay circuit) is τ = R2 * C1, where C1 is the capacitance of the first capacitor, and R2 is the resistance of the second resistor. That's it.
前記遅延回路の充電時間がτ′＝Ｒ１＊Ｃ１であり、ここで、Ｒ１が前記第１抵抗の抵抗の大きさである。 The charging time of the delay circuit is τ ′ = R1 * C1, where R1 is the resistance of the first resistor.
Ｃ１の放電時間を延長する且つシャットダウンリーク電流を削減するために、本発明の前記実施形態において、前記Ｒ１≧１ＫΩである。だから、第１ポイントコンデンサＣ１及び第１抵抗Ｒ１、第２抵抗Ｒ２を合理的に選択することによって遅延回路の放電時間及び充電時間を設定することができる。 In order to extend the discharge time of C1 and reduce the shutdown leakage current, in the embodiment of the present invention, R1 ≧ 1 KΩ. Therefore, the discharge time and the charge time of the delay circuit can be set by rationally selecting the first point capacitor C1, the first resistor R1, and the second resistor R2.
また、第１ＮＭＯＳトランジスタＮ１がオンするときに、端末電源ＶＢＡＴのリーク電流を減らすことを保証するために、本発明の前記実施形態において、前記第１ＮＭＯＳトランジスタＮ１のソースと端末電源ＶＢＡＴの間には、さらに、第３抵抗Ｒ３が接続され、好ましくは、当該第３抵抗の抵抗値≧４７０ＫΩである。 Also, in order to ensure that the leakage current of the terminal power supply VBAT is reduced when the first NMOS transistor N1 is turned on, in the embodiment of the present invention, between the source of the first NMOS transistor N1 and the terminal power supply VBAT. Further, the third resistor R3 is connected, and preferably the resistance value of the third resistor ≧ 470 KΩ.
また、ユーザーが次の端末キーまたは２つの端末キーを押すことで、遅延回路の放電を実現できる。 In addition, the delay circuit can be discharged by the user pressing the next terminal key or two terminal keys.
２つの端末キーで遅延回路放電を制御する場合、本発明の前記実施形態において、前記遅延回路のダイオードは、第１ダイオードＶＤ１と第２ダイオードＶＤ２を含み、
ここで、前記第１ダイオードＶＤ１の正極が端末の第１キーとの接続ＫＥＹ−ＯＮに用いられ、第１キー回路を構成し、前記第２ダイオードＶＤ２の正極が端末の第２キーＫＥＹ−ＳＥＮＳＥとの接続に用いられ、第２キー回路を構成し、前記第１キー回路と前記第２キー回路がパラレルである。
When controlling the delay circuit discharge with two terminal keys, in the embodiment of the present invention, the diode of the delay circuit includes a first diode VD1 and a second diode VD2,
Here, the positive pole of the first diode VD1 is used for the connection KEY-ON with the first key of the terminal to constitute a first key circuit, and the positive pole of the second diode VD2 is the second key KEY-SENSE of the terminal. The second key circuit is configured, and the first key circuit and the second key circuit are parallel to each other.
前記第１キーが第４抵抗Ｒ４のＫＥＹ−ＯＮでパワーキー接続電源ＶＯＮと接続され（即ち第１キーが端末のスイッチキーである）、当該第４抵抗Ｒ４の抵抗値が２００ＫΩであってよい。 The first key may be connected to the power key connection power source VON by KEY-ON of the fourth resistor R4 (that is, the first key is a terminal switch key), and the resistance value of the fourth resistor R4 may be 200 KΩ. .
前記第２キーが第５抵抗のＫＥＹ−ＳＥＮＳＥで一般キー電源ＶＩＯと接続され、前記一般キー電源が端末パワーオン状態で電力を供給する。 The second key is connected to a general key power source VIO through a fifth resistor KEY-SENSE, and the general key power source supplies power in a terminal power-on state.
ＶＯＮとＶＩＯレベルの大きさが同じ、一般的には、どちらも１．８Ｖである。端末の第１キーＫＥＹ−ＯＮと第２キーＫＥＹ−ＳＥＮＳＥが押されていない場合、いずれも高いレベルであり、押された場合、レベルが低く引かれる。第１ダイオードＶＤ１と第２ダイオードＶＤ２が１つのＯＲゲートを構成し、端末キーが押されたのを０で表し、押されていないのを１で表し、第１ダイオードＶＤ１と第２ダイオードＶＤ２の組み合わせ出力に対応する真理値表が次の表１に示される。 The VON and VIO levels are the same, generally both 1.8V. When the first key KEY-ON and the second key KEY-SENSE of the terminal are not pressed, both are high levels, and when pressed, the level is pulled low. The first diode VD1 and the second diode VD2 constitute one OR gate, the terminal key is pressed by 0, the terminal key is not pressed by 1, and the first diode VD1 and the second diode VD2 The truth table corresponding to the combined output is shown in Table 1 below.
２つの端末キーが全て押された場合にのみ第１コンデンサＣ１が放電を始め、初期レベルが１．８Ｖに近似し、第１ＮＭＯＳトランジスタＮ１起動電圧まで放電する時、即ち端末キーを押したデュレーションがコンデンサの放電デュレーションより大きく、Ｎ１が切断される。第１ＮＭＯＳトランジスタＮ１が切断された場合、第１ＰＭＯＳトランジスタＰ１のゲート電圧が高く引かれ、そのゲートからソースまでの電圧ＶＧＳ＝０であり、切断状態であり、この時、第２ＰＭＯＳトランジスタＰ２のドレイン電圧が０Ｖであり、そのゲートに接続された端末コントローラーが失効し、それによって、端末電源ＶＢＡＴから端末プロセッサーまでの電力提供を切断する。正常の場合に、第２ＰＭＯＳトランジスタＰ２のゲート制御信号は、端末コントローラーによって制御され、起動の時間に自動的に低くなり、第２ＰＭＯＳトランジスタＰ２のドレインに電圧があるのを保持し、第２ＰＭＯＳトランジスタＰ２をオープン状態にさせる。また、ユーザーがシステムでは端末コントローラーを介して第２ＰＭＯＳトランジスタＰ２を切断し、端末電源ＶＢＡＴと端末コントローラーの間をオープン回路にさせ、それによって、快速シャットダウン機能を達する。 Only when all two terminal keys are pressed, the first capacitor C1 starts to discharge, the initial level approximates to 1.8V, and the first NMOS transistor N1 starts to discharge to the starting voltage. N1 is cut larger than the discharge duration of the capacitor. When the first NMOS transistor N1 is disconnected, the gate voltage of the first PMOS transistor P1 is pulled high, the voltage VGS from the gate to the source is VGS = 0, and is in a disconnected state. At this time, the drain voltage of the second PMOS transistor P2 Is 0V, the terminal controller connected to its gate expires, thereby disconnecting the power supply from the terminal power supply VBAT to the terminal processor. In the normal case, the gate control signal of the second PMOS transistor P2 is controlled by the terminal controller and is automatically lowered at the start-up time, holding the voltage at the drain of the second PMOS transistor P2, and the second PMOS transistor P2 To open. In addition, the user disconnects the second PMOS transistor P2 through the terminal controller in the system to make an open circuit between the terminal power supply VBAT and the terminal controller, thereby achieving a rapid shutdown function.
１つの端末キーで遅延回路放電を制御する場合、第１ダイオードＶＤ１または第２ダイオードＶＤ２だけを取り除けば実現できる。 When the delay circuit discharge is controlled by one terminal key, it can be realized by removing only the first diode VD1 or the second diode VD2.
以上をまとめ、本実施例の回路は、次のことに用いられる。
１．端末がクラッシュした場合、ユーザーは端末キーを押すことで強制的にシステムを閉じること
２．端末に快速シャットダウン機能を提供すること
３．端末のバッテリなし充電の場合、電流逆流によるハードウェアの損害を防止すること
In summary, the circuit of this embodiment is used for the following.
1. 1. If the terminal crashes, the user forcibly closes the system by pressing the terminal key. 2. Provide a fast shutdown function to the terminal. Preventing hardware damage due to current backflow when charging the terminal without battery
本発明の実施形態ではさらに、端末を提供し、前記の電源スイッチング回路を含み、クラッシュ状態でシステムの強制的シャットダウンを実現でき、さらに、快速シャットダウン機能を提供でき、その具体的な原理は、繰り返さない。 The embodiment of the present invention further provides a terminal, includes the above power supply switching circuit, can realize a forced shutdown of the system in a crash state, and can further provide a fast shutdown function, the specific principle of which is repeated. Absent.
以上は、本発明の最適的な実施例に過ぎなく、本発明を制限せず、本分野の当業者に対して、本発明が各種類の変更と変化がある。本発明の主旨精神と原則以内に、いかなる改修、同等入れ替わり、改良等が、本発明の保護範囲以内に含まれるべきである。 The above is only an optimal embodiment of the present invention, and does not limit the present invention. The present invention has various kinds of changes and changes to those skilled in the art. Any modification, equivalent replacement, improvement and the like within the spirit and principle of the present invention should be included within the protection scope of the present invention.
本発明によれば、端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電完成後、第１ＰＭＯＳトランジスタを切断させ、端末電源と端末プロセッサーの間で、オープン回路になり、それによって端末システムを閉じ、プロセッサーの電流が端末電源に逆流し、端末電源判断異常を引き起こすことを避ける。 According to the present invention, when the terminal crashes, the delay circuit can be discharged, and after the delay circuit discharge is completed, the first PMOS transistor is disconnected to become an open circuit between the terminal power supply and the terminal processor, thereby the terminal. Close the system and avoid the processor current flowing back to the terminal power supply and causing the terminal power supply judgment error.
Claims (9)
ドレインが端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
遅延回路であって、前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられる、遅延回路とを含み、
前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含み、
前記ダイオードの正極は前記端末のキーと接続され、
前記第１抵抗は、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタのゲートと接続され、
前記第１ＮＭＯＳトランジスタのゲートとドレインが前記第１コンデンサを介して接続され、前記第１ＮＭＯＳトランジスタのソースが第１ＰＭＯＳトランジスタのゲートと接続され、
前記第２抵抗は、それぞれ、前記ダイオードの正極及び前記第１ＮＭＯＳトランジスタのドレインと接続される
電源スイッチング回路。 A power switching circuit,
A first 1PMOS transistor whose drain is connected to the end-terminal power supply,
A second PMOS transistor having a drain connected to the source of the first PMOS transistor, a gate connected to a terminal controller pin, and a source connected to the terminal processor;
A delay circuit connected to the gate of the first PMOS transistor to set a delay time, and when the discharge time of the delay circuit exceeds the delay time, the delay circuit disconnects the second PMOS transistor; in, it, as the terminal power supply is to the terminal processor and an open circuit, is used to control the cutting of the 1PMOS transistor, seen including a delay circuit,
The delay circuit includes a diode, a first resistor, a second resistor, a first capacitor, and a first NMOS transistor,
The positive electrode of the diode is connected to the key of the terminal,
The first resistors are connected to the negative electrode of the diode and the gate of the first NMOS transistor, respectively.
A gate and a drain of the first NMOS transistor are connected via the first capacitor; a source of the first NMOS transistor is connected to a gate of the first PMOS transistor;
The power supply switching circuit , wherein the second resistors are respectively connected to a positive electrode of the diode and a drain of the first NMOS transistor .
請求項１に記載の電源スイッチング回路。 The delay time is tau = R2 * C1, where, C1 is a capacitance of the first capacitor, according to claim 1, characterized in that R2 is a magnitude of the resistance of the second resistor The power supply switching circuit described in 1.
請求項２に記載の電源スイッチング回路。 3. The power supply switching circuit according to claim 2 , wherein a charging time of the delay circuit is [tau] '= R1 * C1, where R1 is a magnitude of the resistance of the first resistor.
請求項１に記載の電源スイッチング回路。 Wherein between the source and the terminal module of the 1NMOS transistor further power supply switching circuit according to claim 1, characterized in that the third resistor is connected.
前記第１ダイオードの正極が端末の第１キーと接続されて、第１キー回路を構成し、
前記第２ダイオードの正極が端末の第２キーと接続されて、第２キー回路を構成し、
前記第１キー回路と前記第２キー回路がパラレルであることを特徴とする
請求項４に記載の電源スイッチング回路。 The diode of the delay circuit includes a first diode and a second diode,
The positive electrode of the first diode is connected to the first key of the terminal to form a first key circuit;
A positive electrode of the second diode is connected to a second key of the terminal to form a second key circuit;
5. The power supply switching circuit according to claim 4 , wherein the first key circuit and the second key circuit are parallel.
前記第２キーが第５抵抗を介して一般キー電源と接続され、
前記一般キー電源が端末パワーオン状態で電力を供給することを特徴とする
請求項５に記載の電源スイッチング回路。 The first key is connected to a power key connection power source through a fourth resistor;
The second key is connected to a general key power source via a fifth resistor;
6. The power supply switching circuit according to claim 5 , wherein the general key power supply supplies power in a terminal power-on state.
請求項６に記載の電源スイッチング回路。 The power supply switching circuit according to claim 6 , wherein a resistance value of the third resistor ≧ 470 KΩ.
請求項３に記載の電源スイッチング回路。 4. The power supply switching circuit according to claim 3 , wherein R1 ≧ 1 KΩ.
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