JP6044106B2

JP6044106B2 - Information processing apparatus and program

Info

Publication number: JP6044106B2
Application number: JP2012099939A
Authority: JP
Inventors: 誠島村
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2012-04-25
Filing date: 2012-04-25
Publication date: 2016-12-14
Anticipated expiration: 2032-04-25
Also published as: JP2013228848A

Description

本発明は、情報処理装置及びプログラムに関する。 The present invention relates to an information processing apparatus and a program.

特許文献１には、ＰＬＬ発振回路であって、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、外部基準信号と前記電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、前記両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するＰＬＬ−ＩＣと、前記ＰＬＬ−ＩＣからの位相差信号における高周波成分のノイズを除去するループフィルタと、前記ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データを前記ＰＬＬ−ＩＣに設定し、前記ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が前記第１の期間継続していれば、再同期を行わせるためのデータを前記ＰＬＬ−ＩＣに設定するリトライを実行する演算処理装置とを有することを特徴とするＰＬＬ発振回路が開示されている。 Patent Document 1 is a PLL oscillation circuit that inputs a voltage controlled oscillator that oscillates a frequency signal in accordance with an input control voltage, an external reference signal, and an oscillation output signal from the voltage controlled oscillator. A phase difference signal is detected and a phase difference signal corresponding to the phase difference is output, and a lock detection signal indicating a locked state in which the two signals are synchronized or an unlocked state in which the two signals are not synchronized is output. IC, a loop filter for removing high-frequency component noise in the phase difference signal from the PLL-IC, and an unlock alarm for inputting the lock detection signal from the PLL-IC to enter the unlocked state in the locked state When the test data is set in the PLL-IC and the unlock state is determined by the lock detection signal from the PLL-IC, the test data is externally displayed. A lock alarm output signal is output, it is determined whether or not the unlocked state continues for the first period, and if the unlocked state continues for the first period, data for resynchronization is obtained. A PLL oscillation circuit having an arithmetic processing unit that executes a retry set in the PLL-IC is disclosed.

特開２０１１−１５５５９９号公報JP 2011-155599 A

本発明は、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される情報処理装置及びプログラムを提供することにある。 An object of the present invention is to provide an information processing apparatus and a program that maintain or recover the synchronization state of a phase synchronization circuit realized by a reconfigurable logic circuit.

請求項１に記載の発明は、情報を取得する取得手段と、再構成可能な論理回路上に再構成され、クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、再構成可能な論理回路上に再構成され、前記情報処理回路に前記クロック信号を供給する位相同期回路と、前記位相同期回路の同期状態または非同期状態を検出する同期検出手段と、前記取得手段で前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路の再設定を行い、当該再設定後に前記同期検出手段で同期状態が検出されると再設定を終了するように制御する制御手段と、を有する情報処理装置である。 The invention according to claim 1 is an acquisition means for acquiring information, an information processing circuit that is reconfigured on a reconfigurable logic circuit and performs specific processing on information using a clock signal, and a reconfiguration A phase synchronization circuit which is reconfigured on a possible logic circuit and supplies the clock signal to the information processing circuit, a synchronization detection means for detecting a synchronization state or an asynchronous state of the phase synchronization circuit, and the acquisition means for the identification If the information that needs to be processed is acquired, the phase synchronization circuit is reset before the processing by the information processing circuit, and after the resetting, the synchronization detection unit detects that the synchronization state is detected. And an information processing apparatus having control means for controlling to end the setting .

請求項２に記載の発明は、前記位相同期回路の再設定後の所定期間内に前記同期検出手段で同期状態が検出されない場合には、前記位相同期回路の再設定を繰り返し行う、請求項１に記載の情報処理装置である。 According to a second aspect of the present invention , when the synchronization detection unit does not detect a synchronization state within a predetermined period after the phase synchronization circuit is reset, the phase synchronization circuit is repeatedly reset. It is an information processing apparatus described in.

請求項３に記載の発明は、前記制御手段が、前記位相同期回路の再構成終了後で且つ再構成終了から予め定めた期間が経過した後に、前記位相同期回路を再設定するように制御する請求項１または請求項２に記載の情報処理装置である。 According to a third aspect of the present invention, the control means controls the phase synchronization circuit to be reset after completion of the reconfiguration of the phase synchronization circuit and after a predetermined period has elapsed since the completion of the reconfiguration. An information processing apparatus according to claim 1 or claim 2.

請求項４に記載の発明は、前記情報処理回路が、画像情報に対して画像処理を行う請求項１から請求項３までのいずれか１項に記載の情報処理装置である。 The invention according to claim 4 is the information processing apparatus according to any one of claims 1 to 3, wherein the information processing circuit performs image processing on image information.

請求項５に記載の発明は、前記画像情報が、光学的に読み取られた画像情報である請求項４に記載の情報処理装置。 The invention according to claim 5 is the information processing apparatus according to claim 4, wherein the image information is optically read image information.

請求項６に記載の発明は、コンピュータに、クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、前記情報処理回路に前記クロック信号を供給する位相同期回路と、を再構成可能な論理回路上に再構成する手順と、前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路を再設定する手順と、前記位相同期回路の再設定後に同期状態が検出されると再設定を終了する手順と、を実行させるためのプログラムである。 According to a sixth aspect of the present invention, an information processing circuit that performs specific processing on information using a clock signal and a phase synchronization circuit that supplies the clock signal to the information processing circuit are reconfigured in a computer. A procedure for reconfiguring on a possible logic circuit, a procedure for resetting the phase-locked loop before performing processing in the information processing circuit when information requiring the specific processing is acquired, and the phase And a procedure for ending resetting when a synchronization state is detected after resetting the synchronization circuit .

請求項１、請求項６に記載の発明によれば、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。 According to the first and sixth aspects of the invention, the synchronization state of the phase synchronization circuit realized by the reconfigurable logic circuit is maintained or recovered.

請求項２に記載の発明によれば、本構成を備えない場合と比較して、位相同期回路の同期状態が確実に実現される。 According to the second aspect of the present invention, the synchronization state of the phase synchronization circuit is reliably realized as compared with the case where this configuration is not provided.

請求項３に記載の発明によれば、本構成を備えない場合と比較して、位相同期回路の再構成時にも位相同期回路の同期状態が確実に実現される。 According to the third aspect of the present invention, the synchronization state of the phase synchronization circuit is reliably realized even when the phase synchronization circuit is reconfigured, as compared with the case where this configuration is not provided.

請求項４に記載の発明によれば、画像情報に対して画像処理を行う場合に、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。 According to the fourth aspect of the present invention, when image processing is performed on image information, the synchronization state of the phase synchronization circuit realized by a reconfigurable logic circuit is maintained or recovered.

請求項５に記載の発明によれば、光学的に読み取られた画像情報に対して画像処理を行う場合に、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。 According to the fifth aspect of the present invention, when image processing is performed on optically read image information, the synchronization state of the phase synchronization circuit realized by a reconfigurable logic circuit is maintained or restored. The

本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the information processing apparatus which concerns on embodiment of this invention. 拡張処理部の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of an expansion process part. （Ａ）はプログラマブル論理回路の構造の一例を示す平面図である。（Ｂ）はプログラマブル論理回路の内部構造の一例を示すブロック図である。(A) is a top view which shows an example of the structure of a programmable logic circuit. (B) is a block diagram showing an example of an internal structure of a programmable logic circuit. 再構成された回路の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the reconfigure | reconstructed circuit. 位相同期回路の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of a phase locked loop. 位相比較部の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of a phase comparison part. 情報処理装置を起動する場合に実行される「起動処理」の手順を示すフローチャートである。It is a flowchart which shows the procedure of the "startup process" performed when starting an information processing apparatus. 情報処理装置で実行される「拡張処理」の手順を示すフローチャートである。It is a flowchart which shows the procedure of the "extended process" performed with an information processing apparatus. 情報処理装置で実行される「ＰＬＬリセット処理」の手順を示すフローチャートである。It is a flowchart which shows the procedure of the "PLL reset process" performed with an information processing apparatus.

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。 Hereinafter, an example of an embodiment of the present invention will be described in detail with reference to the drawings.

＜情報処理装置の構成＞
本発明の実施の形態に係る情報処理装置の全体構成について説明する。
（情報処理装置の概略構成）
まず、本発明の実施の形態に係る情報処理装置の概略的な構成について説明する。図１は本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。図１に示すように、本実施の形態に係る情報処理装置は、制御部１０、情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０を備えている。制御部１０は、装置全体の制御及び各種演算を行うコンピュータとして構成されている。 <Configuration of information processing apparatus>
The overall configuration of the information processing apparatus according to the embodiment of the present invention will be described.
(Schematic configuration of information processing device)
First, a schematic configuration of the information processing apparatus according to the embodiment of the present invention will be described. FIG. 1 is a block diagram showing an example of the configuration of the information processing apparatus according to the embodiment of the present invention. As illustrated in FIG. 1, the information processing apparatus according to the present embodiment includes a control unit 10, an information acquisition unit 24, an extension processing unit 26, an information output unit 28, and a storage unit 30. The control unit 10 is configured as a computer that controls the entire apparatus and performs various calculations.

即ち、制御部１０は、ＣＰＵ（中央処理装置; Central Processing Unit）１２、各種プログラムを記憶したＲＯＭ（Read Only Memory）１４、プログラムの実行時にワークエリアとして使用されるＲＡＭ（Random Access Memory）１６、各種情報を記憶する不揮発性メモリ１８、及び入出力インターフェース（Ｉ／Ｏ）２０を備えている。ＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６、不揮発性メモリ１８、及びＩ／Ｏ２０Ｅの各々は、バス２２を介して互いに接続されている。 That is, the control unit 10 includes a CPU (Central Processing Unit) 12, a ROM (Read Only Memory) 14 storing various programs, a RAM (Random Access Memory) 16 used as a work area when executing the programs, A nonvolatile memory 18 for storing various information and an input / output interface (I / O) 20 are provided. Each of the CPU 12, ROM 14, RAM 16, nonvolatile memory 18, and I / O 20 E is connected to each other via a bus 22.

情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０の各部は、制御部１０のＩ／Ｏ２０に接続されている。制御部１０は、各部と情報の授受を行って、情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０の各部を制御する。 Each unit of the information acquisition unit 24, the expansion processing unit 26, the information output unit 28, and the storage unit 30 is connected to the I / O 20 of the control unit 10. The control unit 10 exchanges information with each unit, and controls each unit of the information acquisition unit 24, the expansion processing unit 26, the information output unit 28, and the storage unit 30.

情報取得部２４は、外部から情報を取得するためのインターフェースである。情報取得部２４を、有線又は無線の通信回線を介して外部装置と通信を行う通信部として構成してもよい。情報取得部２４は、例えば、通信回線に接続されたコンピュータ等の外部装置から、各種情報を通信により取得する。また、処理対象となる情報が画像情報である場合には、情報取得部２４は、イメージセンサ等の画像読み取り装置から画像情報を取得してもよい。画像読み取り装置は、用紙上に形成された画像を光学的に読み取って、ディジタルの画像情報を生成する。 The information acquisition unit 24 is an interface for acquiring information from the outside. The information acquisition unit 24 may be configured as a communication unit that communicates with an external device via a wired or wireless communication line. The information acquisition unit 24 acquires various types of information by communication from an external device such as a computer connected to a communication line. When the information to be processed is image information, the information acquisition unit 24 may acquire image information from an image reading device such as an image sensor. The image reading device optically reads an image formed on a sheet and generates digital image information.

拡張処理部２６は、制御部１０からの指示に応じて、情報に対し特定の演算処理を実行する演算処理部である。即ち、制御部１０は、装置全体の制御及び各種演算処理を自ら実行する一方、拡張処理部２６に特定の演算処理（以下では、「拡張処理」という。）を実行させる。処理対象となる情報が画像情報である場合には、拡張処理部２６は画像情報に対して少なくとも１つの画像処理を行う。光学的に読み取った画像情報に対する画像処理としては、シェーディング補正処理、色変換処理等が挙げられる。 The extension processing unit 26 is a calculation processing unit that executes specific calculation processing on information in accordance with an instruction from the control unit 10. That is, the control unit 10 performs control of the entire apparatus and various arithmetic processes by itself, and causes the expansion processing unit 26 to execute specific arithmetic processing (hereinafter referred to as “extended processing”). When the information to be processed is image information, the extension processing unit 26 performs at least one image process on the image information. Examples of image processing for optically read image information include shading correction processing and color conversion processing.

情報出力部２８は、外部に情報を出力するためのインターフェースである。情報出力部２８を、有線又は無線の通信回線を介して外部装置と通信を行う通信部として構成してもよい。情報出力部２８は、例えば、通信回線に接続されたコンピュータ等の外部装置に、各種情報を通信により出力する。また、処理対象となる情報が画像情報である場合には、情報出力部２８は、画像処理後の画像情報を画像形成装置等に出力してもよい。画像形成装置は、画像処理後の画像情報に基づいて用紙上に画像を形成する。 The information output unit 28 is an interface for outputting information to the outside. The information output unit 28 may be configured as a communication unit that communicates with an external device via a wired or wireless communication line. The information output unit 28 outputs various types of information to an external device such as a computer connected to a communication line by communication. When the information to be processed is image information, the information output unit 28 may output the image information after image processing to an image forming apparatus or the like. The image forming apparatus forms an image on a sheet based on image information after image processing.

記憶部３０は、ハードディスク等の記憶装置を備えている。記憶部３０には、各種データ、制御プログラム等が記憶される。本実施の形態では、後述する「起動処理」、「拡張処理」及び「ＰＬＬリセット処理」の制御プログラムが、記憶部３０に予め記憶されている場合について説明する。予め記憶された制御プログラムは、ＣＰＵ１２により読み出されて実行される。 The storage unit 30 includes a storage device such as a hard disk. The storage unit 30 stores various data, control programs, and the like. In the present embodiment, a case will be described in which control programs for “startup process”, “expansion process”, and “PLL reset process” described later are stored in the storage unit 30 in advance. The control program stored in advance is read and executed by the CPU 12.

なお、情報取得部２４は、マウス、キーボード等の情報入力装置、タッチパネル等の操作表示部を有していてもよい。また、情報出力部２８は、ディスプレイ等の情報表示装置、タッチパネル等の操作表示部を有していてもよい。情報処理装置は、情報取得部２４及び情報出力部２８として機能する操作表示部を有していてもよい。例えば、タッチパネルは、スタートボタン、テンキー等の各種ボタン、設定画面等の各種画面を表示するように制御されると共に、ユーザの操作を受け付けて設定情報や指示情報等の各種情報を取得する。 The information acquisition unit 24 may include an information input device such as a mouse and a keyboard, and an operation display unit such as a touch panel. The information output unit 28 may include an information display device such as a display and an operation display unit such as a touch panel. The information processing apparatus may include an operation display unit that functions as the information acquisition unit 24 and the information output unit 28. For example, the touch panel is controlled to display various screens such as a start button, various buttons such as a numeric keypad, and a setting screen, and receives various operations such as setting information and instruction information in response to a user operation.

また、制御部１０には、各種ドライブが接続されていてもよい。各種ドライブは、フレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭなどのコンピュータ読み取り可能な可搬性の記録媒体からデータを読み込んだり、記録媒体に対してデータを書き込んだりする装置である。各種ドライブを備える場合には、可搬性の記録媒体に制御プログラムを記録しておいて、これを対応するドライブで読み込んで実行してもよい。 Various drives may be connected to the control unit 10. Each type of drive is a device that reads data from a computer-readable portable recording medium such as a flexible disk, a magneto-optical disk, or a CD-ROM, and writes data to the recording medium. When various types of drives are provided, a control program may be recorded on a portable recording medium, and this may be read and executed by a corresponding drive.

（拡張処理部の構成）
ここで、図１に示す拡張処理部２６の構成について説明する。図２は拡張処理部２６の構成の一例を示すブロック図である。図２に示すように、拡張処理部２６は、プログラマブル論理回路３２、プログラマブル論理回路３２を制御する回路制御部３４、及びプログラマブル論理回路３２を再構成する回路情報等を記憶した情報記憶部３６を備えている。プログラマブル論理回路３２は回路制御部３４に接続され、回路制御部３４は情報記憶部３６に接続されている。プログラマブル論理回路３２は、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array：ＦＰＧＡ）、プログラマブル・ロジック・デバイス (Programmable Logic Device：ＰＬＤ)等の再構成可能な論理回路である。 (Configuration of extended processing part)
Here, the configuration of the extension processing unit 26 shown in FIG. 1 will be described. FIG. 2 is a block diagram illustrating an example of the configuration of the extension processing unit 26. As shown in FIG. 2, the extension processing unit 26 includes a programmable logic circuit 32, a circuit control unit 34 that controls the programmable logic circuit 32, and an information storage unit 36 that stores circuit information for reconfiguring the programmable logic circuit 32. I have. The programmable logic circuit 32 is connected to the circuit control unit 34, and the circuit control unit 34 is connected to the information storage unit 36. The programmable logic circuit 32 is a reconfigurable logic circuit such as a field programmable gate array (FPGA) or a programmable logic device (PLD).

回路制御部３４は、制御部１０のＣＰＵ１２からの再構成の指示に応じて、情報記憶部３６に記憶された回路情報を読み出し、回路情報に基づいてプログラマブル論理回路３２を再構成する。情報記憶部３６は、プログラマブル論理回路３２上に再構成された回路で処理される処理対象の情報や処理後の情報を記憶してもよい。なお、本実施の形態では、再構成に使用する回路情報を情報記憶部３６に記憶する例について説明するが、制御部１０のＲＯＭ１４や記憶部３０に回路情報を記憶しておいて、再構成時に回路制御部３４に転送するようにしてもよい。また、本実施の形態では、回路制御部３４は、プログラマブル論理回路３２の再構成が終了すると、再構成の終了を報知する報知信号をＣＰＵ１２に出力する。 The circuit control unit 34 reads circuit information stored in the information storage unit 36 in accordance with a reconfiguration instruction from the CPU 12 of the control unit 10 and reconfigures the programmable logic circuit 32 based on the circuit information. The information storage unit 36 may store processing target information processed by a circuit reconfigured on the programmable logic circuit 32 and post-processing information. In this embodiment, an example in which circuit information used for reconfiguration is stored in the information storage unit 36 will be described. However, the circuit information is stored in the ROM 14 or the storage unit 30 of the control unit 10 and reconfiguration is performed. Sometimes it may be transferred to the circuit controller 34. Moreover, in this Embodiment, the circuit control part 34 will output the alerting | reporting signal which alert | reports the completion | finish of a reconfiguration to CPU12, if the reconfiguration | reconstruction of the programmable logic circuit 32 is complete | finished.

＜プログラマブル論理回路＞
次に、プログラマブル論理回路３２について説明する。図３（Ａ）はプログラマブル論理回路３２の構造の一例を示す平面図である。図３（Ｂ）はプログラマブル論理回路３２の内部構造の一例を示すブロック図である。 <Programmable logic circuit>
Next, the programmable logic circuit 32 will be described. FIG. 3A is a plan view showing an example of the structure of the programmable logic circuit 32. FIG. 3B is a block diagram illustrating an example of the internal structure of the programmable logic circuit 32.

図３（Ａ）及び図３（Ｂ）に示すように、プログラマブル論理回路３２は、回路情報を格納するための再構成メモリ４４、論理セル３８や配線領域４０からなる回路４６、及び入出力端子４２とで構成されている。再構成メモリ４４は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、ＳＲＡＭ（Static Random Access Memory）等の書き換え可能なメモリ素子で構成されている。 As shown in FIGS. 3A and 3B, the programmable logic circuit 32 includes a reconfiguration memory 44 for storing circuit information, a circuit 46 including a logic cell 38 and a wiring region 40, and input / output terminals. 42. The reconfiguration memory 44 is composed of a rewritable memory element such as an EEPROM (Electrically Erasable and Programmable Read Only Memory) or an SRAM (Static Random Access Memory).

一方、回路情報はアドレスと情報との対で構成される。再構成メモリ４４にアドレスが付与されており、付与されたアドレスに対応するメモリ素子にアドレスと対になった情報が格納される。再構成メモリ４４に格納された情報に従って、論理セル３８内の回路構成や、論理セル３８と入出力端子４２とを相互に接続する配線領域４０の接続状態が再構成される。これにより、プログラマブル論理回路３２上に回路４６が再構成される。 On the other hand, circuit information is composed of a pair of address and information. An address is assigned to the reconfiguration memory 44, and information paired with the address is stored in a memory element corresponding to the assigned address. According to the information stored in the reconfiguration memory 44, the circuit configuration in the logic cell 38 and the connection state of the wiring region 40 that connects the logic cell 38 and the input / output terminal 42 are reconfigured. As a result, the circuit 46 is reconfigured on the programmable logic circuit 32.

再構成された回路４６には、入出力端子４２を介して処理対象の情報が入力される。再構成された回路４６で処理された情報は、処理結果として入出力端子４２を介して出力される。また、本実施の形態では、回路制御部３４は、入出力端子４２から処理結果が出力されると、拡張処理の終了を報知する報知信号をＣＰＵ１２に出力する。 Information to be processed is input to the reconfigured circuit 46 via the input / output terminal 42. Information processed by the reconfigured circuit 46 is output through the input / output terminal 42 as a processing result. In the present embodiment, when the processing result is output from the input / output terminal 42, the circuit control unit 34 outputs a notification signal to notify the end of the expansion processing to the CPU 12.

＜再構成された回路＞
次に、再構成された回路４６について説明する。図４は再構成された回路４６の構成の一例を示すブロック図である。本実施の形態では、再構成された回路４６は、複数の処理部を有する情報処理回路４８、及び位相同期回路５０を含んで構成されている。図４に示す例では、情報処理回路４８は、第１処理部４８_１から第Ｎ処理部４８_ＮまでのＮ個の処理部を有している。なお、各処理部を区別する必要が無い場合には、単に「処理部」と総称する。 <Reconfigured circuit>
Next, the reconfigured circuit 46 will be described. FIG. 4 is a block diagram showing an example of the configuration of the reconfigured circuit 46. In the present embodiment, the reconfigured circuit 46 includes an information processing circuit 48 having a plurality of processing units and a phase synchronization circuit 50. In the example shown in FIG. 4, the information processing circuit 48 includes N number of processing units from the first processing unit 48 ₁ to the N-th processing unit 48 _N. In addition, when it is not necessary to distinguish each processing unit, the processing unit is simply referred to as a “processing unit”.

位相同期回路５０は、基準信号と位相同期させた出力信号（クロック信号）を生成するＰＬＬ（Phase Locked Loop)回路である。位相同期回路５０は、情報処理回路４８の複数の処理部の各々にクロック信号を供給する。情報処理回路４８の複数の処理部をクロック信号に応じて動作させることで、情報処理回路４８により一連の情報処理が順次実行される。 The phase synchronization circuit 50 is a PLL (Phase Locked Loop) circuit that generates an output signal (clock signal) that is phase-synchronized with the reference signal. The phase synchronization circuit 50 supplies a clock signal to each of the plurality of processing units of the information processing circuit 48. By operating a plurality of processing units of the information processing circuit 48 according to the clock signal, the information processing circuit 48 sequentially executes a series of information processing.

例えば、処理対象の情報が、第１処理部４８_１に入力されると、第１処理部４８_１で処理される。第１処理部４８_１で処理された情報が、次の第２処理部４８_２に出力される。同様に、前の処理部で処理された情報が、次の処理部で処理される。第（Ｎ−１）処理部４８_Ｎ−１で処理された情報が、最後の第Ｎ処理部４８_Ｎに入力されると、第Ｎ処理部４８_Ｎで処理されて一連の情報処理が終了する。 For example, information to be processed, is input to the first processing unit 48 ₁ is processed by the first processing unit 48 _1. Information processed by the first processing unit 48 ₁ is output to the next second processing unit 48 _2. Similarly, information processed by the previous processing unit is processed by the next processing unit. The (N-1) information processed by the processing unit 48 _N-1 is inputted to the end of the N processing units 48 _N, it is processed in the N-th processing unit 48 _N and a series of processing ends .

位相同期回路５０は、同期状態（ロック状態）の間はクロック信号を出力するが、ノイズや静電気等の外乱により非同期状態（デットロック状態）になるとクロック信号の出力を停止する。上記の通り、情報処理回路４８はクロック信号に応じて情報処理を実行しているので、位相同期回路５０からのクロック信号の出力が停止すると、情報処理回路４８が機能不全に陥ってしまう。 The phase synchronization circuit 50 outputs a clock signal during the synchronization state (lock state), but stops outputting the clock signal when the state becomes an asynchronous state (dead lock state) due to disturbance such as noise or static electricity. As described above, since the information processing circuit 48 performs information processing according to the clock signal, if the output of the clock signal from the phase synchronization circuit 50 is stopped, the information processing circuit 48 will malfunction.

（位相同期回路）
ここで、上記の位相同期回路５０について説明する。図５は位相同期回路５０の構成の一例を示すブロック図である。図５に示すように、位相同期回路５０は、位相比較部５２、ループフィルタ５４、電圧制御発振器５６、及び基準信号生成部５８を含んで構成されている。 (Phase synchronization circuit)
Here, the phase synchronization circuit 50 will be described. FIG. 5 is a block diagram showing an example of the configuration of the phase synchronization circuit 50. As illustrated in FIG. 5, the phase synchronization circuit 50 includes a phase comparison unit 52, a loop filter 54, a voltage controlled oscillator 56, and a reference signal generation unit 58.

基準信号生成部５８は、基準信号を生成して、位相比較部５２に出力する。位相比較部５２は、基準信号とフィードバックされた出力信号（フィードバック信号）とを比較し、両信号の位相差を検出して、位相差信号をループフィルタ５４に出力する。ループフィルタ５４は、位相差信号を平滑化して、直流信号である制御電圧を電圧制御発振器５６に出力する。電圧制御発振器５６は、制御電圧に応じた周波数で発振して、基準信号と位相同期した出力信号を出力する。 The reference signal generation unit 58 generates a reference signal and outputs it to the phase comparison unit 52. The phase comparison unit 52 compares the reference signal with the feedback output signal (feedback signal), detects the phase difference between the two signals, and outputs the phase difference signal to the loop filter 54. The loop filter 54 smoothes the phase difference signal and outputs a control voltage that is a DC signal to the voltage controlled oscillator 56. The voltage controlled oscillator 56 oscillates at a frequency corresponding to the control voltage and outputs an output signal that is phase-synchronized with the reference signal.

また、本実施の形態では、位相比較部５２は、基準信号とフィードバック信号との位相差に基づいて同期検出信号を出力すると共に、設定信号またはリセット信号に応じて基準信号及びフィードバック信号の位相比較周波数を設定する。これらの機能については、図６を参照して更に詳しく説明する。図６は位相比較部５２の構成の一例を示すブロック図である。図６に示すように、位相比較部５２は、分周器６０、設定部６２、分周器６４、位相比較器６６、及び同期検出部６８を含んで構成されている。 In the present embodiment, the phase comparison unit 52 outputs a synchronization detection signal based on the phase difference between the reference signal and the feedback signal, and compares the phase of the reference signal and the feedback signal according to the setting signal or the reset signal. Set the frequency. These functions will be described in more detail with reference to FIG. FIG. 6 is a block diagram illustrating an example of the configuration of the phase comparison unit 52. As shown in FIG. 6, the phase comparison unit 52 includes a frequency divider 60, a setting unit 62, a frequency divider 64, a phase comparator 66, and a synchronization detection unit 68.

設定部６２は、設定信号またはリセット信号に応じて、分周器６０及び分周器６４の各々に位相比較周波数を設定する。情報処理装置の起動時には、初期設定を指示する設定信号が設定部６２に入力される。また、位相同期回路５０の再設定時には、再設定を指示するリセット信号が設定部６２に入力される。分周器６０は、基準信号を設定された位相比較周波数になるように分周して、分周した基準信号を位相比較器６６に出力する。分周器６４は、フィードバック信号を設定された位相比較周波数になるように分周して、分周したフィードバック信号を位相比較器６６に出力する。 The setting unit 62 sets a phase comparison frequency in each of the frequency divider 60 and the frequency divider 64 according to the setting signal or the reset signal. When the information processing apparatus is activated, a setting signal instructing initial setting is input to the setting unit 62. Further, when the phase synchronization circuit 50 is reset, a reset signal that instructs resetting is input to the setting unit 62. The frequency divider 60 divides the reference signal so as to have a set phase comparison frequency, and outputs the divided reference signal to the phase comparator 66. The frequency divider 64 divides the feedback signal so as to have the set phase comparison frequency, and outputs the divided feedback signal to the phase comparator 66.

例えば、基準信号の周波数が１９．２ＭＨｚであり、出力信号の周波数が４０ＭＨｚである場合に、分周器６０の設定を３００分周とし、分周器６４の設定を６２５分周とすることで、分周器６０で分周された基準信号の位相比較周波数が６４ｋＨｚ（＝１９．２ＭＨｚ／３００）に設定されると共に、分周器６４で分周されたフィードバック信号の位相比較周波数が６４ｋＨｚ（＝４０ＭＨｚ／６２５）に設定される。位相同期回路５０は、設定直後は一時的に非同期状態となるが、位相同期回路５０のフィードバック機能により、設定時間以内に同期状態を回復する。 For example, when the frequency of the reference signal is 19.2 MHz and the frequency of the output signal is 40 MHz, the setting of the frequency divider 60 is divided by 300, and the setting of the frequency divider 64 is divided by 625. The phase comparison frequency of the reference signal divided by the frequency divider 60 is set to 64 kHz (= 19.2 MHz / 300), and the phase comparison frequency of the feedback signal divided by the frequency divider 64 is 64 kHz ( = 40 MHz / 625). Although the phase synchronization circuit 50 is temporarily in an asynchronous state immediately after setting, the phase synchronization circuit 50 recovers the synchronization state within a set time by the feedback function of the phase synchronization circuit 50.

位相比較器６６は、上記した位相差信号をループフィルタ５４に出力すると共に、基準信号とフィードバック信号とを比較した比較結果（例えば、位相差）を同期検出部６８に出力する。同期検出部６８は、比較結果に基づいて、位相同期回路５０の同期状態または非同期状態を示す同期検出信号を生成し、同期検出信号を制御部１０のＣＰＵ１２に出力する。例えば、両信号の位相差が予め定めた閾値以下の場合には、同期状態（ロック状態）を示す同期検出信号を出力し、両信号の位相差が予め定めた閾値を超える場合には、非同期状態（デットロック状態）を示す同期検出信号を出力する。 The phase comparator 66 outputs the above-described phase difference signal to the loop filter 54 and outputs a comparison result (for example, phase difference) obtained by comparing the reference signal and the feedback signal to the synchronization detection unit 68. The synchronization detection unit 68 generates a synchronization detection signal indicating the synchronization state or the asynchronous state of the phase synchronization circuit 50 based on the comparison result, and outputs the synchronization detection signal to the CPU 12 of the control unit 10. For example, when the phase difference between both signals is equal to or less than a predetermined threshold, a synchronization detection signal indicating a synchronization state (lock state) is output, and when the phase difference between both signals exceeds a predetermined threshold, the signal is asynchronous. A synchronization detection signal indicating the state (deadlock state) is output.

＜情報処理装置の動作＞
次に、本発明の実施の形態に係る情報処理装置の動作について説明する。以下では、情報処理装置の「起動処理」、「拡張処理」及び「ＰＬＬリセット処理」について説明する。各処理を実行するための制御プログラムは、上記の通り、記憶部３０等の記憶装置に予め記憶されており、制御部１０のＣＰＵ１２により読み出されて実行される。 <Operation of information processing apparatus>
Next, the operation of the information processing apparatus according to the embodiment of the present invention will be described. Hereinafter, the “start-up process”, “extended process”, and “PLL reset process” of the information processing apparatus will be described. As described above, the control program for executing each process is stored in advance in a storage device such as the storage unit 30 and is read and executed by the CPU 12 of the control unit 10.

（起動処理）
まず、情報処理装置を起動する場合に実行される「起動処理」について説明する。図７は「起動処理」の手順を示すフローチャートである。起動処理は、電源スイッチがオンになる等、情報処理装置に対する電源の供給が開始された場合に開始される。まず、ステップ１００で、拡張処理部２６にプログラマブル論理回路３２の再構成を指示する。回路制御部３４は、ＣＰＵ１２からの再構成の指示に応じて、プログラマブル論理回路３２上に情報処理回路４８及び位相同期回路５０を再構成する。 (Start process)
First, the “start-up process” executed when starting up the information processing apparatus will be described. FIG. 7 is a flowchart showing the procedure of “start-up process”. The activation process is started when the supply of power to the information processing apparatus is started, such as when the power switch is turned on. First, in step 100, the expansion processing unit 26 is instructed to reconfigure the programmable logic circuit 32. The circuit control unit 34 reconfigures the information processing circuit 48 and the phase synchronization circuit 50 on the programmable logic circuit 32 in response to a reconfiguration instruction from the CPU 12.

次に、ステップ１０２で、再構成が終了したか否かを判定する。再構成が終了するまで判定を繰り返し行う。回路制御部３４は、プログラマブル論理回路３２の再構成が終了すると、再構成の終了を報知する報知信号をＣＰＵ１２に出力する。従って、再構成の終了を報知する報知信号が取得されると、ステップ１０２から次のステップ１０４に進む。 Next, in step 102, it is determined whether or not reconstruction has been completed. The determination is repeated until the reconfiguration is completed. When the reconfiguration of the programmable logic circuit 32 ends, the circuit control unit 34 outputs a notification signal that notifies the end of the reconfiguration to the CPU 12. Therefore, when a notification signal for informing the end of reconstruction is acquired, the process proceeds from step 102 to the next step 104.

次に、ステップ１０４で、位相同期回路５０が同期状態か否かを判定する。位相同期回路５０は、同期状態または非同期状態を示す同期検出信号をＣＰＵ１２に出力する。従って、位相同期回路５０から取得した同期検出信号に基づいて、位相同期回路５０が同期状態か否かが判定される。同期検出信号が非同期状態を示す場合には、ステップ１０６に進む。一方、同期検出信号が同期状態を示す場合には、ルーチンを終了する。 Next, in step 104, it is determined whether or not the phase synchronization circuit 50 is in a synchronized state. The phase synchronization circuit 50 outputs a synchronization detection signal indicating a synchronous state or an asynchronous state to the CPU 12. Therefore, based on the synchronization detection signal acquired from the phase synchronization circuit 50, it is determined whether or not the phase synchronization circuit 50 is in a synchronized state. If the synchronization detection signal indicates an asynchronous state, the process proceeds to step 106. On the other hand, if the synchronization detection signal indicates a synchronization state, the routine is terminated.

次に、ステップ１０６で、設定時間が経過したか否かを判定する。情報処理装置の起動時には、位相同期回路５０の設定部６２に設定信号が入力されて、位相同期回路５０が初期設定される。位相同期回路５０は、設定直後は一時的に非同期状態となるが、再構成の終了から設定時間以内に同期状態を回復する。設定時間が経過するまでは、ステップ１０４に戻って、位相同期回路５０が同期状態か否かを判定する。 Next, in step 106, it is determined whether the set time has elapsed. When the information processing apparatus is activated, a setting signal is input to the setting unit 62 of the phase synchronization circuit 50, and the phase synchronization circuit 50 is initialized. The phase synchronization circuit 50 is temporarily in an asynchronous state immediately after the setting, but recovers the synchronization state within a set time from the end of the reconfiguration. Until the set time elapses, the process returns to step 104 to determine whether or not the phase synchronization circuit 50 is in a synchronized state.

位相同期回路５０が同期状態にならずに設定時間が経過した場合には、再設定が必要であるため、ステップ１０６からステップ１０８に進む。次に、ステップ１０８で、位相同期回路５０を再設定する「ＰＬＬリセット処理」を実行して、ルーチンを終了する。なお、「ＰＬＬリセット処理」については後述する。 If the set time has passed without the phase synchronization circuit 50 being in a synchronized state, resetting is necessary, and the process proceeds from step 106 to step 108. Next, in step 108, “PLL reset processing” for resetting the phase synchronization circuit 50 is executed, and the routine is terminated. The “PLL reset process” will be described later.

（拡張処理）
次に、情報処理装置で実行される「拡張処理」について説明する。図８は「拡張処理」の手順を示すフローチャートである。拡張処理は、情報取得部２４で、処理対象の情報が取得された場合に開始される。制御部１０は、装置全体の制御及び各種演算処理を自ら実行する一方、拡張処理部２６に特定の演算処理（拡張処理）を実行させる。従って、まず、ステップ２００で、単位処理が拡張処理か否かを判定する。 (Extended processing)
Next, “extended processing” executed by the information processing apparatus will be described. FIG. 8 is a flowchart showing the procedure of “expansion processing”. The expansion process is started when the information acquisition unit 24 acquires information to be processed. The control unit 10 performs control of the entire apparatus and various arithmetic processes by itself, and causes the expansion processing unit 26 to execute specific arithmetic processing (extended processing). Therefore, first, at step 200, it is determined whether or not the unit process is an expansion process.

拡張処理に該当する場合には、ステップ２０２に進む。一方、拡張処理に該当しない場合には、拡張処理のルーチンを終了する。即ち、拡張処理に該当しない場合には、拡張処理部２６ではなく、制御部１０のＣＰＵ１２で演算処理を実行する。 If it corresponds to the expansion process, the process proceeds to step 202. On the other hand, if it does not correspond to the expansion process, the expansion process routine is terminated. That is, when the processing does not correspond to the expansion processing, the arithmetic processing is executed not by the expansion processing unit 26 but by the CPU 12 of the control unit 10.

次に、ステップ２０２で、位相同期回路５０を再設定する「ＰＬＬリセット処理」を実行する。なお、「ＰＬＬリセット処理」については後述する。次に、ステップ２０４で、拡張処理部２６に処理対象の情報を転送して、拡張処理部２６に拡張処理の実行を指示する。即ち、拡張処理部２６で拡張処理を実行する度に、拡張処理の実行前に位相同期回路５０を再設定する。 Next, in step 202, “PLL reset processing” for resetting the phase synchronization circuit 50 is executed. The “PLL reset process” will be described later. Next, in step 204, the information to be processed is transferred to the extension processing unit 26, and the extension processing unit 26 is instructed to execute the extension process. That is, every time the extension processing unit 26 executes the extension process, the phase synchronization circuit 50 is reset before the extension process is executed.

次に、ステップ２０６で、拡張処理が終了したか否かを判定する。拡張処理が終了するまで判定を繰り返し行う。回路制御部３４は、拡張処理の終了を報知する報知信号をＣＰＵ１２に出力する。従って、拡張処理の終了を報知する報知信号が取得されると、ステップ２０６から次のステップ２０８に進む。 Next, in step 206, it is determined whether or not the expansion process has been completed. The determination is repeated until the extension process is completed. The circuit control unit 34 outputs a notification signal for notifying the end of the expansion process to the CPU 12. Accordingly, when a notification signal for notifying the end of the expansion process is acquired, the process proceeds from step 206 to the next step 208.

続くステップ２０８で、次の単位処理があるか否かを判定する。次の単位処理がある場合には、ステップ２００に戻り、ステップ２００からステップ２０８までの処理を繰り返し行う。次の単位処理が無い場合には、ルーチンを終了する。 In subsequent step 208, it is determined whether or not there is a next unit process. If there is a next unit process, the process returns to step 200 and the processes from step 200 to step 208 are repeated. If there is no next unit process, the routine is terminated.

（ＰＬＬリセット処理）
次に、情報処理装置で実行される「ＰＬＬリセット処理」について説明する。図９は「ＰＬＬリセット処理」の手順を示すフローチャートである。まず、ステップ３００で、位相同期回路５０に、位相同期回路５０を再設定するリセット信号を入力する。位相同期回路５０の設定部６２にリセット信号が入力されると、位相同期回路５０が再設定される。 (PLL reset processing)
Next, the “PLL reset process” executed by the information processing apparatus will be described. FIG. 9 is a flowchart showing the procedure of “PLL reset processing”. First, in step 300, a reset signal for resetting the phase synchronization circuit 50 is input to the phase synchronization circuit 50. When a reset signal is input to the setting unit 62 of the phase synchronization circuit 50, the phase synchronization circuit 50 is reset.

次に、ステップ３０２で、位相同期回路５０が同期状態か否かを判定する。位相同期回路５０は、同期状態または非同期状態を示す同期検出信号をＣＰＵ１２に出力する。従って、位相同期回路５０から取得した同期検出信号に基づいて、位相同期回路５０が同期状態か否かが判定される。同期検出信号が非同期状態を示す場合には、ステップ３０４に進む。一方、同期検出信号が同期状態を示す場合には、ルーチンを終了する。 Next, in step 302, it is determined whether or not the phase synchronization circuit 50 is in a synchronized state. The phase synchronization circuit 50 outputs a synchronization detection signal indicating a synchronous state or an asynchronous state to the CPU 12. Therefore, based on the synchronization detection signal acquired from the phase synchronization circuit 50, it is determined whether or not the phase synchronization circuit 50 is in a synchronized state. If the synchronization detection signal indicates an asynchronous state, the process proceeds to step 304. On the other hand, if the synchronization detection signal indicates a synchronization state, the routine is terminated.

次に、ステップ３０４で、設定時間が経過したか否かを判定する。位相同期回路５０は、再設定直後は一時的に非同期状態となるが、設定時間以内に同期状態を回復する。設定時間が経過するまでは、ステップ３００に戻って、位相同期回路５０が同期状態か否かを判定する。 Next, in step 304, it is determined whether or not the set time has elapsed. The phase synchronization circuit 50 is temporarily in an asynchronous state immediately after resetting, but recovers the synchronization state within a set time. Until the set time elapses, the process returns to step 300 to determine whether or not the phase synchronization circuit 50 is in a synchronized state.

位相同期回路５０が同期状態にならずに設定時間が経過した場合には、再設定が必要であるため、ステップ３００に戻る。そして、位相同期回路５０が同期状態になるまで、ステップ３００からステップ３０４までの処理を繰り返し行い、位相同期回路５０の同期状態を確実に実現する。 If the set time has passed without the phase synchronization circuit 50 being in the synchronized state, resetting is necessary, and the process returns to step 300. Then, the processing from step 300 to step 304 is repeated until the phase synchronization circuit 50 is in a synchronized state, and the synchronized state of the phase synchronization circuit 50 is reliably realized.

上記の「ＰＬＬリセット処理」により、位相同期回路５０の同期状態が維持される。また、ノイズや静電気等の外乱により、情報処理装置の起動後に位相同期回路５０が非同期状態（デットロック状態）になった場合にも、電源スイッチを切り替えずに、位相同期回路５０の同期状態が回復される。従って、クロック信号の出力が停止して、情報処理回路４８が機能不全に陥る事態が回避される。また、情報処理装置の起動時、即ち、位相同期回路の再構成時においても、位相同期回路５０の同期状態が得られない場合には「ＰＬＬリセット処理」を実行することで、位相同期回路の同期状態が確実に実現される。 The synchronization state of the phase synchronization circuit 50 is maintained by the “PLL reset process”. Further, even when the phase synchronization circuit 50 is in an asynchronous state (deadlock state) after activation of the information processing apparatus due to disturbance such as noise or static electricity, the synchronization state of the phase synchronization circuit 50 is not switched without switching the power switch. Recovered. Therefore, the situation where the output of the clock signal stops and the information processing circuit 48 malfunctions is avoided. Further, when the information processing apparatus is started, that is, when the phase synchronization circuit is reconfigured, if the synchronization state of the phase synchronization circuit 50 cannot be obtained, the “PLL reset process” is executed, so that the phase synchronization circuit A synchronized state is reliably realized.

また、上記実施の形態で説明した情報処理装置及びプログラムの構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。例えば、フローチャートの各ステップの順序を入れ替える等してもよい。 The configurations of the information processing apparatus and the program described in the above embodiment are merely examples, and it goes without saying that the configurations may be changed without departing from the gist of the present invention. For example, the order of the steps in the flowchart may be changed.

１０制御部
１２ＣＰＵ
１４ＲＯＭ
１６ＲＡＭ
１８不揮発性メモリ
２０入出力インターフェース（Ｉ／Ｏ）
２２バス
２４情報取得部
２６拡張処理部
２８情報出力部
３０記憶部
３２プログラマブル論理回路
３４回路制御部
３６情報記憶部
３８論理セル
４０配線領域
４２入出力端子
４４再構成メモリ
４６再構成された回路
４８情報処理回路
４８_１〜４８_Ｎ処理部
５０位相同期回路
５２位相比較部
５４ループフィルタ
５６電圧制御発振器
５８基準信号生成部
６０分周器
６２設定部
６４分周器
６６位相比較器
６８同期検出部 10 Control unit 12 CPU
14 ROM
16 RAM
18 Nonvolatile memory 20 Input / output interface (I / O)
22 Bus 24 Information acquisition unit 26 Extension processing unit 28 Information output unit 30 Storage unit 32 Programmable logic circuit 34 Circuit control unit 36 Information storage unit 38 Logic cell 40 Wiring area 42 Input / output terminal 44 Reconfiguration memory 46 Reconfigured circuit 48 Information processing circuits 48 _{1 to} 48 _N processing unit 50 phase synchronization circuit 52 phase comparison unit 54 loop filter 56 voltage control oscillator 58 reference signal generation unit 60 frequency divider 62 setting unit 64 frequency divider 66 phase comparator 68 synchronization detection unit

Claims

An acquisition means for acquiring information;
An information processing circuit that is reconfigured on a reconfigurable logic circuit and performs specific processing on information using a clock signal;
A phase synchronization circuit that is reconfigured on a reconfigurable logic circuit and supplies the clock signal to the information processing circuit;
Synchronization detecting means for detecting a synchronous state or an asynchronous state of the phase synchronization circuit;
When the information that requires the specific processing is acquired by the acquisition unit, the phase synchronization circuit is reset before the processing by the information processing circuit, and the synchronization detection unit performs synchronization after the resetting. Control means for controlling the resetting to be terminated when detected ,
An information processing apparatus.

The information processing apparatus according to claim 1 , wherein when the synchronization detection unit does not detect a synchronization state within a predetermined period after the phase synchronization circuit is reset, the phase synchronization circuit is repeatedly reset .

3. The control unit according to claim 1, wherein the control unit performs control so as to reset the phase synchronization circuit after completion of reconfiguration of the phase synchronization circuit and after a predetermined period has elapsed since the completion of reconfiguration. Information processing device.

The information processing apparatus according to any one of claims 1 to 3, wherein the information processing circuit performs image processing on image information.

The information processing apparatus according to claim 4, wherein the image information is optically read image information.

On the computer,
Reconfiguring an information processing circuit that performs specific processing on information using a clock signal and a phase synchronization circuit that supplies the clock signal to the information processing circuit on a reconfigurable logic circuit;
A procedure for re-setting the phase synchronization circuit before performing processing in the information processing circuit when information that requires the specific processing is acquired;
A procedure for ending resetting when a synchronization state is detected after resetting the phase synchronization circuit;
A program for running