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JP5928022B2 - Semiconductor device and method of using the same - Google Patents

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JP5928022B2 JP2012057423A JP2012057423A JP5928022B2 JP 5928022 B2 JP5928022 B2 JP 5928022B2 JP 2012057423 A JP2012057423 A JP 2012057423A JP 2012057423 A JP2012057423 A JP 2012057423A JP 5928022 B2 JP5928022 B2 JP 5928022B2
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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置及びその使用方法に関する。   The present invention relates to a semiconductor device and a method for using the same.

近年では、いわゆる2次元半導体集積プロセス技術の物理的限界が近づきつつある。この集積プロセス技術では、大規模集積回路の高速化、電力抑制を効果的に実現することは困難になっている。また、光信号伝送、無線伝送技術でも、製造コストの上昇、信頼性の低下、低電力化の困難性等の原因で、この集積プロセス技術の実用化はなされてない。そこで、これらの問題に対処可能であり、集積回路の動作を高速化することのできる技術として、いわゆる3次元半導体の積層プロセス技術(以下、3次元半導体積層技術と言う)が注目されている。   In recent years, the physical limits of so-called two-dimensional semiconductor integrated process technology are approaching. With this integrated process technology, it is difficult to effectively realize high-speed and power suppression of large-scale integrated circuits. Further, even in the optical signal transmission and wireless transmission technologies, this integrated process technology has not been put into practical use due to an increase in manufacturing cost, a decrease in reliability, difficulty in reducing power consumption, and the like. Therefore, a so-called three-dimensional semiconductor stacking process technique (hereinafter referred to as a three-dimensional semiconductor stacking technique) is attracting attention as a technique that can cope with these problems and can speed up the operation of the integrated circuit.

特開2011−82252号公報JP 2011-82252 A

3次元半導体積層技術では、複数の半導体チップを縦積みで積層する構成を採る。そのため、特に積層構造の中間層に位置する半導体チップの冷却が問題となる。
特許文献1では、半導体チップを貫通する貫通孔にペルチェ素子を形成し、半導体チップを冷却する方式が提案されている。しかしながらこの技術では、構造上、放熱面が一面のみである。そのため、放熱面積が小さく、熱放出の効率が限定される。
The three-dimensional semiconductor stacking technology adopts a configuration in which a plurality of semiconductor chips are stacked vertically. Therefore, cooling of the semiconductor chip located in the intermediate layer of the laminated structure becomes a problem.
Patent Document 1 proposes a method of cooling a semiconductor chip by forming a Peltier element in a through hole that penetrates the semiconductor chip. However, this technique has only one heat radiating surface due to its structure. Therefore, the heat radiation area is small and the efficiency of heat release is limited.

本発明は、上記の課題に鑑みてなされたものであり、放熱面積が大きく、熱放出の効率を向上させることのできる信頼性の高い半導体装置及びその使用方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a highly reliable semiconductor device that has a large heat radiation area and can improve the efficiency of heat release, and a method for using the semiconductor device.

半導体装置の一態様は、積層された複数の半導体チップと、前記各半導体チップに設けられた貫通電極と、最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極とを含み、前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、互いに反対導電型の半導体材料を有する。 One aspect of the semiconductor device is a plurality of stacked semiconductor chips, through electrodes provided in each of the semiconductor chips, and electrically connected to the through electrodes on the outer surface of one of the outermost semiconductor chips. Provided between the adjacent semiconductor chip and the first connection electrode formed, the second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side. And all the through holes that connect between the third connection electrodes and the first connection electrodes, including third connection electrodes that are electrically connected to the through electrodes of both of the semiconductor chips. The electrode and all the through electrodes that connect between the third connection electrode and the second connection electrode have semiconductor materials of opposite conductivity types.

半導体装置の使用方法の一態様は、積層された複数の半導体チップと、前記各半導体チップに設けられた貫通電極と、最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極とを含み、前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、互いに反対導電型の半導体材料を有する半導体装置を用いて、前記第1の接続電極と前記第2の接続電極との間に電流を印加し、前記第3の接続電極において吸熱して、前記第1の接続電極及び前記第2の接続電極において夫々放熱する。 One aspect of the method of using the semiconductor device is that a plurality of stacked semiconductor chips, through electrodes provided in each of the semiconductor chips, and the through electrodes on the outer surface of one of the outermost semiconductor chips are electrically connected. First connection electrode connected electrically, a second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side, and between the adjacent semiconductor chips is provided, and a third connection electrode are both of the semiconductor chip the through electrode electrically connected, all that connects between the third connection electrode and the first connection electrode The through electrodes of the first and second through electrodes, and all the through electrodes that connect between the third connection electrodes and the second connection electrodes, using a semiconductor device having a semiconductor material of opposite conductivity type, 1 connection electrode and the second connection The current is applied between the electrode, the refrigerant absorbs heat in the third connection electrode, respectively radiator in the first connecting electrode and the second connection electrode.

上記した諸態様によれば、放熱面積が大きく、熱放出の効率を向上させることのできる信頼性の高い半導体装置が実現し、当該半導体装置を用いた熱放出の効率の極めて高い使用方法が実現する。   According to the above-described aspects, a highly reliable semiconductor device that has a large heat radiation area and can improve the efficiency of heat release is realized, and a method of using the semiconductor device that has a very high heat release efficiency is realized. To do.

第1の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor device using the Peltier device by 1st Embodiment. 貫通孔の形成された半導体チップを示す模式図である。It is a schematic diagram which shows the semiconductor chip in which the through-hole was formed. 貫通電極の形成された半導体チップを示す模式図である。It is a schematic diagram which shows the semiconductor chip in which the penetration electrode was formed. 第2の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor device using the Peltier device by 2nd Embodiment. 第3の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor device using the Peltier device by 3rd Embodiment.

以下、半導体装置及びその使用方法の具体的な実施形態について、図面を参照しながら詳細に説明する。これら諸実施形態による半導体装置は、3次元半導体積層技術により形成されるものであり、いわゆるペルチェ素子を利用した冷却機構を備えた半導体装置である。   Hereinafter, specific embodiments of a semiconductor device and a method for using the same will be described in detail with reference to the drawings. The semiconductor device according to these embodiments is formed by a three-dimensional semiconductor stacking technique, and is a semiconductor device provided with a cooling mechanism using a so-called Peltier element.

(第1の実施形態)
図1は、第1の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。
本実施形態による半導体装置は、複数、ここでは3つの半導体チップ1a,1b,1cが張り合わされてなる積層構造1において、複数のペルチェ素子、ここでは2種の冷却構造体2a,2bが設けられて構成されている。
(First embodiment)
FIG. 1 is a schematic cross-sectional view showing a configuration of a semiconductor device using a Peltier element according to the first embodiment.
The semiconductor device according to the present embodiment is provided with a plurality of Peltier elements, here two types of cooling structures 2a and 2b, in a laminated structure 1 in which a plurality of, here, three semiconductor chips 1a, 1b and 1c are bonded together. Configured.

半導体チップ1a,1b,1cの構造について、半導体チップ1aを例示して説明する。
図2は、貫通孔の形成された半導体チップを示す模式図であり、(a)が概略平面図、(b)が(a)の破線I−I'に沿った概略断面図である。図3は、貫通電極の形成された半導体チップを示す模式図であり、(a)が概略平面図、(b)が(a)の破線I−I'に沿った概略断面図である。
The structure of the semiconductor chips 1a, 1b, and 1c will be described taking the semiconductor chip 1a as an example.
2A and 2B are schematic views showing a semiconductor chip in which a through hole is formed. FIG. 2A is a schematic plan view, and FIG. 2B is a schematic cross-sectional view taken along a broken line II ′ in FIG. 3A and 3B are schematic views showing a semiconductor chip on which a through electrode is formed, in which FIG. 3A is a schematic plan view and FIG. 3B is a schematic cross-sectional view taken along a broken line II ′ in FIG.

図2に示すように、半導体チップ1aは、半導体基板11上に素子層12が形成されている。素子層12は、半導体基板11上にMOSトランジスタや各種の半導体メモリ等の機能素子が形成され、これら機能素子と電気的に接続された複数の配線の層が積層形成されて構成される。
半導体チップ1aには、機能素子の形成領域以外の所定部位に半導体基板11及び素子層12を貫通する所定数の貫通孔、ここでは2つの貫通孔13a,13bが形成されている。
As shown in FIG. 2, the semiconductor chip 1 a has an element layer 12 formed on a semiconductor substrate 11. The element layer 12 is configured by forming functional elements such as MOS transistors and various semiconductor memories on the semiconductor substrate 11 and laminating a plurality of wiring layers electrically connected to these functional elements.
The semiconductor chip 1a is formed with a predetermined number of through-holes, here two through-holes 13a and 13b, which penetrate the semiconductor substrate 11 and the element layer 12 at a predetermined portion other than the functional element formation region.

図3に示すように、貫通孔13a,13bが熱電材料としてp型又はn型半導体材料、ここでは何れもn型半導体材料で充填され、n型貫通電極(through silicon via)14a,14bが形成される。貫通孔13a,13bを埋め込むp型半導体材料としては例えばBi2Te3、CeSb2.85Te0.15、Mg2Si等、n型半導体材料としては例えばBi0.3Sb1.7Te3、CoSb3、MnSi1.73等が挙げられる。 As shown in FIG. 3, the through holes 13 a and 13 b are filled with a p-type or n-type semiconductor material as a thermoelectric material, here both are n-type semiconductor materials, and n-type through electrodes (through silicon vias) 14 a and 14 b are formed. Is done. Examples of the p-type semiconductor material filling the through holes 13a and 13b include Bi 2 Te 3 and CeSb 2.85 Te 0.15 and Mg 2 Si. Examples of the n-type semiconductor material include Bi 0.3 Sb 1.7 Te 3 , CoSb 3 and MnSi 1.73. Can be mentioned.

半導体チップ1bには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,13bが形成され、貫通孔13aをn型半導体材料で充填するn型貫通電極15aと、貫通孔13bをp型半導体材料で充填するp型貫通電極15bとが形成されている。
半導体チップ1cには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,13bが形成され、貫通孔13a,13bを何れもp型半導体材料で充填するp型貫通電極16a,16bが形成されている。
The semiconductor chip 1b has through-holes 13a and 13b penetrating the semiconductor substrate and the element layer in the same manner as the semiconductor chip 1a. The n-type through-electrode 15a fills the through-hole 13a with an n-type semiconductor material, and the through-hole 13b. Is formed with a p-type through electrode 15b filled with p-type semiconductor material.
The semiconductor chip 1c is formed with through holes 13a and 13b penetrating the semiconductor substrate and the element layer in the same manner as the semiconductor chip 1a, and the p-type through electrodes 16a and 13b are filled with the p-type semiconductor material. 16b is formed.

図1に示すように、半導体チップ1a,1b,1cが張り合わされた積層構造1では、最外に位置する一方の半導体チップ1aの外表面には、n型貫通電極14a,14bと電気的に接続された第1の接続電極17a,17bが形成されている。最外に位置する他方の半導体チップ1cの外表面には、p型貫通電極16a,16bと電気的に接続された第2の接続電極18a,18bが形成されている。   As shown in FIG. 1, in the laminated structure 1 in which the semiconductor chips 1a, 1b, and 1c are bonded together, the outer surface of one of the outermost semiconductor chips 1a is electrically connected to the n-type through electrodes 14a and 14b. Connected first connection electrodes 17a and 17b are formed. Second connection electrodes 18a and 18b electrically connected to the p-type through electrodes 16a and 16b are formed on the outer surface of the other semiconductor chip 1c located on the outermost side.

半導体チップ1bと半導体チップ1cとの間には、積層構造1の左側において、第3の接続電極19aが形成されている。第3の接続電極19aの一方の面に半導体チップ1bのn型貫通電極15aが、他方の面に半導体チップ1cのp型貫通電極16aが接続されている。第3の接続電極19aに対して、n型貫通電極15aとp型貫通電極16aとが位置整合して接続されている。   A third connection electrode 19a is formed on the left side of the multilayer structure 1 between the semiconductor chip 1b and the semiconductor chip 1c. The n-type through electrode 15a of the semiconductor chip 1b is connected to one surface of the third connection electrode 19a, and the p-type through electrode 16a of the semiconductor chip 1c is connected to the other surface. The n-type through electrode 15a and the p-type through electrode 16a are connected in alignment with the third connection electrode 19a.

半導体チップ1bと半導体チップ1cとの間では、積層構造1の右側において、半導体チップ1bのp型貫通電極15bと半導体チップ1cのp型貫通電極16bとが位置整合して接続されている。p型貫通電極15bとp型貫通電極16bとの間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1b and the semiconductor chip 1c, on the right side of the stacked structure 1, the p-type through electrode 15b of the semiconductor chip 1b and the p-type through electrode 16b of the semiconductor chip 1c are connected in alignment. Although it is conceivable that a predetermined connection electrode is formed between the p-type through electrode 15b and the p-type through electrode 16b and the two are electrically connected via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間では、積層構造1の左側において、半導体チップ1aのn型貫通電極14aと半導体チップ1bのn型貫通電極15aとが位置整合して接続されている。n型貫通電極14aとn型貫通電極15aとの間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1a and the semiconductor chip 1b, on the left side of the stacked structure 1, the n-type through electrode 14a of the semiconductor chip 1a and the n-type through electrode 15a of the semiconductor chip 1b are connected in alignment. Although it is conceivable to form a predetermined connection electrode between the n-type through electrode 14a and the n-type through electrode 15a and to electrically connect both via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間には、積層構造1の右側において、第3の接続電極19bが形成されている。第3の接続電極19bの一方の面に半導体チップ1aのn型貫通電極14bが、他方の面に半導体チップ1bのp型貫通電極15bが接続されている。第3の接続電極19bに対して、n型貫通電極14bとp型貫通電極15bとが位置整合して接続されている。   A third connection electrode 19b is formed on the right side of the multilayer structure 1 between the semiconductor chip 1a and the semiconductor chip 1b. The n-type through electrode 14b of the semiconductor chip 1a is connected to one surface of the third connection electrode 19b, and the p-type through electrode 15b of the semiconductor chip 1b is connected to the other surface. The n-type through electrode 14b and the p-type through electrode 15b are connected in alignment with the third connection electrode 19b.

第3の接続電極19a,19bは、積層構造1の内部において特定された、発熱点(ホットスポット)20a,20bの近傍に配置される。ホットスポット20a,20bは、半導体装置の製造プロセスにおいて、熱シミュレーション等により特定される。本実施形態では、冷却構造体2a,2bは、熱シミュレーション等で特定されたホットスポット20a,20bに第3の接続電極19a,19bの少なくとも一部が熱的に接続するように、設けられる。   The third connection electrodes 19 a and 19 b are arranged in the vicinity of the heat generation points (hot spots) 20 a and 20 b specified in the laminated structure 1. The hot spots 20a and 20b are specified by thermal simulation or the like in the semiconductor device manufacturing process. In the present embodiment, the cooling structures 2a and 2b are provided so that at least a part of the third connection electrodes 19a and 19b is thermally connected to the hot spots 20a and 20b specified by thermal simulation or the like.

積層構造1の左側において、第1の接続電極17a、n型貫通電極14a,15a、第3の接続電極19a、p型貫通電極16a、及び第2の接続電極18aが直列に接続されて、冷却構造体2aが構成される。
積層構造1の右側において、第1の接続電極17b、n型貫通電極14b、第3の接続電極19b、p型貫通電極15b,16b、及び第2の接続電極18bが直列に接続されて、冷却構造体2bが構成される。
On the left side of the multilayer structure 1, the first connection electrode 17 a, the n-type through electrodes 14 a and 15 a, the third connection electrode 19 a, the p-type through electrode 16 a, and the second connection electrode 18 a are connected in series and cooled. A structure 2a is configured.
On the right side of the multilayer structure 1, the first connection electrode 17b, the n-type through electrode 14b, the third connection electrode 19b, the p-type through electrodes 15b and 16b, and the second connection electrode 18b are connected in series and cooled. The structure 2b is configured.

冷却構造体2aには、その第1の接続電極17aと第2の接続電極18aとの間に電源3aが接続される。
冷却構造体2bには、その第1の接続電極17bと第2の接続電極18bとの間に電源3bが接続される。
A power source 3a is connected to the cooling structure 2a between the first connection electrode 17a and the second connection electrode 18a.
A power source 3b is connected to the cooling structure 2b between the first connection electrode 17b and the second connection electrode 18b.

本実施形態による半導体装置では、その冷却を行う際には、電源3aにより、冷却構造体2aに第1の接続電極17aから第2の接続電極18aへ向かう方向(図1中の矢印A1の方向)に直流電流が印加される。電源3bにより、冷却構造体2bに第1の接続電極17bから第2の接続電極18bへ向かう方向(図1中の矢印A2の方向)に直流電流が印加される。   In the semiconductor device according to the present embodiment, when the cooling is performed, the power source 3a causes the cooling structure 2a to move from the first connection electrode 17a toward the second connection electrode 18a (the direction of the arrow A1 in FIG. 1). ) Is applied with a direct current. A direct current is applied to the cooling structure 2b by the power source 3b in the direction from the first connection electrode 17b to the second connection electrode 18b (the direction of the arrow A2 in FIG. 1).

ペルチェ素子では、接続された互いに反対導電型(p型及びn型)の熱電半導体において、n型半導体からp型半導体へ向かう方向に直流電流が印加されると両者の接続部位(界面)で吸熱し、両者の各端部で放熱する。   In a Peltier element, in a connected thermoelectric semiconductor of opposite conductivity type (p-type and n-type), when a direct current is applied in the direction from the n-type semiconductor to the p-type semiconductor, heat is absorbed at the connection site (interface) between the two. And heat is dissipated at each end of both.

冷却構造体2aでは、電源3aによる直流電流の印加により、ホットスポット20aと熱的に接続された第3の接続電極19aでホットスポット20aから発生する熱を吸熱し、第1の接続電極17a及び第2の接続電極18aの双方で放熱する。
冷却構造体2bでは、電源3bによる直流電流の印加により、ホットスポット20bと熱的に接続された第3の接続電極19bでホットスポット20bから発生する熱を吸熱し、第1の接続電極17b及び第2の接続電極18bの双方で放熱する。
In the cooling structure 2a, by applying a direct current from the power source 3a, the third connection electrode 19a thermally connected to the hot spot 20a absorbs heat generated from the hot spot 20a, and the first connection electrode 17a and Heat is radiated from both of the second connection electrodes 18a.
In the cooling structure 2b, by applying a direct current from the power source 3b, the third connection electrode 19b thermally connected to the hot spot 20b absorbs heat generated from the hot spot 20b, and the first connection electrode 17b and Heat is radiated from both of the second connection electrodes 18b.

以上説明したように、本実施形態による半導体装置では、積層構造1の内部にホットスポット20a,20bが存在する場合に、積層構造1の両面で放熱することができる。そのため、放熱面積が大きく、熱放出の効率を向上させることのできる信頼性の高い半導体装置が実現する。   As described above, in the semiconductor device according to the present embodiment, when the hot spots 20 a and 20 b exist inside the multilayer structure 1, heat can be radiated on both surfaces of the multilayer structure 1. Therefore, a highly reliable semiconductor device that has a large heat radiation area and can improve heat release efficiency is realized.

(第2の実施形態)
本実施形態では、第1の実施形態と同様にペルチェ素子を利用した半導体装置を開示するが、電流印加の形態等が異なる点で第1の実施形態と相違する。なお、第1の実施形態による半導体装置に対応する構成部材等については、同符号を付す。
図4は、第2の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。
(Second Embodiment)
In the present embodiment, a semiconductor device using a Peltier element is disclosed as in the first embodiment, but differs from the first embodiment in that the form of current application is different. Note that the same reference numerals are given to components and the like corresponding to the semiconductor device according to the first embodiment.
FIG. 4 is a schematic cross-sectional view showing a configuration of a semiconductor device using a Peltier element according to the second embodiment.

本実施形態による半導体装置は、複数、ここでは3つの半導体チップ1a,1b,1cが張り合わされてなる積層構造1において、複数のペルチェ素子、ここでは冷却構造体21が設けられて構成されている。   The semiconductor device according to the present embodiment is configured by providing a plurality of Peltier elements, here a cooling structure 21, in a laminated structure 1 in which a plurality, here, three semiconductor chips 1a, 1b, 1c are bonded together. .

半導体チップ1aには、機能素子の形成領域以外の所定部位に半導体基板及び素子層を貫通する所定数の貫通孔、ここでは2つの貫通孔13a,13bが形成され、貫通孔13aをn型半導体材料で充填するn型貫通電極14aと、貫通孔13bをp型半導体材料で充填するp型貫通電極22とが形成されている。
半導体チップ1bには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,13bが形成され、貫通孔13a,13bを何れもn型半導体材料で充填するn型貫通電極15a,23が形成されている。
半導体チップ1cには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,13bが形成され、貫通孔13aをp型半導体材料で充填するp型貫通電極16aと、貫通孔13bをn型半導体材料で充填するn型貫通電極24とが形成されている。
In the semiconductor chip 1a, a predetermined number of through-holes, here two through-holes 13a and 13b, which penetrate the semiconductor substrate and the element layer are formed in a predetermined portion other than the functional element formation region, and the through-hole 13a is formed as an n-type semiconductor. An n-type through electrode 14a filled with a material and a p-type through electrode 22 filling the through hole 13b with a p-type semiconductor material are formed.
Similar to the semiconductor chip 1a, the semiconductor chip 1b has through holes 13a and 13b penetrating the semiconductor substrate and the element layer, and the through holes 13a and 13b are both filled with an n type semiconductor material. 23 is formed.
Similar to the semiconductor chip 1a, the semiconductor chip 1c has through-holes 13a and 13b penetrating through the semiconductor substrate and the element layer. The p-type through electrode 16a fills the through-hole 13a with a p-type semiconductor material, and the through-hole 13b. Are formed with an n-type through electrode 24 filled with an n-type semiconductor material.

積層構造1では、最外に位置する一方の半導体チップ1aの外表面には、n型貫通電極14aと電気的に接続された第1の接続電極17aと、p型貫通電極22と電気的に接続された第1の接続電極25とが形成されている。最外に位置する他方の半導体チップ1cの外表面には、p型貫通電極16a及びn型貫通電極24の双方と電気的に接続された第2の接続電極26が形成されている。   In the multilayer structure 1, the first connection electrode 17 a electrically connected to the n-type through electrode 14 a and the p-type through electrode 22 are electrically connected to the outer surface of one of the outermost semiconductor chips 1 a. A connected first connection electrode 25 is formed. A second connection electrode 26 electrically connected to both the p-type through electrode 16a and the n-type through electrode 24 is formed on the outer surface of the other semiconductor chip 1c located on the outermost side.

半導体チップ1bと半導体チップ1cとの間には、積層構造1の左側において、第3の接続電極19aが形成されている。第3の接続電極19aの一方の面に半導体チップ1bのn型貫通電極15aが、他方の面に半導体チップ1cのp型貫通電極16aが接続されている。第3の接続電極19aに対して、n型貫通電極15aとp型貫通電極16aとが位置整合して接続されている。   A third connection electrode 19a is formed on the left side of the multilayer structure 1 between the semiconductor chip 1b and the semiconductor chip 1c. The n-type through electrode 15a of the semiconductor chip 1b is connected to one surface of the third connection electrode 19a, and the p-type through electrode 16a of the semiconductor chip 1c is connected to the other surface. The n-type through electrode 15a and the p-type through electrode 16a are connected in alignment with the third connection electrode 19a.

半導体チップ1bと半導体チップ1cとの間では、積層構造1の右側において、半導体チップ1bのn型貫通電極23と半導体チップ1cのn型貫通電極24とが位置整合して接続されている。n型貫通電極23とn型貫通電極24との間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1b and the semiconductor chip 1c, on the right side of the stacked structure 1, the n-type through electrode 23 of the semiconductor chip 1b and the n-type through electrode 24 of the semiconductor chip 1c are connected in alignment. Although it is conceivable to form a predetermined connection electrode between the n-type through electrode 23 and the n-type through electrode 24 and electrically connect both via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間では、積層構造1の左側において、半導体チップ1aのn型貫通電極14aと半導体チップ1bのn型貫通電極15aとが位置整合して接続されている。n型貫通電極14aとn型貫通電極15aとの間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1a and the semiconductor chip 1b, on the left side of the stacked structure 1, the n-type through electrode 14a of the semiconductor chip 1a and the n-type through electrode 15a of the semiconductor chip 1b are connected in alignment. Although it is conceivable to form a predetermined connection electrode between the n-type through electrode 14a and the n-type through electrode 15a and to electrically connect both via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間には、積層構造1の右側において、第3の接続電極27が形成されている。第3の接続電極27の一方の面に半導体チップ1aのp型貫通電極22が、他方の面に半導体チップ1bのn型貫通電極23が接続されている。第3の接続電極27に対して、p型貫通電極22とn型貫通電極23とが位置整合して接続されている。   A third connection electrode 27 is formed on the right side of the multilayer structure 1 between the semiconductor chip 1a and the semiconductor chip 1b. The p-type through electrode 22 of the semiconductor chip 1a is connected to one surface of the third connection electrode 27, and the n-type through electrode 23 of the semiconductor chip 1b is connected to the other surface. The p-type through electrode 22 and the n-type through electrode 23 are connected to the third connection electrode 27 in alignment.

第3の接続電極19a,27は、積層構造1の内部において特定された、ホットスポット28a,28bの近傍に配置される。ホットスポット28a,28bは、半導体装置の製造プロセスにおいて、熱シミュレーション等により特定される。本実施形態では、冷却構造体21は、熱シミュレーション等で特定されたホットスポット28a,28bに第3の接続電極19a,27の少なくとも一部が熱的に接続するように、設けられる。   The third connection electrodes 19 a and 27 are arranged in the vicinity of the hot spots 28 a and 28 b specified in the stacked structure 1. The hot spots 28a and 28b are specified by thermal simulation or the like in the semiconductor device manufacturing process. In the present embodiment, the cooling structure 21 is provided so that at least a part of the third connection electrodes 19a, 27 is thermally connected to the hot spots 28a, 28b specified by thermal simulation or the like.

積層構造1において、第1の接続電極17a、n型貫通電極14a,15a、第3の接続電極19a、p型貫通電極16a、第2の接続電極26、n型貫通電極24,23、第3の接続電極27、p型貫通電極22、及び第1の接続電極25が直列に接続されて、冷却構造体21が構成される。   In the laminated structure 1, the first connection electrode 17a, the n-type through electrodes 14a and 15a, the third connection electrode 19a, the p-type through electrode 16a, the second connection electrode 26, the n-type through electrodes 24 and 23, the third The connection electrode 27, the p-type through electrode 22, and the first connection electrode 25 are connected in series to form the cooling structure 21.

冷却構造体21には、その第1の接続電極19aと第1の接続電極25との間に電源29が接続される。
本実施形態による半導体装置では、その冷却を行う際には、電源29により、冷却構造体21に第1の接続電極19aから第1の接続電極25へ向かう方向(図4中の矢印A1,A2の方向)に直流電流が印加される。
A power source 29 is connected to the cooling structure 21 between the first connection electrode 19 a and the first connection electrode 25.
In the semiconductor device according to the present embodiment, when the cooling is performed, the power source 29 causes the cooling structure 21 to move from the first connection electrode 19a toward the first connection electrode 25 (arrows A1 and A2 in FIG. 4). DC direction is applied in the direction of

冷却構造体21では、電源29による直流電流の印加により、ホットスポット28aと熱的に接続された第3の接続電極19aと、ホットスポット28bと熱的に接続された第3の接続電極27とでホットスポット28a,28bから発生する熱を吸熱する。そして、第1の接続電極17a,22及び第2の接続電極26の双方で放熱する。   In the cooling structure 21, a third connection electrode 19 a thermally connected to the hot spot 28 a and a third connection electrode 27 thermally connected to the hot spot 28 b by applying a direct current from the power source 29. The heat generated from the hot spots 28a and 28b is absorbed. Then, heat is radiated by both the first connection electrodes 17 a and 22 and the second connection electrode 26.

以上説明したように、本実施形態による半導体装置では、1つの電源29を用いた簡素な構成で、積層構造1の内部にホットスポット28a,28bが存在する場合に、積層構造1の両面で放熱することができる。そのため、放熱面積が大きく、熱放出の効率を向上させることのできる信頼性の高い簡素な構成の半導体装置が実現する。   As described above, in the semiconductor device according to the present embodiment, when the hot spots 28 a and 28 b exist in the multilayer structure 1 with a simple configuration using one power supply 29, heat is radiated on both surfaces of the multilayer structure 1. can do. Therefore, a highly reliable semiconductor device having a large heat radiation area and capable of improving the efficiency of heat release is realized.

(第3の実施形態)
本実施形態では、第1の実施形態と同様にペルチェ素子を利用した半導体装置を開示するが、一部の貫通電極の形成位置を変える点で第1の実施形態と相違する。なお、第1の実施形態による半導体装置に対応する構成部材等については、同符号を付す。
図5は、第3の実施形態によるペルチェ素子を利用した半導体装置の構成を示す概略断面図である。
(Third embodiment)
In the present embodiment, a semiconductor device using a Peltier element is disclosed as in the first embodiment, but differs from the first embodiment in that the formation positions of some through electrodes are changed. Note that the same reference numerals are given to components and the like corresponding to the semiconductor device according to the first embodiment.
FIG. 5 is a schematic cross-sectional view showing a configuration of a semiconductor device using a Peltier element according to the third embodiment.

本実施形態による半導体装置は、複数、ここでは3つの半導体チップ1a,1b,1cが張り合わされてなる積層構造1において、複数のペルチェ素子、ここでは2種の冷却構造体2a,31が設けられて構成されている。   The semiconductor device according to the present embodiment is provided with a plurality of Peltier elements, here two types of cooling structures 2a and 31 in a laminated structure 1 in which a plurality of, here, three semiconductor chips 1a, 1b and 1c are bonded together. Configured.

半導体チップ1aには、機能素子の形成領域以外の所定部位に半導体基板及び素子層を貫通する所定数の貫通孔、ここでは2つの貫通孔13a,13bが形成され、貫通孔13a,13bを何れもn型半導体材料で充填するn型貫通電極14a,14bが形成されている。
半導体チップ1bには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,32が形成され、貫通孔13aをn型半導体材料で充填するn型貫通電極15aと、貫通孔32をp型半導体材料で充填するp型貫通電極33とが形成されている。p型貫通電極33は、半導体チップ1aのn型貫通電極14bとは不整合な位置に形成されている。
半導体チップ1cには、半導体チップ1aと同様に半導体基板及び素子層を貫通する貫通孔13a,34が形成され、貫通孔13a,34を何れもp型半導体材料で充填するp型貫通電極16a,35が形成されている。p型貫通電極35は、半導体チップ1bのp型貫通電極33と整合する位置に形成されている。
In the semiconductor chip 1a, a predetermined number of through-holes, here two through-holes 13a and 13b, which penetrate the semiconductor substrate and the element layer are formed in predetermined portions other than the functional element formation region. Also, n-type through electrodes 14a and 14b filled with an n-type semiconductor material are formed.
The semiconductor chip 1b is formed with through holes 13a and 32 penetrating the semiconductor substrate and the element layer similarly to the semiconductor chip 1a, an n-type through electrode 15a filling the through hole 13a with an n-type semiconductor material, and the through hole 32. Are formed with a p-type through electrode 33 filled with a p-type semiconductor material. The p-type through electrode 33 is formed at a position inconsistent with the n-type through electrode 14b of the semiconductor chip 1a.
The semiconductor chip 1c is formed with through holes 13a and 34 penetrating the semiconductor substrate and the element layer in the same manner as the semiconductor chip 1a, and the p-type through electrodes 16a, which fill the through holes 13a and 34 with a p-type semiconductor material. 35 is formed. The p-type through electrode 35 is formed at a position aligned with the p-type through electrode 33 of the semiconductor chip 1b.

積層構造1では、最外に位置する一方の半導体チップ1aの外表面には、n型貫通電極14a,14bと電気的に接続された第1の接続電極17a,17bが形成されている。最外に位置する他方の半導体チップ1cの外表面には、p型貫通電極16a,35と電気的に接続された第2の接続電極18a,36が形成されている。   In the multilayer structure 1, first connection electrodes 17a and 17b electrically connected to the n-type through electrodes 14a and 14b are formed on the outer surface of one of the outermost semiconductor chips 1a. Second connection electrodes 18a and 36 electrically connected to the p-type through electrodes 16a and 35 are formed on the outer surface of the other semiconductor chip 1c located at the outermost position.

半導体チップ1bと半導体チップ1cとの間には、積層構造1の左側において、第3の接続電極19aが形成されている。第3の接続電極19aの一方の面に半導体チップ1bのn型貫通電極15aが、他方の面に半導体チップ1cのp型貫通電極16aが接続されている。第3の接続電極19aに対して、n型貫通電極15aとp型貫通電極16aとが位置整合して接続されている。   A third connection electrode 19a is formed on the left side of the multilayer structure 1 between the semiconductor chip 1b and the semiconductor chip 1c. The n-type through electrode 15a of the semiconductor chip 1b is connected to one surface of the third connection electrode 19a, and the p-type through electrode 16a of the semiconductor chip 1c is connected to the other surface. The n-type through electrode 15a and the p-type through electrode 16a are connected in alignment with the third connection electrode 19a.

半導体チップ1bと半導体チップ1cとの間では、積層構造1の右側において、半導体チップ1bのp型貫通電極33と半導体チップ1cのp型貫通電極35とが位置整合して接続されている。p型貫通電極33とp型貫通電極35との間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1b and the semiconductor chip 1c, on the right side of the stacked structure 1, the p-type through electrode 33 of the semiconductor chip 1b and the p-type through electrode 35 of the semiconductor chip 1c are connected in alignment. Although it is conceivable to form a predetermined connection electrode between the p-type through electrode 33 and the p-type through electrode 35 and to electrically connect both via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間では、積層構造1の左側において、半導体チップ1aのn型貫通電極14aと半導体チップ1bのn型貫通電極15aとが位置整合して接続されている。n型貫通電極14aとn型貫通電極15aとの間に所定の接続電極を形成し、この接続電極を介して両者を電気的に接続することが考えられるが、ここでは図示を省略する。   Between the semiconductor chip 1a and the semiconductor chip 1b, on the left side of the stacked structure 1, the n-type through electrode 14a of the semiconductor chip 1a and the n-type through electrode 15a of the semiconductor chip 1b are connected in alignment. Although it is conceivable to form a predetermined connection electrode between the n-type through electrode 14a and the n-type through electrode 15a and to electrically connect both via the connection electrode, the illustration is omitted here.

半導体チップ1aと半導体チップ1bとの間には、積層構造1の右側において、第3の接続電極37が形成されている。第3の接続電極37の一方の面に半導体チップ1aのn型貫通電極14bが、他方の面に半導体チップ1bのp型貫通電極33が接続されている。第3の接続電極37に対して、n型貫通電極14bとp型貫通電極33とは不整合な位置で接続されている。   A third connection electrode 37 is formed on the right side of the multilayer structure 1 between the semiconductor chip 1a and the semiconductor chip 1b. The n-type through electrode 14b of the semiconductor chip 1a is connected to one surface of the third connection electrode 37, and the p-type through electrode 33 of the semiconductor chip 1b is connected to the other surface. The n-type through electrode 14b and the p-type through electrode 33 are connected to the third connection electrode 37 at inconsistent positions.

本実施形態では、半導体チップ、例えば半導体チップ1b,1cにペルチェ素子の貫通孔を形成する際に、半導体チップ1b,1cの機能素子の形成領域等との関係で、下層の半導体チップ1aの貫通孔と整合する位置に形成できない場合を想定している。この場合、半導体チップ1b,1cの貫通孔を、機能素子の形成領域等を回避して、半導体チップ1aの貫通孔と位置をずらして形成しても、n型貫通電極14bとp型貫通電極33との確実な電気的接続が得られるように第3の接続電極37を形成する。例えば、第3の接続電極37を第3の接続電極19aよりも幾分大きいサイズに形成する。このように本実施形態では、半導体素子の大きな設計自由度をもって、ペルチェ素子の貫通電極を形成することができる。   In this embodiment, when a through hole of a Peltier element is formed in a semiconductor chip, for example, the semiconductor chips 1b and 1c, the lower semiconductor chip 1a is penetrated in relation to the functional element formation region of the semiconductor chips 1b and 1c. The case where it cannot form in the position which aligns with a hole is assumed. In this case, the n-type through electrode 14b and the p-type through electrode can be formed even if the through holes of the semiconductor chips 1b and 1c are formed so as to avoid the functional element formation region and are shifted from the through holes of the semiconductor chip 1a. A third connection electrode 37 is formed so as to obtain a reliable electrical connection with the contact 33. For example, the third connection electrode 37 is formed to have a size somewhat larger than the third connection electrode 19a. As described above, in the present embodiment, the through electrode of the Peltier element can be formed with a large degree of design freedom of the semiconductor element.

第3の接続電極19a,37は、積層構造1の内部において特定された、ホットスポット38a,38bの近傍に配置される。ホットスポット38a,38bは、半導体装置の製造プロセスにおいて、熱シミュレーション等により特定される。本実施形態では、冷却構造体2a,31は、熱シミュレーション等で特定されたホットスポット38a,38bに第3の接続電極19a,37の少なくとも一部が熱的に接続するように、設けられる。   The third connection electrodes 19 a and 37 are arranged in the vicinity of the hot spots 38 a and 38 b specified in the stacked structure 1. The hot spots 38a and 38b are specified by thermal simulation or the like in the semiconductor device manufacturing process. In the present embodiment, the cooling structures 2a and 31 are provided so that at least a part of the third connection electrodes 19a and 37 is thermally connected to the hot spots 38a and 38b specified by thermal simulation or the like.

積層構造1の左側において、第1の接続電極17a、n型貫通電極14a,15a、第3の接続電極19a、p型貫通電極16a、及び第2の接続電極18aが直列に接続されて、冷却構造体2aが構成される。
積層構造1の右側において、第1の接続電極17b、n型貫通電極14b、第3の接続電極37、p型貫通電極33,35、及び第2の接続電極36が直列に接続されて、冷却構造体31が構成される。
On the left side of the multilayer structure 1, the first connection electrode 17 a, the n-type through electrodes 14 a and 15 a, the third connection electrode 19 a, the p-type through electrode 16 a, and the second connection electrode 18 a are connected in series and cooled. A structure 2a is configured.
On the right side of the laminated structure 1, the first connection electrode 17 b, the n-type through electrode 14 b, the third connection electrode 37, the p-type through electrodes 33 and 35, and the second connection electrode 36 are connected in series and cooled. A structure 31 is formed.

冷却構造体2aには、その第1の接続電極17aと第2の接続電極18aとの間に電源3aが接続される。
冷却構造体31には、その第1の接続電極17bと第2の接続電極36との間に電源3bが接続される。
A power source 3a is connected to the cooling structure 2a between the first connection electrode 17a and the second connection electrode 18a.
A power supply 3b is connected to the cooling structure 31 between the first connection electrode 17b and the second connection electrode 36.

本実施形態による半導体装置では、その冷却を行う際には、電源3aにより、冷却構造体2aに第1の接続電極17aから第2の接続電極18aへ向かう方向(図5中の矢印A1の方向)に直流電流が印加される。電源3bにより、冷却構造体31に第1の接続電極17bから第2の接続電極36へ向かう方向(図5中の矢印A2の方向)に直流電流が印加される。   In the semiconductor device according to the present embodiment, when the cooling is performed, the power source 3a causes the cooling structure 2a to move from the first connection electrode 17a toward the second connection electrode 18a (the direction of the arrow A1 in FIG. 5). ) Is applied with a direct current. A direct current is applied to the cooling structure 31 in the direction from the first connection electrode 17b to the second connection electrode 36 (direction of arrow A2 in FIG. 5) by the power source 3b.

冷却構造体2aでは、電源3aによる直流電流の印加により、ホットスポット38aと熱的に接続された第3の接続電極19aでホットスポット38aから発生する熱を吸熱し、第1の接続電極17a及び第2の接続電極18aの双方で放熱する。
冷却構造体31では、電源3bによる直流電流の印加により、ホットスポット38bと熱的に接続された第3の接続電極37でホットスポット38bから発生する熱を吸熱し、第1の接続電極17b及び第2の接続電極36の双方で放熱する。
In the cooling structure 2a, by applying a direct current from the power source 3a, the third connection electrode 19a thermally connected to the hot spot 38a absorbs heat generated from the hot spot 38a, and the first connection electrode 17a and Heat is radiated from both of the second connection electrodes 18a.
In the cooling structure 31, by applying a direct current from the power source 3b, the third connection electrode 37 thermally connected to the hot spot 38b absorbs heat generated from the hot spot 38b, and the first connection electrode 17b and Heat is radiated from both of the second connection electrodes 36.

以上説明したように、本実施形態による半導体装置では、積層構造1の内部にホットスポット38a,38bが存在する場合に、積層構造1の両面で放熱することができる。そのため、放熱面積が大きく、熱放出の効率を向上させることのできる信頼性の高い設計自由度の大きな半導体装置が実現する。   As described above, in the semiconductor device according to the present embodiment, when the hot spots 38 a and 38 b exist in the multilayer structure 1, heat can be radiated on both surfaces of the multilayer structure 1. Therefore, a highly reliable semiconductor device having a large heat radiation area and high heat release efficiency and high design freedom can be realized.

以下、半導体装置及びその使用方法の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the semiconductor device and the method for using the semiconductor device will be collectively described as additional notes.

(付記1)積層された複数の半導体チップと、
前記各半導体チップに設けられた貫通電極と、
最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、
最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、
隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極と
を含み、
前記第3の接続電極と前記第1の接続電極との間を接続する前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する前記貫通電極とが、互いに反対導電型の半導体材料を有することを特徴とする半導体装置。
(Appendix 1) A plurality of stacked semiconductor chips;
A through electrode provided in each semiconductor chip;
A first connection electrode electrically connected to the through electrode on the outer surface of one of the outermost semiconductor chips;
A second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side;
A third connection electrode provided between the adjacent semiconductor chips and electrically connected to the through electrodes of both the semiconductor chips;
The through electrode that connects between the third connection electrode and the first connection electrode, and the through electrode that connects between the third connection electrode and the second connection electrode are mutually connected. A semiconductor device comprising a semiconductor material of opposite conductivity type.

(付記2)前記第3の接続電極と前記第1の接続電極との間を接続する前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する前記貫通電極とが、前記第3の接続電極に対して互いに不整合な位置で接続されていることを特徴とする付記1に記載の半導体装置。   (Supplementary note 2) The through electrode that connects the third connection electrode and the first connection electrode, and the through electrode that connects the third connection electrode and the second connection electrode Are connected to the third connection electrode at positions that are inconsistent with each other.

(付記3)積層された複数の前記半導体チップに、前記各貫通電極、前記第1の接続電極、前記第2の接続電極、及び前記第3の接続電極を含む構造体が複数並設されていることを特徴とする付記1又は2に記載の半導体装置。   (Supplementary Note 3) A plurality of structures including each of the through electrodes, the first connection electrode, the second connection electrode, and the third connection electrode are arranged in parallel on the plurality of stacked semiconductor chips. The semiconductor device according to appendix 1 or 2, wherein:

(付記4)前記第3の接続電極は、前記半導体チップにおける発熱点の近傍に設けられていることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。   (Supplementary note 4) The semiconductor device according to any one of supplementary notes 1 to 3, wherein the third connection electrode is provided in the vicinity of a heating point of the semiconductor chip.

(付記5)積層された複数の半導体チップと、
前記各半導体チップに設けられた貫通電極と、
最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、
最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、
隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極と
を含み、
前記第3の接続電極と前記第1の接続電極との間を接続する前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する前記貫通電極とが、互いに反対導電型の半導体材料を有する半導体装置を用いて、
前記第1の接続電極と前記第2の接続電極との間に電流を印加し、前記第3の接続電極において吸熱して、前記第1の接続電極及び前記第2の接続電極において夫々放熱することを特徴とする半導体装置の使用方法。
(Appendix 5) A plurality of stacked semiconductor chips;
A through electrode provided in each semiconductor chip;
A first connection electrode electrically connected to the through electrode on the outer surface of one of the outermost semiconductor chips;
A second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side;
A third connection electrode provided between the adjacent semiconductor chips and electrically connected to the through electrodes of both the semiconductor chips;
The through electrode that connects between the third connection electrode and the first connection electrode, and the through electrode that connects between the third connection electrode and the second connection electrode are mutually connected. Using a semiconductor device having a semiconductor material of opposite conductivity type,
A current is applied between the first connection electrode and the second connection electrode, the heat is absorbed by the third connection electrode, and the heat is radiated by the first connection electrode and the second connection electrode, respectively. A method for using a semiconductor device.

(付記6)前記第3の接続電極と前記第1の接続電極との間を接続する前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する前記貫通電極とが、前記第3の接続電極に対して互いに不整合な位置で接続されていることを特徴とする付記5に記載の半導体装置の使用方法。   (Supplementary Note 6) The through electrode that connects the third connection electrode and the first connection electrode, and the through electrode that connects the third connection electrode and the second connection electrode Is connected to the third connection electrode at a position inconsistent with each other. The method for using a semiconductor device according to appendix 5, wherein:

(付記7)積層された複数の前記半導体チップに、前記各貫通電極、前記第1の接続電極、前記第2の接続電極、及び前記第3の接続電極を含む構造体が複数並設されていることを特徴とする付記5又は6に記載の半導体装置の使用方法。   (Supplementary note 7) A plurality of structures including the through electrodes, the first connection electrodes, the second connection electrodes, and the third connection electrodes are arranged in parallel on the plurality of stacked semiconductor chips. A method of using a semiconductor device according to appendix 5 or 6, wherein the semiconductor device is used.

(付記8)前記第3の接続電極は、前記半導体チップにおける発熱点の近傍に設けられていることを特徴とする付記5〜7のいずれか1項に記載の半導体装置の使用方法。   (Supplementary note 8) The method for using a semiconductor device according to any one of supplementary notes 5 to 7, wherein the third connection electrode is provided in the vicinity of a heating point in the semiconductor chip.

1 積層構造
1a,1b,1c 半導体チップ
2a,2b,21,31 冷却構造体
3a,3b,29 電源
11 半導体基板
12 素子層
13a,13b,32,34 貫通孔
14a,14b,15a,23,24 n型貫通電極
15b,16a,16b,22,33,35 p型貫通電極
17a,17b,25 第1の接続電極
18a,18b,26,36 第2の接続電極
19a,19b,27,37 第3の接続電極
20a,20b、28a,28b,38a,38b ホットスポット
DESCRIPTION OF SYMBOLS 1 Stacked structure 1a, 1b, 1c Semiconductor chip 2a, 2b, 21, 31 Cooling structure 3a, 3b, 29 Power supply 11 Semiconductor substrate 12 Element layer 13a, 13b, 32, 34 Through-hole 14a, 14b, 15a, 23, 24 n-type through electrodes 15b, 16a, 16b, 22, 33, 35 p-type through electrodes 17a, 17b, 25 First connection electrodes 18a, 18b, 26, 36 Second connection electrodes 19a, 19b, 27, 37 Third Connection electrodes 20a, 20b, 28a, 28b, 38a, 38b

Claims (6)

積層された複数の半導体チップと、
前記各半導体チップに設けられた貫通電極と、
最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、
最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、
隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極と
を含み、
前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、互いに反対導電型の半導体材料を有することを特徴とする半導体装置。
A plurality of stacked semiconductor chips; and
A through electrode provided in each semiconductor chip;
A first connection electrode electrically connected to the through electrode on the outer surface of one of the outermost semiconductor chips;
A second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side;
A third connection electrode provided between the adjacent semiconductor chips and electrically connected to the through electrodes of both the semiconductor chips;
All of the through electrode connecting the all of the through electrode, and the third connection electrode and the second connection electrode connecting the between said third connection electrode first connecting electrode Have semiconductor materials of opposite conductivity types to each other.
前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、前記第3の接続電極に対して互いに不整合な位置で接続されていることを特徴とする請求項1に記載の半導体装置。 All of the through electrode connecting the all of the through electrode, and the third connection electrode and the second connection electrode connecting the between said third connection electrode first connecting electrode Are connected to the third connection electrode at positions inconsistent with each other. 積層された複数の前記半導体チップに、前記各貫通電極、前記第1の接続電極、前記第2の接続電極、及び前記第3の接続電極を含む構造体が複数並設されていることを特徴とする請求項1又は2に記載の半導体装置。   A plurality of structures including the through electrodes, the first connection electrodes, the second connection electrodes, and the third connection electrodes are arranged in parallel on the plurality of stacked semiconductor chips. The semiconductor device according to claim 1 or 2. 前記第3の接続電極は、前記半導体チップにおける発熱点の近傍に設けられていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the third connection electrode is provided in the vicinity of a heat generation point in the semiconductor chip. 積層された複数の半導体チップと、
前記各半導体チップに設けられた貫通電極と、
最外に位置する一方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第1の接続電極と、
最外に位置する他方の前記半導体チップの外表面で前記貫通電極と電気的に接続された第2の接続電極と、
隣接する前記半導体チップ間に設けられており、双方の前記半導体チップの前記貫通電極と電気的に接続された第3の接続電極と
を含み、
前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、互いに反対導電型の半導体材料を有する半導体装置を用いて、
前記第1の接続電極と前記第2の接続電極との間に電流を印加し、前記第3の接続電極において吸熱して、前記第1の接続電極及び前記第2の接続電極において夫々放熱することを特徴とする半導体装置の使用方法。
A plurality of stacked semiconductor chips; and
A through electrode provided in each semiconductor chip;
A first connection electrode electrically connected to the through electrode on the outer surface of one of the outermost semiconductor chips;
A second connection electrode electrically connected to the through electrode on the outer surface of the other semiconductor chip located on the outermost side;
A third connection electrode provided between the adjacent semiconductor chips and electrically connected to the through electrodes of both the semiconductor chips;
All of the through electrode connecting the all of the through electrode, and the third connection electrode and the second connection electrode connecting the between said third connection electrode first connecting electrode And a semiconductor device having semiconductor materials of opposite conductivity types,
A current is applied between the first connection electrode and the second connection electrode, the heat is absorbed by the third connection electrode, and the heat is radiated by the first connection electrode and the second connection electrode, respectively. A method for using a semiconductor device.
前記第3の接続電極と前記第1の接続電極との間を接続する全ての前記貫通電極と、前記第3の接続電極と前記第2の接続電極との間を接続する全ての前記貫通電極とが、前記第3の接続電極に対して互いに不整合な位置で接続されていることを特徴とする請求項5に記載の半導体装置の使用方法。 All of the through electrode connecting the all of the through electrode, and the third connection electrode and the second connection electrode connecting the between said third connection electrode first connecting electrode 6. The method of using a semiconductor device according to claim 5, wherein the first and second connection electrodes are connected to the third connection electrode at positions inconsistent with each other.
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