Nothing Special   »   [go: up one dir, main page]

JP5903920B2 - 半導体装置の製造方法及び電子装置の製造方法 - Google Patents

半導体装置の製造方法及び電子装置の製造方法 Download PDF

Info

Publication number
JP5903920B2
JP5903920B2 JP2012031402A JP2012031402A JP5903920B2 JP 5903920 B2 JP5903920 B2 JP 5903920B2 JP 2012031402 A JP2012031402 A JP 2012031402A JP 2012031402 A JP2012031402 A JP 2012031402A JP 5903920 B2 JP5903920 B2 JP 5903920B2
Authority
JP
Japan
Prior art keywords
adhesive layer
layer
substrate
semiconductor element
adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012031402A
Other languages
English (en)
Other versions
JP2013168541A (ja
Inventor
谷　元昭
元昭 谷
石月　義克
義克 石月
佐々木　伸也
伸也 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012031402A priority Critical patent/JP5903920B2/ja
Priority to US13/747,883 priority patent/US9136172B2/en
Priority to TW102103669A priority patent/TWI529824B/zh
Priority to CN201310044990.4A priority patent/CN103258751B/zh
Publication of JP2013168541A publication Critical patent/JP2013168541A/ja
Application granted granted Critical
Publication of JP5903920B2 publication Critical patent/JP5903920B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体素子を備える半導体装置の製造方法、及び半導体装置を備える電子装置の製造方法に関する。
ベアチップのような半導体素子を含む半導体パッケージ（半導体装置）の１つとして、ＷＬＰ（Wafer Level Package）が知られている。ＷＬＰは、ＷＬ−ＣＳＰ（Wafer Level-Chip Size Package）、Ｗ−ＣＳＰ（Wafer-Chip Size Package）と呼ばれることもある。ＷＬＰは、ベアチップの端部にある端子をチップエリア内に再配置する、つまりファンイン（Fan-in）することを可能にする。また、ベアチップの多端子化が進むとチップエリアだけで端子の再配置が困難になることに鑑み、チップエリア外に端子を再配置する、つまりファンアウト（Fan-out）するＷＬＰも開発されている。
このような半導体パッケージの製造に関しては、支持体上に設けた粘着シート等の粘着層の上に半導体素子を貼付し、その半導体素子を樹脂で封止して擬似ウェーハとし、その擬似ウェーハを粘着層から剥離する方法を用いる技術が知られている。擬似ウェーハの粘着層からの剥離は、例えば、粘着層の粘着力を紫外線照射、薬液処理或いは加熱処理によって低下させて行われる。そして、粘着層から剥離された擬似ウェーハ上に配線層が形成され、ダイシングが行われて、個片化された半導体パッケージが取得される。
尚、従来、上部ダイと下部ダイからなる金型を用いた樹脂封止に関し、下部ダイに、封止後のパッケージの固着を抑える表面の凹凸と、パッケージを取り出す取出しピンを設ける技術が知られている。
米国特許第７２０２１０７Ｂ２号明細書 特許第４４０３６３１号公報 特開２０１１−１３４８１１号公報 特開２０００−１３３６６６号公報
上記のように、粘着層上に形成した擬似ウェーハ（基板）をその粘着層から剥離する方法では、粘着層に対する紫外線照射、薬液処理或いは加熱処理によってその粘着力を低下させる手法が用いられ得る。
しかし、このようにして一旦粘着力を低下させた粘着層は、再利用が難しく、擬似ウェーハ形成の度に、用いる粘着層が取り替えられることで、半導体装置（半導体パッケージ）の製造に要する工数、コストの削減が妨げられていた。また、そのように製造される半導体装置を用いることで、電子装置のコストが高くなる可能性があった。
本発明の一観点によれば、支持体上に粘着層を配設する工程と、前記粘着層上に半導体素子を配設する工程と、前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、前記基板を前記粘着層から当該粘着層の上方に剥離する工程とを含み、前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱い半導体装置の製造方法が提供される。
また、本発明の一観点によれば、支持体上に粘着層を配設する工程と、前記粘着層上に半導体素子を配設する工程と、前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、前記基板を前記粘着層から当該粘着層の上方に剥離する工程とを含み、前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱く、前記基板を前記粘着層から当該粘着層の上方に剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、前記半導体パッケージを回路基板に実装する工程とを更に含む電子装置の製造方法が提供される。
開示の技術によれば、基板を容易に粘着層から剥離することが可能になる。基板の粘着層からの剥離に際し、粘着層の粘着力を低下させる処理が省略可能になり、粘着層を再利用することが可能になるため、半導体装置の製造に要する工数、コストの削減を図ることが可能になる。また、半導体装置を用いた電子装置の低コスト化を図ることが可能になる。
半導体装置の製造方法の一例を示す図である。 半導体装置の製造工程の説明図（その１）である。 半導体装置の製造工程の説明図（その２）である。 支持体の構成例を示す図である。 支持体及び粘着層の構成例を示す図である。 粘着層の構成例を示す図（その１）である。 粘着層の構成例を示す図（その２）である。 粘着層の形成方法の一例を示す図（その１）である。 粘着層の形成方法の一例を示す図（その２）である。 半導体装置の製造方法の別例を示す図である。 半導体装置の製造工程の一例を示す図（その１）である。 半導体装置の製造工程の一例を示す図（その２）である。 半導体装置の製造工程の一例を示す図（その３）である。 半導体装置の製造工程の一例を示す図（その４）である。 半導体装置の製造工程の一例を示す図（その５）である。 半導体装置の製造工程の一例を示す図（その６）である。 半導体装置の製造工程の一例を示す図（その７）である。 電子装置の一例を示す図である。
図１は半導体装置の製造方法の一例を示す図である。尚、図１（Ａ）は粘着層配設工程の一例の要部断面模式図である。図１（Ｂ）は半導体素子配設工程の一例の要部断面模式図である。図１（Ｃ）は樹脂層配設（擬似ウェーハ形成）工程の一例の要部断面模式図である。図１（Ｄ）は擬似ウェーハ剥離工程の一例の要部断面模式図である。図１（Ｅ）は樹脂層硬化工程の一例の要部断面模式図である。また、図２及び図３は半導体装置の製造工程の説明図である。尚、図２は擬似ウェーハ剥離工程の一例の斜視模式図、図３は擬似ウェーハの一例の斜視模式図である。
半導体装置の製造では、まず、図１（Ａ）に示すように、支持体１０上に粘着層２０が設けられる。ここでは一例として、所定の位置に貫通孔１１が設けられた支持体１０を用いている。貫通孔１１は、後述する擬似ウェーハ５０の粘着層２０からの剥離の際、その擬似ウェーハ５０に貫通孔１１を通して外力を加えるために設けられる。このような支持体１０上に粘着層２０が設けられる。尚、粘着層２０等の詳細については後述する。
支持体１０上に粘着層２０が設けられた後、図１（Ｂ）に示すように、支持体１０上の粘着層２０の上に、電子部品として半導体素子３０が、その電極３１が設けられている面（電極面）３０ａを粘着層２０側に向けて、設けられる。尚、図１（Ｂ）には１つの半導体素子３０を図示しているが、粘着層２０上に設ける半導体素子３０は１つに限定されない。粘着層２０上には、複数の半導体素子３０が、それぞれ所定の箇所に、図１（Ｂ）と同様にして、各電極面３０ａを粘着層２０側に向けて、設けられてもよい。
粘着層２０上に半導体素子３０が設けられた後、粘着層２０上には、図１（Ｃ）に示すように、樹脂層４０が設けられる。樹脂層４０は、例えば、モールド成形によって、粘着層２０上に設けられる。或いは、樹脂層４０は、半導体素子３０を囲繞する枠内に樹脂を流し込むことによって、粘着層２０上に設けられてもよい。粘着層２０上に設けられた樹脂層４０は、加熱、紫外線照射等によって硬化される。これにより、粘着層２０上に樹脂層４０が設けられ、半導体素子３０が樹脂層４０で封止された擬似ウェーハ（基板）５０が粘着層２０上に形成される。
尚、樹脂層４０は、この段階では完全に硬化されていることを要せず、後述のように粘着層２０から剥離した疑似ウェーハ５０をそのウェーハ状態を保持して取り扱うことのできる程度に硬化されていれば足りる。
また、この段階での樹脂層４０の硬化条件（温度条件、紫外線照射条件等）は、樹脂層４０及び粘着層２０の材料に基づき、粘着層２０の粘着力が保持されるような条件に設定される。或いは、樹脂層４０の材料及び硬化条件に基づき、粘着層２０の材料が設定される。
次いで、粘着層２０上に形成された擬似ウェーハ５０が、図１（Ｄ）及び図２に示すように、粘着層２０から剥離され、粘着層２０及び支持体１０から分離される。擬似ウェーハ５０は、この例では、支持体１０に設けられた貫通孔１１を通して外力が加えられることで、粘着層２０から剥離される。例えば、支持体１０の貫通孔１１に、粘着層２０側に向かってピン等の部材が挿入され、その部材で擬似ウェーハ５０が押圧される（粘着層２０を介して擬似ウェーハ５０が突き上げられる）ことで、擬似ウェーハ５０が粘着層２０から剥離される。擬似ウェーハ５０の、粘着層２０が剥離された面には、半導体素子３０の電極面３０ａが露出するようになる。
次いで、粘着層２０から剥離された擬似ウェーハ５０の樹脂層４０が、加熱、紫外線照射等によって更に硬化される。これにより、図１（Ｅ）及び図３に示したような、樹脂層４０が完全に硬化された擬似ウェーハ５０が形成される。図３には、擬似ウェーハ５０に複数の半導体素子３０が含まれている場合（図１（Ｂ）の工程で複数の半導体素子３０が粘着層２０上に設けられた場合）の擬似ウェーハ５０の、粘着層２０が剥離された面側を、模式的に図示している。尚、図３では、各半導体素子３０の個々の電極３１については図示を省略している。
以上のようにして形成された擬似ウェーハ５０の、粘着層２０が剥離された面、即ち半導体素子３０の電極面３０ａが露出する面に、半導体素子３０の電極３１に電気的に接続された導電部（ビア、配線等）を含む配線層（再配線層）が形成される。そして、配線層の形成後、半導体素子３０の周囲で樹脂層４０及び配線層が切断され、半導体素子３０を含む半導体装置（半導体パッケージ）に個片化される。
続いて、上記のような半導体装置の製造方法に関し、より詳細に説明する。
まず、粘着層２０を設ける支持体１０について説明する。
支持体１０には、金属、ガラス、プリント板、セラミック等の基板を用いることができる。上記のように支持体１０に貫通孔１１を設ける場合、貫通孔１１の形成には、エッチング加工、打ち抜き加工、ドリル加工等の方法を用いることができる。貫通孔１１の形成に用いる方法は、支持体１０の材質に合わせて選択することができる。
図４は支持体の構成例を示す図である。尚、図４（Ａ），（Ｂ）はそれぞれ、貫通孔を設けた支持体の一例の斜視模式図である。
貫通孔１１は、上記のように、支持体１０上の粘着層２０の上に形成される擬似ウェーハ５０を剥離する際、擬似ウェーハ５０に外力を加える（ピン等の部材で押圧する）ために設けられる。貫通孔１１の径は、このような外力を加えるための部材が挿入可能な径とされる。
貫通孔１１は、図４（Ａ），（Ｂ）に示すように、支持体１０上の、粘着層２０を介して擬似ウェーハ５０が形成される領域５１内に設ける。貫通孔１１は、領域５１内で、少なくともその領域５１の端部に設けることが好ましい。図４（Ａ）には、領域５１の端部の４箇所に貫通孔１１を設けた場合を例示し、図４（Ｂ）には、領域５１の端部の４箇所と、中央部の１箇所に貫通孔１１を設けた場合を例示している。貫通孔１１を、このように少なくとも領域５１の端部に設けることで、貫通孔１１から外力が加えられた疑似ウェーハ５０の剥離が端部を起点に始まり、例えば領域５１の中央部のみに貫通孔１１を設けた場合に比べ、擬似ウェーハ５０の剥離が容易になる。
更に、貫通孔１１は、擬似ウェーハ５０が形成される領域５１において、粘着層２０を介して半導体素子３０が配置される領域に対応する箇所を避けて、設けることが好ましい。半導体素子３０が配置される領域に対応した箇所に貫通孔１１を設けると、後にピン等の部材で擬似ウェーハ５０を押圧した時に、半導体素子３０に加わる外力が大きくなり、半導体素子３０を損傷させてしまう可能性があるためである。
このように所定サイズの貫通孔１１を、所定の複数箇所に設けた支持体１０の上に、粘着層２０が設けられる。
尚、貫通孔１１の個数は上記の例に限定されるものではない。また、ここでは一例として、支持体１０に複数の貫通孔１１を設ける場合を例示したが、貫通孔１１を支持体１０の１箇所に設け、その貫通孔１１を利用して擬似ウェーハ５０の粘着層２０からの剥離を行うようにしてもよい。このように貫通孔１１を１箇所に設ける場合には、例えば、それを上記のように擬似ウェーハ５０が形成される領域５１の端部に設けることが好ましい。
また、以上の説明では、貫通孔１１を設けた支持体１０を準備し、その上に粘着層２０を設ける場合を例示したが、粘着層２０には、支持体１０の貫通孔１１に連通する貫通孔を設けてもよい。
図５は支持体及び粘着層の構成例を示す図である。尚、図５（Ａ）は支持体及び粘着層の一例の断面模式図、図５（Ｂ）は支持体及び粘着層の一例の斜視模式図である。
図５（Ａ），（Ｂ）に示すように、粘着層２０には、支持体１０の貫通孔１１と対応する位置に貫通孔２１を設けたものを用いることができる。このような貫通孔２１を有する粘着層２０が支持体１０上に設けられ、連通する貫通孔１１と貫通孔２１を通して擬似ウェーハ５０に外力が加えられることで、擬似ウェーハ５０が粘着層２０から剥離されるようになる。
このような支持体１０と粘着層２０の積層体は、例えば、貫通孔１１を形成した支持体１０の上に、その支持体１０の貫通孔１１に対応する箇所を刳り抜いた粘着層２０を、貫通孔１１と貫通孔２１の位置を合わせて設けることで得られる。また、貫通孔１１が未形成の支持体１０の上に、貫通孔２１が未形成の粘着層２０を設け、それらの支持体１０と粘着層２０に対する打ち抜き加工、ドリル加工等によって、貫通孔１１と貫通孔２１を一括形成してもよい。
次に、支持体１０上に設ける粘着層２０について説明する。
粘着層２０には、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、シリコーン樹脂、シリコン樹脂、若しくはウレタン樹脂の各材料、又はこれらの材料の少なくとも１種を含む材料を用いることができる。粘着層２０は、このような材料を用いて形成されたフィルム（粘着フィルム）を支持体１０上に貼付することで、支持体１０上に設けることができる。また、粘着層２０は、このような材料をスピンコート法、スプレーコート法、印刷法等で支持体１０上に塗布することで、支持体１０上に設けることもできる。
粘着層２０には、その面方向（図１の方向Ｓ）については、擬似ウェーハ５０の剥離までの間、上に設けられる半導体素子３０を、その位置ずれを抑えて付着させておくことができるものが用いられる。更に、この粘着層２０には、擬似ウェーハ５０が剥離される方向（図１の方向Ｔ）について、擬似ウェーハ５０を剥離し易いものが用いられる。このような粘着層２０として、擬似ウェーハ５０が剥離される方向Ｔの粘着力が、擬似ウェーハ５０が形成される面方向Ｓの粘着力よりも弱いものが用いられる。
このような粘着層２０を用いることで、粘着層２０上に半導体素子３０及び樹脂層４０が設けられて擬似ウェーハ５０が形成され、その擬似ウェーハ５０が粘着層２０から剥離されるまでの間（図１（Ｂ）〜（Ｄ））、半導体素子３０の方向Ｓのずれが抑制される。
例えば、粘着層２０上に擬似ウェーハ５０を形成する際、半導体素子３０を封止するように設けた樹脂層４０を硬化すると、樹脂層４０の収縮が生じ得る。仮に、このような樹脂層４０の硬化収縮に伴って半導体素子３０の方向Ｓのずれが生じると、後に擬似ウェーハ５０上に配線層を形成する際、その配線やビアと半導体素子３０との電気的な接続不良が生じる場合がある。また、半導体素子３０のずれに基づき、配線やビアの形成条件、例えば、フォトリソグラフィ技術を用いた配線、ビアの形成においてパターニング条件や使用するマスクを変更する等の対策が必要になる場合もある。
これに対し、上記のような粘着層２０によれば、樹脂層４０の硬化収縮が生じても、半導体素子３０の粘着層２０上での方向Ｓのずれを効果的に抑制することができ、その後の配線層形成を一定条件で精度良く実施することができる。
一方、この粘着層２０は、方向Ｓの粘着力よりも、擬似ウェーハ５０が剥離される方向Ｔの粘着力が弱い特性を有している。そのため、粘着層２０上に半導体素子３０及び樹脂層４０を設けて擬似ウェーハ５０を形成した後、その擬似ウェーハ５０を粘着層２０から容易に剥離することができる。この剥離の際には、必ずしも大きな外力を加えることを要せず、比較的小さな外力でも擬似ウェーハ５０と粘着層２０の間に隙間を生じさせ、そこを起点に擬似ウェーハ５０を粘着層２０から容易に剥離することができる。
ところで、粘着層上に形成した擬似ウェーハを粘着層から剥離する手法の１つに、粘着層に対して紫外線照射、薬液処理、加熱処理等を行い、その粘着力を低下させたうえで、擬似ウェーハを剥離する手法がある。しかし、このように紫外線照射、薬液処理、加熱処理等によって一旦粘着力を低下させた粘着層は、その後の再利用が難しい。そのため、この手法では、粘着力を低下させた使用済みの粘着層は廃棄され、擬似ウェーハを形成する度に、粘着層が新しいものと交換される。このように粘着層を繰り返し使用できないことは、擬似ウェーハの高コスト化、更にそれから形成される半導体パッケージの高コスト化の一因となる。
これに対し、上記の粘着層２０は、擬似ウェーハ５０が剥離される方向Ｔの粘着力が比較的弱くなるような特性を有している。そのため、紫外線照射、薬液処理、加熱処理といった、粘着層２０の粘着力を低下させる処理を行わなくても、擬似ウェーハ５０を粘着層２０から剥離することができる。
粘着層２０は、その粘着力を低下させる処理を経ないため、新たに別の擬似ウェーハ５０を形成する際に再利用することができる。即ち、図１（Ａ）〜（Ｄ）に示したように、まず支持体１０上の粘着層２０の上に半導体素子３０を設け、更に樹脂層４０を設けて、１枚目の擬似ウェーハ５０を形成し、これを粘着層２０から剥離する。そして、その１枚目の擬似ウェーハ５０が剥離された粘着層２０の上に、再び別の半導体素子３０を設け、更に別の樹脂層４０を設けて、２枚目の擬似ウェーハ５０を形成する。この２枚目の擬似ウェーハ５０を剥離した粘着層２０を、同様にして、更に３枚目の擬似ウェーハ５０の形成に利用してもよい。
このように、粘着層２０は、擬似ウェーハ５０が剥離される方向Ｔの粘着力を、擬似ウェーハ５０が形成される面方向Ｓの粘着力よりも弱くしている。そのため、紫外線照射、薬液処理、加熱処理等、粘着層２０の粘着力を低下させる処理を経なくても、擬似ウェーハ５０を粘着層２０から剥離することが可能になり、それにより、粘着層２０の再利用が可能となる。その結果、支持体１０の粘着層２０を擬似ウェーハ５０の形成の度に交換する工数を削減することが可能になると共に、擬似ウェーハ５０及び半導体パッケージの低コスト化を実現することが可能になる。
以上述べたような粘着層２０、即ち、擬似ウェーハ５０が剥離される方向Ｔの粘着力が、擬似ウェーハ５０が形成される面方向Ｓの粘着力よりも弱くなるような粘着層２０としては、次の図６及び図７に示すようなものを用いることができる。
図６及び図７は粘着層の構成例を示す図である。尚、図６は粘着層の一例の要部断面模式図、図７は粘着層の別例の要部斜視模式図である。
粘着層２０には、例えば、図６に示すように、表面、ここでは半導体素子３０及び樹脂層４０が設けられて擬似ウェーハ５０が形成される面に、凹凸部２２を有するものが用いられる。凹凸部２２は、例えば、凸部をドット状に配置したり、凸部を平行なライン状に配置したり、或いは平行なライン状の凸部を縦横に配置して格子状にしたりすることが可能である。
また、粘着層２０には、例えば、図７に示すように、擬似ウェーハ５０が形成される面に、複数のクレータ状の凹凸部２３を有するものが用いられる。クレータ状の各凹凸部２３は、クレータのように窪んだ凹部２３ａと、それを囲む凸部２３ｂとを含む。尚、説明の便宜上、図７には、１つの凹部２３ａをリング状の凸部２３ｂが囲む構造を図示しているが、凸部２３ｂは、必ずしも完全なリング状であることを要しない。
このような凹凸部２２、凹凸部２３を有する粘着層２０を用いることで、上に設けられる半導体素子３０の方向Ｓのずれを抑制し、且つ、上に形成される擬似ウェーハ５０の剥離が容易になる。
このような特性を発現させるために、例えば、クレータ状の凹凸部２３では、クレータのように窪んだ凹部２３ａを囲む凸部２３ｂの直径Ｄを０．１μｍ〜１０μｍの範囲に設定することが好ましい。また、凸部２３ｂの高さＨを０．２ｎｍ〜１０００ｎｍの範囲に設定することが好ましい。このような凹凸部２３の形成には、ナノインプリント法、プラズマ処理、ドライエッチング処理、ウェットエッチング処理等を用いることができる。
図８及び図９は粘着層の形成方法の例を示す図である。尚、図８（Ａ），（Ｂ）及び図９（Ａ），（Ｂ）は、粘着層の凹凸部形成工程の要部断面模式図である。
例えば、粘着層２０のクレータ状の凹凸部２３を、ナノインプリント法を用いて形成する場合には、図８（Ａ）に示すように、粘着層２０の凹凸部２３に対応する凹凸部１１０を設けた型１００を準備する。即ち、粘着層２０の凹部２３ａに対応して凸部１１０ａが設けられ、粘着層２０の凸部２３ｂに対応して凹部１１０ｂが設けられた型１００を準備する。そして、このような型１００を、粘着層２０に用いる粘着性を示す所定の材料を用いて支持体１０上に設けた層２０ａに押し当てる。それにより、図８（Ｂ）に示すような、型１００の凸部１１０ａと凹部１１０ｂに対応して、それぞれ凹部２３ａと凸部２３ｂが形成された粘着層２０が得られるようになる。
また、粘着層２０のクレータ状の凹凸部２３を形成する別の方法として、図９に示すようなプラズマ処理を利用する方法がある。この方法では、例えば、平均粒径が１００ｎｍ〜５００ｎｍのアクリル樹脂フィラー２０ｂａを、粘着性を示すエポキシ樹脂或いはポリイミド樹脂を含むマトリックス材料２０ｂｂに混合したものを、支持体１０上に設け、図９（Ａ）に示すような層２０ｂを形成する。この層２０ｂの表面を、例えば酸素プラズマ１２０で処理する。この時、アクリル樹脂フィラー２０ｂａのエッチングレートが、エポキシ樹脂或いはポリイミド樹脂を含むマトリックス材料２０ｂｂのエッチングレートよりも大きいために、層２０ｂの表面のアクリル樹脂フィラー２０ｂａが選択的に除去されるようになる。その結果、図９（Ｂ）に示すように、アクリル樹脂フィラー２０ｂａが選択的に除去された部分に凹部２３ａが形成され、クレータ状の凹凸部２３が形成された粘着層２０が得られるようになる。
尚、この図９に示したような方法で粘着層２０を形成する場合に用いることのできる材料の組み合わせは、上記の例に限定されるものではない。また、ここではプラズマ処理によって凹凸部２３を形成する場合を例に説明したが、プラズマ処理のほか、ドライエッチング処理又はウェットエッチング処理による選択エッチングによって凹凸部２３を形成してもよい。
以上述べたような粘着層２０によれば、擬似ウェーハ５０が剥離される方向Ｔの粘着力を４００ｇｆ／ｃｍ以下とすることができる。また、擬似ウェーハ５０が形成される面方向Ｓの粘着力を１ｋｇｆ／ｃｍ2以上とすることができる（縦５ｍｍ×横５ｍｍ×厚さ０．５ｍｍに切断したシリコンチップを粘着層２０上に配置し、ダイシェアテスタで面方向Ｓの粘着力を測定）。
次に、粘着層２０上に設ける半導体素子３０及び樹脂層４０について説明する。
半導体素子３０には、ＬＳＩ（Large Scale Integration）等のベアチップを適用することができる。半導体素子３０には、例えば、厚さ０．１ｍｍ〜０．７ｍｍのものが用いられる。
樹脂層４０には、半導体素子３０の封止に用いられる、様々な非導電性の封止樹脂材料を用いることができる。この樹脂層４０には、非導電性のフィラーが含有されてもよい。上記のような粘着層２０を用いると、このような樹脂層４０を設け、それを硬化して擬似ウェーハ５０を形成しても、半導体素子３０が粘着層２０の面方向Ｓにずれるのを効果的に抑制することができる。粘着層２０上に設ける際の樹脂層４０の厚さは、例えば、粘着層２０上に設けた半導体素子３０の上面よりも０．１ｍｍ以上厚くする。
尚、擬似ウェーハ５０内の樹脂層４０の厚さは、半導体素子３０と同じか同等の厚さ、即ち半導体素子３０の電極面３０ａ側と反対側の面（背面）が樹脂層４０から露出するような厚さとしてもよい。この場合は、支持体１０上の粘着層２０の上に、一旦半導体素子３０を覆うように樹脂層４０を設けて擬似ウェーハ５０を形成した後、その樹脂層４０の研磨又は研削を行い、半導体素子３０の背面を露出させるようにすればよい。
次に、配線層形成及び個片化について説明する。
擬似ウェーハ５０を粘着層２０から剥離し、その樹脂層４０を更に硬化した後、その擬似ウェーハ５０の粘着層２０が剥離された面（半導体素子３０の電極面３０ａが露出する面）に配線層が形成される。配線層の形成方法としては、次のような方法を用いることができる。
まず、擬似ウェーハ５０の粘着層２０が剥離された面に、例えば、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミドのような感光性樹脂を塗布し、その後、露光、現像、キュアを行い、半導体素子３０の電極面３０ａの電極３１に通じる開口部を形成する。キュア後には、プラズマ処理を行ってもよい。次いで、チタン、クロム等の金属密着層と、銅をスパッタ法で形成し、シード層を形成する。その後、ビア、配線を形成する部分を開口したパターンのフォトレジストを形成し、先に形成したシード層を用いて銅の電気めっきを行う。フォトレジストを剥離した後、フォトレジストが形成されていた領域に残存するシード層を除去する。このシード層の除去には、ウェットエッチング処理を用いてもよいし、ドライエッチング処理を用いてもよい。シード層の除去後には、配線に、密着性向上等の目的で、表面処理を行ってもよい。このような工程で、配線層が形成される。
この配線層を第１層目とする多層配線を形成する場合には、第２層目以降についても同様に、上記のような感光性樹脂の塗布以降の工程を繰り返して各配線層を形成し、多層配線を形成すればよい。
最表面の配線層上には、配線の一部が露出するようにソルダーレジスト等の保護膜を形成する。保護膜から露出する配線領域は、外部接続端子として利用される。保護膜から露出する配線領域には、ニッケルを形成し、その上に金を形成する表面処理を行ってもよい。また、保護膜から露出する配線領域、或いはニッケルと金による表面処理を行った配線領域には、ソルダーボール等のバンプを搭載してもよい。
このようにして配線層を形成した後、半導体素子３０の周囲で樹脂層４０及び配線層を切断して個片化することで、半導体素子３０を含む半導体装置（半導体パッケージ）が取得される。
尚、以上の説明では、支持体１０に貫通孔１１を設け、支持体１０上の粘着層２０の上に形成される擬似ウェーハ５０に、その貫通孔１１を通して外力を加えて、擬似ウェーハ５０を粘着層２０から剥離する方法を用いる場合を例示した。このほか、上記のような粘着層２０を用いる場合には、支持体１０のこのような貫通孔１１は、必ずしも設けることを要しない。
図１０は半導体装置の製造方法の別例を示す図である。尚、図１０（Ａ）は粘着層配設工程の一例の要部断面模式図である。図１０（Ｂ）は半導体素子配設工程の一例の要部断面模式図である。図１０（Ｃ）は樹脂層配設工程の一例の要部断面模式図である。図１０（Ｄ）は粘着層剥離工程の一例の要部断面模式図である。図１０（Ｅ）は樹脂層硬化工程の一例の要部断面模式図である。
この図１０に示す方法では、貫通孔１１が未形成の支持体１０が用いられている。このような支持体１０上に、図１０（Ａ）に示すように、粘着層２０を設け、図１０（Ｂ）に示すように、電極面３０ａを粘着層２０側に向けて半導体素子３０を設ける。そして、図１０（Ｃ）に示すように、樹脂層４０を設け、それを硬化し、擬似ウェーハ５０を形成する。この擬似ウェーハ５０を、図１０（Ｄ）に示すように、粘着層２０から剥離し、図１０（Ｅ）に示すように、樹脂層４０を更に硬化する。
ここで、粘着層２０は、面方向Ｓの粘着力が比較的強く、擬似ウェーハ５０の剥離方向Ｔの粘着力が比較的弱い。そのため、上記のように貫通孔１１を通して外力を加えなくても、また、紫外線照射、薬液処理、加熱処理等によって粘着層２０の粘着力を弱めなくても、擬似ウェーハ５０を粘着層２０から剥離することができる。
この図１０のような方法を用いる場合にも、粘着層２０は再利用が可能である。即ち、図１０（Ａ）〜（Ｃ）のように擬似ウェーハ５０を形成し、それを図１０（Ｄ）のように粘着層２０から剥離した後、その粘着層２０上に、再び図１０（Ｂ），（Ｃ）のようにして新たに別の擬似ウェーハ５０を形成することもできる。
また、以上の説明では、粘着層２０上に設ける電子部品として半導体素子３０を例示した。粘着層２０上には、このような半導体素子３０のほか、チップコンデンサ等の他の電子部品が設けられてもよい。以下に、半導体素子３０と、チップコンデンサ等の他の電子部品とが含まれる半導体装置の製造方法の例を、図１１〜図１７を参照して説明する。
図１１〜図１７は半導体装置の製造工程の一例を示す図である。尚、図１１は粘着層配設工程の一例の要部断面模式図である。図１２は電子部品配設工程の一例の要部断面模式図である。図１３は樹脂層配設（擬似ウェーハ形成）工程の一例の要部断面模式図である。図１４は擬似ウェーハ剥離工程の一例の要部断面模式図である。図１５は配線層形成工程の一例の要部断面模式図である。図１６は個片化工程の一例の要部断面模式図である。また、図１７は配線層形成工程の説明図である。
まず、図１１に示すように、貫通孔１１を有する支持体１０上に、方向Ｓ，Ｔについて上記のような粘着力を示す粘着層２０を設ける。次いで、図１２に示すように、その粘着層２０上の所定領域に、半導体素子３０、及びチップコンデンサ等のチップ部品６０を設ける。半導体素子３０は、その電極面３０ａの電極３１が粘着層２０に貼付され、チップ部品６０は、その電極６１が粘着層２０に貼付される。次いで、図１３に示すように、半導体素子３０及びチップ部品６０を設けた粘着層２０上に、樹脂層４０を設け、その樹脂層４０を硬化し、擬似ウェーハ５０を形成する。次いで、支持体１０の貫通孔１１を通してその擬似ウェーハ５０に外力を加えて、図１４に示すように、粘着層２０から擬似ウェーハ５０を剥離する。その後、樹脂層４０を更に硬化する。
このようにして支持体１０及び粘着層２０から分離された擬似ウェーハ５０の、半導体素子３０の電極３１、チップ部品６０の電極６１が露出する側の面に、図１５に示すような配線層７０が形成される。配線層７０は、半導体素子３０の電極３１及びチップ部品６０の電極６１に電気的に接続されたビア及び配線等の導電部７０ａと、その導電部７０ａの周りに設けられた絶縁部７０ｂとを含んでいる。更に、配線層７０は、その表面に、ソルダーレジスト等の保護膜７０ｃが設けられている。
このような配線層７０は、例えば、図１７に示すようにして形成することができる。尚、ここでは、半導体素子３０の電極３１に電気的に接続される導電部７０ａを例に、配線層７０の形成方法を説明する。
まず図１７（Ａ）に示すように、擬似ウェーハ５０の、半導体素子３０の電極面３０ａ側に、感光性ポリベンゾオキサゾール等の感光性樹脂７１（７０ｂ）を塗布し、露光、現像、キュアを行い、半導体素子３０の電極３１に通じる開口部７１ａを形成する。キュア後には、プラズマ処理を行ってもよい。
次いで、チタン、クロム等の金属密着層と、銅をスパッタ法で形成してシード層を形成した後、ビア、配線を形成する部分を開口したパターンのフォトレジスト（図示せず）を形成し、先に形成したシード層を用いて銅の電気めっきを行う。そして、フォトレジストを剥離した後、そのフォトレジストが形成されていた領域に残存するシード層をエッチングにより除去する。このようにして、図１７（Ｂ）に示すような、半導体素子３０の電極３１に繋がるビア７２及び配線７３（７０ａ）を形成する。配線７３には、密着性向上等の目的で表面処理を行ってもよい。図１７（Ａ），（Ｂ）に示すような方法により、第１層目の配線層が形成される。
この例のように第２層目の配線層を形成する場合は、第１層目の配線層上に、上記同様、図１７（Ｃ）に示すように、感光性樹脂７４（７０ｂ）の塗布、露光、現像、キュアを行い、配線７３に通じる開口部７４ａを形成する。次いで、上記同様、シード層の形成、フォトレジストの形成、銅の電気めっき、フォトレジストの剥離、シード層のエッチングを行い、図１７（Ｄ）に示すようなビア７５及び配線７６（７０ａ）を形成する。図１７（Ｃ），（Ｄ）に示すような方法により、第２層目の配線層が形成される。
このようにして形成した配線層７０（多層配線）の、最表面の配線層（この例では第２層目の配線層）上に、図１７（Ｅ）に示すように、配線７６の一部（外部接続端子）が露出するようにソルダーレジスト７７（７０ｃ）を形成する。ソルダーレジスト７７から露出する配線７６の領域には、例えば、ニッケル７８と金７９の表面処理を行う。外部接続端子として機能する配線７６の領域（ニッケル７８と金７９の表面処理を行った場合はその処理後の表面）には、例えば、ソルダーボール等のバンプが搭載される。
尚、図１７には、半導体素子３０の電極３１に電気的に接続される導電部７０ａ（ビア７２及び配線７３、並びにビア７５及び配線７６）を例にして配線層７０の形成工程を説明した。この配線層７０内の、チップ部品６０の電極６１に電気的に接続される導電部７０ａ（ビア及び配線）は、図１７で述べた半導体素子３０の電極３１に電気的に接続される導電部７０ａと共に形成される。
図１５及び図１７に示したようにして配線層７０を形成した後は、図１６に示すように、擬似ウェーハ５０及び配線層７０を、ダイシング等によって所定の位置で切断する。これにより、各々半導体素子３０及びチップ部品６０を含む、個片化された個々の半導体装置８０が取得される。
このような半導体装置８０の製造方法において、粘着層２０には、擬似ウェーハ５０が剥離される方向Ｔの粘着力が、擬似ウェーハ５０が形成される面方向Ｓの粘着力よりも弱いものが用いられる。そのため、擬似ウェーハ５０の粘着層２０からの剥離の際、紫外線照射、薬液処理、加熱処理等の粘着層２０の粘着力を低下させる処理を省略することができる。それにより、粘着層２０の再利用が可能になり、例えば、図１４に示した工程で一旦擬似ウェーハ５０から分離された支持体１０及び粘着層２０を、新たに擬似ウェーハ５０を形成する際に再利用することが可能になる。
上記のような粘着層２０を用いることで、半導体装置８０の製造に要する工数、コストの削減を図ることが可能になり、半導体装置８０の低コスト化を図ることが可能になる。
上記のようにして得られる半導体装置８０は、回路基板に実装することができる。
図１８は電子装置の一例を示す図である。尚、図１８には、電子装置の一例の要部断面を模式的に図示している。
図１８に示す電子装置２００は、半導体装置８０及び回路基板９０を有している。半導体装置８０には、その配線層７０の外部接続端子７０ｄに、ソルダーボール等のバンプ８１が搭載されている。半導体装置８０は、そのバンプ８１を用いて回路基板９０の電極パッド９１に電気的に接続され、回路基板９０に実装されている。
このように、個片化後の半導体装置８０は、回路基板９０に実装され、電子装置２００に利用することができる。工数、コストを削減して形成可能な半導体装置８０を用いることで、低コストで電子装置２００を実現することが可能になる。
以下、実施例について述べる。
〔第１実施例〕
支持体として縦１７０ｍｍ×横１７０ｍｍ×厚さ０．６ｍｍのステンレス基板を用い、擬似ウェーハを形成する領域の端部の１２箇所に、直径３ｍｍの貫通孔をエッチングで形成した。この支持体上に、粘着層を形成した。粘着層には、ナノインプリント法で表面に直径２μｍ、高さ０．３μｍのクレータ状の凹凸部を形成した、膜厚５０μｍのシリコーン樹脂を主成分とした粘着フィルムを用いた。この粘着層上に、縦５ｍｍ×横５ｍｍ×厚さ０．４ｍｍの複数のベアチップ（半導体素子）を、フリップチップボンダーを用いて各々の電極面を粘着層の表面に接するように等間隔に配列し、金型を用いて樹脂層で封止した。その樹脂層を１２０℃、１５分で硬化して、厚さ０．６ｍｍで直径１５０ｍｍの擬似ウェーハを形成した。この擬似ウェーハを、支持体に設けた１２箇所の貫通孔から外力を加え、ウェーハ状態で粘着層から剥離した。この時、等間隔に配列したベアチップには、後の配線層形成で不具合が生じるような大きな位置ずれは観察されなかった。また、剥離後の粘着層の表面を観察した所、ベアチップ貼付前の初期の状態とほぼ同じ形状を維持していた。
その後、２００℃、１時間で加熱処理を行い、擬似ウェーハを完全硬化した。擬似ウェーハの、粘着層から剥離された面に、感光性エポキシワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚８μｍで、ベアチップの電極に通じる直径３０μｍの開口部を設けた絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ０．１μｍ、０．３μｍの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したフォトレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、ビア及び配線を形成した。電気めっき後、フォトレジストを剥離し、そのフォトレジストで覆われていた部分のシード層を、ウェットエッチング処理とドライエッチング処理で除去した。その後、配線を部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行った。そして、擬似ウェーハにこのようにして配線層を設けた基板を、所定の位置で切断し、個片化された半導体装置（半導体パッケージ）を得た。
〔第２実施例〕
支持体として縦１７０ｍｍ×横１７０ｍｍ×厚さ０．８ｍｍのアルミニウム基板を用いた。この支持体上に、平均粒径０．２μｍのアクリル樹脂フィラーをポリイミド樹脂ワニスに混合した材料をスピンコート法で塗布し、２５０℃、３０分で硬化し、膜厚１０μｍの膜を形成した。この膜の表面に、酸素プラズマ処理を行った所、表層部のアクリル樹脂フィラーがマトリックスのポリイミド樹脂よりもエッチングレートが速いため、直径が０．１μｍ〜０．５μｍ、高さが０．２ｎｍ〜６００ｎｍのクレータ状の凹凸部が形成された。このように表層部にクレータ状の凹凸部が形成された膜を粘着層として用いた。尚、直径や高さがポリイミド樹脂に混合したアクリル樹脂フィラーよりも大きくなる場合があるのは、アクリル樹脂フィラーが凝集することがあるためである。また、直径や高さがアクリル樹脂フィラーよりも小さくなる場合があるのは、アクリル樹脂フィラーの膜厚方向の分散が不均一になることがあるためである。
このような粘着層をアルミニウム基板に積層した状態で、擬似ウェーハを形成する領域の端部の４箇所に、直径５ｍｍの貫通孔をドリル加工で形成した。次いで、粘着層上に、縦７ｍｍ×横４ｍｍ×厚さ０．５ｍｍの複数のベアチップ（半導体素子）と０６０３（縦０．６ｍｍ×横０．３ｍｍ×厚さ０．３３ｍｍ）サイズのチップコンデンサを、マウンターを用いて各々の電極面を粘着層の表面に接するように交互に等間隔に配列した。そして、それらのベアチップ及びチップコンデンサを、金型を用いて樹脂層で封止した。その樹脂層を１３０℃、１０分で硬化して、厚さ０．８ｍｍで直径１５０ｍｍの擬似ウェーハを形成した。この擬似ウェーハを、支持体及び粘着層に設けた４箇所の貫通孔から外力を加え、ウェーハ状態で粘着層から剥離した。この時、等間隔に交互に配列したベアチップ及びチップコンデンサには、後の配線層形成で不具合が生じるような大きな位置ずれは観察されなかった。
その後、１８０℃、１時間で加熱処理を行い、擬似ウェーハを完全硬化した。擬似ウェーハの、粘着層から剥離された面に、感光性ポリベンゾオキサゾールワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚１０μｍで、ベアチップ及びチップコンデンサの電極に通じる直径３０μｍの開口部を設けた第１層目の絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ０．１μｍ、０．３μｍの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したフォトレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、第１層目のビア及び配線を形成した。電気めっき後、フォトレジストを剥離し、そのフォトレジストで覆われていた部分のシード層を、ウェットエッチング処理とドライエッチング処理で除去した。これにより、第１層目の配線層を形成した。
同様にして、この第１層目の配線層上に感光性ポリベンゾオキサゾールワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚１０μｍで、第１層目の配線に通じる直径３０μｍの開口部を設けた第２層目の絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ０．１μｍ、０．３μｍの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したフォトレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、第２層目のビア及び配線を形成した。電気めっき後、フォトレジストを剥離し、そのフォトレジストで覆われていた部分のシード層を、ウェットエッチング処理とドライエッチング処理で除去した。これにより、第２層目の配線層を形成した。その後、配線を部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行った。そして、擬似ウェーハにこのようにして配線層を設けた基板を、所定の位置で切断し、個片化された半導体装置（半導体パッケージ）を得た。
上記の擬似ウェーハの粘着層からの剥離後、粘着層が積層されている支持体について、その表面を洗浄した後、再度２枚目の擬似ウェーハの形成を行った所、１枚目の擬似ウェーハと同等の擬似ウェーハを形成することができた。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 支持体上に粘着層を配設する工程と、
前記粘着層上に半導体素子を配設する工程と、
前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、
前記基板を前記粘着層から剥離する工程と
を含み、
前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱い
ことを特徴とする半導体装置の製造方法。
（付記２） 前記粘着層は、前記基板が形成される面に凹凸を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記凹凸は、クレータ状の凹凸部を含むことを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記支持体上に前記粘着層を配設する工程は、
前記支持体上に、粘着性を示す第１樹脂内に前記第１樹脂よりもエッチングレートの高い第２樹脂の粒子が含有された層を配設する工程と、
前記層の表層部をエッチングし、前記表層部の前記粒子を除去する工程と
を含む
ことを特徴とする付記２又は３に記載の半導体装置の製造方法。
（付記５） 前記支持体上に前記粘着層を配設する工程は、
前記支持体上に、粘着性を示す層を配設する工程と、
前記層に、前記凹凸に対応する表面凹凸形状の型を押圧する工程と
を含む
ことを特徴とする付記２又は３に記載の半導体装置の製造方法。
（付記６） 前記支持体は、第１貫通孔を有し、
前記基板を前記粘着層から剥離する工程では、前記第１貫通孔を通して前記基板を押圧し、前記基板を前記粘着層から剥離する
ことを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記粘着層は、前記第１貫通孔に連通する第２貫通孔を有し、
前記基板を前記粘着層から剥離する工程では、前記第１貫通孔及び第２貫通孔を通して前記基板を押圧し、前記基板を前記粘着層から剥離する
ことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程を更に含む
ことを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
（付記９） 前記配線層を配設する工程後に、前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程を更に含む
ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 支持体上に粘着層を配設する工程と、
前記粘着層上に第１半導体素子を配設する工程と、
前記第１半導体素子が配設された前記粘着層上に第１樹脂層を配設し、前記粘着層上に前記第１半導体素子及び前記第１樹脂層を含む第１基板を形成する工程と、
前記第１基板を前記粘着層から剥離する工程と、
前記第１基板が剥離された前記粘着層上に第２半導体素子を配設する工程と、
前記第２半導体素子が配設された前記粘着層上に第２樹脂層を配設し、前記粘着層上に前記第２半導体素子及び前記第２樹脂層を含む第２基板を形成する工程と、
前記第２基板を前記粘着層から剥離する工程と
を含む
ことを特徴とする半導体装置の製造方法。
（付記１１） 前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱い
ことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記粘着層は、前記基板が形成される面に凹凸を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記凹凸は、クレータ状の凹凸部を含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 支持体上に粘着層を配設する工程と、
前記粘着層上に半導体素子を配設する工程と、
前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、
前記基板を前記粘着層から剥離する工程と
を含み、
前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱く、
前記基板を前記粘着層から剥離する工程後に、
前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、
前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、
前記半導体パッケージを回路基板に実装する工程と
を更に含む
ことを特徴とする電子装置の製造方法。
１０ 支持体
１１，２１ 貫通孔
２０ 粘着層
２０ａ，２０ｂ 層
２０ｂａ アクリル樹脂フィラー
２０ｂｂ マトリックス材料
２２，２３，１１０ 凹凸部
２３ａ，１１０ｂ 凹部
２３ｂ，１１０ａ 凸部
３０ 半導体素子
３０ａ 電極面
３１，６１ 電極
４０ 樹脂層
５０ 擬似ウェーハ
５１ 領域
６０ チップ部品
７０ 配線層
７０ａ 導電部
７０ｂ 絶縁部
７０ｃ 保護膜
７０ｄ 外部接続端子
７１，７４ 感光性樹脂
７１ａ，７４ａ 開口部
７２，７５ ビア
７３，７６ 配線
７７ ソルダーレジスト
７８ ニッケル
７９ 金
８０ 半導体装置
８１ バンプ
９０ 回路基板
９１ 電極パッド
１００ 型
１２０ 酸素プラズマ
２００ 電子装置

Claims (10)

  1. 支持体上に粘着層を配設する工程と、
    前記粘着層上に半導体素子を配設する工程と、
    前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、
    前記基板を前記粘着層から当該粘着層の上方に剥離する工程と
    を含み、
    前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱い
    ことを特徴とする半導体装置の製造方法。
  2. 前記粘着層は、前記基板が形成される面に凹凸を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記凹凸は、クレータ状の凹凸部を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記支持体上に前記粘着層を配設する工程は、
    前記支持体上に、粘着性を示す第１樹脂内に前記第１樹脂よりもエッチングレートの高い第２樹脂の粒子が含有された層を配設する工程と、
    前記層の表層部をエッチングし、前記表層部の前記粒子を除去する工程と
    を含む
    ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記支持体上に前記粘着層を配設する工程は、
    前記支持体上に、粘着性を示す層を配設する工程と、
    前記層に、前記凹凸に対応する表面凹凸形状の型を押圧する工程と
    を含む
    ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  6. 前記支持体は、第１貫通孔を有し、
    前記基板を前記粘着層から剥離する工程では、前記第１貫通孔を通して前記基板を押圧し、前記基板を前記粘着層から剥離する
    ことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程を更に含む
    ことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
  8. 前記配線層を配設する工程後に、前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程を更に含む
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 支持体上に粘着層を配設する工程と、
    前記粘着層上に第１半導体素子を配設する工程と、
    前記第１半導体素子が配設された前記粘着層上に第１樹脂層を配設し、前記粘着層上に前記第１半導体素子及び前記第１樹脂層を含む第１基板を形成する工程と、
    前記第１基板を前記粘着層から当該粘着層の上方に剥離する工程と、
    前記第１基板が剥離された前記粘着層上に第２半導体素子を配設する工程と、
    前記第２半導体素子が配設された前記粘着層上に第２樹脂層を配設し、前記粘着層上に前記第２半導体素子及び前記第２樹脂層を含む第２基板を形成する工程と、
    前記第２基板を前記粘着層から当該粘着層の上方に剥離する工程と
    を含み、
    前記粘着層は、前記第１基板及び前記第２基板が剥離される方向の粘着力が、前記第１基板及び前記第２基板が形成される面方向の粘着力よりも弱い
    ことを特徴とする半導体装置の製造方法。
  10. 支持体上に粘着層を配設する工程と、
    前記粘着層上に半導体素子を配設する工程と、
    前記半導体素子が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子及び前記樹脂層を含む基板を形成する工程と、
    前記基板を前記粘着層から当該粘着層の上方に剥離する工程と
    を含み、
    前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱く、
    前記基板を前記粘着層から当該粘着層の上方に剥離する工程後に、
    前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、
    前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、
    前記半導体パッケージを回路基板に実装する工程と
    を更に含む
    ことを特徴とする電子装置の製造方法。
JP2012031402A 2012-02-16 2012-02-16 半導体装置の製造方法及び電子装置の製造方法 Active JP5903920B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012031402A JP5903920B2 (ja) 2012-02-16 2012-02-16 半導体装置の製造方法及び電子装置の製造方法
US13/747,883 US9136172B2 (en) 2012-02-16 2013-01-23 Method of manufacturing semiconductor device and method of manufacturing electronic assembly
TW102103669A TWI529824B (zh) 2012-02-16 2013-01-31 半導體裝置之製造方法及電子組合件之製造方法
CN201310044990.4A CN103258751B (zh) 2012-02-16 2013-02-04 制造半导体器件的方法和制造电子组合件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012031402A JP5903920B2 (ja) 2012-02-16 2012-02-16 半導体装置の製造方法及び電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013168541A JP2013168541A (ja) 2013-08-29
JP5903920B2 true JP5903920B2 (ja) 2016-04-13

Family

ID=48962585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012031402A Active JP5903920B2 (ja) 2012-02-16 2012-02-16 半導体装置の製造方法及び電子装置の製造方法

Country Status (4)

Country Link
US (1) US9136172B2 (ja)
JP (1) JP5903920B2 (ja)
CN (1) CN103258751B (ja)
TW (1) TWI529824B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6320239B2 (ja) * 2013-09-24 2018-05-09 日東電工株式会社 半導体チップ封止用熱硬化性樹脂シート及び半導体パッケージの製造方法
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
TWI576930B (zh) * 2015-02-26 2017-04-01 Zhi-Liang Hu Circuit package of circuit component module and its product
EP3433876B1 (de) * 2016-03-24 2023-09-13 Siltectra GmbH Ein splitting-verfahren
US10896827B2 (en) 2016-06-28 2021-01-19 Zeon Corporation Support for manufacturing semiconductor packages, use of support for manufacturing semiconductor packages, and method for manufacturing semiconductor packages
KR102216172B1 (ko) * 2017-07-14 2021-02-15 주식회사 엘지화학 절연층 제조방법 및 반도체 패키지 제조방법
CN109300794B (zh) * 2017-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
KR102492533B1 (ko) 2017-09-21 2023-01-30 삼성전자주식회사 지지 기판, 이를 이용한 반도체 패키지의 제조방법 및 이를 이용한 전자 장치의 제조 방법
CN114863826B (zh) * 2022-04-12 2023-06-27 武汉华星光电半导体显示技术有限公司 显示屏及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891312A (en) * 1996-12-24 1999-04-06 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Enhanced vacuum arc vapor deposition electrode
KR100324928B1 (ko) 1998-10-28 2002-06-26 박종섭 반도체패키지용금형의정전기방지구조
JP4403631B2 (ja) 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
US6794273B2 (en) 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
AU2003279758A1 (en) * 2002-10-03 2004-04-23 Pan Jit Americas, Inc. Low temperature texturing layer to enhance adhesion of subsequent layers
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
JP2005340655A (ja) 2004-05-28 2005-12-08 Shinko Electric Ind Co Ltd 半導体装置の製造方法および半導体基板の支持構造体
JP2007042666A (ja) * 2005-07-29 2007-02-15 Victor Co Of Japan Ltd プリント配線板及びその製造方法
US7605054B2 (en) * 2007-04-18 2009-10-20 S.O.I.Tec Silicon On Insulator Technologies Method of forming a device wafer with recyclable support
JP5144634B2 (ja) 2009-12-22 2013-02-13 日東電工株式会社 基板レス半導体パッケージ製造用耐熱性粘着シート、及びその粘着シートを用いる基板レス半導体パッケージ製造方法
TW201133899A (en) 2010-03-17 2011-10-01 Auria Solar Co Ltd Thin film solar cell and manufacturing method thereof
JP5473838B2 (ja) * 2010-03-30 2014-04-16 日本電解株式会社 支持体金属箔付き複合金属層、これを用いた配線板とその製造方法、この配線板を用いた半導体パッケージの製造方法
JP5810958B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法

Also Published As

Publication number Publication date
US20130217186A1 (en) 2013-08-22
TWI529824B (zh) 2016-04-11
JP2013168541A (ja) 2013-08-29
TW201342501A (zh) 2013-10-16
CN103258751A (zh) 2013-08-21
US9136172B2 (en) 2015-09-15
CN103258751B (zh) 2015-12-02

Similar Documents

Publication Publication Date Title
JP5903920B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
JP5810957B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
JP4840373B2 (ja) 半導体装置およびその製造方法
JP4752825B2 (ja) 半導体装置の製造方法
JP5810958B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
KR100595889B1 (ko) 상하도전층의 도통부를 갖는 반도체장치 및 그 제조방법
TWI598221B (zh) 配線基板之製造方法及支持件
TWI248654B (en) Semiconductor package and method for manufacturing the same
KR101084924B1 (ko) 반도체 장치 및 그 제조방법
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP6215243B2 (ja) 電子パッケージ、パッケージキャリアおよび両者の製造方法
JP4636090B2 (ja) 半導体装置およびその製造方法
TWI630665B (zh) 製作晶片封裝結構之方法
JP2009182202A (ja) 半導体装置の製造方法
JP2011155313A (ja) 半導体装置
US20110127656A1 (en) Semiconductor-device mounted board and method of manufacturing the same
JP2008288481A (ja) 半導体装置およびその製造方法
KR20190068421A (ko) 배선 기판 및 그 제조 방법
TWI593073B (zh) 用於形成半導體封裝的方法、封裝設備以及晶片系統
JP2009043858A (ja) 半導体装置およびその製造方法
JP2009081367A (ja) 半導体装置およびその製造方法
JP2009026945A (ja) 半導体装置及びその製造方法
JP6573415B1 (ja) ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法
JP2005123358A (ja) ウエハ一括型バンプ付きメンブレンの製造方法
JP5393649B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160229

R150 Certificate of patent or registration of utility model

Ref document number: 5903920

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150