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JP5966840B2 - 酸化物半導体薄膜および薄膜トランジスタ - Google Patents

酸化物半導体薄膜および薄膜トランジスタ Download PDF

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Description

本発明は、薄膜トランジスタのチャネル層材料としての酸化物半導体薄膜およびこの酸化物半導体薄膜を用いた薄膜トランジスタに関する。
薄膜トランジスタ(Thin Film Transistor:TFT)は、電界効果トランジスタ(Field Effect Transistor:FET)の1種である。TFTは、基本構成として、ゲート端子、ソース端子、およびドレイン端子を備えた3端子素子であり、基板上に成膜した半導体薄膜を、電子またはホールが移動するチャネル層として用い、ゲート端子に電圧を印加して、チャネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
現在、TFTのチャネル層として、多結晶シリコン膜やアモルファスシリコン膜が広く使用されている。特に、アモルファスシリコン膜は、大面積の第10世代ガラス基板への均一成膜が可能であることから、液晶パネル用TFTのチャネル層として広く利用されている。しかしながら、キャリアである電子の移動度(キャリア移動度)が1cm/Vsec以下と低いため、その高精細パネル用TFTへの適用が困難になりつつある。すなわち、液晶の高精細化に伴い、TFTの高速駆動が要求されているものの、このようなTFTの高速駆動を実現するためには、アモルファスシリコン膜のキャリア移動度である1cm/Vsecよりも高いキャリア移動度を示す半導体薄膜をチャネル層に用いる必要がある。
これに対して、多結晶シリコン膜は、100cm/Vsec程度の高いキャリア移動度を示すことから、高精細パネル用TFT向けのチャネル層材料として十分な特性を有している。しかしながら、多結晶シリコン膜は、結晶粒界でキャリア移動度が低下するため、基板の面内均一性に乏しく、TFTの特性にばらつきが生じるという問題がある。また、多結晶シリコン膜の製造工程は、300℃以下の比較的低温でアモルファスシリコン膜を形成した後、アニール処理工程によって結晶化させている。このアニール処理工程は、エキシマレーザアニールなどを適用する特殊なものであるため、高いランニングコストが必要とされる。加えて、対応できるガラス基板の大きさも第5世代程度にとどまっていることから、コストの低減に限界があり、製品展開も限られたものとなっている。
したがって、アモルファスシリコン膜と多結晶シリコン膜の優れた特性を兼ね備え、かつ、低コストで得られる、チャネル層材料が求められているのが実情である。
このような状況に対して、特開2010−182924号公報では、気相成膜法で成膜され、In、Ga、ZnおよびOの元素から構成される透明アモルファス酸化物薄膜(a−IGZO膜)であって、該酸化物の組成は、結晶化したときの組成がInGaO(ZnO)(mは6未満の自然数)であり、不純物イオンを添加することなしに、キャリア移動度が1cm/Vsecより高く、かつ、キャリア濃度が1016/cm以下である、透明半絶縁性アモルファス酸化物薄膜、ならびに、この透明半絶縁性アモルファス酸化物薄膜をチャネル層とした薄膜トランジスタが提案されている。
しかしながら、特開2010−182924号公報で提案された、スパッタリング法、パルスレーザ蒸着法のいずれかの気相成膜法で成膜されるa−IGZO膜は、おおむね1〜10cm/Vsecの範囲の比較的高いキャリア移動度を示すものの、アモルファス酸化物薄膜が本来酸素欠損を生成しやすいことと、熱など外的因子に対してキャリアである電子の振る舞いが必ずしも安定でないことに起因して、TFTなどのデバイスの動作がしばしば不安定になることが問題となっている。さらには、アモルファス膜に特有である、可視光照射下でTFT素子に負バイアスを連続的に印加すると、しきい電圧が負側にシフトする現象(光負バイアス劣化現象)の発生が、液晶などのディスプレイ用途では深刻な問題となることが指摘されている。
一方、特開2008−192721号公報や特開2010−251606号公報では、高温のプロセスを要することなく高分子基材への素子作製が可能であり、かつ、低コストで高性能、高信頼性を達成することができる薄膜トランジスタを得ることを目的として、チャネル層に、スズ、チタン、タングステンのいずれかをドープした酸化インジウム膜や、タングステンと亜鉛および/またはスズとをドープした酸化インジウム膜を適用することが提案されている。これらの技術は、タングステンをドープした酸化インジウム、あるいは、タングステンと亜鉛をドープした酸化インジウム膜における、アモルファス性を保持する傾向、熱安定性あるいは膜平坦性を利用したものである。これらの酸化物薄膜は、基板を加熱せずにスパッタリング成膜することによって得られ、かつ、成膜後のアニール処理を施されていないことから、アモルファス膜である。これらのアモルファス酸化物薄膜をチャネル層に適用した結果、TFT素子において、5cm/Vssec程度のキャリア移動度が達成されている。しかしながら、これらのアモルファス酸化物薄膜も、アモルファス膜である以上、酸素欠損を生成しやすく、熱など外的因子に対して安定でないという問題、さらには、アモルファス膜に特有の光負バイアス劣化現象の発生という問題を有している。
特開2010−182924号公報 特開2008−192721号公報 特開2010−251606号公報
本発明は、酸化物半導体薄膜としての酸化物アモルファス薄膜が有する問題を解消するため、比較的高いキャリア移動度を有し、薄膜トランジスタ(TFT)のチャネル層材料として好適な酸化物半導体薄膜を,酸化物結晶質薄膜により提供することを目的としている。
本発明者らは、酸化物半導体薄膜に適用可能な酸化物アモルファス薄膜の代替材料について鋭意検討を行った。具体的には、スパッタリング法によって得られる、インジウムとタングステンの酸化物、ならびに、インジウムとタングステンと亜鉛の酸化物を主成分とする非晶質の酸化物半導体薄膜について、アニール処理を施すことにより結晶質の酸化物半導体薄膜を形成する実験を重ねた。その際、結晶化した酸化物半導体薄膜が高いキャリア移動度を発現する条件、すなわち、酸化物半導体薄膜としてのインジウムとタングステンの酸化物、あるいは、インジウムとタングステンと亜鉛の酸化物の組成、膜厚、ならびに結晶化させる条件などについて、詳細に検討を行った。
その結果、
(1)インジウムとタングステンの酸化物を主成分とする酸化物半導体薄膜における、タングステン含有量をW/In原子数比で0.005〜0.12とする、あるいは、インジウムとタングステンと亜鉛の酸化物を主成分とする酸化物半導体薄膜における、タングステン含有量をW/In原子数比で0.005〜0.12、および、亜鉛含有量をZn/In原子数比で0.001〜0.05とすること、
(2)いずれの酸化物半導体薄膜も、アニール処理を施すことによって、ビックスバイト型構造のIn相のみによって構成される結晶質の薄膜とすること、
(3)いずれの酸化物半導体薄膜の膜厚も15〜200nmの範囲に制御すること、
により、得られた酸化物結晶質薄膜が、1cm/Vsecより高いキャリア移動度、1018/cm以下という低いキャリア濃度を示し、薄膜トランジスタ(TFT)のチャネル層材料としての酸化物半導体薄膜に好適であるとの知見を得て、本発明を完成したものである。
すなわち、本発明の酸化物半導体薄膜は、インジウムとタングステンを含有する酸化物からなり、タングステン含有量が、W/In原子数比で0.005〜0.12であり、結晶質で、ビックスバイト型構造のIn相によってのみ構成されており、かつ、キャリア濃度が1×1018cm−3以下で、キャリア移動度が1cm/Vsecより高いことを特徴とする。
タングステン含有量は、W/In原子数比で0.01〜0.05であることが好ましく、0.015〜0.035であることがより好ましい。
本発明の酸化物半導体薄膜を構成する前記酸化物に亜鉛をさらに含有させてもよい。すなわち、本発明の酸化物半導体薄膜は、インジウムと亜鉛とタングステンを含有する酸化物により構成することも可能であり、この場合、タングステン含有量が、W/In原子数比で0.005〜0.12であり、亜鉛含有量が、Zn/In原子数比で0.05以下であり、結晶質で、ビックスバイト型構造のIn相によってのみ構成されており、および、キャリア濃度が1×1018cm−3以下で、キャリア移動度1cm/Vsecより高いことを特徴とする。
この酸化物半導体薄膜においては、タングステン含有量が、W/In原子数比で0.01〜0.05であることが好ましく、0.015〜0.035であることがより好ましい。また、亜鉛含有量が、Zn/In原子数比で0.003〜0.03であることが好ましく、0.005〜0.02であることがより好ましい。
本発明の酸化物半導体薄膜の膜厚は、15〜200nmであることが好ましく、30〜150nmであることがより好ましく、40〜100nmであることがさらに好ましい。
本発明の酸化物半導体薄膜において、結晶粒径が10nm以上であることが好ましく、20nm以上であることがより好ましい。
本発明の酸化物半導体薄膜では、少なくとも組成および膜厚について適切に規制することにより、キャリア移動度を3cm/Vsec以上、さらには10cm/Vsec以上とすることが可能である。また、キャリア濃度を1×1016〜1×1017cm−3とすることも可能である。
本発明の薄膜トランジスタ(TFT)は、ソース電極、ドレイン電極、ゲート電極、チャネル層およびゲート絶縁層を備え、前記チャネル層が、本発明の酸化物半導体薄膜により構成されていることを特徴とする。
本発明の酸化物半導体薄膜は、酸化物結晶質薄膜であるため、1cm/Vsecを超える高いキャリア移動度を有しながら、酸素欠損を生成しやすい、熱など外的因子に対して安定でない、および、光負バイアス劣化現象が発生するといった問題が生じることがない。
さらに、本発明の酸化物半導体薄膜は、所定の組成の酸化物アモルファス薄膜を、たとえばアニール炉を用いた400℃以下の温度のアニール処理によって、ビックスバイト型構造のIn相によってのみ構成される、高い結晶性を有する酸化物結晶質薄膜を得ることができる。
したがって、本発明の酸化物半導体薄膜をチャネル層材料として用いることにより、TFTの特性向上を低コストで実現することができるため、本発明は、工業的にきわめて有用である。
図1は、本発明のTFT素子の概略断面図である。 図2は、実施例2の酸化物半導体薄膜をX線回折測定した結果を示す図である。
以下、本発明の酸化物半導体薄膜、および、この酸化物半導体薄膜をチャネル層材料として用いた薄膜トランジスタ(TFT)について、詳細に説明する。
1.酸化物半導体薄膜
(a)組成
本発明のインジウムとタングステンを含有する酸化物からなる結晶質の酸化物半導体薄膜は、タングステン含有量が、W/In原子数比で0.005〜0.12に制御されることにより、キャリア濃度が1×1018cm−3以下で、かつ、キャリア移動度が1cm/Vsecを超え、さらには3cm/Vsec以上という良好なキャリア特性を示す。さらに低いキャリア濃度および高いキャリア移動度を示すためには、好ましくはタングステン含有量を、W/In原子数比で0.01〜0.05とすることが好ましく、0.015〜0.035とすることがより好ましい。
TFTに適用する酸化物半導体薄膜としては、キャリア濃度が1×1018cm−3以下に制御されることが好ましく、1×1016〜1×1017cm−3の範囲に制御されていることがより好ましい。タングステン含有量を、W/In原子数比で0.005以上とすることにより、キャリア濃度を1×1018cm−3以下に制御することが可能である。タングステン含有量を、W/In原子数比で0.01以上、より好ましくは0.015以上に制御することにより、キャリア濃度を安定的に1×1016〜1×1017cm−3の範囲とすることが可能となる。
他の添加元素を含有しないインジウムのみの酸化物からなる結晶質の酸化物半導体薄膜のキャリア源は、主に酸素欠損であるが、タングステンを添加することによって、その生成を抑制することができると考えられる。一方で、結晶質の酸化物半導体薄膜中のタングステンは、6価のイオン、あるいは、場合によって5価のイオンになると考えられる。すなわち、いわゆるイオン化不純物散乱中心として振る舞うため、キャリアの散乱の原因となり、キャリア移動度は低下する。この原理に従って、タングステン含有量がW/In原子数比で0.12を超えると、キャリアの散乱が著しくなり、キャリア移動度が1cm/Vsec以下となってしまう。タングステン含有量がW/In原子数比で0.05以下とすることにより、キャリア移動度を安定的に10cm/Vsec以上とすることが可能である。
本発明の酸化物半導体薄膜を構成する酸化物には、亜鉛を含有させることができる。このインジウムとタングステンと亜鉛を含有する酸化物からなる酸化物半導体薄膜は、インジウムとタングステンを含有する酸化物からなる酸化物半導体薄膜と同様の理由により、タングステン含有量が、W/In原子数比で0.005〜0.12、好ましくは0.01〜0.05、より好ましくは0.015〜0.035の範囲に規制される。
一方、その亜鉛含有量については、Zn/In原子数比で0.05以下であることが好ましい。酸化物半導体薄膜中の亜鉛は、2価のイオンとして振る舞うため、結晶質のIn相のInサイトに置換する場合、同じキャリアでも電子ではなくホールを生成する。ホールは、酸素欠損により生じる電子を中和により消失させると考えられる。すなわち、亜鉛添加によって、キャリア濃度の低減が可能になる。このようなキャリア濃度をより安定的に低減させる亜鉛添加の明瞭な効果を得るためには、0.003〜0.03であることがより好ましく、0.005〜0.02であることがさらに好ましい。なお、亜鉛含有量がZn/In原子数比で0.001を下回ると、この効果が十分得られない場合がある。一方、亜鉛含有量がZn/In原子数比で0.05を超えると、結晶化温度が高くなるため、結晶質の酸化物半導体薄膜を得ることが困難になる、あるいは、結晶質の酸化物半導体薄膜が得られてもその結晶性が低いものとなってしまう。
なお、本発明の酸化物半導体薄膜は、不可避的不純物を除き、インジウムとタングステンからなる酸化物、あるいは、インジウムと亜鉛とタングステンからなる酸化物によって形成されるほか、インジウムとタングステン、あるいは、インジウムと亜鉛とタングステンを主成分として、酸化物半導体薄膜用途において、不可避的不純物以外の公知の添加元素を、適宜含有する酸化物によっても構成することができる。
(b)生成相と組織
本発明の酸化物半導体薄膜は、結晶質であって、実質的にビックスバイト型構造のIn相のみによって構成される。ビックスバイト型構造のIn相では、InとOからなるInO八面体構造が形成されている。隣り合うInO八面体構造が稜共有しているため、In−In間の距離が短くなり、キャリアとなる電子の軌道の重なりが大きくなり、キャリア移動度が向上する。本発明の酸化物半導体薄膜は、ビックスバイト型構造のIn相以外の結晶相を実質的に含まない。ただし、InO八面体構造が稜共有する結晶相をわずかに含む場合、酸化物半導体薄膜の特性(キャリア濃度およびキャリア移動度)が本発明の範囲に含まれる限り、In相以外の結晶相を実質的に含まず、ビックスバイト型構造のIn相のみによって構成される薄膜であると評価することができ、このような薄膜も本発明に含まれるものとする。
本発明の酸化物半導体薄膜において、酸化物半導体薄膜を構成する結晶粒の大きさ、すなわち、結晶粒径が、10nm以上であることが好ましく、20nm以上であることがより好ましい。結晶粒径が10nm以上の結晶粒によって構成されることにより、結晶粒界におけるキャリアの散乱が少なくなるため、キャリア移動度を安定的に1cm/Vsec以上とすることが可能となる。
(c)膜厚
本発明の酸化物半導体薄膜の膜厚は、好ましくは15〜200nm、より好ましくは30〜150nm、さらに好ましくは40〜100nmの範囲に制御される。
一般に、酸化物以外の材料により構成される半導体薄膜は、ガラス基板に形成されることが多い。すなわち、非晶質の基板上に、結晶質の基板が形成されることになる。したがって、本発明の酸化物半導体薄膜において、膜厚が15nm未満の場合には、タングステンあるいは亜鉛の添加量にもよるが、基板の影響によって400℃程度の高温でアニール処理を施した場合でも、前駆体である酸化物アモルファス薄膜が結晶化しない場合がある。また、この非晶質膜が結晶化したとしても、得られる結晶膜において十分な結晶性が得られない。このため、高いキャリア移動度が得られないこととなる。さらに、膜厚が15nm未満の場合、得られる結晶膜における結晶粒径を10nm以上とすることが困難となる。
基板が非晶質であることによる酸化物半導体薄膜の結晶性への影響は、酸化物半導体薄膜の膜厚を30nm以上とすることにより、さらに軽減されるが、40nm以上とすることにより、安定的にその影響を排除すること可能となる。ただし、コスト面を考慮すると、膜厚を200nm以下とすることが好ましく、150nm以下がより好ましく、100nm以下であればさらに好ましい。なお、膜厚を100nm近傍に制御することにより、ガラス基板に形成された場合に、光学的な干渉によって、青色光の透過率の向上が期待できる。したがって、透明TFTへ適用する場合には、膜厚を100nm近傍に調整することが好ましい。
2.酸化物半導体薄膜の製造方法
本発明の酸化物半導体薄膜は、酸化物焼結体のターゲットやタブレットを用いて、スパッタリング法、イオンプレーティング法などの適用可能な公知の成膜技術により、基板上に形成される。原材料となる酸化物焼結体の金属元素組成比は、本発明の酸化物半導体薄膜の金属元素組成比と同じである。すなわち、インジウムとタングステンを含有する酸化物焼結体では、そのタングステン含有量を、W/In原子数比で0.005〜0.12、好ましくは0.01〜0.05、より好ましくは0.015〜0.035とする。同様に、インジウムとタングステンと亜鉛からなる酸化物焼結体では、そのタングステン含有量を、W/In原子数比で0.005〜0.12、好ましくは0.01〜0.05、より好ましくは0.015〜0.035とし、亜鉛の含有量を、Zn/In原子数比で0.05以下、好ましくは0.003〜0.03、より好ましくは0.005〜0.02とする。
インジウムとタングステンからなる酸化物焼結体としては、主にビックスバイト型構造のIn相によって構成される酸化物焼結体が使用される。このIn相にはタングステンが固溶している。ただし、タングステンが固溶していないIn相、すなわち、不可避的不純物を除き、いかなる元素も固溶していないIn相が共存していてもよい。
また、In相以外に、WO、WOなどの酸化タングステンの形態で、さらには、In12などの酸化インジウム−酸化タングステン間の複合酸化物の形態で、他の結晶相が酸化インジウム焼結体中に分散している酸化物焼結体も、ターゲットやタブレットの材料とすることができる。
ただし、In相に対する他の結晶相の面積比率は10%以下の割合でなければならない。たとえば、通常の直流(DC)スパッタリング法では、成膜速度を向上させるために、投入する直流電力を高めることが行われている。この際、上記面積比率が10%を超えると、スパッタリングの進行とともに、他の結晶相がノジュール成長の起点となることが考えられる。しかしながら、本発明の酸化物半導体薄膜の成膜に用いられる酸化物焼結体では、他の結晶相の面積比率が10%以下に抑えられており、実質的には他の結晶相が微細分散されていて、ノジュール成長の起点となりにくくなっている構造となっている。このような酸化物焼結体をターゲットやタブレットの材料とすることにより、成膜時に、投入する直流電力を高めても、ノジュールの発生が抑制され、アーキングなどの異常放電が発生しにくくなるため、成膜の効率を向上させることが可能となる。
インジウムと亜鉛とタングステンからなる酸化物焼結体でも、主にビックスバイト型構造のIn相によって構成される。In相にはタングステンおよび/または亜鉛が固溶しているが、タングステンと亜鉛が固溶していないIn相、すなわち、不可避的不純物を除き、いかなる元素も固溶していないIn相が存在してもよい。In相以外として、インジウムとタングステンからなる酸化物焼結体と同様に、WO、WOなどの酸化タングステンの形態で、あるいはIn12などの酸化インジウム−酸化タングステン間の複合酸化物の形態で、他の結晶相が面積比率10%以下で分散している酸化物焼結体も用いることができる。ただし、六方晶層状化合物In(ZnO)(m=2〜20)は形成されていないことが好ましい。この化合物相が形成されると、著しく結晶化温度が上昇するため、400℃程度のアニール処理では結晶化あるいは結晶性の向上が困難になる。なお、インジウムとタングステンからなる酸化物焼結体ターゲット、ならびにインジウムと亜鉛とタングステンからなる酸化物焼結体ターゲット中に、In相以外として、WO、WOなどの酸化タングステンの形態で、あるいはIn12などの酸化インジウム−酸化タングステン間の複合酸化物の形態で他の結晶相が含まれている場合でも、これらの酸化物焼結体をターゲットやタブレットとして用いて、スパッタリング法やイオンプレーティング法による成膜で得られた酸化物半導体薄膜は、In相によってのみ構成され、タングステンや亜鉛はIn相中に固溶することとなる。
本発明の酸化物半導体薄膜は、通常のスパッタリング法やイオンプレーティング法を用い、これらの方法で通常採用される条件により、成膜することが可能である。本発明の酸化物半導体薄膜を、スパッタリング法により、基板上に形成する場合、特に、直流スパッタリング法であれば、成膜時の熱影響が少なく、高速成膜が可能であるため工業的に有利である。本発明の透明導電膜を直流スパッタリング法で形成するためには、スパッタリングガスとして不活性ガスと酸素、特にアルゴンと酸素からなる混合ガスを用いることが好ましい。また、スパッタリング装置のチャンバー内を0.1〜1Pa、特に0.2〜0.8Paの圧力として、スパッタリングを行うことが好ましい。
基板は、ガラス基板が代表的であるが、シリコンなど半導体デバイス用基板として用いられているものであればよく、そのほかにも、上記プロセスの温度に耐えうるものであれば、樹脂板や樹脂フィルムを、基板として使用することができる。
基板温度は、インジウムとタングステンを含有する酸化物、あるいは、インジウムと亜鉛とタングステンを含有する酸化物からなる非晶質膜の結晶化温度以下とすることが好ましい。成膜時に結晶化すると、その後のアニール処理において酸素欠損の消失が進まず、結果として、キャリア濃度を1×1018cm−3以下に制御することが困難になる。このような観点から、基板温度は、膜厚が15〜70nmの範囲であれば、200℃以下とし、膜厚が70〜200nmの範囲であれば、100℃以下とすることが好ましい。いずれの場合も、室温から100℃までの範囲とすることがより好ましい。
本発明において、たとえば、2×10−4Pa以下まで真空排気後、アルゴンと酸素からなる混合ガスを導入し、ガス圧を0.2〜0.5Paとし、ターゲット−基板間距離を10〜100mm、好ましくは40〜70mmの範囲に調整し、さらに、ターゲットの面積に対する直流電力、すなわち直流電力密度が1〜3W/cm程度の範囲となるよう直流電力を印加して、直流プラズマを発生させ、プリスパッタリングを5〜30分間行った後、必要により基板位置を修正したうえで、同様の条件で、スパッタリングを行うことが好ましい。
本発明の酸化物半導体薄膜を結晶化させる方法として、基板を酸化物半導体薄膜の結晶化温度以上に加熱することによって、結晶質の酸化物半導体薄膜を成膜する、あるいは、室温近傍など低温で非晶質膜を形成してから、この非晶質膜を結晶化温度以上でアニール処理して結晶化させる方法がある。本発明の酸化物半導体薄膜の場合、いずれの方法においても、アニール炉を用いたアニール処理における加熱温度は概ね400℃以下とすることができる。ただし、本発明では、上述したように、成膜時に結晶化させると、たとえばその後にさらにアニール処理を施しても、酸素欠損の消失が進まず、結果として、キャリア濃度を1×1018cm−3以下に制御することが困難となる場合がある。したがって、非晶質膜を形成した後、この非晶質膜にアニール処理を施して結晶化させることが好ましい。
本発明の本発明の酸化物半導体薄膜を結晶化させるためには、アニール炉を用いたアニール処理の場合、加熱温度を250℃以上、好ましくは、300℃以上、より好ましくは350℃以上とする。ただし、アニール処理の手段については、アニール炉を用いるほか、公知のアニール処理のための手段を広く用いることができ、それぞれの手段に応じたアニール温度を含むアニール条件を適用することができる。
本発明の酸化物半導体薄膜は、ウエットエッチングあるいはドライエッチングによって、TFTなどの用途で必要な微細加工をすることができる。最初に非晶質膜を形成し、その後、結晶化温度以上で熱処理して酸化物半導体薄膜を結晶化させる方法の場合、非晶質膜の形成後に弱酸を用いたウエットエッチングによる加工を施すことができる。弱酸であれば概ね使用できるが、蓚酸を主成分とする弱酸が好ましい。たとえば、関東化学株式会社製の透明導電膜エッチング液(ITO−06N)などを使用することができる。ドライエッチングの場合は、結晶化後の酸化物半導体薄膜や成膜時に直接基板に成膜された結晶質の酸化物半導体薄膜に対しても、適切なエッチングガスを用いて加工することができる。
3.TFT素子およびその製造方法
本発明の薄膜トランジスタ(TFT)は、上記の通り、チャネル層材料に、インジウムとタングステンを含有する酸化物からなる酸化物半導体薄膜、ならびに、インジウムと亜鉛とタングステンを含有する酸化物からなる酸化物半導体薄膜を適用している点に特徴がある。TFTの構造は限定されないが、たとえば、図1に示した構成のTFT素子を例示することができる。
図1のTFT素子は、熱酸化によってSiO膜が表面に形成されたSiO/Si基板上に、本発明の酸化物半導体薄膜、およびAu/Ti積層電極によって構成される。この構成において、ゲート電極1はSi基板、ゲート絶縁層2はSiO膜、チャネル層3は本発明の酸化物半導体薄膜、ソース電極4およびドレイン電極5はAu/Ti積層電極により構成される。
図1のTFT素子では、SiO/Si基板を用いたが、基板はこれに限定されるものではなく、従来から薄膜トランジスタを含む電子デバイスの基板として使用されているものを用いることもできる。たとえば、SiO/Si基板やSi基板のほかに、無アルカリガラス,石英ガラスなどのガラス基板を用いることができる。また、各種の金属基板やプラスチック基板、ポリイミドなどの透明でない耐熱性高分子フィルム基板などを用いることもできる。
ゲート電極1について、図1のTFT素子ではSi基板により構成しているが、これに限定されない。たとえば、Mo、Al、Ti、Au、Ptなどの金属薄膜、これら金属の導電性酸化物、窒化物薄膜または酸化窒化物薄膜、あるいは各種の導電性高分子材料を用いることができる。透明TFTの場合には、酸化インジウムスズ(ITO)などの透明導電膜を用いることができる。なお、本発明の酸化物半導体薄膜と同様の金属元素組成を有する酸化物半導体薄膜を透明導電膜として用いることもできる。このゲート電極1には、良好な導電性が求められる。これらの電極の比抵抗は、1×10−6〜1×10−1Ω・cmの範囲に制御されることが好ましく、1×10−6〜1×10−3Ω・cmの範囲に制御されることがより好ましい。
また、ゲート絶縁層2は、SiO、Y、Ta、Hf酸化物などの金属酸化物薄膜やSiNなどの金属窒化物薄膜、あるいはポリイミドをはじめとする絶縁性の高分子材料などの公知の材料を用いることができる。ゲート絶縁層2の比抵抗は、1×10〜1×1015Ω・cmの範囲であることが好ましく、1×1010〜1×1015Ω・cmであればより好ましい。
チャネル層3の比抵抗は、特に制限されるものではないが、1×10−1〜1×10Ω・cmに制御されることが好ましく、特に1×10〜1×10Ω・cmに制御されることがより好ましい。本発明の酸化物半導体薄膜の比抵抗は、スパッタリング法あるいはイオンプレーティング法における成膜条件、ならびに結晶化のアニール処理の条件の選択によって、酸素欠損の生成量が調整可能であることから、比較的容易に制御することが可能である。
ソース電極4およびドレイン電極5として、ゲート電極1と同様に、Mo、Al、Ti、Au、Ptなどの金属薄膜、それら金属の導電性酸化物または窒化物薄膜、あるいは各種の導電性高分子材料、あるいは透明TFT向けとしてITOなどの透明導電膜を用いることができる。このソース電極4やドレイン電極5には良好な導電性が求められる。これらの電極の比抵抗は、10−6〜10−1Ω・cmの範囲に制御されることが好ましく、10−6〜10−3Ω・cmの範囲に制御されることがより好ましい。
なお、本発明の製造方法で製造されるTFT素子の構造は、図1に示したボトムゲート・トップコンタクト型のものに限定されるものではなく、ボトムゲート・ボトムコンタクト、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトなど、その他の形態を選択することも可能である。
以下、本発明の実施例を用いて、さらに詳細に説明するが、本発明は、これら実施例によって限定されるものではない。なお、酸化物焼結体、酸化物半導体薄膜およびTFT素子の評価は、下記の方法により行った。
[酸化物焼結体の評価]
それぞれの実施例および比較例により得られた酸化物焼結体の端材に対して、X線回折装置(フィリップス社製、X´PertPRO MPD)を用いて、粉末X線回折法による生成相の同定を行った。
[酸化物半導体薄膜の基本特性評価]
それぞれの実施例および比較例により得られた酸化物半導体薄膜の組成を、ICP発光分光法によって測定した。また、酸化物半導体薄膜の膜厚を、表面形状測定装置(ケーエルエー・テンコール社製)で測定し、この結果と成膜時間から成膜速度を算出した。さらに、酸化物半導体薄膜のキャリア濃度および比抵抗を、ホール効果測定装置(株式会社東陽テクニカ製)によって測定し、それらの値からそのキャリア移動度を算出した。酸化物半導体薄膜の生成相の同定は、上記と同様に、X線回折測定によって行った。
[TFT素子の特性評価]
TFT素子の特性評価は、半導体パラメータアナライザ(ケースレー社製、4200SCS)を用いて、TFT素子動作を確認するとともに、on/off比、電界効果移動度を測定することにより行った。
[実施例1〜12、比較例1および2]
(実施例1)
インジウムとタングステンを酸化物として含有する酸化物焼結体からなるスパッタリングターゲットを用いて、酸化物半導体薄膜の成膜を実施した。このとき使用した酸化物焼結体は、そのタングステン含有量がW/In原子数比で0.035であり、In相のみによって構成されていた。
生成アーキング抑制機能のない直流電源を装備した直流マグネトロンスパッタリング装置(キヤノントッキ株式会社製)の非磁性体ターゲット用カソードに、上記スパッタリングターゲットを取り付けた。基板には、無アルカリのガラス基板(コーニング・インコーポレイテッド社製、コーニング♯7059)を用い、ターゲット−基板間距離を60mmに固定した。その後、2×10−4Pa以下まで真空排気し、酸素の比率が6.0%になるようにアルゴンと酸素からなる混合ガスを導入し、ガス圧を0.6Paに調整した。
この条件の下で、直流電力300W(1.64W/cm)を印加して直流プラズマを発生させて成膜を実施した。具体的には、10分間のプリスパッタリング後、スパッタリングターゲットの直上、すなわち、静止対向位置に基板を配置し、加熱せずに室温で、さらにスパッタリングを実施して、膜厚50nmの酸化物半導体薄膜を形成した。得られた酸化物半導体薄膜の組成は、酸化物焼結体ターゲットとほぼ同じであることが確認された。また、X線回折測定の結果、非晶質であることが確認された。
この酸化物半導体薄膜を、大気中、400℃、30分間の条件でアニール処理した。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶化していること、および、In(222)を主ピークとしており、この酸化物半導体薄膜がビックスバイト型構造のIn相によって構成されていることが確認された。その後、In(222)ピークより結晶粒径を算出したところ、50nmであった。
次に、酸化物半導体薄膜のホール効果測定を実施し、キャリア濃度およびキャリア移動度を求めたところ、キャリア濃度は5.4×1016cm−3であり、キャリア移動度は17.4cm/Vsecであった。
(実施例2)
実施例1と同様にして得られた非晶質の酸化物半導体薄膜を、大気中、300℃、30分間の条件でアニール処理して、酸化物半導体薄膜を得た。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶質であり、In(222)を主ピークとしていることが確認された。また、酸化物半導体薄膜の結晶粒径は58nm、キャリア濃度は2.1×1017cm−3、キャリア移動度は9.2cm/Vsecであった。
(実施例3)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.02に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件で酸化物半導体薄膜を作製した。得られた酸化物半導体薄膜の組成は、酸化物焼結体ターゲットとほぼ同じであることが確認された。また、X線回折測定の結果、非晶質であることが確認された。
この酸化物半導体薄膜を大気中、400℃、30分間の条件でアニール処理した。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶化していること、および、In(222)を主ピークとしていることが確認された。また、In(222)ピークより結晶粒径を算出したところ、51nmであった。
次に、酸化物半導体薄膜のホール効果測定を実施し、キャリア濃度および移動度を求めたところ、キャリア濃度は5.9×1016cm−3であり、キャリア移動度は22.8cm/Vsecであった。
(実施例4)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.015に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は50nm、キャリア濃度は7.8×1016cm−3、キャリア移動度は20.2cm/Vsecであった。
(実施例5)
実施例4と同様にして得られた非晶質の酸化物半導体薄膜を、大気中、300℃、30分間の条件でアニール処理して、結晶質の酸化物半導体薄膜を得た。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶質であり、In(222)を主ピークとしていることが確認された。また、酸化物半導体薄膜の結晶粒径は59nm、キャリア濃度は1.6×1017cm−3、キャリア移動度は8.7cm/Vsecであった。
(実施例6)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.01に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は55nm、キャリア濃度は9.7×1016cm−3、キャリア移動度は11.2cm/Vsecであった。
(実施例7)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.05に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は55nm、キャリア濃度は4.9×1016cm−3、キャリア移動度は10.4cm/Vsecであった。
(実施例8)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.005に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は53nm、キャリア濃度は1.3×1017cm−3、キャリア移動度は8.1cm/Vsecであった。
(実施例9)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.07に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は56nm、キャリア濃度は4.0×1016cm−3、キャリア移動度は8.5cm/Vsecであった。
(実施例10)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.12に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成であり、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は55nm、キャリア濃度は4.8×1016cm−3、キャリア移動度は3.9cm/Vsecであった。
(実施例11)
酸化物半導体薄膜の膜厚を15nmに変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は10nm、キャリア濃度は9.6×1016cm−3、キャリア移動度は13.2cm/Vsecであった。
(実施例12)
酸化物半導体薄膜の膜厚を200nmに変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は62nm、キャリア濃度は5.0×1016cm−3、キャリア移動度は18.8cm/Vsecであった。
(比較例1)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.001に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしていた。結晶粒径は53nm、キャリア濃度は2.3×1018cm−3、キャリア移動度は7.6cm/Vsecであった。
(比較例2)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.2に変更した以外は条件を変えず、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしていた。結晶粒径は55nm、キャリア濃度は3.5×1016cm−3、キャリア移動度は0.8cm/Vsecであった。
Figure 0005966840
実施例1〜12から、タングステン含有量をW/In原子数比で0.005〜0.12に制御し、かつ、400℃以下の大気中でアニール処理することにより、酸化物半導体薄膜が結晶質となり、キャリア濃度を1×1018cm−3以下とし、かつ、キャリア移動度を1cm/Vsecより高いものとすることができることが理解される。
特に、実施例1、3および4では、タングステンの含有量がW/In原子数比で0.015〜0.035に制御し、かつ、400℃の大気中でアニール処理することにより、酸化物半導体薄膜のキャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を15cm/Vsec以上とすることができる。
また、実施例6および7より、タングステンの含有量がW/In原子数比で0.01〜0.05に制御し、かつ、400℃の大気中でアニール処理することにより、酸化物半導体薄膜のキャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を10cm/Vsec以上とすることができる。
一方、実施例11および12は、酸化物半導体薄膜の膜厚を15nmおよび200nmとした場合の例である。この場合でも、所定の条件でアニール処理をすることにより、結晶粒径を10nm以上とするとともに、キャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を10cm/Vsec以上とすることができる。
これに対して、比較例1および比較例2は、タングステン含有量が本発明の範囲にない例である。比較例1は、タングステン含有量がW/In原子数比で0.005未満である例であり、この場合には、キャリア濃度が1×1018cm−3を超えてしまうことが理解される。また、比較例2は、タングステン含有量がW/In原子数比で0.12を超える例であり、この場合には、キャリア移動度が1cm/Vsec未満となってしまうことが理解される。
[実施例13〜24、比較例3および4]
(実施例13)
タングステン含有量がW/In原子数比で0.035、亜鉛含有量がZn/In原子数比で0.01であり、In相のみによって構成される、インジウムと亜鉛とタングステンを酸化物として含有する酸化物焼結体からなるスパッタリングターゲットを用いた以外は、実施例1と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は53nm、キャリア濃度は4.1×1016cm−3、キャリア移動度は16.1cm/Vsecであった。
(実施例14)
実施例13と同様にして得られた非晶質の酸化物半導体薄膜を、大気中、300℃、30分間の条件でアニール処理して、結晶質の酸化物半導体薄膜を得た。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶質であり、In(222)を主ピークとしていることが確認された。また、酸化物半導体薄膜の結晶粒径は57nm、キャリア濃度は1.3×1017cm−3、キャリア移動度は11.5cm/Vsecであった。
(実施例15)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.015、亜鉛含有量をZn/In原子数比で0.005に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は50nm、キャリア濃度は6.2×1016cm−3、キャリア移動度は19.1cm/Vsecであった。
(実施例16)
実施例15と同様にして得られた非晶質の酸化物半導体薄膜を、大気中、300℃、30分間の条件でアニール処理して、結晶質の酸化物半導体薄膜を得た。X線回折測定の結果、アニール処理後の酸化物半導体薄膜は、結晶質であり、In(222)を主ピークとしていることが確認された。また、酸化物半導体薄膜の結晶粒径は55nm、キャリア濃度は1.1×1017cm−3、キャリア移動度は12.4cm/Vsecであった。
(実施例17)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.015、亜鉛含有量をZn/In原子数比で0.02に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は51nm、キャリア濃度は5.4×1016cm−3、キャリア移動度は16.0cm/Vsecであった。
(実施例18)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.02、亜鉛含有量をZn/In原子数比で0.01に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は54nm、キャリア濃度は5.2×1016cm−3、キャリア移動度は21.1cm/Vsecであった。
(実施例19)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.01、亜鉛含有量をZn/In原子数比で0.003に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は54nm、キャリア濃度は8.2×1016cm−3、キャリア移動度は13.3cm/Vsecであった。
(実施例20)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.05、亜鉛含有量をZn/In原子数比で0.03に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は55nm、キャリア濃度は3.4×1016cm−3、キャリア移動度は12.0cm/Vsecであった。
(実施例21)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.005、亜鉛含有量をZn/In原子数比で0.001に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は53nm、キャリア濃度は1.2×1017cm−3、キャリア移動度は8.4cm/Vsecであった。
(実施例22)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.07、亜鉛含有量をZn/In原子数比で0.05に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は56nm、キャリア濃度は2.7×1016cm−3、キャリア移動度は8.8cm/Vsecであった。
(実施例23)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.12、亜鉛含有量をZn/In原子数比で0.02に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は55nm、キャリア濃度は3.1×1016cm−3、キャリア移動度は3.0cm/Vsecであった。
(実施例24)
酸化物半導体薄膜の膜厚を15nmに変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。また、アニール処理後の酸化物半導体薄膜は、結晶質で、In(222)を主ピークとしており、結晶粒径は11nm、キャリア濃度は4.1×1016cm−3、キャリア移動度は11.8cm/Vsecであった。
(比較例3)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.035、亜鉛含有量をZn/In原子数比で0.08に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。ただし、アニール処理後のX線回折測定の結果、酸化物半導体薄膜は結晶化していないことが確認された。このため、酸化物半導体薄膜のホール効果測定は実施しなかった。
(比較例4)
酸化物焼結体ターゲットのタングステン含有量をW/In原子数比で0.11、亜鉛含有量をZn/In原子数比で0.08に変更した以外は条件を変えず、実施例13と同様のスパッタリング成膜条件およびアニール条件で酸化物半導体薄膜を作製した。成膜後の酸化物半導体薄膜は、酸化物焼結体ターゲットとほぼ同じ組成で、非晶質であった。ただし、アニール処理後のX線回折測定の結果、酸化物半導体薄膜は結晶化していないことが確認された。このため、酸化物半導体薄膜のホール効果測定は実施しなかった。
Figure 0005966840
実施例13〜24から、タングステン含有量をW/In原子数比で0.005〜0.12の範囲に制御するとともに、亜鉛含有量をZn/In原子数比で0.001〜0.05の範囲に制御し、さらに、400℃以下の大気中でアニール処理をすることにより、酸化物半導体薄膜が結晶質となり、キャリア濃度を1×1018cm−3以下とし、かつ、キャリア移動度を1cm/Vsec以上とすることができることが理解される。
特に、実施例13、15、17および18では、タングステン含有量をW/In原子数比で0.015〜0.035とするとともに、亜鉛含有量をZn/In原子数比で0.005〜0.02とし、かつ、400℃の大気中でアニール処理することにより、酸化物半導体薄膜のキャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を15cm/Vsec以上とすることができる。
また、実施例19および20より、タングステン含有量をW/In原子数比で0.01〜0.05とするとともに、亜鉛含有量をZn/In原子数比で0.003〜0.03とし、かつ、400℃の大気中でアニール処理することより、酸化物半導体薄膜のキャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を10cm/Vsec以上とすることができる。
一方、実施例24は、タングステン含有量をW/In原子数比で0.005〜0.12とし、かつ、亜鉛含有量をZn/In原子数比で0.001〜0.05とした場合において、膜厚を15nmとした場合の例である。この場合でも、所定の条件でアニール処理をすることにより、結晶粒径を10nm以上とするとともに、キャリア濃度を1×1016〜1×1017cm−3の範囲とし、かつ、キャリア移動度を10cm/Vsec以上とすることができることが理解される。
これに対して、比較例3および4は、亜鉛含有量がZn/In原子数比で0.05を超える例であり、この場合、結晶質の酸化物半導体薄膜を得ることができないことが理解される。
[実施例25および26]
(実施例25)
インジウムとタングステンを酸化物として含有する酸化物焼結体からなるスパッタリングターゲットを用いて、厚さ300nmの熱酸化によってSiO膜が形成されたSi基板のSiO膜上に、厚さが50nmとなるように酸化物半導体薄膜の成膜を実施した。このとき使用した酸化物焼結体は、そのタングステン含有量がW/In原子数比で0.035であり、In相のみによって構成されていた。また、このときの酸化物半導体薄膜の成膜条件は、実施例1と同様にした。
次に、得られた非晶質の酸化物半導体薄膜を大気中、400℃、30分間の条件でアニール処理することにより結晶化させ、これにより、上記のSi基板、SiO膜ならびに結晶質の酸化物半導体薄膜を、それぞれゲート電極、ゲート絶縁層およびチャネル層とした。
その後、前記チャネル層の表面に、直流マグネトロンスパッタ法によって、厚さ5nmのTi膜、および、厚さ100nmのAu膜を順次成膜して、Au/Ti積層膜からなるソース電極およびドレイン電極を形成し、図1に示す構成の薄膜トランジスタ(TFT素子)を得た。なお、ソース電極およびドレイン電極の成膜条件は、スパッタガスをアルゴンのみとし、直流電力を50Wに変更したこと以外は、酸化物半導体薄膜の成膜条件と同様とした。
さらに、ソース電極およびドレイン電極に対して、メタルマスクを用いてパターニングを行い、チャネル長100μm、チャネル幅450μmのTFT素子を得た。
得られたTFT素子の動作特性を、半導体パラメータアナライザを用いて調べた結果、TFT素子としての動作特性が確認できた。また、このTFT素子は、on/off比が10 以上、電界効果移動度が22.5cm/Vsecという良好な値を示すことが確認された。
(実施例26)
スパッタリングターゲットとして、インジウムと亜鉛とタングステンを含有する酸化物焼結体を使用して、チャンネル層を形成したこと以外は、実施例25と同様にして、酸化物半導体薄膜の成膜を行った。なお、このとき使用した酸化物焼結体は、実施例13と同様に、タングステン含有量がW/In原子数比で0.035、亜鉛含有量がZn/In原子数比で0.01であった。
次に、得られた非晶質の酸化物半導体薄膜を大気中、400℃、30分間の条件でアニール処理することにより結晶化させ、これにより、上記のSi基板、SiO膜ならびに結晶質の酸化物半導体薄膜をそれぞれゲート電極、ゲート絶縁層およびチャネル層とした。
その後、実施例25と同様にして、チャネル長100μm、チャネル幅450μmのTFT素子を得た。このTFT素子の動作特性を、半導体パラメータアナライザを用いて調べた結果、TFT素子としての動作特性が確認できた。また、このTFT素子は、on/off比が10 以上、電界効果移動度が18.7cm/Vsecという良好な値を示すことが確認された。
Figure 0005966840
1 ゲート電極
2 ゲート絶縁層
3 チャネル層
4 ソース電極
5 ドレイン電極

Claims (11)

  1. インジウムとタングステンを含有する酸化物からなり、
    タングステン含有量が、W/In原子数比で0.005〜0.12であり、
    結晶質で、ビックスバイト型構造のIn相によってのみ構成されており、かつ、
    キャリア濃度が1×1018cm−3以下で、キャリア移動度が1cm/Vsecより高い、
    ことを特徴とする、酸化物半導体薄膜。
  2. インジウムと亜鉛とタングステンを含有する酸化物からなり、
    タングステン含有量が、W/In原子数比で0.005〜0.12であり、
    亜鉛含有量が、Zn/In原子数比で0.05以下であり、
    結晶質で、ビックスバイト型構造のIn相によってのみ構成されており、かつ、
    キャリア濃度が1×1018cm−3以下で、キャリア移動度1cm/Vsecより高い、
    ことを特徴とする、酸化物半導体薄膜。
  3. タングステン含有量が、W/In原子数比で0.01〜0.05である、請求項1に記載の酸化物半導体薄膜。
  4. タングステン含有量が、W/In原子数比で0.01〜0.05であり、かつ、亜鉛含有量が、Zn/In原子数比で0.003〜0.03である、請求項2に記載の酸化物半導体薄膜。
  5. 膜厚が15〜200nmである、請求項1または2に記載の酸化物半導体薄膜。
  6. 膜厚が40〜100nmである、請求項1または2に記載の酸化物半導体薄膜。
  7. 結晶粒径が10nm以上である、請求項1または2に記載の酸化物半導体薄膜。
  8. キャリア移動度が3cm/Vsec以上である、請求項1または2に記載の酸化物半導体薄膜。
  9. キャリア移動度が10cm/Vsec以上である、請求項1または2に記載の酸化物半導体薄膜。
  10. キャリア濃度が1×1016〜1×1017cm−3の範囲にある、請求項1または2に記載の酸化物半導体薄膜。
  11. ソース電極、ドレイン電極、ゲート電極、チャネル層およびゲート絶縁層を備える薄膜トランジスタにおいて、前記チャネル層が、請求項1または2に記載の酸化物半導体薄膜により構成されていることを特徴とする、薄膜トランジスタ。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119773B2 (ja) 2014-03-25 2017-04-26 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイス
CN105745183B (zh) * 2014-08-12 2018-03-13 住友电气工业株式会社 氧化物烧结体及其制造方法、溅射靶、以及半导体器件
JP6357664B2 (ja) * 2014-09-22 2018-07-18 株式会社Joled 薄膜トランジスタ及びその製造方法
KR101816468B1 (ko) 2014-10-22 2018-01-08 스미토모덴키고교가부시키가이샤 산화물 소결체 및 반도체 디바이스
JP6501385B2 (ja) * 2014-10-22 2019-04-17 日本放送協会 薄膜トランジスタおよびその製造方法
JP2016111125A (ja) * 2014-12-04 2016-06-20 日本放送協会 薄膜トランジスタおよびその製造方法
WO2016121152A1 (ja) * 2015-01-26 2016-08-04 住友電気工業株式会社 酸化物半導体膜および半導体デバイス
CN106164016B (zh) * 2015-02-13 2019-08-09 住友电气工业株式会社 氧化物烧结体及其制造方法、溅射靶和半导体器件
JP6394518B2 (ja) * 2015-07-02 2018-09-26 住友電気工業株式会社 半導体デバイスおよびその製造方法
US10636914B2 (en) * 2015-07-30 2020-04-28 Idemitsu Kosan Co., Ltd. Crystalline oxide semiconductor thin film, method for producing crystalline oxide semiconductor thin film, and thin film transistor
JP6350466B2 (ja) * 2015-09-16 2018-07-04 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP6308191B2 (ja) * 2015-09-16 2018-04-11 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP6593257B2 (ja) * 2016-06-13 2019-10-23 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2018211724A1 (ja) * 2017-05-16 2018-11-22 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、酸化物半導体膜、ならびに半導体デバイスの製造方法
JP6493601B2 (ja) * 2018-05-31 2019-04-03 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
WO2024042997A1 (ja) * 2022-08-25 2024-02-29 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、および電子機器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505536B1 (ko) * 2002-03-27 2005-08-04 스미토모 긴조쿠 고잔 가부시키가이샤 투명한 도전성 박막, 그것의 제조방법, 그것의 제조를위한 소결 타겟, 디스플레이 패널용의 투명한 전기전도성기재, 및 유기 전기루미네선스 디바이스
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7646015B2 (en) * 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
JP4662075B2 (ja) 2007-02-02 2011-03-30 株式会社ブリヂストン 薄膜トランジスタ及びその製造方法
WO2008117739A1 (ja) 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
KR20130080063A (ko) * 2008-06-06 2013-07-11 이데미쓰 고산 가부시키가이샤 산화물 박막용 스퍼터링 타겟 및 그의 제조 방법
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
WO2010047077A1 (ja) * 2008-10-23 2010-04-29 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP2010106291A (ja) * 2008-10-28 2010-05-13 Idemitsu Kosan Co Ltd 酸化物半導体及びその製造方法
JP5553997B2 (ja) 2009-02-06 2014-07-23 古河電気工業株式会社 トランジスタおよびその製造方法
JP2010251604A (ja) 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタの製造方法
KR20120004526A (ko) 2009-04-17 2012-01-12 가부시키가이샤 브리지스톤 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
JP2010251606A (ja) * 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタ
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
JP5437825B2 (ja) 2010-01-15 2014-03-12 出光興産株式会社 In−Ga−O系酸化物焼結体、ターゲット、酸化物半導体薄膜及びこれらの製造方法
KR101880783B1 (ko) * 2011-02-04 2018-07-20 스미토모 긴조쿠 고잔 가부시키가이샤 산화물 소결체 및 그것을 가공한 태블렛

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