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JP5953706B2 - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
特開２０１０−２７８１５０号公報 特開２００６−１３４９３５号公報 国際公開第２００７／１０８０５５号公報
従来の窒化物半導体のＨＥＭＴでは、高いドレイン電圧動作時にドレイン電流が減少する現象（以下、電流コラプスという）が生じるという問題がある。電流コラプスは半導体表面に存在するトラップ準位に起因して生じ、ゲート電極とドレイン電極との間でゲート電極端及びドレイン電極端に集中する電界が強いほど、ドレイン電流の減少が顕著となる。この電流コラプスの発生により、デバイス特性の劣化を招来する。
電界集中により最も強い電界が生じるゲート電極端については、その形状を工夫することにより、電流コラプスを低減する手法が採られている。その一方で、ゲート電極端と同様に、ドレイン電極端にも電界集中により強い電界が生じるが、これについては現在のところ有効な手法は特に案出されていない現況にある。
本発明は、上記の課題に鑑みてなされたものであり、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを有する化合物半導体積層構造を備えており、前記第３の化合物半導体層は、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を有しており、前記第３の化合物半導体層は、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とが順次積層されてなる。
化合物半導体装置の一態様は、キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方に設けられ、前記第２の化合物半導体層にドープされた不純物元素の濃度よりも高い濃度で不純物元素がドープされた局所部位を含む第３の化合物半導体層と、前記第２の化合物半導体層の上方に設けられ、ソース電極、ゲート電極、前記局所部位と側面で接するドレイン電極とを有しており、前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低い。
化合物半導体装置の製造方法の一態様は、キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを有する化合物半導体積層構造を形成する工程を含み、前記第３の化合物半導体層を、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とを順次積層して形成し、前記第３の化合物半導体層に、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を形成する。
化合物半導体装置の製造方法の一態様は、キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを形成する工程と、前記第２の化合物半導体層の上方に設けられ、ソース電極、ゲート電極、前記局所部位と側面で接するドレイン電極を形成する工程とを含み、前記第３の化合物半導体層に、前記第２の化合物半導体層にドープされた不純物元素の濃度よりも高い濃度で不純物元素がドープされた局所部位を形成し、前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低い。
上記の諸態様によれば、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧の化合物半導体装置が実現する。
第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法と一部異なる工程を示す概略断面図である。 第１の実施形態の比較例である従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチャネルにおけるドレイン電極近傍のバンド図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチャネルにおけるドレイン電極近傍のバンド図である。 第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図７に引き続き、第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図９に引き続き、第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１１に引き続き、第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１３に引き続き、第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例５によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１５に引き続き、第１の実施形態の変形例５によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係について、バイアスストレスがある場合と、バイアスストレスがない場合とについて調べた結果を示す特性図である。 第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１８に引き続き、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅとなる各化合物半導体を順次成長する。バッファ層２ａは、ＡｌＮを５ｎｍ程度の厚みに成長することで形成される。電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮ（ｉ−Ａｌ0.25Ｇａ0.75Ｎ）を５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを２０ｎｍ程度の厚みに成長することで形成される。キャップ層２ｅは、３層の化合物半導体の積層構造であり、厚み５ｎｍ程度のｎ−ＧａＮ層２ｅ１、厚み３ｎｍ程度のＡｌＮ層２ｅ２、厚み３ｎｍ程度のｎ−ＧａＮ層２ｅ３を順次成長することで形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮの成長には、原料ガスとしてＡｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＡｌＧａＮ、ＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ−ＡｌＧａＮ）、ｎ−ＧａＮ層２ｅ１，２ｅ３の形成には、ｎ型不純物を原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ及びＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば２×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、レジストマスク１０を形成する。
詳細には、化合物半導体積層構造２のキャップ層２ｅ上にレジストを塗布し、紫外線照射により、レジストのドレイン電極の形成予定部位を含む所定部位を開口する。以上により、キャップ層２ｅ上に、ドレイン電極の形成予定部位を含む所定部位を露出する開口１０ａを有するレジストマスク１０が形成される。開口１０ａでは、キャップ層２ｅの表面で、ドレイン電極の形成予定部位と、その端部からゲート電極の形成予定部位側へ向かう１μｍ程度の範囲とが露出する。
続いて、図２（ａ）に示すように、化合物半導体積層構造２のキャップ層２ｅにｎ型不純物を導入する。
詳細には、レジストマスク１０を用いて、キャップ層２ｅの表面で開口１０ａから露出する部位に、ｎ型不純物をイオン注入する。ｎ型不純物として、ここではＳｉを、その濃度分布のピークがキャップ層２ｅのｎ−ＧａＮ層２ｅ１に位置する加速エネルギーで、５×１０12／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０13／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ｎ型不純物のドーズ量は、５×１０12／ｃｍ2程度より低いと、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、逆に電流コラプスが悪化する原因となる。従って、５×１０12／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができる。
続いて、図２（ｂ）に示すように、キャップ層２ｅに高濃度ｎ型部位２ｅＡを形成する。
詳細には、先ず、レジストマスク１０をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層２ｅをアニール処理する。これにより、キャップ層２ｅに導入されたＳｉが活性化され、キャップ層２ｅに局所的な高濃度ｎ型部位２ｅＡが形成される。高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
なお、Ｓｉの濃度分布のピークを正確に制御すべく、図４に示すように、キャップ層２ｅ上にＳｉの注入用マスク７となる膜、ここではＳｉＮ（又はＳｉＯ2等）を２０ｎｍ程度〜３０ｎｍ程度の所定厚みに形成しても良い。この注入用マスク７上にレジストマスク１０を形成する。そして、図２（ａ）に対応して、Ｓｉをその濃度分布のピークがキャップ層２ｅのｎ−ＧａＮ層２ｅ１に位置するように注入する。そして、図２（ｂ）と対応して、レジストマスク１０及び注入用マスク７を除去し、Ｓｉの活性化アニールを行って、高濃度ｎ型部位２ｅＡを形成する。
続いて、図２（ｃ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス２Ａ，２Ｂを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、キャップ層２ｅ及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。
レジストマスクは、アッシング処理等により除去される。
続いて、図３（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図３（ｂ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅの一部、ここではｎ−ＧａＮ層２ｅ３及びＡｌＮ層２ｅ２の一部をドライエッチングして除去する。これにより、キャップ層２ｅのｎ−ＧａＮ層２ｅ１の表面を露出させるように掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
続いて、図３（ｃ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ｎ−ＧａＮ層２ｅ１の電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内を電極材料の一部で埋め込み、ｎ−ＧａＮ層２ｅ１とショットキー接触するゲート電極６が形成される。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する効果について、従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて説明する。
図５は、本実施形態の比較例である従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチャネルにおけるドレイン電極近傍のバンド図である。図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチャネルにおけるドレイン電極近傍のバンド図である。図５及び図６共に、ドレイン電極近傍を矩形領域Ｒで示す。なお、図５では、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様の構成部材については同符号を付す。
図５に示すＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子供給層２ｄ上には、厚み５ｎｍ程度のｎ−ＧａＮのキャップ層１０１が形成されている。
従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ドレイン電極５に高いドレイン電圧されることによる強電界に起因して、ドレイン電極５の近傍におけるキャップ層１０１の表面に電子がトラップされる。キャップ層１０１のｎ型不純物の濃度は２×１０18／ｃｍ3程度であって、そのキャリア濃度は電子供給層２ｄのキャリア濃度よりも低い。そのため、上記の電子トラップにより電流コラプスが発生し、電子走行層２ｂに生成されるキャリア濃度、即ち２ＤＥＧの濃度の低下を来たす。その結果、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるオン抵抗が増加する。
図６に示す本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子供給層２ｄ上のキャップ層に上記の３層のキャップ層２ｅを用いることにより、ｎ−ＧａＮ層２ｅ１のエネルギー準位は、ＡｌＮ層２ｅ２との関係で、図５のキャップ層１０１のエネルギー準位よりも低くなる。しかしながら、キャップ層２ｅを用いただけでは、そのエネルギー準位はフェルミエネルギーＥｆよりは高い。
本実施形態では、３層のキャップ層２ｅを用いることに加え、キャップ層２ｅのドレイン電極５の近傍（ゲート電極６とドレイン電極５との間で、ドレイン電極５の隣接箇所）に高濃度ｎ型部位２ｅＡが形成されている。
３層のキャップ層２ｅは、ｎ−ＧａＮ層２ｅ１，２ｅ３でＡｌＮ層２ｅ２が挟持されてなる。ＡｌＮ層２ｅ２を形成することにより、キャップ層２ｅをアニール処理して高濃度ｎ型部位２ｅＡを形成する際に、アニール処理による電子供給層２ｄ等のダメージが抑制され、良好な表面モルフォロジーが得られる。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーＥｆよりも低い。従って、高濃度ｎ型部位２ｅＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位２ｅＡで終端される。これにより、高濃度ｎ型部位２ｅＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
以上説明したように、本実施形態によれば、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
−変形例−
ここで、第１の実施形態の諸変形例について説明する。
（変形例１）
本例では、第１の実施形態と同様に、キャップ層の所定領域に局所的な高濃度ｎ型部位を形成するが、キャップ層が単層のｎ−ＧａＮからなる点で第１の実施形態と相違する。
図７及び図８は、第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、図７（ａ）に示すように、ＳｉＣ基板１上に、化合物半導体積層構造１１を形成する。
化合物半導体積層構造１１は、第１の実施形態の化合物半導体積層構造２と同様に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄを順次形成するが、電子供給層２ｄ上にはキャップ層２ｅの代わりにキャップ層１１ａを形成する。キャップ層１１ａとしては、キャップ層２ｅのｎ−ＧａＮ層２ｅ１，２ｅ３と同様の成長条件で、厚み５ｎｍ程度で２×１０18／ｃｍ3程度の濃度のＳｉを含有する単層のｎ−ＧａＮが形成される。
その後、第１の実施形態の図１（ｂ），（ｃ）の諸工程を行う。キャップ層１１ａ上には、開口１０ａを有するレジストマスク１０が形成される。
続いて、図７（ｂ）に示すように、キャップ層１１ａにｎ型不純物を導入する。
詳細には、レジストマスク１０を用いて、キャップ層１１ａの表面で開口１０ａから露出する部位に、ｎ型不純物、ここではＳｉを、その濃度分布のピークがキャップ層１１ａの下層部分（電子供給層２ｄとの界面から所定厚みまでの部分）に位置する加速エネルギーで、５×１０12／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０13／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ｎ型不純物のドーズ量は、５×１０12／ｃｍ2程度より低いと、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、逆に電流コラプスが悪化する原因となる。従って、ｎ型不純物のドーズ量を５×１０12／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができる。
続いて、図８（ａ）に示すように、キャップ層１１ａに高濃度ｎ型部位１１ａＡを形成する。
詳細には、先ず、レジストマスク１０をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層１１ａをアニール処理する。これにより、キャップ層１１ａに導入されたＳｉが活性化され、キャップ層１１ａに局所的な高濃度ｎ型部位１１ａＡが形成される。高濃度ｎ型部位１１ａＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
なお、本例でも、第１の実施形態と同様に、キャップ層２ｅ上にＳｉの注入用マスクを形成し、注入用マスク及びレジストマスク１０を用いて、ｎ型不純物のイオン注入を行うようにしても良い。
続いて、第１の実施形態の図２（ｃ）〜図３（ｃ）の諸工程を行い、図８（ｂ）の構成を得る。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本例では、キャップ層１１ａのドレイン電極５の近傍（ドレイン電極５の隣接箇所）に高濃度ｎ型部位１１ａＡが形成されている。高濃度ｎ型部位１１ａＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位１１ａＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位１１ａＡで終端される。これにより、高濃度ｎ型部位１１ａＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
以上説明したように、本例によれば、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例２）
本例では、第１の実施形態と同様に、キャップ層の所定領域に局所的な高濃度ｎ型部位を形成するが、ソース電極及びドレイン電極の下部にも同様に高濃度ｎ型部位を形成する点で第１の実施形態と相違する。
図９及び図１０は、第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態の図１（ａ）〜図２（ａ）の諸工程を行う。図９（ａ）に示すレジストマスク１０は、アッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図９（ａ）に示すように、レジストマスク２０を形成する。
詳細には、化合物半導体積層構造２のキャップ層２ｅ上にレジストを塗布し、紫外線照射により、レジストのソース電極及びドレイン電極の各形成予定位置を開口する。以上により、キャップ層２ｅ上に、ソース電極の形成予定位置を露出する開口２０ａ及びドレイン電極の形成予定位置を露出する開口２０ｂを有するレジストマスク２０が形成される。開口２０ａでは、キャップ層２ｅのうちでソース電極の形成予定位置に相当する箇所が露出する。開口２０ｂでは、キャップ層２ｅ（のＳｉが導入された部位）のうちでドレイン電極の形成予定位置に相当する箇所が露出する。
続いて、図９（ｂ）に示すように、化合物半導体積層構造２のソース電極及びドレイン電極の形成予定位置にｎ型不純物を導入する。
詳細には、レジストマスク２０を用いて、キャップ層２ｅの表面で開口２０ａから露出する部位と、キャップ層２ｅ（のＳｉが導入された部位）の表面で開口２０ｂから露出する部位とに、ｎ型不純物をイオン注入する。ｎ型不純物として例えばＳｉを用い、その濃度分布のピークが電子供給層２ｄの表面近傍に位置する加速エネルギーで、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０15／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ソース電極と化合物半導体との界面及びドレイン電極と化合物半導体との界面に、それぞれｎ型不純物の濃度分布のピークが形成されることが好ましい。そのため、ソース電極及びドレイン電極の底面の位置する電子供給層２ｄの表面近傍に当該ピークが形成されるようにする。ｎ型不純物のドーズ量は、５×１０14／ｃｍ2程度より低いと、ソース電極及びドレイン電極のコンタクト抵抗の十分な低減が得られず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、デバイス特性が劣化する原因となる。従って、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、ソース電極及びドレイン電極のコンタクト抵抗を十分に低減することができる。
続いて、図９（ｃ）に示すように、キャップ層２ｅに、高濃度ｎ型部位２ｅＡと、高濃度ｎ型部位１２，１３とを形成する。
詳細には、先ず、レジストマスク２０をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層２ｅをアニール処理する。これにより、キャップ層２ｅに導入されたｎ型不純物（ここではＳｉ）が活性化され、キャップ層２ｅに局所的な高濃度ｎ型部位２ｅＡ，１２，１３が形成される。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
高濃度ｎ型部位１２，１３では、高濃度のｎ型不純物により、ソース電極及びドレイン電極のコンタクト抵抗が十分に低減されることになる。
高濃度ｎ型部位２ｅＡと、高濃度ｎ型部位１２，１３とは、一度のアニール処理で形成されるため、徒に工程を増加させることなく、化合物半導体積層構造２へのダメージを抑えることができる。
なお、本例でも、第１の実施形態と同様に、キャップ層２ｅ上にＳｉの注入用マスクを形成し、注入用マスク及びレジストマスク１０、注入用マスク及びレジストマスク２０を用いて、ｎ型不純物のイオン注入を行うようにしても良い。
続いて、図１０（ａ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス２Ａ，２Ｂを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、キャップ層２ｅ及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。このドライエッチングにより、キャップ層２ｅにおける高濃度ｎ型部位２ｅＡと高濃度ｎ型部位１３との重畳部分が除去されることになる。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。但し、当該ドライエッチングによる露出面にｎ型不純物の濃度分布のピークが位置するように、前述した図９（ｂ）のイオン注入が行われることが望ましい。
レジストマスクは、アッシング処理等により除去される。
なお本例では、イオン注入用のレジストマスク２０と、電極用リセス２Ａ，２Ｂを形成するためのレジストマスクとを、各々別体として形成する場合について例示したが、後者のレジストマスクの形成を省略することもできる。この場合、レジストマスク２０をイオン注入の後に除去することなく、引き続いて電極用リセス２Ａ，２Ｂの形成にも用い、その後に除去することになる。
続いて、図１０（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
本例では、ソース電極４の下方では、ソース電極４と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１２が形成される。ドレイン電極５の下方では、ドレイン電極５と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１３が形成される。高濃度ｎ型部位１２，１３により、ソース電極４及びドレイン電極５のコンタクト抵抗が十分に低減する。
続いて、第１の実施形態の図３（ｂ）〜図３（ｃ）の諸工程を行い、図１０（ｃ）の構成を得る。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本例では、キャップ層２ｅのドレイン電極５の近傍（ドレイン電極５の隣接箇所）に高濃度ｎ型部位２ｅＡが、ソース電極４の下方にこれと接触する高濃度ｎ型部位１２が、ドレイン電極５の下方にこれと接触する高濃度ｎ型部位１３が、それぞれ形成されている。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位２ｅＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位２ｅＡで終端される。これにより、高濃度ｎ型部位２ｅＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
ソース電極４及びドレイン電極５は、その底面が高濃度ｎ型部位１２，１３と接触しており、コンタクト抵抗が十分に低減する。
以上説明したように、本例によれば、徒に工程増を招くことなく、比較的簡素な構成で電流コラプスの発生を抑制すると共に、ソース電極４及びドレイン電極５のコンタクト抵抗を抑え、デバイス特性の劣化を抑止する信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例３）
本例では、第１の実施形態と同様に、キャップ層の所定領域に局所的な高濃度ｎ型部位を形成するが、ソース電極及びドレイン電極の下部にも同様に高濃度ｎ型部位を形成する点で第１の実施形態と相違する。
図１１及び図１２は、第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態の図１（ａ）〜図１（ｂ）の諸工程を行う。
続いて、図１１（ａ）に示すように、レジストマスク１４を形成する。
詳細には、化合物半導体積層構造２のキャップ層２ｅ上にレジストを塗布し、紫外線照射により、レジストのドレイン電極の形成予定部位を含む所定部位を開口する。以上により、キャップ層２ｅ上に、ソース電極の形成予定部位を露出する開口１４ａと、ドレイン電極の形成予定部位を含む所定部位を露出する開口１４ｂとを有するレジストマスク１４が形成される。開口１４ａでは、キャップ層２ｅのうちでソース電極の形成予定位置に相当する箇所が露出する。開口１４ｂでは、キャップ層２ｅの表面で、ドレイン電極の形成予定部位及びその端部からゲート電極の形成予定部位側へ向かう１μｍ程度の範囲とが露出する。
続いて、図１１（ｂ）に示すように、化合物半導体積層構造２のキャップ層２ｅにｎ型不純物を導入する。
詳細には、レジストマスク１４を用いて、キャップ層２ｅの表面で開口１４ａから露出する部位と、キャップ層２ｅ（のＳｉが導入された部位）の表面で開口１４ｂから露出する部位とに、ｎ型不純物をイオン注入する。ｎ型不純物として例えばＳｉを用い、その濃度分布のピークが電子供給層２ｄの表面近傍に位置する加速エネルギーで、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０15／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ソース電極と化合物半導体との界面及びドレイン電極と化合物半導体との界面に、それぞれｎ型不純物の濃度分布のピークが形成されることが好ましい。そのため、ソース電極及びドレイン電極の底面の位置する電子供給層２ｄの表面近傍に当該ピークが形成されるようにする。
ｎ型不純物のドーズ量は、５×１０12／ｃｍ2程度より低いと、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、逆に電流コラプスが悪化する原因となる。
一方、ｎ型不純物のドーズ量は、５×１０14／ｃｍ2程度より低いと、ソース電極及びドレイン電極のコンタクト抵抗の十分な低減が得られず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、デバイス特性が劣化する原因となる。
以上より、イオン注入条件のより狭い範囲である５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができると共に、ソース電極及びドレイン電極のコンタクト抵抗を十分に低減することができる。
続いて、図１１（ｃ）に示すように、キャップ層２ｅに、高濃度ｎ型部位２ｅＡと、高濃度ｎ型部位１５，１６とを形成する。
詳細には、先ず、レジストマスク１４をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層２ｅをアニール処理する。これにより、キャップ層２ｅに導入されたｎ型不純物（ここではＳｉ）が活性化され、キャップ層２ｅに局所的な高濃度ｎ型部位２ｅＡ，１５，１６が形成される。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
高濃度ｎ型部位１５，１６では、高濃度のｎ型不純物により、ソース電極及びドレイン電極のコンタクト抵抗が十分に低減されることになる。
高濃度ｎ型部位２ｅＡと、高濃度ｎ型部位１２，１３とは、共通のイオン注入を一度行うのみであり、一度のアニール処理により形成される。そのため、最小限の工程により形成されるため、化合物半導体積層構造２へのダメージを可及的に抑えることができる。
なお、本例でも、第１の実施形態と同様に、キャップ層２ｅ上にＳｉの注入用マスクを形成し、注入用マスク及びレジストマスク１４を用いて、ｎ型不純物のイオン注入を行うようにしても良い。
続いて、図１２（ａ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス２Ａ，２Ｂを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、キャップ層２ｅ及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。但し、当該ドライエッチングによる露出面にｎ型不純物の濃度分布のピークが位置するように、前述した図９（ｂ）のイオン注入が行われることが望ましい。
レジストマスクは、アッシング処理等により除去される。
続いて、図１２（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
本例では、ソース電極４の下方では、ソース電極４と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１５が形成されている。ドレイン電極５の下方では、ドレイン電極５と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１６が形成されている。高濃度ｎ型部位１５，１６により、ソース電極４及びドレイン電極５のコンタクト抵抗が十分に低減する。
続いて、第１の実施形態の図３（ｂ）〜図３（ｃ）の諸工程を行い、図１２（ｃ）の構成を得る。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本例では、キャップ層２ｅのドレイン電極５の近傍（ドレイン電極５の隣接箇所）に高濃度ｎ型部位２ｅＡが、ソース電極４の下方にこれと接触する高濃度ｎ型部位１５が、ドレイン電極５の下方にこれと接触する高濃度ｎ型部位１６が、それぞれ形成されている。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位２ｅＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位２ｅＡで終端される。これにより、高濃度ｎ型部位２ｅＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
ソース電極４及びドレイン電極５は、その底面が高濃度ｎ型部位１５，１６と接触しており、コンタクト抵抗が十分に低減する。
以上説明したように、本例によれば、可及的に少ない工程により、比較的簡素な構成で電流コラプスの発生を抑制すると共に、ソース電極４及びドレイン電極５のコンタクト抵抗を抑え、デバイス特性の劣化を抑止する信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例４）
本例では、変形例１と同様に、単層のキャップ層の所定領域に局所的な高濃度ｎ型部位を形成するが、ソース電極及びドレイン電極の下部にも同様に高濃度ｎ型部位を形成する点で変形例１と相違する。
図１３及び図１４は、第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、変形例１の図７（ａ）〜図７（ｂ）の諸工程を行う。これにより、素子分離された化合物半導体積層構造１１が形成される。図７（ｂ）に示すレジストマスク１０は、アッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
続いて、図１３（ａ）に示すように、レジストマスク１７を形成する。
詳細には、化合物半導体積層構造１１のキャップ層１１ａ上にレジストを塗布し、紫外線照射により、レジストのソース電極及びドレイン電極の各形成予定位置を開口する。以上により、キャップ層１１ａ上に、ソース電極の形成予定位置を露出する開口１７ａ及びドレイン電極の形成予定位置を露出する開口１７ｂを有するレジストマスク１７が形成される。開口１７ａでは、キャップ層１１ａのうちでソース電極の形成予定位置に相当する箇所が露出する。開口１７ｂでは、キャップ層１１ａ（のＳｉが導入された部位）のうちでドレイン電極の形成予定位置に相当する箇所が露出する。
続いて、図１３（ｂ）に示すように、化合物半導体積層構造１１のソース電極及びドレイン電極の形成予定位置にｎ型不純物を導入する。
詳細には、レジストマスク１７を用いて、キャップ層１１ａの表面で開口１７ａから露出する部位と、キャップ層１１ａ（のＳｉが導入された部位）の表面で開口１７ｂから露出する部位とに、ｎ型不純物をイオン注入する。ｎ型不純物として例えばＳｉを用い、その濃度分布のピークが電子供給層２ｄの表面近傍に位置する加速エネルギーで、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０15／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ソース電極と化合物半導体との界面及びドレイン電極と化合物半導体との界面に、それぞれｎ型不純物の濃度分布のピークが形成されることが好ましい。そのため、ソース電極及びドレイン電極の底面の位置する電子供給層２ｄの表面近傍に当該ピークが形成されるようにする。ｎ型不純物のドーズ量は、５×１０14／ｃｍ2程度より低いと、ソース電極及びドレイン電極のコンタクト抵抗の十分な低減が得られず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、デバイス特性が劣化する原因となる。従って、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、ソース電極及びドレイン電極のコンタクト抵抗を十分に低減することができる。
続いて、図１１（ｃ）に示すように、キャップ層２ｅに、高濃度ｎ型部位１１ａＡと、高濃度ｎ型部位１８，１９とを形成する。
詳細には、先ず、レジストマスク１７をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層１１ａをアニール処理する。これにより、キャップ層１１ａに導入されたｎ型不純物（ここではＳｉ）が活性化され、キャップ層１１ａに局所的な高濃度ｎ型部位１１ａＡ，１８，１９が形成される。
高濃度ｎ型部位１１ａＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
高濃度ｎ型部位１８，１９では、高濃度のｎ型不純物により、ソース電極及びドレイン電極のコンタクト抵抗が十分に低減されることになる。
高濃度ｎ型部位１１ａＡと、高濃度ｎ型部位１８，１９とは、一度のアニール処理で形成されるため、徒に工程を増加させることなく、化合物半導体積層構造１１へのダメージを抑えることができる。
なお、本例でも、第１の実施形態と同様に、キャップ層１１ａ上にＳｉの注入用マスクを形成し、注入用マスク及びレジストマスク１０、注入用マスク及びレジストマスク１７を用いて、ｎ型不純物のイオン注入を行うようにしても良い。
続いて、図１４（ａ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス１１Ａ，１１Ｂを形成する。
詳細には、先ず、化合物半導体積層構造１１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、キャップ層１１ａ及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。このドライエッチングにより、キャップ層１１ａにおける高濃度ｎ型部位１１ａＡと高濃度ｎ型部位１９との重畳部分が除去されることになる。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス１１Ａ，１１Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
電極用リセス１１Ａ，１１Ｂは、キャップ層１１ａの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。但し、当該ドライエッチングによる露出面にｎ型不純物の濃度分布のピークが位置するように、前述した図１３（ｂ）のイオン注入が行われることが望ましい。
レジストマスクは、アッシング処理等により除去される。
なお本例では、イオン注入用のレジストマスク１７と、電極用リセス１１Ａ，１１Ｂを形成するためのレジストマスクとを、各々別体として形成する場合について例示したが、後者のレジストマスクの形成を省略することもできる。この場合、レジストマスク１７をイオン注入の後に除去することなく、引き続いて電極用リセス１１Ａ，１１Ｂの形成にも用い、その後に除去することになる。
続いて、第１の実施形態の図３（ａ）〜図３（ｃ）の諸工程を行い、図１４（ｂ）の構成を得る。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本例では、キャップ層１１ａのドレイン電極５の近傍（ドレイン電極５の隣接箇所）に高濃度ｎ型部位１１ａＡが形成される。ソース電極４の下方では、ソース電極４と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１８が形成される。ドレイン電極５の下方では、ドレイン電極５と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位１９が形成される。
高濃度ｎ型部位１１ａＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位１１ａＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位１１ａＡで終端される。これにより、高濃度ｎ型部位１１ａＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
ソース電極４及びドレイン電極５は、その底面が高濃度ｎ型部位１８，１９と接触しており、コンタクト抵抗が十分に低減する。
以上説明したように、本例によれば、徒に工程増を招くことなく、比較的簡素な構成で電流コラプスの発生を抑制すると共に、ソース電極４及びドレイン電極５のコンタクト抵抗を抑え、デバイス特性の劣化を抑止する信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例５）
本例では、変形例１と同様に、単層のキャップ層の所定領域に局所的な高濃度ｎ型部位を形成するが、ソース電極及びドレイン電極の下部にも同様に高濃度ｎ型部位を形成する点で変形例１と相違する。
図１５及び図１６は、第１の実施形態の変形例５によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、変形例１の図７（ａ）の工程を行う。これにより、化合物半導体積層構造１１が形成される。
続いて、図１５（ａ）に示すように、レジストマスク２３を形成する。
詳細には、化合物半導体積層構造１１のキャップ層１１ａ上にレジストを塗布し、紫外線照射により、レジストのドレイン電極の形成予定部位を含む所定部位を開口する。以上により、キャップ層１１ａ上に、ソース電極の形成予定部位を露出する開口２３ａと、ドレイン電極の形成予定部位を含む所定部位を露出する開口２３ｂとを有するレジストマスク２３が形成される。開口２３ａでは、キャップ層１１ａのうちでソース電極の形成予定位置に相当する箇所が露出する。開口２３ｂでは、キャップ層１１ａの表面で、ドレイン電極の形成予定部位及びその端部からゲート電極の形成予定部位側へ向かう１μｍ程度の範囲とが露出する。
続いて、図１５（ｂ）に示すように、化合物半導体積層構造１１のキャップ層１１ａにｎ型不純物を導入する。
詳細には、レジストマスク２３を用いて、キャップ層１１ａの表面で開口２３ａから露出する部位と、キャップ層２ｅ（のＳｉが導入された部位）の表面で開口２３ｂから露出する部位とに、ｎ型不純物をイオン注入する。ｎ型不純物として例えばＳｉを用い、その濃度分布のピークが電子供給層２ｄの表面近傍に位置する加速エネルギーで、５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度、ここでは１×１０15／ｃｍ2程度のドーズ量で注入する。導入するｎ型不純物としては、Ｓｉの代わりに、Ｇｅ，Ｏ等を用いても良い。ソース電極と化合物半導体との界面及びドレイン電極と化合物半導体との界面に、それぞれｎ型不純物の濃度分布のピークが形成されることが好ましい。そのため、ソース電極及びドレイン電極の底面の位置する電子供給層２ｄの表面近傍に当該ピークが形成されるようにする。
ｎ型不純物のドーズ量は、５×１０12／ｃｍ2程度より低いと、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、逆に電流コラプスが悪化する原因となる。
一方、ｎ型不純物のドーズ量は、５×１０14／ｃｍ2程度より低いと、ソース電極及びドレイン電極のコンタクト抵抗の十分な低減が得られず、１×１０16／ｃｍ2程度より高いと、イオン注入のダメージにより結晶欠陥が発生し、デバイス特性が劣化する原因となる。
以上より、イオン注入条件のより狭い範囲である５×１０14／ｃｍ2程度〜１×１０16／ｃｍ2程度に設定することで、結晶欠陥が発生することなく、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができると共に、ソース電極及びドレイン電極のコンタクト抵抗を十分に低減することができる。
続いて、図１５（ｃ）に示すように、キャップ層１１ａに、高濃度ｎ型部位１１ａＡと、高濃度ｎ型部位２４，２５とを形成する。
詳細には、先ず、レジストマスク２３をアッシング処理又は所定の薬液を用いたウェットエッチングにより除去する。
そして、キャップ層１１ａをアニール処理する。これにより、キャップ層１１ａに導入されたｎ型不純物（ここではＳｉ）が活性化され、キャップ層１１ａに局所的な高濃度ｎ型部位１１ａＡ，２４，２５が形成される。
高濃度ｎ型部位１１ａＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低くなる。
高濃度ｎ型部位２４，２５では、高濃度のｎ型不純物により、ソース電極及びドレイン電極のコンタクト抵抗が十分に低減されることになる。
高濃度ｎ型部位１１ａＡと、高濃度ｎ型部位２４，２５とは、共通のイオン注入を一度行うのみであり、一度のアニール処理により形成される。そのため、最小限の工程により形成されるため、化合物半導体積層構造１１へのダメージを可及的に抑えることができる。
なお、本例でも、第１の実施形態と同様に、キャップ層１１ａにＳｉの注入用マスクを形成し、注入用マスク及びレジストマスク２３を用いて、ｎ型不純物のイオン注入を行うようにしても良い。
続いて、図１６（ａ）に示すように、化合物半導体積層構造１１の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス１１Ａ，１１Ｂを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造１１の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、キャップ層１１ａ及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス１１Ａ，１１Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
電極用リセス１１Ａ，１１Ｂは、キャップ層１１ａの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。但し、当該ドライエッチングによる露出面にｎ型不純物の濃度分布のピークが位置するように、前述した図１５（ｂ）のイオン注入が行われることが望ましい。
レジストマスクは、アッシング処理等により除去される。
続いて、第１の実施形態の図３（ａ）〜図３（ｃ）の諸工程を行い、図１６（ｂ）の構成を得る。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本例では、キャップ層２ｅのドレイン電極５の近傍（ドレイン電極５の隣接箇所）に高濃度ｎ型部位１１ａＡが形成される。ソース電極４の下方には、ソース電極４と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位２４が形成される。ドレイン電極５の下方では、ドレイン電極５と接触して当該接触部位にｎ型不純物の濃度のピークが位置する高濃度ｎ型部位２５が形成される。
高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位２ｅＡの表面にトラップされた電子からの電気力線が高濃度ｎ型部位２ｅＡで終端される。これにより、高濃度ｎ型部位２ｅＡの電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
ソース電極４及びドレイン電極５は、その底面が高濃度ｎ型部位１５，１６と接触しており、コンタクト抵抗が十分に低減する。
以上説明したように、本例によれば、可及的に少ない工程により、比較的簡素な構成で電流コラプスの発生を抑制すると共に、ソース電極４及びドレイン電極５のコンタクト抵抗を抑え、デバイス特性の劣化を抑止する信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
ここで、本実施形態及びその諸変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、その電流コラプスの抑制効果について、従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて説明する。
図１７は、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるパルス動作時のドレイン電圧（Ｖｄ）とドレイン電流（Ｉｄ）との関係について、オフ時のバイアスストレスがある場合と、バイアスストレスがない場合とについて調べた結果を示す特性図である。オフ時のバイアスストレスとしては、ゲート電極に負のバイアス（Ｖｇｓ＝−３Ｖ、Ｖｄｓ＝５０Ｖ）を１ｍ秒間印加した。オン電圧は１μ秒間印加し、その際のドレイン電流を測定した。（ａ）は、従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（図５と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ）における結果を示す。（ｂ）は、変形例１のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（キャップ層が単層）における結果を示す。（ｃ）は、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（キャップ層が３層）における結果を示す。（ｂ）については、変形例４，５のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（キャップ層が単層）でも同様の結果が得られた。（ｃ）については、変形例２，３のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（キャップ層が３層）でも同様の結果が得られた。
図１７（ａ）のように、従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｄを大きくしていったときに、Ｉｄは、バイアスストレスがない場合に比べて、バイアスストレスがある場合の値が極めて低く、大きな電流コラプスの発生が確認された。
これに対して、図１７（ｂ）のように、変形例１のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｄを大きくしていったときに、Ｉｄは、バイアスストレスがない場合に比べて、バイアスストレスがある場合の値が若干低くなる程度であり、電流コラプスが抑制されることが確認された。
更に、図１７（ｃ）のように、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｄを大きくしていったときに、Ｉｄは、バイアスストレスがない場合とバイアスストレスがある場合とでさほど変化がなく、電流コラプスが十分に抑制されることが確認された。
このように、本実施形態及びその諸変形例において、電流コラプスの抑制効果が定量的に確認された。
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１８及び図１９は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１８（ａ）に示すように、ＳｉＣ基板１上に、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２１は、第１の実施形態の化合物半導体積層構造２と同様に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄを順次形成するが、電子供給層２ｄ上にはキャップ層２ｅの代わりにキャップ層２１ａを形成する。キャップ層２１ａは、ｎ型不純物、ここではＳｉを高濃度に含有するｎ+−ＧａＮ層２１ａ１と、キャップ層２ｅと同様のＡｌＮ層２ｅ２、ｎ−ＧａＮ層２ｅ３とが順次積層されて形成される。
ｎ+−ＧａＮ層２１ａ１は、キャップ層２ｅのｎ−ＧａＮ層２ｅ１と同様に、原料ガスとしてＴＭＧａガス及びＮＨ3ガスの混合ガスを用い、当該原料ガスにＳｉＨ4ガスを所定の高い流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、３×１０18／ｃｍ3程度〜１×１０19／ｃｍ3程度、ここでは１×１０19／ｃｍ3程度の濃度とする。ドーピングするｎ型不純物としては、Ｓｉの代わりに、Ｇｅ,Ｏ等を用いても良い。ｎ型不純物のドーピング濃度は、３×１０18／ｃｍ3程度より低いと、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができず、１×１０19／ｃｍ3程度より高いと、高いキャリア濃度を得ることは難しくなる。従って、３×１０18／ｃｍ3程度〜１×１０19／ｃｍ3程度に設定することで、結晶欠陥が発生することなく、電子供給層２ｄのキャリア濃度よりも高いキャリア濃度を得ることができる。
続いて、図１８（ｂ）に示すように、キャップ層２１ａのゲート電極の形成予定部位を含む領域に、電極用リセス２１Ｃを形成する。
詳細には、化合物半導体積層構造２１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）を含む領域に相当する化合物半導体積層構造２１の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、キャップ層２１ａをドライエッチングして除去する。これにより、電子供給層２ｄの表面における電極形成予定位置を含む領域を露出する電極用リセス２１Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
電極用リセス２１Ｃの領域範囲は、ゲート電極の耐圧との兼ね合いにより決定される。ゲート電極は、キャップ層２１ａのｎ+−ＧａＮ層２１ａ１との距離が離れているほど、その耐圧を高くすることが可能となる。
続いて、図１８（ｃ）に示すように、ゲート絶縁膜２２を形成する。
詳細には、電極用リセス２１Ｃの内壁面を覆うように、キャップ層２１ａ上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ3を交互に供給して、膜厚２ｎｍ〜２００ｎｍ程度、ここでは３０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２２が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図１９（ａ）に示すように、化合物半導体積層構造２１の表面におけるソース電極及びドレイン電極の形成予定位置に電極用リセス２１Ａ，２１Ｂを形成する。
詳細には、先ず、ゲート絶縁膜２２上にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に相当するゲート絶縁膜２２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表層の一部が除去されるまで、ゲート絶縁膜２２、キャップ層２１ａ、及び電子供給層２ｄの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの電極形成予定位置を露出する電極用リセス２１Ａ，２１Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２１Ａ，２１Ｂは、キャップ層２１ａの途中までエッチングして形成しても、また電子供給層２ｄの表面が露出するまでエッチングして形成しても良い。
レジストマスクは、アッシング処理等により除去される。
続いて、図１９（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２２上及び化合物半導体積層構造２１上に塗布し、電極用リセス２１Ａ，２１Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２１Ａ，２１Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２１Ａ，２１Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図１９（ｃ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２２上に塗布し、ゲート絶縁膜２２の電極用リセス２Ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極用リセス２１Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜２２を介して電極材料の一部で埋め込み、電極用リセス２Ｃ内の電子供給層２ｄ上にゲート絶縁膜２２を介してゲート電極６が形成される。
しかる後、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態では、３層のキャップ層２１ａを用いることに加え、キャップ層２１ａのドレイン電極５側の部分におけるｎ+−ＧａＮ層２１ａ１が、局所的な高濃度ｎ型部位となる。
高濃度ｎ型部位では、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。従って、高濃度ｎ型部位の表面にトラップされた電子からの電気力線が高濃度ｎ型部位で終端される。これにより、高濃度ｎ型部位の電子トラップの影響が遮断され、電子走行層２ｄはその影響を受けることなく、電子走行層２ｄに生成される２ＤＥＧの濃度の減少が防止される。
以上説明したように、本実施形態によれば、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図２０は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図２１は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図２１では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
本実施形態では、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１の実施形態及びその諸変形例、第２〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。キャップ層については、第１の実施形態及び変形例２，３ではｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造、第１の実施形態の変形例１，４，５ではｎ−ＧａＮの単層構造、第２の実施形態ではｎ+−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造で形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。キャップ層については、第１の実施形態及び変形例２，３ではｎ−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造、第１の実施形態の変形例１，４，５ではｎ−ＧａＮの単層構造、第２の実施形態ではｎ+−ＧａＮ，ＡｌＮ，ｎ−ＧａＮの３層構造で形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）キャリアが形成される第１の化合物半導体層と、
前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、
前記第２の化合物半導体層の上方の第３の化合物半導体層と
を有する化合物半導体積層構造を備えており、
前記第３の化合物半導体層は、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を有することを特徴とする化合物半導体装置。
（付記２）前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低いことを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第３の化合物半導体層は、前記局所部位に所定濃度のｎ型不純物が導入されてなることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記局所部位は、前記第３の化合物半導体層の下層部分であることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記第３の化合物半導体層は、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とが順次積層されてなることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記局所部位は、前記第１のＧａＮ系層に形成されていることを特徴とする付記５に記載の化合物半導体装置。
（付記７）前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造上で、前記第１の電極の両側に形成された一対の第２の電極と
を更に含み、
前記第３の化合物半導体層は、前記第１の電極と一方の前記第２の電極との間に前記局所部位を有することを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
（付記８）前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造上で、前記第１の電極の両側に形成された一対の第２の電極と
を更に含み、
前記化合物半導体積層構造の前記第１の電極及び前記第２の電極の下部に相当する部分に、それぞれｎ型不純物が導入されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
（付記９）前記第１の電極は、前記化合物半導体積層構造上に直接形成されていることを特徴とする付記７又は８に記載の化合物半導体装置。
（付記１０）前記第３の化合物半導体層は、開口が形成され、前記第２の電極側の部分に前記局所部位が形成されており、
前記開口内に、絶縁膜を介して前記第１の電極が形成されていることを特徴とする付記７又は８に記載の化合物半導体装置。
（付記１１）キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを有する化合物半導体積層構造を形成する工程を含み、
前記第３の化合物半導体層に、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を形成することを特徴とする化合物半導体装置の製造方法。
（付記１２）前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低いことを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）前記第３の化合物半導体層に局所的に所定濃度のｎ型不純物を導入し、前記局所部位を形成する工程を更に含むことを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
（付記１４）前記局所部位は、前記第３の化合物半導体層の下層部分であることを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）前記第３の化合物半導体層は、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とを順次積層して形成することを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）前記局所部位は、前記第１のＧａＮ系層に形成されることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１７）前記化合物半導体積層構造の上方に、第１の電極と、前記第１の電極の両側の一対の第２の電極とを形成する工程を更に含み、
前記第１の電極と一方の前記第２の電極との間に、前記局所部位を形成することを特徴とする付記１１〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１８）前記化合物半導体積層構造の上方に、第１の電極と、前記第１の電極の両側の一対の第２の電極とを形成する工程を更に含み、
前記化合物半導体積層構造の前記第１の電極及び前記第２の電極の下部に相当する部分に、それぞれｎ型不純物を導入することを特徴とする付記１１〜１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）前記第１の電極は、前記化合物半導体積層構造上に直接形成されることを特徴とする付記１７又は１８に記載の化合物半導体装置の製造方法。
（付記２０）前記第３の化合物半導体層に開口を形成する工程を更に含み、
前記第３の化合物半導体層の前記第２の電極側の部分に前記局所部位が形成され、
前記開口内に、絶縁膜を介して前記第１の電極が形成されることを特徴とする付記１７又は１８に記載の化合物半導体装置の製造方法。
（付記２１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
キャリアが形成される第１の化合物半導体層と、
前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、
前記第２の化合物半導体層の上方の第３の化合物半導体層と
を有する化合物半導体積層構造を備えており、
前記第３の化合物半導体層は、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を有することを特徴とする電源回路。
（付記２２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
キャリアが形成される第１の化合物半導体層と、
前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、
前記第２の化合物半導体層の上方の第３の化合物半導体層と
を有する化合物半導体積層構造を備えており、
前記第３の化合物半導体層は、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を有することを特徴とする高周波増幅器。
１ ＳｉＣ基板
２，１１，２１ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ，１１ａ，２１ａ，１０１ キャップ層
２ｅ１，２ｅ３ ｎ−ＧａＮ層
２ｅ２ ＡｌＮ層
２ｅＡ，１１ａＡ，１２，１３，１５，１６，１８，１９，２４，２５ 高濃度ｎ型部位
２Ａ，２Ｂ，２Ｃ，１１Ａ，１１Ｂ，２１Ａ，２１Ｂ，２１Ｃ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ 注入用マスク
１０，１４，１７，２０，２３ レジストマスク
１０ａ，１４ａ，１４ｂ，１７ａ，１７ｂ，２０ａ，２３ａ，２３ｂ 開口
２１ａ１ ｎ+−ＧａＮ層
２２ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ

Claims (10)

  1. キャリアが形成される第１の化合物半導体層と、
    前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、
    前記第２の化合物半導体層の上方に設けられ、前記第２の化合物半導体層にドープされた不純物元素の濃度よりも高い濃度で不純物元素がドープされた局所部位を含む第３の化合物半導体層と、
    前記第２の化合物半導体層の上方に設けられ、ソース電極、ゲート電極、前記局所部位と側面で接するドレイン電極と
    を有しており、
    前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低いことを特徴とする化合物半導体装置。
  2. 前記第３の化合物半導体層は、前記不純物元素として前記局所部位に所定濃度のｎ型不純物が導入されてなることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記不純物元素は、Ｓｉ，Ｇｅ，Ｏの少なくともいずれかであることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記局所部位は、前記第３の化合物半導体層の下層部分であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. キャリアが形成される第１の化合物半導体層と、
    前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、
    前記第２の化合物半導体層の上方の第３の化合物半導体層と
    を有する化合物半導体積層構造を備えており、
    前記第３の化合物半導体層は、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を有しており、
    前記第３の化合物半導体層は、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とが順次積層されてなることを特徴とする化合物半導体装置。
  6. キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを形成する工程と、
    前記第２の化合物半導体層の上方に設けられ、ソース電極、ゲート電極、前記局所部位と側面で接するドレイン電極を形成する工程と
    を含み、
    前記第３の化合物半導体層に、前記第２の化合物半導体層にドープされた不純物元素の濃度よりも高い濃度で不純物元素がドープされた局所部位を形成し、
    前記第３の化合物半導体層は、前記局所部位において、そのエネルギー準位がフェルミエネルギーよりも低いことを特徴とする化合物半導体装置の製造方法。
  7. 前記第３の化合物半導体層に前記不純物元素として局所的に所定濃度のｎ型不純物を導入し、前記局所部位を形成する工程を更に含むことを特徴とする請求項６に記載の化合物半導体装置の製造方法。
  8. 前記不純物元素は、Ｓｉ，Ｇｅ，Ｏの少なくともいずれかであることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
  9. 前記局所部位は、前記第３の化合物半導体層の下層部分であることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
  10. キャリアが形成される第１の化合物半導体層と、前記第１の化合物半導体層の上方で、キャリアを供給する第２の化合物半導体層と、前記第２の化合物半導体層の上方の第３の化合物半導体層とを有する化合物半導体積層構造を形成する工程を含み、
    前記第３の化合物半導体層を、第１のＧａＮ系層と、ＡｌＮ層と、第２のＧａＮ系層とを順次積層して形成し、
    前記第３の化合物半導体層に、そのキャリア濃度が前記第２の化合物半導体層のキャリア濃度よりも高い局所部位を形成することを特徴とする化合物半導体装置の製造方法。
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