JP5711707B2

JP5711707B2 - Fully differential sample-hold circuit and digital-analog converter using the same

Info

Publication number: JP5711707B2
Application number: JP2012201535A
Authority: JP
Inventors: 聖子中元; 純弥中西
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2012-09-13
Filing date: 2012-09-13
Publication date: 2015-05-07
Anticipated expiration: 2032-09-13
Also published as: JP2014057245A

Description

本発明は、全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関し、より詳細には、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止するようにした全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関する。 The present invention relates to a fully-differential sample-hold circuit and a digital-analog converter using the same, and more specifically, prevents distortion in an output signal due to a change in on-resistance of a switch. The present invention relates to a fully-differential sample-hold circuit and a digital-analog converter using the same.

近年、オーディオ器機に関する分野では、信号に高い品質が要求されている。このため、オーディ器機に使用されるデジタル−アナログ変換器には、わずかな変換誤差も生じない、高い精度の動作が要求される。これらのオーディオ機器にはサンプル−ホールド回路を使用したものが多くみられる。
図９は、デジタル−アナログ変換器の構成を示した図である。このデジタル−アナログ変換器は、入力されたデジタル信号（入力デジタル信号）をアナログ信号に変換する機器であり、デジタル部００１とデジタル−アナログ変換部００２とで構成される。このデジタル−アナログ変換部００２にサンプル−ホールド回路を使用している。 In recent years, high quality signals are required in the field of audio equipment. For this reason, the digital-analog converter used for the audio equipment is required to operate with high accuracy without causing a slight conversion error. Many of these audio devices use sample-hold circuits.
FIG. 9 is a diagram showing a configuration of the digital-analog converter. This digital-analog converter is a device that converts an input digital signal (input digital signal) into an analog signal, and includes a digital unit 001 and a digital-analog conversion unit 002. A sample-hold circuit is used for the digital-analog converter 002.

デジタル−アナログ変換器は、デジタル部００１にてデジタル入力信号に処理を施し、デジタル−アナログ変換部００２に信号Ｄ１ａ、Ｄ２ａ…ＤＮａ及びＤ１ｂ、Ｄ２ｂ…ＤＮｂを出力する。デジタル−アナログ変換部００２では、入力された信号レベルに応じて容量素子を充電し、この容量素子の充電された電荷を転送し、ホールドしてアナログ出力信号を出力する。 The digital-analog converter processes the digital input signal in the digital unit 001, and outputs signals D1a, D2a,... DNa and D1b, D2b, DNb to the digital-analog conversion unit 002. The digital-analog conversion unit 002 charges the capacitive element according to the input signal level, transfers the charged charge of the capacitive element, holds it, and outputs an analog output signal.

デジタル−アナログ変換器におけるサンプル−ホールド回路についての、信号の歪みを低減させるための公知技術としては、例えば、特許文献１に記載されているものがある。
図１０は、特許文献１に記載のサンプル−ホールド回路を説明するための図で、図９のデジタル−アナログ変換部を示している。図１０は、完全差動型のサンプル−ホールド回路１０と制御クロックを発生するクロックジェネレーター１５０とを示している。サンプル−ホールド回路は、デジタル信号に応じた差動入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ（Ｎは自然数）、及びＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂを入力し、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−を出力する構成である。 As a known technique for reducing signal distortion in a sample-hold circuit in a digital-analog converter, for example, there is one described in Patent Document 1.
FIG. 10 is a diagram for explaining the sample-hold circuit described in Patent Document 1, and shows the digital-analog converter of FIG. FIG. 10 shows a fully differential sample-and-hold circuit 10 and a clock generator 150 that generates a control clock. The sample-hold circuit is configured to input differential input signals VDin1a, VDin2a,... VDinNa (N is a natural number) and VDin1b, VDin2b,. is there.

図１０に示した構成は、デジタル信号Ｄ１ａ、Ｄ２ａ…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａが入力される入力端子に、スイッチ１０１ａ、１０２ａ…１０Ｎａを介して各々接続されている容量素子１１１ａ、１１２ａ…１１Ｎａを備え、デジタル信号Ｄ１ｂ、Ｄ２ｂ…ＤＮｂ応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子に、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂを介して各々接続されている容量素子１１１ｂ、１１２ｂ…１１Ｎｂを備えている。 10 includes capacitive elements connected to input terminals to which input signals VDin1a, VDin2a,... VDinNa corresponding to digital signals D1a, D2a... DNa are input via switches 101a, 102a. .. 11Na, and capacitive elements 111b connected to input terminals to which input signals VDin1b, VDin2b,... VDinNb corresponding to the digital signals D1b, D2b,... DNb are input via switches 101b, 102b. 112b... 11Nb.

容量素子１１１ａ、１１２ａ…１１Ｎａは、スイッチ２ａ、３ａに接続されており、容量素子１１１ｂ、１１２ｂ…１１Ｎｂは、スイッチ２ｂ、３ｂに接続されている。スイッチ３ａは、差動演算増幅器１１０１の反転入力端子に接続されており、スイッチ３ｂは、差動演算増幅器１１０１の非反転入力端子に接続されている。差動演算増幅器１１０１において、反転入力端子は出力端子Ａａと容量素子６ａを介して接続されており、非反転入力端子は出力端子Ａｂと容量素子６ｂを介して接続されている。 The capacitive elements 111a, 112a... 11Na are connected to the switches 2a and 3a, and the capacitive elements 111b, 112b... 11Nb are connected to the switches 2b and 3b. The switch 3a is connected to the inverting input terminal of the differential operational amplifier 1101, and the switch 3b is connected to the non-inverting input terminal of the differential operational amplifier 1101. In the differential operational amplifier 1101, the inverting input terminal is connected to the output terminal Aa via the capacitive element 6a, and the non-inverting input terminal is connected to the output terminal Ab via the capacitive element 6b.

図１０に示した容量素子１１１ａ、１１２ａ…１１Ｎａ、及び１１１ｂ、１１２ｂ…１１Ｎｂはサンプリング用容量素子であり、容量素子６ａ及び６ｂは積分用容量素子である。
図１０に示した構成では、スイッチ１０１ａ、１０２ａ…１０Ｎａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間と、差動演算増幅器１１０１の出力端子Ａａを接続しており、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間と、差動演算増幅器１１０１の出力端子Ａｂを接続している。なお、スイッチ１０１ａ、１０２ａ…１０Ｎａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間と、差動演算増幅器１１０１の出力端子Ａａとの間には、スイッチ１４１ａ、１４２ａ…１４Ｎａが設けられ、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間と、差動演算増幅器１１０１の出力端子Ａｂとの間には、スイッチ１４１ｂ、１４２ｂ…１４Ｎｂが設けられている。差動演算増幅器１１０１の差動出力ＶＡｏｕｔ＋とＶＡｏｕｔ−の動作中心電位は基準電位Ｖｒ２によって作られる。 Capacitors 111a, 112a... 11Na and 111b, 112b... 11Nb shown in FIG. 10 are sampling capacitors, and capacitors 6a and 6b are integration capacitors.
10, the switches 101a, 102a,... 10Na and the capacitors 111a, 112a,... 11Na are connected to the output terminal Aa of the differential operational amplifier 1101, and the switches 101b, 102b,. The output terminals Ab of the differential operational amplifier 1101 are connected to the elements 111b, 112b... 11Nb. In addition, switches 141a, 142a,... 14Na are provided between the switches 101a, 102a,... 10Na and the capacitive elements 111a, 112a,... 11Na, and between the output terminals Aa of the differential operational amplifier 1101, and the switches 101b, 102b are provided. ... switches 141b, 142b ... 14Nb are provided between 10Nb and the capacitive elements 111b, 112b ... 11Nb and between the output terminal Ab of the differential operational amplifier 1101. The operation center potential of the differential outputs VAout + and VAout− of the differential operational amplifier 1101 is generated by the reference potential Vr2.

容量素子１１１ａ、１１２ａ…１１Ｎａを一括してサンプリング用容量素子ユニット７ａ、容量素子１１１ｂ、１１２ｂ…１１Ｎｂを一括してサンプリング用容量素子ユニット７ｂとする。また、スイッチ１０１ａ、１０２ａ…１０Ｎａを一括してスイッチユニットＳＷｕ１ａ、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂを一括してスイッチユニットＳＷｕ１ｂとし、スイッチ１４１ａ、１４２ａ…１４Ｎａを一括してスイッチユニットＳＷｕ４ａ、スイッチ１４１ｂ、１４２ｂ…１４Ｎｂを一括してスイッチユニットＳＷｕ４ｂとする。 The capacitive elements 111a, 112a,... 11Na are collectively referred to as a sampling capacitive element unit 7a, and the capacitive elements 111b, 112b,. Further, the switches 101a, 102a,..., 10Na are collectively referred to as the switch unit SWu1a, the switches 101b, 102b,..., 10Nb are collectively referred to as the switch unit SWu1b, and the switches 141a, 142a,. 14Nb is collectively designated as a switch unit SWu4b.

ここで、スイッチユニットＳＷｕ１ａ、ＳＷｕ４ａ、スイッチ２ａ、３ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａ、差動演算増幅器１１０１をサンプル−ホールド部１０ａとし、スイッチユニットＳＷｕ１ａ、ＳＷｕ４ａ、スイッチ２ａ、３ａ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂ、差動演算増幅器１１０１をサンプル−ホールド部１０ｂとする。サンプル−ホールド部１０ａと１０ｂは同一の構成を有している。 Here, the switch units SWu1a, SWu4a, switches 2a, 3a, the sampling capacitive element unit 7a, the integrating capacitive element 6a, and the differential operational amplifier 1101 serve as the sample-hold unit 10a, and the switch units SWu1a, SWu4a, switches 2a, 3a. The sampling capacitive element unit 7b, the integrating capacitive element 6b, and the differential operational amplifier 1101 are referred to as a sample-hold unit 10b. The sample-hold units 10a and 10b have the same configuration.

スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力される図示しないコントロール信号が「Ｈ」の期間、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂがオンとなり、容量素子１１１ａ、１１２ａ…１１Ｎａ、及び１１１ｂ、１１２ｂ…１１Ｎｂは、デジタル入力信号の信号レベルに応じた容量に充電される。スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂがオフされた後、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号が「Ｈ」になる。この期間、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンとなり、容量素子１１１ａ、１１２ａ…１１Ｎａと容量素子６ａとが直列に接続され、容量素子１１１ａ、１１２ａ…１１Ｎａと演算増幅器の出力端子Ａａとが接続され、容量素子１１１ｂ、１１２ｂ…１１Ｎｂと容量素子６ｂとが直列に接続され、容量素子１１１ｂ、１１２ｂ…１１Ｎｂと演算増幅器の出力端子Ａｂとが接続される。 The switch units SWu1a and SWu1b are turned on while the control signal (not shown) input to the switch units SWu1a and SWu1b, the switch 2a and the switch 2b is “H”, and the capacitive elements 111a, 112a... 11Na and 111b, 112b. The battery is charged to a capacity corresponding to the signal level of the digital input signal. After the switch units SWu1a and SWu1b, the switch 2a and the switch 2b are turned off, the control signals input to the switches 3a and 3b and the switch units SWu4a and SWu4b become “H”. During this period, the switches 3a and 3b and the switch units SWu4a and SWu4b are turned on, and the capacitive elements 111a, 112a,... 11Na and the capacitive element 6a are connected in series, and the capacitive elements 111a, 112a,. .. 11Nb and the capacitive element 6b are connected in series, and the capacitive elements 111b, 112b... 11Nb and the output terminal Ab of the operational amplifier are connected.

この結果、出力端子Ａａ及びＡｂの電位が変化する。スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力されるコントロール信号とスイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号とは、交互に「Ｈ」と「Ｌ」とを繰り返すように、周期的に変化する。なお、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力されるコントロール信号が「Ｈ」となる期間をサンプリング期間、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号が「Ｈ」となる期間をホールド期間と呼ぶ。 As a result, the potentials of the output terminals Aa and Ab change. The control signals input to the switch units SWu1a and SWu1b, the switch 2a and the switch 2b, and the control signals input to the switch 3a and the switch 3b and the switch units SWu4a and SWu4b alternately repeat “H” and “L”. So as to change periodically. Note that the period in which the control signals input to the switch units SWu1a and SWu1b, the switch 2a and the switch 2b are “H” is a sampling period, and the control signals input to the switches 3a and 3b and the switch units SWu4a and SWu4b are “H”. Is called a hold period.

このように、全差動型のサンプル−ホールド回路を構成することにより、同相ノイズを除去することができ、より高精度なデジタル−アナログ変換を行うことができる。
図１１（ａ）乃至（ｃ）は、図１０に示したサンプル−ホールド回路の状態を示した図である。図１１（ａ）は、ホールド期間に、スイッチユニットＳＷｕ１ａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間に出力端子Ａａを接続し、スイッチユニットＳＷｕ１ｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間に出力端子Ａｂを接続した状態を示した図である。 Thus, by configuring a fully differential sample-hold circuit, in-phase noise can be removed, and more accurate digital-analog conversion can be performed.
FIGS. 11A to 11C are diagrams showing states of the sample-hold circuit shown in FIG. FIG. 11A shows an output terminal Aa connected between the switch unit SWu1a and the capacitive elements 111a, 112a... 11Na and an output terminal connected between the switch unit SWu1b and the capacitive elements 111b, 112b. It is the figure which showed the state which connected Ab.

図１１（ａ）に示した容量素子１１１ａ、１１２ａ…１１Ｎａを一括してサンプリング用容量素子ユニット７ａ、容量素子１１１ｂ、１１２ｂ…１１Ｎｂを一括してサンプリング用容量素子ユニット７ｂと記す。ここで、図１１（ａ）に示したスイッチユニットＳＷｕ４ａがオン状態のときの抵抗値（オン抵抗値）をＲＳＷ４ａ、スイッチユニットＳＷｕ４ｂのオン抵抗値をＲＳＷ４ｂとする。また、図１１（ａ）に示したスイッチ３ａのオン抵抗値をＲＳＷ３ａ、スイッチ３ｂのオン抵抗値をＲＳＷ３ｂとする。 The capacitor elements 111a, 112a,... 11Na shown in FIG. 11A are collectively referred to as a sampling capacitor element unit 7a, and the capacitor elements 111b, 112b,... 11Nb are collectively referred to as a sampling capacitor element unit 7b. Here, the resistance value (ON resistance value) when the switch unit SWu4a shown in FIG. 11A is in the ON state is RSW4a, and the ON resistance value of the switch unit SWu4b is RSW4b. Further, the on-resistance value of the switch 3a shown in FIG. 11A is RSW3a, and the on-resistance value of the switch 3b is RSW3b.

図１１（ｂ）は、図１１（ａ）に示した出力端子から出力されるアナログ出力信号の波形を示す図である。縦軸はアナログ信号の電位を示し、横軸は時間を示している。図１１（ｃ）は、図１１（ｂ）に示したアナログ出力信号の波形の一部を拡大して示した図である。
このようなサンプル−ホールド回路では、スイッチとして一般的にＭＯＳトランジスタが用いられている。スイッチ３ａ及びスイッチ３ｂのオン抵抗値ＲＳＷ３ａ及びＲＳＷ３ｂは出力端子Ａａ及びＡｂの電位に対して変化しない。しかし、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂのＭＯＳトランジスタのオン抵抗値ＲＳＷ４ａ及びＲＳＷ４ｂは、ＭＯＳトランジスタのソースまたはドレイン端子である出力端子Ａａ及びＡｂの電位に依存して変化する。 FIG. 11B is a diagram illustrating a waveform of an analog output signal output from the output terminal illustrated in FIG. The vertical axis represents the potential of the analog signal, and the horizontal axis represents time. FIG. 11C is an enlarged view of a part of the waveform of the analog output signal shown in FIG.
In such a sample-hold circuit, a MOS transistor is generally used as a switch. The on-resistance values RSW3a and RSW3b of the switches 3a and 3b do not change with respect to the potentials of the output terminals Aa and Ab. However, the ON resistance values RSW4a and RSW4b of the MOS transistors of the switch units SWu4a and SWu4b change depending on the potentials of the output terminals Aa and Ab that are the source or drain terminals of the MOS transistors.

特開平１１−５５１２１号公報（特許第３８５２７２１号）JP-A-11-55121 (Patent No. 3852721)

図１２（ａ），（ｂ）は、図１０に示したスイッチユニットのオン抵抗値とアナログ出力信号との関係を示した図である。図１２（ａ）は、図１１（ａ）に示したスイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａと出力端子Ａａから出力されるアナログ出力信号ＶＡｏｕｔ＋との関係を示した図である。図１２（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋を示している。図１２（ｂ）は、図１２（ａ）に示した曲線のオン抵抗値ＲＳＷ４ａとアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図１２（ｂ）によれば、アナログ出力信号ＶＡｏｕｔ＋がＶｒ２を中心に±Ｖ０ｐの振幅で変動しており、それに伴いオン抵抗値ＲＳＷ４ａが変動している様子が分かる。 12A and 12B are diagrams showing the relationship between the on-resistance value of the switch unit shown in FIG. 10 and an analog output signal. FIG. 12A is a diagram showing the relationship between the ON resistance value RSW4a of the switch unit SWu4a shown in FIG. 11A and the analog output signal VAout + output from the output terminal Aa. In FIG. 12A, the vertical axis represents the on-resistance value RSW4a, and the horizontal axis represents the analog output signal VAout +. FIG. 12B shows the relationship between the on-resistance value RSW4a, the analog output signal VAout +, and the time of the curve shown in FIG. According to FIG. 12B, it can be seen that the analog output signal VAout + fluctuates with an amplitude of ± V0p around Vr2, and the on-resistance value RSW4a fluctuates accordingly.

図１３は、図１０に示したアナログ出力信号と時間との関係を示した図で、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示した図である。縦軸はアナログ出力信号ＶＡｏｕｔ＋を示し、横軸は時間を示している。図１３中に示した曲線Ｌａ、Ｌｂは、アナログ出力信号ＶＡｏｕｔ＋の過渡特性を拡大して表している。図１３の曲線Ｌａは、スイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａが図１２（ａ）に示した点ａで示される場合のアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。曲線Ｌｂは、スイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａが図１２（ａ）に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。 FIG. 13 is a diagram showing the relationship between the analog output signal shown in FIG. 10 and time, and is a diagram showing the relationship between the analog output signal VAout + and time. The vertical axis represents the analog output signal VAout +, and the horizontal axis represents time. Curves La and Lb shown in FIG. 13 show the transient characteristics of the analog output signal VAout + in an enlarged manner. A curve La in FIG. 13 shows the relationship between the analog output signal VAout + and time when the on-resistance value RSW4a of the switch unit SWu4a is indicated by the point a shown in FIG. A curve Lb shows the relationship between the analog output signal VAout + and time when the on-resistance value RSW4a of the switch unit SWu4a is indicated by a point b shown in FIG.

図１３に示した曲線Ｌａ、曲線Ｌｂから明らかなように、サンプル−ホールド回路に用いられるスイッチのオン抵抗値が信号の電位に依存して異なることにより、アナログ出力信号ＶＡｏｕｔ＋の過渡特性は信号の電位よって異なる固有の特性を示す。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。
また、サンプル−ホールド部１０ａと１０ｂは同一の構成を有していることから、スイッチユニットＳＷｕ４ｂのオン抵抗値ＲＳＷ４ｂと出力端子Ａｂから出力されるアナログ出力信号ＶＡｏｕｔ−についても同様で、オン抵抗値ＲＳＷ４ｂはアナログ出力信号ＶＡｏｕｔ−に依存して変動する特性を有しており、そのオン抵抗値が信号の電位に依存して異なることによってアナログ出力信号ＶＡｏｕｔ−の過渡特性は信号の電位よって異なる固有の特性を示す。 As apparent from the curves La and Lb shown in FIG. 13, the on-resistance value of the switch used in the sample-hold circuit varies depending on the signal potential, so that the transient characteristic of the analog output signal VAout + It exhibits unique characteristics that vary depending on the potential. The degree of the difference between the transient characteristics is represented by a length d generated between the curve La and the curve Lb.
Since the sample-hold units 10a and 10b have the same configuration, the same applies to the on-resistance value RSW4b of the switch unit SWu4b and the analog output signal VAout- output from the output terminal Ab. The RSW 4b has a characteristic that varies depending on the analog output signal VAout-, and the transient characteristic of the analog output signal VAout- varies depending on the potential of the signal because its on-resistance value varies depending on the potential of the signal. The characteristics of

このように、オン抵抗値の変動によってアナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−の過渡特性が信号の電位によって異なることで、ＶＡｏｕｔ＋とＶＡｏｕｔ−を差動加算して得られるアナログ出力信号の過渡特性も異なり、その結果、サンプル−ホールド回路の出力信号に歪特性の劣化をもたらす。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単な全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器を提供することにある。 As described above, the transient characteristics of the analog output signals VAout + and VAout− vary depending on the signal potential due to fluctuations in the on-resistance value, so that the transient characteristics of the analog output signal obtained by differentially adding VAout + and VAout− are also different. As a result, distortion characteristics are deteriorated in the output signal of the sample-hold circuit.
The present invention has been made in view of such a problem, and an object of the present invention is to suppress the occurrence of distortion in an output signal due to a change in the on-resistance value of the switch, and the circuit configuration is simple. It is an object of the present invention to provide a fully differential type sample-hold circuit and a digital-analog converter using the same.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、デジタル入力信号に応じた差動信号を入力する複数の第１の入力端子および複数の第２の入力端子（ＶＤｉｎ１ａ〜ＶＤｉｎＮａ、ＶＤｉｎ１ｂ〜ＶＤｉｎＮｂ）と、第１入力端子及び第２入力端子（−、＋）と、第１出力端子及び第２出力端子（＋、−）とを有する差動演算増幅器（１１０１）と、前記複数の第１の入力端子と前記差動演算増幅器の第１入力端子との間に、前記複数の第１の入力端子に対応して設けられた複数の第１のサンプリング容量素子（１１１ａ〜１１Ｎａ）と、前記複数の第２の入力端子と前記差動演算増幅器の第２入力端子との間に、前記複数の第２の入力端子に対応して設けられた複数の第２のサンプリング容量素子（１１１ｂ〜１１Ｎｂ）と、前記複数の第１のサンプリング容量素子の一方の端子と対応する前記複数の第１の入力端子との接続及び切断を切り替える複数の第１のスイッチ（１０１ａ〜１０Ｎａ）と、前記複数の第２のサンプリング容量素子の一方の端子と対応する前記複数の第２の入力端子との接続及び切断を切り替える複数の第２のスイッチ（１０１ｂ〜１０Ｎｂ）と、前記複数の第１のサンプリング容量素子の他方の端子と第１の基準電位を発生する第１の基準電位発生回路との接続及び切断を切り替える第３のスイッチ（２ａ）と、前記複数の第２のサンプリング容量素子の他方の端子と第２の基準電位を発生する第２の基準電位発生回路との接続及び切断を切り替える第４のスイッチ（２ｂ）と、前記複数の第１のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数の第１のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第１出力端子との接続及び切断を切り替える複数の第５のスイッチ（１４１ａ〜１４Ｎａ）と、前記複数の第２のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数の第２のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第２出力端子との接続及び切断を切り替える複数の第６のスイッチ（１４１ｂ〜１４Ｎｂ）と、前記差動演算増幅器の前記第１入力端子と前記複数の第１のサンプリング容量素子の前記他方の端子との接続及び切断を切り替える第７のスイッチ（３ａ）と、前記差動演算増幅器の前記第２入力端子と前記複数の第２のサンプリング容量素子の前記他方の端子との接続及び切断を切り替える第８のスイッチ（３ｂ）と、を備えた全差動型のサンプル−ホールド回路であって、前記差動演算増幅器の前記第１出力端子及び前記第２出力端子の出力動作中心電位となる第３の基準電位を生成する第３の基準電位発生回路（１６０）とを備え、前記第３の基準電位を変動させることを特徴とする。 The present invention has been made in order to achieve the above object, a first aspect of the present invention, a plurality of first input terminals and a plurality of input differential signal corresponding to the digital input signal a Differential having two input terminals (VDin1a to VDinNa, VDin1b to VDinNb), a first input terminal and a second input terminal (-, +), and a first output terminal and a second output terminal (+,-). A plurality of first amplifiers provided corresponding to the plurality of first input terminals between the operational amplifier (1101) and the plurality of first input terminals and the first input terminal of the differential operational amplifier. The sampling capacitor elements (111a to 11Na) and the plurality of second input terminals and the second input terminal of the differential operational amplifier are provided corresponding to the plurality of second input terminals. A plurality of second sampling capacitors ( 11b to 11Nb) and a plurality of first switches (101a to 10Na) for switching connection and disconnection between the plurality of first input terminals corresponding to one terminal of the plurality of first sampling capacitors. A plurality of second switches (101b to 10Nb) for switching connection and disconnection with the plurality of second input terminals corresponding to one terminal of the plurality of second sampling capacitors; A third switch (2a) for switching connection and disconnection between the other terminal of the sampling capacitor and the first reference potential generating circuit for generating the first reference potential; and the other of the plurality of second sampling capacitors A fourth switch (2b) for switching connection and disconnection between the terminal of the second reference potential generating circuit and a second reference potential generating circuit for generating a second reference potential, and the plurality of first sampling capacitors A plurality of switching between connection and disconnection of the one terminal of the element and connection and disconnection of the one terminal of the plurality of first sampling capacitors and the first output terminal of the differential operational amplifier The fifth switch (141a to 14Na), the mutual connection and disconnection of the one terminal of the plurality of second sampling capacitors, and the one terminal of the plurality of second sampling capacitors and the A plurality of sixth switches (141b to 14Nb) for switching connection and disconnection with the second output terminal of the differential operational amplifier, the first input terminal of the differential operational amplifier and the plurality of first sampling capacitors A seventh switch (3a) for switching connection and disconnection with the other terminal of the element; the second input terminal of the differential operational amplifier; and the plurality of second samples. Samples of the fully differential type having an eighth switch for switching the connection and disconnection between the other terminal of the ring capacitor element (3b), a - a hold circuit, the first pre-Symbol differential operational amplifier and a third reference potential generating circuit for generating a third reference potential as the output operation center potential of the output terminal and the second output terminal (160), and wherein varying said third reference potential To do.

また、請求項２に記載の発明は、請求項１に記載の発明において、前記差動演算増幅器の前記第１入力端子と前記第１出力端子との間に設けられた第１の積分容量素子（６ａ）と、前記差動演算増幅器の前記第２入力端子と前記第２出力端子との間に設けられた第２の積分容量素子（６ｂ）と、を備えることを特徴とする。 The invention according to claim 2, a first integration capacitor provided between the in the invention described in claim 1, and the first input terminal of the pre-Symbol differential operational amplifier and the first output terminal An element (6a) and a second integration capacitor element (6b) provided between the second input terminal and the second output terminal of the differential operational amplifier are provided.

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１及び第２の基準電位を変動させることを特徴とする。
また、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の全差動型のサンプル−ホールド回路を使用したことを特徴とするデジタル−アナログ変換器である。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the first and second reference potentials are varied.
According to a fourth aspect of the present invention, there is provided a digital-analog converter using the fully differential sample-hold circuit according to any one of the first to third aspects.

本発明によれば、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単な全差動型のサンプル−ホールド回路を提供することができる。
すなわち、本発明によれば、サンプリング期間にサンプリング用容量素子に充電された信号をホールド期間にアナログ出力信号として出力する。このとき、アナログ出力信号の過渡特性は、ホールド動作に関わるＭＯＳトランジスタ（例えば、第３のスイッチ及び第４のスイッチ）の合成オン抵抗値Ｒｈｏｌｄと、ホールド動作に関わる容量素子の合成容量値Ｃｈｏｌｄとによる時定数Ｒｈｏｌｄ×Ｃｈｏｌｄに依存した過渡特性を示す。合成オン抵抗値Ｒｈｏｌｄは、第４のスイッチのように、出力信号の電位によって異なる固有の特性を有している。 According to the present invention, it is possible to provide a fully-differential sample-hold circuit that suppresses the occurrence of distortion in the output signal due to the change in the on-resistance value of the switch and has a simple circuit configuration.
That is, according to the present invention, the signal charged in the sampling capacitor during the sampling period is output as an analog output signal during the hold period. At this time, the transient characteristics of the analog output signal include the combined on-resistance value Rhold of the MOS transistors (for example, the third switch and the fourth switch) related to the hold operation, and the combined capacitance value Hold of the capacitive element related to the hold operation. Shows the transient characteristics depending on the time constant Rhold × Cold. The combined on-resistance value Rhold has a unique characteristic that varies depending on the potential of the output signal, like the fourth switch.

ここで、本構成によれば出力信号の動作中心電位は変動しており、その電位がＶＣＭ０からＶＣＭ１まで変化したとする。また、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐとすると、アナログ出力信号の電位はＶＣＭ０±Ｖ０ｐからＶＣＭ１±Ｖ０ｐの間で変化する。すなわち、ある入力信号レベルに対し、アナログ出力信号は様々な電位を有することとなるため、合成オン抵抗値Ｒｈｏｌｄは様々な値を有することとなる。長期的に見ると、Ｒｈｏｌｄの見かけ上の値はそれらの平均値となり（例えば、図７のｒｘ）、Ｒｈｏｌｄの変動が抑制された特性となるため、アナログ出力信号の過渡現象の変動を抑制することができる。本発明は、全差動回路であり、以上のようにして得られた差動アナログ出力信号を差動加算することで、過渡現象の変動が抑制された最終アナログ出力信号が得られる。 Here, according to this configuration, it is assumed that the operation center potential of the output signal fluctuates and the potential changes from VCM0 to VCM1. If the zero-peak amplitude of the analog output signal is V0p, the potential of the analog output signal changes between VCM0 ± V0p and VCM1 ± V0p. That is, since the analog output signal has various potentials for a certain input signal level, the combined on-resistance value Rhold has various values. In the long run, the apparent value of Rhold is an average value thereof (for example, rx in FIG. 7), and the fluctuation of Rhold is suppressed, so that fluctuation of the transient phenomenon of the analog output signal is suppressed. be able to. The present invention is a fully differential circuit, and a differential analog output signal obtained as described above is differentially added to obtain a final analog output signal in which fluctuation of a transient phenomenon is suppressed.

これにより、サンプル−ホールド回路において応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。また、差動アナログ出力信号の動作中心電位の変動は差動加算することによって相殺されるため、最終アナログ出力信号の電位には一切影響を与えない。 As a result, it is possible to prevent distortion of the analog output signal without affecting the response speed in the sample-hold circuit. Further, since the fluctuation of the operation center potential of the differential analog output signal is canceled by differential addition, the potential of the final analog output signal is not affected at all.

本発明に係る全差動型のサンプル−ホールド回路の実施形態を説明するための回路構成図である。It is a circuit block diagram for demonstrating embodiment of the fully differential type sample-hold circuit based on this invention. 図１に示したクロックジェネレーターの具体的な回路構成図である。It is a specific circuit block diagram of the clock generator shown in FIG. （ａ）乃至（ｄ）は、図１に示した各スイッチに入力されるコントロール信号の波形を示す図である。(A) thru | or (d) is a figure which shows the waveform of the control signal input into each switch shown in FIG. 図１に示した基準電位発生回路の具体的な回路構成図である。FIG. 2 is a specific circuit configuration diagram of the reference potential generation circuit shown in FIG. 1. 図１に示した全差動型のサンプル−ホールド回路の第２期間の状態を示した図である。FIG. 2 is a diagram showing a state of a fully differential type sample-hold circuit shown in FIG. 1 in a second period. （ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図である。(A), (b) is the figure which showed the relationship between the analog output signal of this embodiment, and time. （ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図である。(A), (b) is the figure which showed the relationship between the analog output signal of this embodiment, and time. 本実施形態のアナログ出力信号と時間との関係を示した図である。It is the figure which showed the relationship between the analog output signal of this embodiment, and time. デジタル−アナログ変換器の構成を示した図である。It is the figure which showed the structure of the digital-analog converter. 特許文献１に記載のサンプル−ホールド回路を説明するための図である。6 is a diagram for explaining a sample-hold circuit described in Patent Document 1. FIG. （ａ）乃至（ｃ）は、図１０に示したサンプル−ホールド回路の状態を示した図である。(A) thru | or (c) are the figures which showed the state of the sample hold circuit shown in FIG. （ａ），（ｂ）は、図１０に示したスイッチユニットのオン抵抗値とアナログ出力信号との関係を示した図である。(A), (b) is the figure which showed the relationship between the ON resistance value of the switch unit shown in FIG. 10, and an analog output signal. 図１０に示したアナログ出力信号と時間との関係を示した図である。It is the figure which showed the relationship between the analog output signal shown in FIG. 10, and time.

以下、図面を参照して本発明の実施の形態について説明する。
本発明の実施形態の全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。 Embodiments of the present invention will be described below with reference to the drawings.
A fully differential sample-hold circuit and a digital-analog converter using the same according to an embodiment of the present invention will be described. In this specification, in the drawings, the same reference numerals are given to the same components as those shown in the drawings described above, and the description thereof is partially omitted.

＜回路構成＞
図１は、本発明に係る全差動型のサンプル−ホールド回路の実施形態を説明するための回路構成図である。このようなサンプル−ホールド回路を適用したデジタル−アナログ変換器は、図９に示したデジタル−アナログ変換器において、デジタル−アナログ変換部００２に図１で示したサンプルホールド回路を用いた構成となる。
また、本実施形態のサンプル−ホールド回路１００は、ホールド回路を備えた全差動型のサンプル−ホールド回路であって、ホールド回路に、第１入力端子及び第２入力端子と、第１出力端子Ａａ及び第２出力端子Ａｂとを有する差動演算増幅器１１０１と、差動演算増幅器１１０１の第１出力端子Ａａ及び第２出力端子Ａｂの出力動作中心電位となる第１の基準電位Ｖｒ３を生成する第１の基準電位発生回路１６０とを備え、第１の基準電位Ｖｒ３を変動させるものである。 <Circuit configuration>
FIG. 1 is a circuit configuration diagram for explaining an embodiment of a fully differential sample-hold circuit according to the present invention. The digital-analog converter to which such a sample-hold circuit is applied has a configuration in which the sample-hold circuit shown in FIG. 1 is used in the digital-analog converter 002 in the digital-analog converter shown in FIG. .
The sample-and-hold circuit 100 of the present embodiment is a fully differential sample-and-hold circuit including a hold circuit, and includes a first input terminal, a second input terminal, and a first output terminal. A differential operational amplifier 1101 having Aa and a second output terminal Ab, and a first reference potential Vr3 serving as an output operation center potential of the first output terminal Aa and the second output terminal Ab of the differential operational amplifier 1101 are generated. The first reference potential generation circuit 160 is provided to vary the first reference potential Vr3.

なお、本実施形態のサンプル−ホールド回路１００の構成は、差動演算増幅器１１０１に第１の基準電位Ｖｒ３を与えることによって出力中心電位を変動させているが、第１の基準電位Ｖｒ３を容量素子６ａ，６ｂに直接与えて出力中心電位を変動させるようにしても良い。
また、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、複数の入力端子と差動演算増幅器１１０１の第１入力端子又は第２入力端子との間に、複数の入力端子に対応して設けられた複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と対応する入力端子との接続及び切断を切り替える複数の第１のスイッチＳＷｕ１ａ、ＳＷｕ１ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの他方の端子と第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチ２ａ、２ｂと、記複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子の相互の接続及び切断、並びに、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と差動演算増幅器１１０１の第１出力端子Ａａ又は第２出力端子Ａｂとの接続及び切断を切り替える複数の第４のスイッチＳＷｕ４ａ、ＳＷｕ４ｂとを備えている。 In the configuration of the sample-and-hold circuit 100 of the present embodiment, the output center potential is varied by applying the first reference potential Vr3 to the differential operational amplifier 1101, but the first reference potential Vr3 is used as the capacitive element. The output center potential may be changed by directly applying the voltage to 6a and 6b.
In addition, a plurality of input terminals for inputting a differential signal corresponding to the digital input signal and a plurality of input terminals between the plurality of input terminals and the first input terminal or the second input terminal of the differential operational amplifier 1101 are provided. A plurality of sampling capacitor elements 111a to 11Na and 111b to 11Nb provided correspondingly and a plurality of sampling capacitor elements 111a to 11Na and 111b to 11Nb are connected to and disconnected from a corresponding input terminal. Connection and disconnection between the first switches SWu1a and SWu1b, the other terminals of the plurality of sampling capacitors 111a to 11Na and 111b to 11Nb, and the second reference potential generation circuit for generating the second reference potentials Vr1a and Vr1b. A plurality of second switches 2a and 2b for switching, and a plurality of sampling capacitors 111a The connection and disconnection of one of the terminals 11Na and 111b to 11Nb, the one of the plurality of sampling capacitors 111a to 11Na and 111b to 11Nb, and the first output terminal Aa or the second of the differential operational amplifier 1101 A plurality of fourth switches SWu4a and SWu4b for switching between connection and disconnection with the output terminal Ab are provided.

また、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、複数の入力端子に対応して設けられた複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と対応する入力端子との接続及び切断を切り替える複数の第１のスイッチＳＷｕ１ａ、ＳＷｕ１ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの他方の端子と第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチ２ａ、２ｂと、差動演算増幅器１１０１の第１入力端子又は第２入力端子とサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂとを電気的に離接する第３のスイッチ３ａ、３ｂと、差動演算増幅器１１０１の第１入力端子と第１出力端子Ａａとの間及び第２入力端子と第２出力端子Ａｂとの間に設けられた積分容量素子６ａ、６ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子の相互の接続及び切断、並びに、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と差動演算増幅器１１０１の第１出力端子Ａａ又は第２出力端子Ａｂとの接続及び切断を切り替える複数の第４のスイッチＳＷｕ４ａ、ＳＷｕ４ｂとを備えている。また、第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを変動させるように構成されている。 Also, a plurality of input terminals for inputting a differential signal corresponding to a digital input signal, a plurality of sampling capacitors 111a to 11Na and 111b to 11Nb provided corresponding to the plurality of input terminals, and a plurality of sampling capacitors A plurality of first switches SWu1a and SWu1b for switching connection and disconnection between one terminal of 111a to 11Na and 111b to 11Nb and a corresponding input terminal, and the other terminals of the plurality of sampling capacitors 111a to 11Na and 111b to 11Nb And a second reference potential generating circuit for generating the second reference potentials Vr1a and Vr1b, a plurality of second switches 2a and 2b for switching connection and disconnection, and a first input terminal or second of the differential operational amplifier 1101 Input terminal and sampling capacitors 111a to 11Na, 111b to 11N Between the first input terminal and the first output terminal Aa of the differential operational amplifier 1101 and between the second input terminal and the second output terminal Ab. Mutual connection and disconnection of the provided integration capacitor elements 6a and 6b and one terminals of the plurality of sampling capacitor elements 111a to 11Na and 111b to 11Nb, and one of the plurality of sampling capacitor elements 111a to 11Na and 111b to 11Nb. And a plurality of fourth switches SWu4a and SWu4b for switching connection and disconnection between the terminal and the first output terminal Aa or the second output terminal Ab of the differential operational amplifier 1101. Further, the second reference potentials Vr1a and Vr1b are varied.

また、これらの全差動型のサンプル−ホールド回路を使用してデジタル−アナログ変換器を構成することも出来る。
つまり、図１に示したように、サンプル−ホールド回路１００は、スイッチトキャパシタ型のサンプル−ホールド回路である。サンプル−ホールド回路１００には非反転デジタル信号に応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、及び、反転デジタル信号に応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力され、非反転アナログ出力信号ＶＡｏｕｔ＋及び反転アナログ出力信号ＶＡｏｕｔ−が全差動出力される。図１中に符号１５０を付して示した構成は、本実施形態のサンプル−ホールド回路１００のクロックジェネレーターである。 In addition, a digital-analog converter can be configured using these fully differential sample-hold circuits.
That is, as shown in FIG. 1, the sample-hold circuit 100 is a switched capacitor type sample-hold circuit. The sample-hold circuit 100 receives input signals VDin1a, VDin2a,... VDinNa according to the non-inverted digital signal, and input signals VDin1b, VDin2b,... VDinNb according to the inverted digital signal. The inverted analog output signal VAout− is fully differentially output. The configuration denoted by reference numeral 150 in FIG. 1 is a clock generator of the sample-and-hold circuit 100 of the present embodiment.

サンプル−ホールド回路１００は、非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａが入力される入力端子と、入力端子の各々と１対１に対応して設けられたサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａと、各々の入力端子と、入力端子の各々に対応付けられたサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間に設けられたスイッチ１０１ａ、１０２ａ、…１０Ｎａと、反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂに応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子と、入力端子の各々と１対１に対応して設けられたサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂと、各々の入力端子と、入力端子の各々に対応付けられたサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間に設けられたスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂと、を備えている。 The sample-hold circuit 100 is provided in a one-to-one correspondence with input terminals to which input signals VDin1a, VDin2a,... VDinNa corresponding to the non-inverted digital signals D1a, D2a,. .. 11Na, switches 101a, 102a,... 11Na provided between the respective input terminals and the sampling capacitors 111a, 112a,. ... 10Na, input terminals VDin1b, VDin2b, ... VDinNb corresponding to inverted digital signals D1b, D2b, ... DNb, and sampling capacitors provided in a one-to-one correspondence with each of the input terminals Elements 111b, 112b,... 11Nb, each input terminal, and each of the input terminals The associated sampling capacitor element 111b, and includes 112b, ... switch 101b provided between the 11Nb, 102b, ... and 10Nb, the.

サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａ、及び、１１１ｂ、１１２ｂ、…１１Ｎｂは、１１１ａ＝１１１ｂ、１１２ａ＝１１２ｂ、…１１Ｎａ＝１１Ｎｂである。また、すべて同一の容量（ＣＳ１＝ＣＳ２＝…ＣＳＮ）を有するようにしてもよいし、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａの容量比がバイナリ比（２ｉ−１倍）となるように、その容量をＣＳｉａ＝（２ｉ−１）＊ＣＳ（ｉ−１）ａとしてもよい。 Sampling capacitors 111a, 112a,... 11Na and 111b, 112b,... 11Nb are 111a = 111b, 112a = 112b,. Further, they may all have the same capacitance (CS1 = CS2 =... CSN), or the sampling capacitance elements 111a, 112a,... 11Na may have a binary ratio (2i-1 times). The capacity may be CSia = (2i−1) * CS (i−1) a.

サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａにはスイッチ３ａとスイッチ２ａとが接続されていて、スイッチ２ａはサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａと電源６０１ａとを離接していて、電源６０１ａはサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａに基準電位Ｖｒ１ａを与える。
サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂにはスイッチ３ｂとスイッチ２ｂとが接続されていて、スイッチ２ｂはサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂと電源６０１ｂとを離接していて、電源６０１ｂはサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂに基準電位Ｖｒ１ｂを与える。なお、基準電位Ｖｒ１ａと基準電位Ｖｒ１ｂとは同じ値であってもよい。 The sampling capacitors 111a, 112a,... 11Na are connected to the switch 3a and the switch 2a. The switch 2a connects and disconnects the sampling capacitors 111a, 112a,... 11Na and the power source 601a, and the power source 601a A reference potential Vr1a is applied to the sampling capacitors 111a, 112a,.
The sampling capacitors 111b, 112b,... 11Nb are connected to the switch 3b and the switch 2b. The switch 2b connects and disconnects the sampling capacitors 111b, 112b,... 11Nb and the power source 601b, and the power source 601b A reference potential Vr1b is applied to the sampling capacitors 111b, 112b,... 11Nb. Note that the reference potential Vr1a and the reference potential Vr1b may be the same value.

また、サンプル−ホールド回路１００は、演算増幅器１１０１を備えている。スイッチ３ａは演算増幅器１１０１の反転入力端子とサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとを電気的に離接する。スイッチ３ｂは演算増幅器１１０１の非反転入力端子とサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとを電気的に離接する。反転入力端子に接続されているスイッチ３ａ、及び、非反転入力端子に接続されているスイッチ３ｂを、本明細書ではサミングノードスイッチとも記す。 The sample-and-hold circuit 100 includes an operational amplifier 1101. The switch 3a electrically connects and disconnects the inverting input terminal of the operational amplifier 1101 and the sampling capacitors 111a, 112a,. The switch 3b electrically connects and disconnects the non-inverting input terminal of the operational amplifier 1101 and the sampling capacitors 111b, 112b,... 11Nb. The switch 3a connected to the inverting input terminal and the switch 3b connected to the non-inverting input terminal are also referred to as summing node switches in this specification.

演算増幅器１１０１の出力端子は、サンプル−ホールド回路１００の出力端子Ａａ及びＡｂに接続されていて、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−を出力する。演算増幅器１１０１には、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−の動作中心電位となる基準電位Ｖｒ３が入力されている。基準電位Ｖｒ３は基準電位発生回路１６０にて生成されており、その電位は変動しているものとする。 The output terminal of the operational amplifier 1101 is connected to the output terminals Aa and Ab of the sample-hold circuit 100 and outputs analog output signals VAout + and VAout−. The operational amplifier 1101 receives a reference potential Vr3 that is an operation center potential of the analog output signals VAout + and VAout−. It is assumed that the reference potential Vr3 is generated by the reference potential generation circuit 160, and the potential varies.

なお、基準電位Ｖｒ１ａと基準電位Ｖｒ１ｂと基準電位Ｖｒ３は同じ電位であってもよい。また、基準電位Ｖｒ３は任意の周波数で変動させることとしてもよい。さらに、そのレベルは周期的に変動させることとしてもよいし、ランダムに変動させることとしてもよい。また、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとすると、基準電位Ｖｒ３の電位はＶ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下の範囲内で変動させることが望ましい。 Note that the reference potential Vr1a, the reference potential Vr1b, and the reference potential Vr3 may be the same potential. Further, the reference potential Vr3 may be changed at an arbitrary frequency. Furthermore, the level may be periodically changed or may be randomly changed. In addition, when the zero-peak amplitude of the analog output signal is V0p and the power supply voltage is VDD, the potential of the reference potential Vr3 is desirably changed within a range of V0p or more and VDD−V0p or less.

演算増幅器１１０１の非反転出力端子と反転入力端子との間には積分用容量素子６ａが設けられ、演算増幅器１１０１の反転出力端子と非反転入力端子との間には積分用容量素子６ｂが設けられている。演算増幅器１１０１の非反転出力端子は、さらに、スイッチ１０１ａ、１０２ａ、…１０Ｎａとサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間に接続されていて、演算増幅器１１０１の非反転出力端子は、さらに、スイッチ１０１ａ、１０２ａ、…１０Ｎａとサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間にスイッチ１４１ａ、１４２ａ、…１４Ｎａが設けられている。 An integrating capacitive element 6a is provided between the non-inverting output terminal and the inverting input terminal of the operational amplifier 1101, and an integrating capacitive element 6b is provided between the inverting output terminal and the non-inverting input terminal of the operational amplifier 1101. It has been. The non-inverting output terminal of the operational amplifier 1101 is further connected between the switches 101a, 102a,... 10Na and the sampling capacitors 111a, 112a,. , 14Na are provided between the switches 101a, 102a,... 10Na and the sampling capacitors 111a, 112a,.

演算増幅器１１０１の反転出力端子は、さらに、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂとサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間に接続されていて、演算増幅器１１０１の反転出力端子は、さらに、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂとサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間にスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂが設けられている。演算増幅器１１０１の非反転出力端子からアナログ出力信号ＶＡｏｕｔ＋をスイッチ１０１ａ、１０２ａ、…１０Ｎａと容量素子１１１ａ、１１２ａ、…１１Ｎａとの間まで戻すスイッチ１４１ａ、１４２ａ、…１４Ｎａ、及び、演算増幅器１１０１の非反転出力端子からアナログ出力信号ＶＢｏｕｔ＋をスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂと容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間まで戻すスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂを、本明細書では帰還スイッチとも記す。 The inverting output terminal of the operational amplifier 1101 is further connected between the switches 101b, 102b,... 10Nb and the sampling capacitors 111b, 112b,... 11Nb, and the inverting output terminal of the operational amplifier 1101 is further connected to the switch. .., 10Nb and the sampling capacitors 111b, 112b,... 11Nb are provided with switches 141b, 142b,. The analog output signal VAout + from the non-inverting output terminal of the operational amplifier 1101 is returned to between the switches 101a, 102a,... 10Na and the capacitive elements 111a, 112a,. The switches 141b, 142b,... 14Nb that return the analog output signal VBout + from the inverting output terminal to between the switches 101b, 102b,... 10Nb and the capacitive elements 111b, 112b, ... 11Nb are also referred to as feedback switches in this specification.

以上の構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。さらに、スイッチ１０１ａと１０１ｂは同一サイズ、スイッチ１０２ａと１０２ｂは同一サイズ、…スイッチ１０Ｎａと１０Ｎｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ２ａと２ｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ３ａと３ｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ４０１ａと４０１ｂは同一サイズ、スイッチ４０２ａと４０２ｂは同一サイズ、…スイッチ４０Ｎａと４０Ｎｂは同一サイズのＭＯＳトランジスタで構成されるものとする。 In the above configuration, all switches are configured using MOS transistors. Further, the switches 101a and 101b are the same size, the switches 102a and 102b are the same size,..., The switches 10Na and 10Nb are composed of the same size MOS transistors, the switches 2a and 2b are composed of the same size MOS transistors, and the switch 3a 3b is composed of MOS transistors of the same size, switches 401a and 401b are of the same size, switches 402a and 402b are of the same size,..., And switches 40Na and 40Nb are composed of MOS transistors of the same size.

また、スイッチ１０１ａ、１０２ａ、…１０ＮａをスイッチユニットＳＷｕ１ａとし、スイッチ１０１ｂ、１０２ｂ、…１０ＮｂをスイッチユニットＳＷｕ１ｂとする。また、スイッチ１４１ａ、１４２ａ、…１４ＮａをスイッチユニットＳＷｕ４ａとし、スイッチ１４１ｂ、１４２ｂ、…１４ＮｂをスイッチユニットＳＷｕ４ｂとする。さらに、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａをサンプリング用容量素子ユニット７ａとし、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂをサンプリング用容量素子ユニット７ｂとする。 Further, the switches 101a, 102a,... 10Na are switch units SWu1a, and the switches 101b, 102b,. Further, the switches 141a, 142a,... 14Na are switch units SWu4a, and the switches 141b, 142b,. Further, sampling capacitive elements 111a, 112a,... 11Na are sampling capacitive element units 7a, and sampling capacitive elements 111b, 112b, ... 11Nb are sampling capacitive element units 7b.

ＳＷｕ１ａ、ＳＷｕ１ｂ、ＳＷｕ１ａ、ＳＷｕ１ｂ、スイッチ２ａ、スイッチ２ｂ、スイッチ３ａ、スイッチ３ｂは、クロックジェネレーター１５０によって生成されるコントロール信号ａ〜ｄによってオン、オフする。この際、スイッチユニットＳＷｕ１ａに含まれるスイッチ１０１ａ、１０２ａ、…１０Ｎａ、及び、ＳＷｕ１ｂに含まれるスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂは同時にオン、オフし、スイッチ１０１ａ、１０２ａ、…１０Ｎａがオンしたときのオン抵抗値ＲＳＷｕ１ａは、スイッチ１０１ａ、１０２ａ、…１０Ｎａの各オン抵抗値を合成したものであり、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂがオンしたときのオン抵抗値ＲＳＷｕ１ｂは、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂの各オン抵抗値を合成したものである。 SWu1a, SWu1b, SWu1a, SWu1b, switch 2a, switch 2b, switch 3a, and switch 3b are turned on and off by control signals a to d generated by the clock generator 150. At this time, the switches 101a, 102a,... 10Na included in the switch unit SWu1a and the switches 101b, 102b,... 10Nb included in the SWu1b are simultaneously turned on and off, and turned on when the switches 101a, 102a,. The resistance value RSWu1a is a combination of the on-resistance values of the switches 101a, 102a,... 10Na, and the on-resistance value RSWu1b when the switches 101b, 102b,. Each on-resistance value is synthesized.

スイッチユニットＳＷｕ４ａに含まれるスイッチ１４１ａ、１４２ａ、…１４Ｎａ、及び、ＳＷｕ４ｂに含まれるスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂは、同時にオン、オフし、スイッチ１４１ａ、１４２ａ、…１４Ｎａがオンしたときのオン抵抗値ＲＳＷｕ４ａは、スイッチ１４１ａ、１４２ａ、…１４Ｎａの各オン抵抗値を合成したものであり、スイッチ１４１ｂ、１４２ｂ、…１４Ｎｂがオンしたときのオン抵抗値ＲＳＷｕ４ｂは、スイッチ１４１ｂ、１４２ｂ、…１４Ｎｂの各オン抵抗値を合成したものである。また、スイッチ２ａのオン抵抗値をＲＳＷ２ａ、スイッチ２ｂのオン抵抗値をＲＳＷ２ｂとし、スイッチ３ａのオン抵抗値をＲＳＷ３ａ、スイッチ３ｂのオン抵抗値をＲＳＷ３ｂとする。 The switches 141a, 142a,... 14Na included in the switch unit SWu4a and the switches 141b, 142b,... 14Nb included in the SWu4b are turned on and off at the same time, and the on-resistance value when the switches 141a, 142a,. RSWu4a is a combination of the on-resistance values of the switches 141a, 142a,... 14Na, and the on-resistance value RSWu4b when the switches 141b, 142b,... 14Nb are turned on is the on-resistance values of the switches 141b, 142b,. It is a combination of resistance values. The on-resistance value of the switch 2a is RSW2a, the on-resistance value of the switch 2b is RSW2b, the on-resistance value of the switch 3a is RSW3a, and the on-resistance value of the switch 3b is RSW3b.

なお、図１に示したサンプル−ホールド回路１００では、入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、及び、ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａ、及び、１１１ｂ、１１２ｂ、…１１Ｎｂ、スイッチユニットＳＷｕ１ａ、及び、ＳＷｕ１ｂ、ＳＷｕ４ａ及びＳＷｕ４ｂに含まれるスイッチの数（Ｎ：Ｎは自然数）を同じ数とする。 In the sample-hold circuit 100 shown in FIG. 1, input signals VDin1a, VDin2a,... VDinNa, VDin1b, VDin2b,... VDinNb are input terminals, sampling capacitors 111a, 112a,. , 111b, 112b,... 11Nb, the number of switches (N: N is a natural number) included in the switch units SWu1a, SWu1b, SWu4a, and SWu4b are the same.

図２は、図１に示したクロックジェネレーターの具体的な回路構成図である。図２に示したように、クロックジェネレーター１５０は、３つのインバータ２２１、２２４、２２５と、４つのバッファと２２２、２２３、２２６、２２７と、ＡＮＤ回路２２８、２２９によって構成されている。クロックジェネレーター１５０の端子２５１は、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂに入力されるコントロール信号ａを出力する。端子２５２はスイッチ２ａ及び２ｂに入力されるコントロール信号ｂ、端子２５３はスイッチ３ａ及び３ｂに入力されるコントロール信号ｃ、端子２５４は、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号ｄを出力する。なお、図２中に付した符号２５０は、クロックジェネレーター１５０のノードを示している。 FIG. 2 is a specific circuit configuration diagram of the clock generator shown in FIG. As shown in FIG. 2, the clock generator 150 includes three inverters 221, 224, and 225, four buffers, 222, 223, 226, and 227, and AND circuits 228 and 229. A terminal 251 of the clock generator 150 outputs a control signal a input to the switch units SWu1a and SWu1b. The terminal 252 outputs the control signal b input to the switches 2a and 2b, the terminal 253 outputs the control signal c input to the switches 3a and 3b, and the terminal 254 outputs the control signal d input to the switch units SWu4a and SWu4b. Note that reference numeral 250 in FIG. 2 indicates a node of the clock generator 150.

クロックジェネレーター１５０に入力されるクロックＣＫが「Ｌ」から「Ｈ」に変化すると、端子ａ及び端子ｂから出力されるコントロール信号は直ちに「Ｌ」に変化する。また、その後、クロックＣＫが「Ｈ」から「Ｌ」に変化すると、端子ｃ及び端子ｄから出力されるコントロール信号は直ちに「Ｈ」から「Ｌ」に変化し、後に「Ｌ」から「Ｈ」に変化する。 When the clock CK input to the clock generator 150 changes from “L” to “H”, the control signals output from the terminals a and b immediately change to “L”. After that, when the clock CK changes from “H” to “L”, the control signal output from the terminal c and the terminal d immediately changes from “H” to “L”, and later from “L” to “H”. To change.

図４は、図１に示した基準電位発生回路の具体的な回路構成図である。図４に示すように、基準電位発生回路１６０は複数の基準電位Ｖ３１、Ｖ３２、…Ｖ３Ｍ（Ｍ：Ｍは前記Ｎとは異なる自然数）を入力する複数の入力端子と、基準電位Ｖｒ３を出力する端子１６２と、基準電位Ｖ３１、Ｖ３２、…Ｖ３Ｍのうちいずれか１つと出力端子１６２とを接続するセレクタ１６１で構成される。セレクタ１６１の接続先を切り替えることによって、基準電位Ｖｒ３はＶ３１、Ｖ３２、…Ｖ３Ｍの値を出力することができる。 FIG. 4 is a specific circuit configuration diagram of the reference potential generating circuit shown in FIG. As shown in FIG. 4, the reference potential generating circuit 160 outputs a plurality of reference terminals V31, V32,... V3M (M: M is a natural number different from N) and a reference potential Vr3. The terminal 162 is composed of a selector 161 that connects any one of the reference potentials V31, V32,... V3M to the output terminal 162. By switching the connection destination of the selector 161, the reference potential Vr3 can output the values of V31, V32,.

セレクタ１６１の接続先の切り替えは任意周波数で行うこととしてよい。また、セレクタ８１１の接続先の切り替えはＶ３１、Ｖ３２、…Ｖ３Ｍの間で周期的に行うこととしてもよいし、ランダムに切り替えることとしてもよい。また、Ｖ３１、Ｖ３２、…Ｖ３Ｍの電位はＶ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下とすることが望ましい。ただし、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとする。 The connection destination of the selector 161 may be switched at an arbitrary frequency. The connection destination of the selector 811 may be switched periodically between V31, V32,... V3M, or may be switched randomly. Further, it is desirable that the potentials of V31, V32,... V3M be V0p or more and VDD−V0p or less. However, the zero-peak amplitude of the analog output signal is V0p, and the power supply voltage is VDD.

＜動作＞
デジタル部００１にて、デジタル−アナログ変換器に入力されたデジタル信号に処理を施し、入力デジタル信号に応じた非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａ及び、反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂをデジタル−アナログ変換部００２に出力する。 <Operation>
In the digital unit 001, the digital signal input to the digital-analog converter is processed, and non-inverted digital signals D1a, D2a,... DNa and inverted digital signals D1b, D2b,. The data is output to the digital-analog conversion unit 002.

次に、図１に示すサンプル−ホールド回路１００にて、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂとがオンすることにより、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａは、対応する入力端子から入力される非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａをサンプリングし、非反転デジタル信号に応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａによって充電される。 Next, when the switch units SWu1a and SWu1b and the switches 2a and 2b are turned on in the sample-hold circuit 100 shown in FIG. 1, the sampling capacitors 111a, 112a,... 11Na are input from the corresponding input terminals. The input signals VDin1a, VDin2a,... VDinNa corresponding to the non-inverted digital signals D1a, D2a,... DNa are sampled and charged by the input signals VDin1a, VDin2a,.

同様に、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂは、対応する入力端子から入力される反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂに応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂをサンプリングし、反転デジタル信号に応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂによって充電される。続いて、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂがオフされ、かつ、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンされる。 Similarly, the sampling capacitors 111b, 112b,... 11Nb sample the input signals VDin1b, VDin2b,... VDinNb corresponding to the inverted digital signals D1b, D2b,. Are charged by input signals VDin1b, VDin2b,... VDinNb. Subsequently, the switch units SWu1a and SWu1b and the switches 2a and 2b are turned off, and the switches 3a and 3b and the switch units SWu4a and SWu4b are turned on.

このとき、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａの充電電圧に基づいて、出力端子Ａａから出力される非反転アナログ出力信号ＶＡｏｕｔ＋が変化し、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂの充電電圧に基づいて、出力端子Ａｂから出力される反転アナログ出力信号ＶＡｏｕｔ−が変化する。
図３（ａ）乃至（ｄ）は、図１に示した各スイッチに入力されるコントロール信号の波形を示す図である。図３（ａ）乃至（ｄ）の縦軸は、コントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図３（ａ）は、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂに入力されるコントロール信号ａの波形を示す図で、図３（ｂ）は、スイッチ２ａ及び２ｂに入力されるコントロール信号ｂの波形を示す図で、図３（ｃ）は、スイッチ３ａ及び３ｂに入力されるコントロール信号ｃの波形を示す図で、図３（ｄ）は、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号ｄの波形を示す図である。 At this time, the non-inverted analog output signal VAout + output from the output terminal Aa changes based on the charging voltage of the sampling capacitors 111a, 112a,... 11Na, and the charging voltage of the sampling capacitors 111b, 112b,. , The inverted analog output signal VAout− output from the output terminal Ab changes.
3A to 3D are diagrams showing waveforms of control signals input to the switches shown in FIG. 3A to 3D, the vertical axis indicates the control signal level “H” or “L”, and the horizontal axis indicates time. FIG. 3A is a diagram illustrating the waveform of the control signal a input to the switch units SWu1a and SWu1b, and FIG. 3B is a diagram illustrating the waveform of the control signal b input to the switches 2a and 2b. FIG. 3C is a diagram illustrating the waveform of the control signal c input to the switches 3a and 3b, and FIG. 3D is a diagram illustrating the waveform of the control signal d input to the switch units SWu4a and SWu4b. It is.

スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、ＳＷｕ４ａ及びＳＷｕ４ｂに含まれるスイッチ、スイッチ２ａ及び２ｂ、３ａ及び３ｂはいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。
スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂとがオンしている期間を、第１期間とし、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンしている期間を第２期間とする。第１期間と第２期間とは、交互に周期的に入れ替わる。 The switches included in the switch units SWu1a and SWu1b, SWu4a and SWu4b, the switches 2a and 2b, 3a and 3b are all turned on when the control signal is “H”, and turned off when the control signal is “L”.
A period in which the switch units SWu1a and SWu1b and the switches 2a and 2b are on is a first period, and a period in which the switches 3a and 3b and the switch units SWu4a and SWu4b are on is a second period. The first period and the second period are alternately switched periodically.

図５は、図１に示したサンプル−ホールド回路の第２期間の状態を示す図で、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂとがオンされた状態を示した図である。このとき、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続されて閉ループを形成し、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続されて閉ループを形成する。 FIG. 5 is a diagram showing a state of the sample-hold circuit shown in FIG. 1 in the second period, and is a diagram showing a state in which the switches 3a and 3b and the switch units SWu4a and SWu4b are turned on. At this time, the switch 3a, the switch unit SWu4a, the sampling capacitive element unit 7a, and the integrating capacitive element 6a are connected in series to form a closed loop. The switch 3b, the switch unit SWu4b, the sampling capacitive element unit 7b, and the integrating capacitive element Elements 6b are connected in series to form a closed loop.

本発明において、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続された閉ループと、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続された閉ループとは全く同一の構成であるため、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続された閉ループについて詳細に説明する。 In the present invention, a closed loop in which a switch 3a, a switch unit SWu4a, a sampling capacitive element unit 7a, and an integrating capacitive element 6a are connected in series, a switch 3b, a switch unit SWu4b, a sampling capacitive element unit 7b, and an integrating capacitive element Since the closed loop in which 6b is connected in series has exactly the same configuration, the closed loop in which the switch 3a, the switch unit SWu4a, the sampling capacitive element unit 7a, and the integrating capacitive element 6a are connected in series will be described in detail.

閉ループの時定数は、以下の式（１）によって表される。アナログ出力信号ＶＡｏｕｔ＋は、閉ループの時定数に依存した過渡特性を示す。
ただし、式（１）において、ＲＳＷ３ａはスイッチ３ａを構成するＭＯＳトランジスタのオン抵抗値、ＲＳＷ４ａはスイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタのオン抵抗値、ＣＣｓａはサンプリング用容量素子ユニット７ａの容量値、ＣＣｉａは積分用容量素子６ａの容量値である。 The time constant of the closed loop is expressed by the following formula (1). The analog output signal VAout + shows a transient characteristic depending on the time constant of the closed loop.
In Equation (1), RSW3a is the on-resistance value of the MOS transistor that constitutes the switch 3a, RSW4a is the on-resistance value of the MOS transistor that constitutes the switch unit SWu4a, CCsa is the capacitance value of the sampling capacitor unit 7a, and CCia Is the capacitance value of the integrating capacitive element 6a.

（ＲＳＷ３ａ＋ＲＳＷ４ａ）×ＣＣｉａ×ＣＣｓａ／（ＣＣｉａ＋ＣＣｓａ）
・・・式（１） (RSW3a + RSW4a) × CCia × CCsa / (CCia + CCsa)
... Formula (1)

ここで、スイッチ３ａ、及び、スイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタのオン抵抗値について説明する。ＭＯＳトランジスタは、制御端子であるゲート端子と、主端子であるソース端子またはドレイン端子との間の電圧変化に応じて抵抗値が変化する特性（オン抵抗値の電圧依存性）を有している。 Here, the on-resistance values of the MOS transistors constituting the switch 3a and the switch unit SWu4a will be described. The MOS transistor has a characteristic that a resistance value changes in accordance with a voltage change between a gate terminal which is a control terminal and a source terminal or a drain terminal which is a main terminal (voltage dependence of on-resistance value). .

スイッチ３ａを構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位は、アナログ出力信号ＶＡｏｕｔ＋のレベルによって変化しない。このため、スイッチ３ａを構成するＭＯＳトランジスタのオン抵抗値ＲＳＷ３ａは、第２期間において一定の値となる。一方、スイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタは、第２期間において、ソース端子及びドレイン端子がアナログ出力信号ＶＡｏｕｔ＋の電位になる。このため、ＭＯＳトランジスタのオン抵抗値がアナログ出力信号ＶＡｏｕｔ＋の電位に依存して変化する。 The potentials of the source terminal and the drain terminal of the MOS transistor constituting the switch 3a do not change depending on the level of the analog output signal VAout +. For this reason, the ON resistance value RSW3a of the MOS transistor constituting the switch 3a becomes a constant value in the second period. On the other hand, in the MOS transistor constituting the switch unit SWu4a, the source terminal and the drain terminal are at the potential of the analog output signal VAout + in the second period. For this reason, the on-resistance value of the MOS transistor changes depending on the potential of the analog output signal VAout +.

上述したように、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａによって形成される閉ループの時定数は、式（１）で表される。ここで、オン抵抗値ＲＳＷ４ａがアナログ出力信号ＶＡｏｕｔ＋に依存して変化するため、閉ループの時定数もアナログ出力信号ＶＡｏｕｔ＋に依存して変化する。この変化は、アナログ出力信号ＶＡｏｕｔ＋の歪みの一因になる。 As described above, the closed loop time constant formed by the switch 3a, the switch unit SWu4a, the sampling capacitive element unit 7a, and the integrating capacitive element 6a is expressed by Expression (1). Here, since the on-resistance value RSW4a changes depending on the analog output signal VAout +, the time constant of the closed loop also changes depending on the analog output signal VAout +. This change contributes to distortion of the analog output signal VAout +.

しかし、本実施形態では、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３が変動しているため、アナログ出力信号ＶＡｏｕｔ＋は様々な動作範囲を有する。一例として、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３がＶ３１、Ｖ３２、Ｖ３３の３つのレベルで変動する場合について説明する。
このときのオン抵抗値ＲＳＷ４ａとアナログ出力信号ＶＡｏｕｔ＋の電位との関係を図６に示す。 However, in this embodiment, since the operation center level Vr3 of the analog output signal VAout + varies, the analog output signal VAout + has various operation ranges. As an example, a case where the operation center level Vr3 of the analog output signal VAout + varies at three levels V31, V32, and V33 will be described.
FIG. 6 shows the relationship between the on-resistance value RSW4a and the potential of the analog output signal VAout + at this time.

図６（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図で、図６（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋の電位を示している。図６（ｂ）は、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３がＶ３１、Ｖ３２、Ｖ３３の場合における、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図６（ｂ）によれば、Ｖｒ３の変化に伴い、アナログ出力信号ＶＡｏｕｔ＋の動作範囲が変化しており、それにより、図６（ａ）のｒ１、ｒ２、ｒ３に示すようにオン抵抗値ＲＳＷ４ａの使用範囲が変化している様子がわかる。 6A and 6B are diagrams showing the relationship between the analog output signal and the time according to the present embodiment. In FIG. 6A, the vertical axis indicates the on-resistance value RSW4a, and the horizontal axis indicates the analog. The potential of the output signal VAout + is shown. FIG. 6B shows the relationship between the analog output signal VAout + and time when the operation center level Vr3 of the analog output signal VAout + is V31, V32, and V33. According to FIG. 6B, the operating range of the analog output signal VAout + is changed with the change of Vr3, and as a result, as shown by r1, r2, r3 in FIG. 6A, the on-resistance value RSW4a. You can see how the range of use is changing.

図７（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図で、図６のグラフをＶｒ３の電位が中心となるように描いた図である。図７（ｂ）は、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図７（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋の電位を示しており、ｒ１、ｒ２、ｒ３は図６（ａ）のｒ１、ｒ２、ｒ３で示した使用範囲のオン抵抗値ＲＳＷ４ａに相当する。オン抵抗値ＲＳＷ４ａはアナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３の変化に伴い、図７（ａ）に示されるｒ１、ｒ２、ｒ３の間で変化するため、長期的に見ると、オン抵抗値ＲＳＷ４ａの見かけ上の特性は図７（ａ）のｒ１、ｒ２、ｒ３の３つを平均化した図７（ａ）のｒｘの特性となり、オン抵抗値の変動が抑制される。 FIGS. 7A and 7B are diagrams showing the relationship between the analog output signal of this embodiment and time. The graph of FIG. 6 is drawn so that the potential of Vr3 is at the center. FIG. 7B shows the relationship between the analog output signal VAout + and time. In FIG. 7A, the vertical axis indicates the on-resistance value RSW4a, the horizontal axis indicates the potential of the analog output signal VAout +, and r1, r2, and r3 are indicated by r1, r2, and r3 in FIG. 6A. This corresponds to the ON resistance value RSW4a in the use range. The on-resistance value RSW4a changes between r1, r2, and r3 shown in FIG. 7A in accordance with the change of the operation center level Vr3 of the analog output signal VAout +. The apparent characteristic is the characteristic of rx in FIG. 7A obtained by averaging the three of r1, r2, and r3 in FIG. 7A, and the variation of the on-resistance value is suppressed.

図８は、本実施形態のアナログ出力信号と時間との関係を示した図である。縦軸はアナログ出力信号ＶＡｏｕｔ＋を示し、横軸は時間を示している。図８中に示した曲線Ｌａ、Ｌｂは、それぞれオン抵抗値ＲＳＷ４ａが異なる場合のアナログ出力信号ＶＡｏｕｔ＋の過渡特性を表している。
図８に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄ１は、図１３に示した公知のサンプル−ホールド回路１０の曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄよりも短くなっている。したがって、本実施形態は、オン抵抗値ＲＳＷ４ａの見かけ上の変化を抑制することによって、オン抵抗値ＲＳＷ４ａの変化に依存したアナログ出力信号ＶＡｏｕｔ＋の過渡特性の変化を抑制することができる。 FIG. 8 is a diagram showing the relationship between the analog output signal and time in the present embodiment. The vertical axis represents the analog output signal VAout +, and the horizontal axis represents time. Curves La and Lb shown in FIG. 8 represent transient characteristics of the analog output signal VAout + when the on-resistance value RSW4a is different.
As is apparent from the curves La and Lb shown in FIG. 8, the length d1 generated between the curves La and Lb is the same as the curves La and Lb of the known sample-hold circuit 10 shown in FIG. It is shorter than the length d generated during Therefore, in the present embodiment, it is possible to suppress the change in the transient characteristic of the analog output signal VAout + depending on the change in the on-resistance value RSW4a by suppressing the apparent change in the on-resistance value RSW4a.

また、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続された閉ループについても同様で、オン抵抗値ＲＳＷ４ｂの見かけ上の変化を抑制することによって、オン抵抗値ＲＳＷ４ｂの変化に依存したアナログ出力信号ＶＡｏｕｔ−の過渡特性の変化を抑制することができる。 The same applies to the closed loop in which the switch 3b, the switch unit SWu4b, the sampling capacitive element unit 7b, and the integrating capacitive element 6b are connected in series, and by suppressing the apparent change in the on-resistance value RSW4b, It is possible to suppress the change in the transient characteristic of the analog output signal VAout− depending on the change in the value RSW4b.

以上のように過渡現象の変化を抑制されたアナログ出力信号ＶＡｏｕｔ＋とＶＡｏｕｔ−とを差動加算することで得られる最終アナログ出力信号は、過渡現象の変化が抑制されているため、歪の発生を抑制することができる。また、ＶＡｏｕｔ＋とＶＡｏｕｔ−の動作中心レベルＶｒ３の変動は差動加算することによって相殺されるため、最終アナログ出力信号のレベルには一切影響を与えない。 As described above, the final analog output signal obtained by differentially adding the analog output signals VAout + and VAout− in which the change in the transient phenomenon is suppressed is suppressed in the distortion because the change in the transient phenomenon is suppressed. Can be suppressed. Further, since the fluctuations in the operation center level Vr3 between VAout + and VAout− are canceled by differential addition, the level of the final analog output signal is not affected at all.

また、本実施形態では、必要とされる動作周波数に一切影響を与えることなく、このようなサンプル−ホールド回路、及び、デジタル−アナログ変換器を実現することが可能である。
なお、本実施形態において、演算増幅器１１０１の非反転出力端子と反転入力端子との間、及び、反転出力端子と非反転入力端子との間に積分用容量素子６ａ、６ｂを設けないこととしてもよい。その場合、サミングノードスイッチ３ａ、３ｂを抵抗素子に置き換えてもよい。 In this embodiment, such a sample-hold circuit and a digital-analog converter can be realized without affecting the required operating frequency.
In the present embodiment, the integrating capacitive elements 6a and 6b may not be provided between the non-inverting output terminal and the inverting input terminal of the operational amplifier 1101 and between the inverting output terminal and the non-inverting input terminal. Good. In that case, the summing node switches 3a and 3b may be replaced with resistance elements.

また、アナログ出力信号の動作中心電位Ｖｒ３は、ランダムに変化させてもよいし、特性に影響を与えないような周期で変化させることとしてもよい。
また、サンプリング動作中心電位を変動させてもよい。サンプリング動作中心電位を変動させることでサンプリング信号に同相の電位変動成分が重畳し、ホールド動作時にアナログ出力信号に転送されるため、結果、アナログ出力信号の動作中心電位Ｖｒ３を変動させる場合と同様の効果を得ることが可能となる。 Further, the operation center potential Vr3 of the analog output signal may be changed at random or may be changed in a cycle that does not affect the characteristics.
Further, the sampling operation center potential may be varied. By varying the sampling operation center potential, an in-phase potential variation component is superimposed on the sampling signal and transferred to the analog output signal during the hold operation. As a result, the operation center potential Vr3 of the analog output signal is varied. An effect can be obtained.

本発明は、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止するようにした全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関し、オーディオ用デジタル−アナログ変換器、ＣＯＤＥＣなどのように、低歪み特性を要求される機器に適用されるサンプル−ホールド回路に好適である。 The present invention relates to a fully-differential sample-and-hold circuit and a digital-analog converter using the same, in which distortion of an output signal due to a change in on-resistance value of a switch is suppressed. It is suitable for a sample-hold circuit that is applied to a device that requires low distortion characteristics, such as a digital-analog converter for a digital camera and a CODEC.

００１デジタル部
００２デジタル−アナログ変換部
１０、１００サンプル−ホールド回路
１０ａ、１０ｂ、１００ａ、１００ｂサンプル−ホールド部
１５０クロックジェネレーター
１１０１差動演算増幅器
１６０基準電位発生回路
６ａ、６ｂ積分用容量素子
７ａ、７ｂサンプリング用容量素子ユニット
１１１ａ、１１２ａ、…１１Ｎａ、１１１ｂ、１１２ｂ、…１１Ｎｂサンプリング容量素子
１０１ａ、１０２ａ、…１０Ｎａ、１０１ｂ、１０２ｂ、…１０Ｎｂ第１のスイッチユニットを構成する各スイッチ
２ａ、２ａ第２のスイッチ
３ａ、３ｂ第３のスイッチ
１４１ａ、１４２ａ、…１４Ｎａ、１４１ｂ、１４２ａ、…１４Ｎａ第４のスイッチ
ＳＷｕ１ａ、ＳＷｕ１ｂ第１のスイッチユニット
ＳＷｕ４ａ、ＳＷｕ４ｂ第４のスイッチユニット
Ａａ、Ａｂアナログ出力端子
Ｖｒ１ａ、Ｖｒ１ｂ、Ｖｒ２、Ｖｒ３基準電位
ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂ入力信号
ＶＡｏｕｔ＋、ＶＡｏｕｔ− アナログ出力信号 001 Digital section 002 Digital-analog conversion section 10, 100 Sample-hold circuits 10a, 10b, 100a, 100b Sample-hold section 150 Clock generator 1101 Differential operational amplifier 160 Reference potential generation circuits 6a, 6b Capacitance elements 7a, 7b for integration Capacitance element units 111a, 112a,... 11Na, 111b, 112b,... 11Nb Capacitance elements 101a, 102a,... 10Na, 101b, 102b, .. 10Nb Each switch 2a, 2a constituting the first switch unit Switch 3a, 3b Third switch 141a, 142a, ... 14Na, 141b, 142a, ... 14Na Fourth switch SWu1a, SWu1b First switch unit SWu4a, SWu4b Fourth switch Unit Aa, Ab Analog output terminals Vr1a, Vr1b, Vr2, Vr3 Reference potentials VDin1a, VDin2a,... VDinNa, VDin1b, VDin2b,.

Claims

A plurality of first input terminals and a plurality of second input terminals for inputting a differential signal corresponding to the digital input signal;
A differential operational amplifier having a first input terminal and a second input terminal, and a first output terminal and a second output terminal;
A plurality of first sampling capacitors provided corresponding to the plurality of first input terminals between the plurality of first input terminals and the first input terminal of the differential operational amplifier;
A plurality of second sampling capacitors provided corresponding to the plurality of second input terminals between the plurality of second input terminals and the second input terminal of the differential operational amplifier;
A plurality of first switches for switching connection and disconnection between the plurality of first input terminals corresponding to one terminal of the plurality of first sampling capacitors;
A plurality of second switches for switching connection and disconnection with the plurality of second input terminals corresponding to one terminal of the plurality of second sampling capacitors;
A third switch that switches connection and disconnection between the other terminal of the plurality of first sampling capacitors and a first reference potential generation circuit that generates a first reference potential;
A fourth switch for switching connection and disconnection between the other terminal of the plurality of second sampling capacitors and a second reference potential generating circuit for generating a second reference potential;
Mutual connection and disconnection of the one terminals of the plurality of first sampling capacitors, and the one terminal of the plurality of first sampling capacitors and the first output terminal of the differential operational amplifier A plurality of fifth switches for switching between connecting and disconnecting;
Mutual connection and disconnection of the one terminals of the plurality of second sampling capacitors, and the one terminal of the plurality of second sampling capacitors and the second output terminal of the differential operational amplifier A plurality of sixth switches for switching between connection and disconnection;
A seventh switch for switching connection and disconnection between the first input terminal of the differential operational amplifier and the other terminal of the plurality of first sampling capacitors;
An eighth switch for switching connection and disconnection between the second input terminal of the differential operational amplifier and the other terminal of the plurality of second sampling capacitors;
A fully differential sample-and-hold circuit comprising:
And a third reference potential generating circuit for generating a third reference potential as the output operation center potential of said first output terminal and said second output terminal of the pre-Symbol differential operational amplifier,
A fully differential type sample-hold circuit, wherein the third reference potential is varied.

A first integrating capacitor element provided between the first input terminal and said first output terminal of the previous SL differential operational amplifier,
A second integrating capacitive element provided between the second input terminal and the second output terminal of the differential operational amplifier;
Fully differential sample according to claim 1, characterized in that it comprises a - hold circuit.

Fully differential sample according to claim 1 or 2, characterized in that varying the first and second reference potential - hold circuit.

A digital-analog converter using the fully differential sample-hold circuit according to any one of claims 1 to 3 .