JP5793889B2 - 電子部品、及びその製造方法 - Google Patents
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Description
少なくとも主面上に導電層が形成されてなる配線基板と、
前記配線基板の前記導電層における非接続領域を保護するための保護層と、
機能部が前記配線基板の前記主面と相対向し、前記配線基板の前記主面上において、前記機能部の外方に設けられた導電性部材を介し、前記配線基板の前記導電層の接続領域と電気的に接続されるようにして搭載された機能性素子と、
少なくとも前記配線基板と前記機能性素子との接合部を保護するための封止層とを具え、
前記保護層を、前記配線基板の前記主面上であって、前記機能部と相対向する位置を除く領域にまで延在させ、前記配線基板の前記主面と前記機能部との間に空隙を形成するとともに、前記保護層の延在部上に前記封止層が形成されていることを特徴とする、電子部品に関する。
少なくとも主面上に導電層が形成されてなる配線基板と、前記配線基板の前記導電層における非接続領域を保護するための保護層と、機能部が前記配線基板の前記主面と相対向し、前記配線基板の前記主面上において、前記機能部の外方に設けられた導電性部材を介し、前記配線基板の前記導電層の接続領域と電気的に接続されるようにして搭載された機能性素子と、少なくとも前記配線基板と前記機能性素子との接合部を保護するための封止層とを具えた電子部品の製造方法であって、
前記封止層による封止工程前に、前記保護層を、前記配線基板の前記主面上において、前記機能部と相対向する位置を除く領域にまで延在させるとともに、前記保護層の延在部上に前記封止層が形成されるようにして形成する保護層形成工程を設けることを特徴とする、電子部品の製造方法に関する。
図1は、本実施形態における電子部品の概略構成を示す断面図であり、図2は、図1に示す電子部品の機能性素子を拡大して示す斜視図であり、図3及び図4は、図2に示す機能性素子の動作状態を説明するための図である。また、図5及び図6は、本実施形態の電子部品の製造方法を概略的に説明するための断面図である。
図7は、本実施形態における電子部品の概略構成を示す断面図である。なお、図1等に示す電子部品と同一あるいは類似の構成要素に関しては、同一の参照数字を用いている。なお、本実施形態においても、機能性素子が加速度センサーの場合について説明する。
11 配線基板
12 保護層
13 加速度センサー(機能性素子)
14 封止層
15 導電性バンプ
22 撥水層
Claims (7)
- 少なくとも主面上に導電層が形成されてなる配線基板と、
前記配線基板の前記導電層における非接続領域を保護するための保護層と、
機能部が前記配線基板の前記主面と相対向し、前記配線基板の前記主面上において、前記機能部の外方に設けられた導電性部材を介し、前記配線基板の前記導電層の接続領域と電気的に接続されるようにして搭載された機能性素子と、
少なくとも前記配線基板と前記機能性素子との接合部を保護するための封止層とを具え、
前記保護層を、前記配線基板の前記主面上であって、前記機能部と相対向する位置を除く領域にまで延在させ、前記配線基板の前記主面と前記機能部との間に空隙を形成するとともに、前記保護層の延在部上に前記封止層が形成されていることを特徴とする、電子部品。 - 前記保護層はソルダーレジストであることを特徴とする、請求項1に記載の電子部品。
- 前記配線基板の前記主面上の、前記空隙に位置する部分に形成された撥水層を具えることを特徴とする、請求項1又は2に記載の電子部品。
- 前記撥水層はフッ素系コーティング剤及びシリコーン系コーティング剤の少なくとも一方からなることを特徴とする、請求項3に記載の電子部品。
- 少なくとも主面上に導電層が形成されてなる配線基板と、前記配線基板の前記導電層における非接続領域を保護するための保護層と、機能部が前記配線基板の前記主面と相対向し、前記配線基板の前記主面上において、前記機能部の外方に設けられた導電性部材を介し、前記配線基板の前記導電層の接続領域と電気的に接続されるようにして搭載された機能性素子と、少なくとも前記配線基板と前記機能性素子との接合部を保護するための封止層とを具えた電子部品の製造方法であって、
前記封止層による封止工程前に、前記保護層を、前記配線基板の前記主面上において、前記機能部と相対向する位置を除く領域にまで延在させるとともに、前記保護層の延在部上に前記封止層が形成されるようにして形成する保護層形成工程を設けることを特徴とする、電子部品の製造方法。 - 前記封止工程前であって、前記保護層形成工程の前又は後において、前記配線基板の前記主面上の、前記空隙に位置する部分に撥水層を形成する撥水層形成工程を設けることを特徴とする、請求項5に記載の電子部品の製造方法。
- 前記撥水層はフッ素系コーティング剤及びシリコーン系コーティング剤の少なくとも一方からなることを特徴とする、請求項6に記載の電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011045072A JP5793889B2 (ja) | 2011-03-02 | 2011-03-02 | 電子部品、及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011045072A JP5793889B2 (ja) | 2011-03-02 | 2011-03-02 | 電子部品、及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012182361A JP2012182361A (ja) | 2012-09-20 |
JP5793889B2 true JP5793889B2 (ja) | 2015-10-14 |
Family
ID=47013300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011045072A Active JP5793889B2 (ja) | 2011-03-02 | 2011-03-02 | 電子部品、及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5793889B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014178163A1 (ja) * | 2013-05-01 | 2014-11-06 | ソニー株式会社 | センサデバイス及び電子機器 |
JP6425595B2 (ja) * | 2015-03-24 | 2018-11-21 | アルプス電気株式会社 | 電子部品および電子部品の製造方法 |
JP2017044492A (ja) * | 2015-08-24 | 2017-03-02 | 京セラ株式会社 | センサおよび接合構造体 |
US10965271B2 (en) * | 2017-05-30 | 2021-03-30 | Samsung Electro-Mechanics Co., Ltd. | Acoustic resonator and method for fabricating the same |
US11418168B2 (en) * | 2017-05-30 | 2022-08-16 | Samsung Electro-Mechanics Co., Ltd. | Acoustic resonator and method for manufacturing the same |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005064821A (ja) * | 2003-08-11 | 2005-03-10 | Sony Chem Corp | 表面弾性波素子の実装構造 |
JP2007104458A (ja) * | 2005-10-06 | 2007-04-19 | Ube Ind Ltd | 薄膜圧電共振子デバイスおよびその製造方法 |
JP4231881B2 (ja) * | 2006-08-04 | 2009-03-04 | 大日本印刷株式会社 | デバイス装置及びその製造方法 |
JP2008226876A (ja) * | 2007-03-08 | 2008-09-25 | Olympus Corp | 半導体装置 |
-
2011
- 2011-03-02 JP JP2011045072A patent/JP5793889B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012182361A (ja) | 2012-09-20 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
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