JP5769256B2 - 容量−電圧インタフェース回路及び関連する動作方法 - Google Patents
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Description
スイッチングアーキテクチャ108における各スイッチの状態、モード、または条件は、好適には、適切なプロセッサ制御ロジック(図示せず)により制御される。このようにして、ホストデバイスのプロセッサは、本明細書に記載の種々の動作をサポートすべく、必要に応じてスイッチングアーキテクチャ108を制御するように適切にプログラムされることが可能である。注目すべきことに、図1にはスイッチングアーキテクチャ108を個別のブロックとして示すが、実用に際して、スイッチングアーキテクチャ108は回路100を通じて分散するように実装されてよい。例えば、1つ以上のスイッチが容量式感知セル102に集積され、または接続されてもよく、任意の数のスイッチが容量式感知セル102とモジュール104との「間に」配置されてよく、1つ以上の他のスイッチがモジュール104に集積され、または接続されてもよく、さらに他のスイッチがモジュール104とADC106との「間に」配置されてもよい。単純かつ明瞭のため、個々のスイッチは図に示されておらず、本明細書において詳細には記載されていない。
容量−電圧インタフェース回路は、容量式感知セルと、容量式感知セルに選択的に接続するように適合されている演算増幅器と、演算増幅器用のフィードバックキャパシタと、演算増幅器用の負荷キャパシタと、容量式感知セル、演算増幅器、フィードバックキャパシタ、及び負荷キャパシタに関連するスイッチングアーキテクチャとを備える。スイッチングアーキテクチャは、演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成する。複数の異なるフェーズはリセットフェーズを含んでよく、リセットフェーズにおいてフィードバックキャパシタ及び負荷キャパシタはそれぞれの初期電圧にリセットされる。複数の異なるフェーズは少なくとも1つの容量−電圧フェーズを含んでよく、容量−電圧フェーズにおいて容量式感知セルの測定容量の差が測定電圧に変換される。複数の異なるフェーズは少なくとも1つの増幅フェーズを含んでよく、増幅フェーズにおいて測定電圧は出力電圧に変換される。この回路は、演算増幅器に接続されたアナログ−デジタル変換器をさらに備えてよく、アナログ−デジタル変換器は出力電圧を等価なデジタル表現に変換するように構成されている。
Claims (8)
- 容量−電圧インタフェース回路であって、
容量式感知セルであって、第1感知キャパシタと、第1感知キャパシタに直列に接続されている第2感知キャパシタとを有する容量式感知セルと、
前記容量式感知セルに選択的に接続するように構成された演算増幅器であって、反転入力ノードと、基準電圧を受ける非反転入力ノードとを有する演算増幅器と、
前記演算増幅器用の第1フィードバックキャパシタと、
前記演算増幅器用の第1負荷キャパシタと、
前記反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタであって、前記第1フィードバックキャパシタは該フィードバックノードに接続されている、オフセットキャパシタと、
前記フィードバックノードに接続されている第2フィードバックキャパシタと、
前記演算増幅器用の第2負荷キャパシタと、
前記容量式感知セル、前記演算増幅器、前記第1フィードバックキャパシタ、前記第2フィードバックキャパシタ、前記第1負荷キャパシタ、及び前記第2負荷キャパシタに関連するスイッチングアーキテクチャと、を備え、
前記スイッチングアーキテクチャは、前記演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、前記容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成し、前記スイッチングアーキテクチャは、前記容量−電圧インタフェース回路を複数の構成へと再構成し、
リセット構成では、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタは、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをそれぞれの初期電圧にリセットするように構成され、前記容量式感知セルは前記演算増幅器から切断され、
リセット構成から初期の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成が変更されると、前記容量式感知セルは前記演算増幅器に接続され、
初期の容量−電圧構成から最終の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成が変更されると、前記容量式感知セルの測定容量の差を表す電荷が第1フィードバックキャパシタに転送されることにより、前記演算増幅器の出力が第1の出力値となり、前記第1の出力値に対応する電荷が第1負荷キャパシタに蓄積され、
最終の容量−電圧構成から増幅構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成が変更される過程において、前記第1負荷キャパシタに蓄積されていた電荷が第1フィードバックキャパシタに転送されることにより前記演算増幅器の出力が第2の出力値となり、前記第2の出力値に対応する電荷が第2負荷キャパシタに蓄積され、その後、前記第2負荷キャパシタに蓄積された電荷が第2フィードバックキャパシタに転送されることにより、前記演算増幅器の測定出力電圧が第3の出力値まで増幅される、容量−電圧インタフェース回路。 - 前記演算増幅器に接続されたアナログ−デジタル変換器をさらに備え、前記アナログ−デジタル変換器は前記出力電圧を等価なデジタル表現に変換するように構成されている、請求項1に記載の容量−電圧インタフェース回路。
- 容量−電圧インタフェース回路における容量−電圧変換方法において、
前記容量−電圧インタフェース回路は、容量式感知セルであって、第1感知キャパシタと、第1感知キャパシタに直列に接続されている第2感知キャパシタとを有する容量式感知セルと、前記容量式感知セルに選択的に接続するように構成された演算増幅器であって、反転入力ノードと、基準電圧を受ける非反転入力ノードとを有する演算増幅器と、前記演算増幅器用の第1フィードバックキャパシタと、前記演算増幅器用の第1負荷キャパシタと、前記反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタであって、前記第1フィードバックキャパシタは該フィードバックノードに接続されている、オフセットキャパシタと、前記フィードバックノードに接続されている第2フィードバックキャパシタと、前記演算増幅器用の第2負荷キャパシタと、を備え、
前記方法は、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをリセット構成に構成し、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをそれぞれの初期電圧にリセットする工程であって、前記容量式感知セルは前記演算増幅器から切断される、リセット工程と、
リセット構成から初期の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成を変更する工程であって、前記容量式感知セルは前記演算増幅器に接続される、初期容量電圧工程と、
初期の容量−電圧構成から最終の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成を変更する工程であって、前記容量式感知セルの測定容量の差を表す電荷が第1フィードバックキャパシタに転送されることにより、前記演算増幅器の出力が第1の出力値となり、前記第1の出力値に対応する電荷が第1負荷キャパシタに蓄積される、最終容量電圧工程と、
最終の容量−電圧構成から増幅構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタの構成を変更する工程であって、前記第1負荷キャパシタに蓄積されていた電荷が第1フィードバックキャパシタに転送されることにより前記演算増幅器の出力が第2の出力値となり、前記第2の出力値に対応する電荷が第2負荷キャパシタに蓄積され、その後、前記第2負荷キャパシタに蓄積された電荷が第2フィードバックキャパシタに転送されることにより、前記演算増幅器の測定出力電圧が第3の出力値まで増幅される、増幅工程と、を備える方法。 - 前記出力電圧に対しアナログ−デジタル変換を実行する工程をさらに備える、請求項3に記載の方法。
- 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノードと、第2感知キャパシタに関連する第2センサ電圧ノードと、第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードとを備え、
前記演算増幅器は出力ノードを有し、
前記リセット工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードから切断する工程と、
第1センサ電圧ノードに励起電圧を印加する工程と、
前記共通ノードに前記基準電圧を印加する工程と、
第2センサ電圧ノードにおいてアナログ接地を行う工程と、
前記フィードバックノードと前記基準電圧との間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記反転入力ノードを前記出力ノードに接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項3に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノード、第2感知キャパシタに関連する第2センサ電圧ノード、並びに第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記初期容量電圧工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
第1センサ電圧ノードに励起電圧を印加する工程と、
前記基準電圧を前記共通ノード及び前記フィードバックノードに印加する工程と、
第2センサ電圧ノードにおいてアナログ接地を行う工程と、
前記フィードバックノードと前記基準電圧との間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記反転入力ノードを前記出力ノードに接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項3に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノード、第2感知キャパシタに関連する第2センサ電圧ノード、並びに第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記最終容量電圧工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
第1センサ電圧ノードにおいてアナログ接地を行う工程と、
前記基準電圧を第2センサ電圧ノードに印加する工程と、
前記フィードバックノードと前記出力ノードとの間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項3に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記増幅工程は、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを初期増幅構成に配置する初期増幅工程であって、
前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
前記フィードバックノードと前記出力ノードとの間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
前記出力ノードと前記基準電圧との間に第2負荷キャパシタを接続する工程と、を含む、初期増幅工程と、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを最終増幅構成に配置する最終増幅工程であって、
前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
オフセット電圧を前記フィードバックノードに印加する工程と、
前記フィードバックノードと出力ノードとの間に第2フィードバックキャパシタを接続する工程と、
前記基準電圧を第1負荷キャパシタに跨り接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2負荷キャパシタを接続する工程と、を含む、最終増幅工程と、を含む、請求項3に記載の方法。
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