JP5616407B2 - 表示基板の製造方法 - Google Patents

Description

本発明は、表示基板の製造方法に関し、より詳細には、３枚のマスクを用いて表示基板を製造する工程である３枚マスク工程中に形成されるフォトレジストパターンの厚みを均一化するための表示基板の製造方法に関する。

一般的に、表示基板に形成された信号ライン、薄膜トランジスタ、及び画素電極は、マスクを利用したフォトリソグラフィ工程を経てパターニングされるため、表示基板の製造工程でフォトリソグラフィ工程の回数を減少させることは製造原価の低減に大きな影響を及ぼす。そこで、最近では非常に低い原価を実現するために、３枚のマスクを用いた表示基板の製造方法が開発されている。

例えば、３枚のマスクを用いて表示基板を製造する工程（以下、「３枚マスク工程」という。）においては、第１及び第２マスクを利用したフォトリソグラフィ工程で信号ライン及び薄膜トランジスタを形成した後、薄膜トランジスタが形成された基板上にパッシベーション層を形成する。その後、パッシベーション層上に第３マスクを利用したフォトリソグラフィ工程で信号ライン及び薄膜トランジスタとオーバーラップされるフォトレジストパターンを形成する。フォトレジストパターンは、パッシベーション層を第１及び第２エッチングし、画素電極をリフトオフしてパターニングするのに使用される。

フォトレジストパターンを利用したエッチング工程が２回行われるので、下部薄膜の過剰なエッチングによる不良を防止するためには、フォトレジストパターンが基板全面積にかけて均一な厚みに形成されることが重要である。

しかし、表示基板上に形成されるフォトレジストパターンの形成の割合が領域別に大きく異なる場合、フォトレジストパターンを形成する現像工程中に溶解されるフォトレジストの量が領域別に変わることとなる。

具体的には、フォトレジストパターンが形成される割合が低い領域では、フォトレジストパターンが形成される割合が高い領域においてより現像工程中に溶解されるフォトレジストの量が大きくなる。従って、フォトレジストパターンが形成される割合が低い領域上に塗布された現像液は酸濃度が急激に低下するので、フォトレジストパターンが形成される割合が高い領域上の現像液と濃度差が発生する。このような濃度差が発生すると、拡散原理によって高濃度現像液が低濃度現像液側に移動する。これによって、低密度形成領域のフォトレジストパターンが適正量より過剰に現像されるので、フォトレジストパターンの厚みが不均一になるという問題点がある。

本発明の技術的課題は、このような問題点を解決するためのもので、本発明の目的は過剰なエッチングに起因する不良を減少させるための表示基板の製造方法を提供することにある。

本発明の目的を実現するために、本発明に係る表示基板の製造方法は、互いに交差するゲートライン及びデータラインを含む信号ラインによって定義された複数の単位画素を有する表示領域と前記表示領域を取り囲む周辺領域を含む基板上にパッシベーション層を形成する段階と、前記パッシベーション層が形成された基板上にフォトレジスト膜を塗布する段階と、前記フォトレジスト膜をパターニングして、前記表示領域で前記信号ラインとオーバーラップされて中央に第１の厚さを有し端部に前記第１の厚さよりも薄い第２の厚さを有する第１パターン部と、前記周辺領域で前記信号ラインと重畳されない領域に形成された複数のダミー開口部を含む第２パターン部とを形成する段階と、前記第１及び第２パターン部を利用して前記パッシベーション層を第１エッチングし、前記信号ラインが互いに重畳していない領域で前記基板を露出させる段階と、前記第１及び第２パターン部を一定厚み除去して、前記第２の厚さを有する前記第１パターン部と重畳する前記パッシベーション層を露出させる段階と、一定厚み除去された前記第１及び第２パターン部を利用して前記露出されたパッシベーション層を第２エッチングし、前記パッシベーション層の側面にアンダーカッティングを形成する段階と、前記第１パターン部及び第２パターン部が形成された基板上に透明電極層を形成する段階と、前記アンダーカッティングを通じて浸透するストリップ溶液で前記第１パターン部、第２パターン部、及び前記第１及び第２パターン部上に形成された前記透明電極層を除去して、前記単位画素に対応する画素電極及び前記ダミー開口部に対応するダミー電極を形成する段階と、を含む。

このような表示基板の製造方法によると、フォトレジストパターンの厚みを全体的に均一化することができるので、フォトレジストパターンを利用したエッチング工程時、下部薄膜の過剰エッチングを防止することができる。

本発明の実施形態に係る液晶表示パネルを示す斜視図である。 図１の液晶表示パネルのうち、表示基板を概念的に示す平面図である。 表示基板の単位画素及びダミー電極を拡大して示す拡大図である。 図３のＩ−Ｉ’に沿って切断した断面図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。

以下、図面を参照して、本発明を詳細に説明する。

図１は本発明の実施形態に係る液晶表示パネルを示す斜視図であり、図２は図１の液晶表示パネルのうち、表示基板を概念的に示す平面図である。

図１及び図２を参照すると、液晶表示パネルは、表示基板１００、対向基板２００、液晶層（図示せず）、印刷回路基板３００、及びフレキシブル印刷回路基板４００を含み、画像を表示する機能を有する。

表示基板１００は、画像を表示するための表示領域ＤＡ及び表示領域ＤＡの外側に形成された周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４に区分される。このとき、表示領域ＤＡは、例えば、長方形形状を有し得る。

表示基板１００の表示領域ＤＡには、複数のデータラインＤＬが第１方向に沿って並列に配置され、複数のゲートラインＧＬが第１方向と垂直な第２方向に沿って並列に配置される。データラインＤＬとゲートラインＧＬは互いに交差され画素領域を定義し、画素領域のそれぞれには単位画素が形成される。

各単位画素は、スイッチング素子である薄膜トランジスタＴＦＴ、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔを含む。

各薄膜トランジスタＴＦＴは、ゲート電極、ソース電極、及びドレイン電極で構成される。ゲート電極はゲートラインＧＬに接続され、ソース電極はデータラインＤＬに接続され、ドレイン電極は液晶キャパシタＣｌｃの第１電極である画素電極に接続される。

対向基板２００は表示基板１００と向かい合うように配置され、例として表示基板１００より小さいサイズを有し得る。対向基板２００は、各単位画素に対応する色画素で構成されたカラーフィルタと、共通電圧が印加され、液晶キャパシタＣｌｃの第２電極をなす共通電極を含む。

液晶キャパシタＣｌｃは、ドレイン電極と接続された画素電極と、共通電圧が印加される共通電極によって定義される。また、ストレージキャパシタＣｓｔは表示基板１００上に形成され、ストレージ基準電圧が印加される基準電圧ラインと、画素電極によって定義される。

周辺領域ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４は表示領域ＤＡの外側に形成され、表示領域ＤＡの上側に形成された第１領域ＰＡ１、表示領域ＤＡの下側に形成された第２領域ＰＡ２、表示領域ＤＡの左側に形成された第３領域ＰＡ３、及び、表示領域ＤＡの右側に形成された第４領域ＰＡ４を含む。

第１周辺領域ＰＡ１には、データラインＤＬの一端部を露出させるパッドＰＡＤが形成され、パッドＰＡＤ上にはフレキシブル印刷回路基板４００が実装される。

フレキシブル印刷回路基板４００は、印刷回路基板３００と表示基板１００を電気的に接続して、印刷回路基板３００から発生した駆動信号を表示基板１００に提供する。フレキシブル印刷回路基板４００は、例えば、テープキャリアパッケージ（ＴＣＰ）又はチップオンフィルム（ＣＯＦ）であり得る。

印刷回路基板３００は、画像信号を処理する駆動回路ユニットを含み、駆動回路ユニットは外部から入力された画像信号を、前記薄膜トランジスタＴＦＴを制御する駆動信号に変換する。印刷回路基板３００は、フレキシブル印刷回路基板４００が曲がることによって、表示基板１００の下部に配置されることができる。

第３及び第４周辺領域ＰＡ３、ＰＡ４には、ゲート駆動回路部１２０が形成される。

ゲート駆動回路部１２０はゲート信号を発生して、ゲート信号をゲートラインＧＬに沿って薄膜トランジスタＴＦＴのゲート電極に印加する。ゲート駆動回路部１２０は、周辺領域ＰＡのうち、第３領域ＰＡ３に形成された第１ゲート回路１２２及び周辺領域ＰＡのうち、第４領域ＰＡ４に形成された第２ゲート回路１２４を含む。

一方、周辺領域ＰＡには複数のダミー電極ＤＭが形成される。ダミー電極ＤＭは、表示領域ＤＡに形成された画素電極と同じ材質で形成され、同じ層に同時に形成される。それぞれのダミー電極ＤＭは、画素電極と同様なサイズに形成される。

具体的には、ダミー電極ＤＭは、第１領域ＰＡ１内でパッド部ＰＡＤと重ならないように複数個形成される。このとき、ダミー電極ＤＭ間の間隔は８〜１２μｍであることが好ましい。

同様に、ダミー電極ＤＭは第２領域ＰＡ２、第３領域ＰＡ３、及び第４領域ＰＡ４にも複数個形成され、第３領域ＰＡ３と第４領域ＰＡ４ではゲート駆動回路部１２０と重ならない領域に形成されることが好ましい。

また、表示領域ＤＡ内の画素電極の面積比率と周辺領域内のダミー電極の面積比率は同じであることが好ましい。

液晶層は、表示基板１００及び対向基板２００の間に介在し、画素電極と共通電極との間に発生した電場によって再配列する。再配列した液晶層は外部又は内部の光の光透過率を調節し、透過量が調節された光は、カラーフィルタを通過することにより画像が表示される。

以下、図２〜図４を参照して、本発明を詳細に説明する。

図３は表示基板の単位画素及びダミー電極を拡大して示す拡大図で、図４は図３のＩ−Ｉ’に沿って切断した断面図である。

図２〜図４を参照すると、表示基板１００はベース基板１１０を含む。ベース基板１１０上には、表示領域ＤＡ及び周辺領域ＰＡが区画され、表示領域ＤＡには互いに交差するゲートラインＧＬ及びデータラインＤＬによって単位画素Ｐが定義される。

単位画素Ｐ内には、ゲートラインＧＬと同じ方向に伸びた基準電圧ラインＳＴＬ、薄膜トランジスタＴＦＴ、及び画素電極ＰＥが形成される。

基準電圧ラインＳＴＬは、ゲートラインＧＬと同じ層に同時に形成されるゲート金属パターンで、各単位画素Ｐ内で画素電極ＰＥと重畳することによりストレージキャパシタＣｓｔを形成する。

薄膜トランジスタＴＦＴは、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、及びアクティブ層Ａを含む。

ゲート電極Ｇは、ゲートラインＧＬから延長され各単位画素Ｐ内に形成される。ゲートラインＧＬ、基準電圧ラインＳＴＬ、及び前記ゲート電極Ｇを含むゲート金属パターンが形成されたベース基板１１０上にはゲート絶縁層１１１が形成される。

ゲート絶縁層１１１は、例として、窒化シリコンＳｉＮｘからなり、ゲート金属パターン及びデータラインＤＬ、ソース電極Ｓ、ドレイン電極Ｄを含むデータ金属パターンと同じ形状にパターニングされる。

ゲート絶縁層１１１が形成されたベース基板１１０上にはデータラインＤＬ、ソース電極Ｓ、及びドレイン電極Ｄを含むデータ金属パターンが形成される。

ソース電極Ｓは、データラインＤＬから延長されて、各単位画素Ｐ内に形成され、ゲート絶縁層１１１上で前記ゲート電極Ｇと一部重畳するように形成される。例として、ソース電極Ｓは、図３に示すようにＵ形状に形成されることができる。ドレイン電極Ｄは、ソース電極Ｓと所定間隔をおき、ゲート絶縁層１１１上でゲート電極Ｇと一部重畳されて形成される。ドレイン電極Ｄはゲート電極Ｇにタイミング信号が印加されると、ソース電極Ｓから画素電圧が供給され、画素電極ＰＥに画素電圧を印加する出力端子としての機能を有する。

一方、データ金属パターンとゲート絶縁層１１１との間には、アクティブ層Ａが形成される。アクティブ層Ａは、データ金属パターンと同一形状にパターニングされゲート絶縁層１１１とデータ金属パターンとの間に形成される。

アクティブ層Ａは、例として、非晶質シリコン（ａ−Ｓｉ）からなる半導体層１１２とｎ型イオンが高濃度でドーピングされた非晶質シリコン（ｎ＋ ａ−Ｓｉ）からなるオーミックコンタクト層１１３が順次に積層された構造に形成され得る。このとき、ソース電極Ｓとドレイン電極Ｄの間に、半導体層１１２を露出させるチャンネルＣＨが形成される。

薄膜トランジスタＴＦＴが形成されたベース基板１１０上にはパッシベーション層１１６が形成される。パシベーション層１１６は、例として、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）からなり、表示領域ＤＡにおいては、ゲートラインＧＬ、データラインＤＬ、及び薄膜トランジスタＴＦＴと重畳するようにパターニングされる。このとき、パッシベーション層１１６はドレイン電極Ｄの一端部を露出させる。

画素電極ＰＥはそれぞれの単位画素Ｐに対応して形成され、透明な導電性物質で形成される。例えば、透明な導電性物質としては、インジウムティンオキサイド（ＩＴＯ）、インジウムジンクオキサイド（ＩＺＯ）、非晶質インジウムティンオキサイド（ａ−ＩＴＯ）を用いることができる。

一方、ゲート絶縁層１１１およびパッシベーション層１１６は、ゲート金属パターン及びデータ金属パターンとオーバーラップするようにパターニングされる。単位画素内に形成された画素電極ＰＥは、ベース基板１１０と直接接触する。また、画素電極ＰＥは露出されたドレイン電極Ｄの一端部と接触して、ドレイン電極Ｄから画素電圧の印加を受ける。

基準電圧ラインＳＴＬと画素電極ＰＥが重畳する領域では、ゲート絶縁層１１１を誘電体としてストレージキャパシタＣｓｔが形成される。ストレージキャパシタＣｓｔは、画素電極ＰＥに印加された画素電圧を１フレームの間維持させる。

以下、周辺領域ＰＡに形成されたダミー電極ＤＭを詳細に説明する。

図示していないが、周辺領域ＰＡにもゲート駆動回路部を形成するためのゲート金属パターン及びデータ金属パターンが形成され、ゲート金属パターンとデータ金属パターンとの間には、ゲート絶縁層１１１が形成される。同様に、データ金属パターン上にはパッシベーション層１１６が形成される。

このとき、ゲート金属パターン及びデータ金属パターンと重畳されない領域のゲート絶縁層１１１とパシベーション層１１６には、単位画素Ｐと同様のサイズのダミー開口ホールＤＨが形成される。

ダミー開口ホールＤＨは、単位画素の０．９〜１．３倍のサイズに形成されることが好ましい。また、それぞれのダミー開口ホールＤＨの間隔は、８〜１２μｍであることが好ましい。

ダミー開口ホールＤＨ内にはベース基板１１０と直接接触して、画素電極ＰＥと同じ材質で同時に形成されるダミー電極ＤＭが形成される。

ダミー電極ＤＭはダミー開口ホールＤＨのサイズに形成されるので、例として、単位画素の０．９〜１．３倍のサイズに形成される。また、表示領域ＤＡに対する画素電極ＰＥの面積比率と周辺領域ＰＡに対するダミー電極ＤＭの面積比率は同じであることが好ましい。

ダミー電極ＤＭは電気的な機能を有さず、本発明の実施形態に係る表示基板の製造工程中に必然的に形成される。

図５〜図１３は、図３のＩ−Ｉ’切断線を利用して本発明の実施形態に係る表示基板の製造方法を示す工程図である。

以下、図５〜図１３を参照して、本発明の実施形態に係る表示基板の製造方法を詳細に説明する。

図５を参照すると、光が透過することができる透明な物質で形成され、表示領域ＤＡ及び周辺領域ＰＡが区画されたベース基板１１０上に、第１金属層（図示せず）及び第１フォトレジスト膜（図示せず）を順次に形成する。第１金属層は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀といった金属またはこれらの合金によって形成することができ、スパッタリング工程によって蒸着される。また、金属層は物理的性質が異なる２つ以上の層に形成されることができる。

第１フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストで形成され得る。

第１フォトレジスト膜が形成されたベース基板１１０上に第１マスクＭＡＳＫ１を配置する。第１マスクＭＡＳＫ１は、光を透過させる透光部４及び光を遮断する遮光部２を有する。第１マスクＭＡＳＫ１を利用して前記第１フォトレジスト膜を露光し、露光された第１フォトレジスト膜を現像する一連のフォトリソグラフィ工程を行う。これによって、金属層上には第１フォトレジストパターンＰＲ１が形成される。

次に、第１フォトレジストパターンＰＲ１を利用したエッチング工程において、金属層をパターニングしてゲートラインＧＬ、ゲート電極Ｇ、及び基準電圧ラインＳＴＬを含むゲート金属パターンを形成する。エッチング工程は、例えば、ウェットエッチングによる。エッチング工程の後、ゲート金属パターン上に残存する第１フォトレジストパターンＰＲ１を除去するアッシング工程を行う。アッシング工程は酸素プラズマ処理により行い、フォトレジストパターンを用いたエッチング工程が終了するたびごとに行う。

もう一つの例として、第１フォトレジスト膜は、ネガティブフォトレジストで形成されることもできる。この場合、第１マスクＭＡＳＫ１は、遮光部４と透光部２の位置が反転することとなる。

図６を参照すると、ゲート金属パターンが形成されたベース基板１１０上に窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）からなるゲート絶縁層１１１を形成する。ゲート絶縁層１１１は、高周波プラズマＣＶＤ（ＰＥＣＶＤ）を利用して形成することができる。また、ゲート絶縁層１１１は、材質及び形成工程が互いに異なる二つの層による二重層構造とすることもできる。

その後、ゲート絶縁層１１１上に非晶質シリコン（ａ−Ｓｉ）からなる半導体層１１２及びｎ＋非晶質シリコン（ｎ＋ ａ−Ｓｉ）からなるオーミックコンタクト層１１３を順次に形成する。半導体層１１２及びオーミックコンタクト層１１３は、高周波プラズマＣＶＤを用いて形成することができる。

次に、オーミックコンタクト層１１３上に第２金属層１１４を形成する。第２金属層１１４は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀といった金属又はこれらの合金により形成されることができ、スパッタリングによって蒸着され得る。また、第２金属層１１４は、物理的性質が異なる２つ以上の層により形成することができる。

そして、金属層１１４の全面に第２フォトレジスト膜（図示せず）を塗布する。第２フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストで形成され得る。

そして、第２フォトレジスト膜が塗布されたベース基板１１０上に第２マスクＭＡＳＫ２を配置し、第２マスクＭＡＳＫ２を用いたフォトリソグラフィ工程により第２フォトレジストパターンＰＲ２を形成する。

第２フォトレジストパターンＰＲ２は、薄膜トランジスタＴＦＴのソース電極Ｓが形成されるソース電極領域ＳＥＡ、チャンネル部ＣＨが形成されるチャンネル領域ＣＨＡ、ドレイン電極Ｄが形成されるドレイン電極領域ＤＥＡ、基準電圧ラインＳＴＬが形成された基準電圧ライン領域ＳＴＡ、及びデータラインＤＬが形成されるデータライン領域（図示せず）に形成される。

具体的には、第２フォトレジストパターンＰＲ２は、ソース電極領域ＳＥＡ、ドレイン電極領域ＤＥＡ、及びデータライン領域ＤＬＡに第１厚みｔ１に形成された第１パターンＰＲ２１と、チャンネル領域ＣＨＡに第２厚みｔ２に形成された第２パターンＰＲ２２を含む。

第１パターンＰＲ２１は、第２マスクの遮光部２を通じてパターニングされた領域で、第２パターンＰＲ２２は、第２マスクＭＡＳＫ２の回折部６を通じてパターニングされた領域である。回折部６には、光を回折させるスリット（ＳＬＩＴ）パターンが形成され露光部４から提供される光より少ない量の光が提供される。これによって、第２パターンＰＲ２２は、第１厚みｔ１より薄い第２厚みｔ２に形成される。

図３、図６、及び図７を参照すると、第２フォトレジストパターンＰＲ２を利用して第２金属層１１４をエッチングする。これによって、データラインＤＬ及び電極パターン１１５を含むデータ金属パターンが形成される。電極パターン１１５は、データラインＤＬから延長されて形成され、互いに接続されているため未完成の状態であるソース電極とドレイン電極を含む。

そして、第２フォトレジストパターンＰＲ２を利用して、半導体層１１２及びオーミックコンタクト層１１３をエッチングする。例として、半導体層１１２及びオーミックコンタクト層１１３のエッチングはドライエッチングであってもよい。これによって、データ金属パターンの下部には、データ金属パターンと同様にパターニングされたアクティブ層Ａが形成される。

図７及び図８を参照すると、酸素プラズマを利用したアッシング工程により第２フォトレジストパターンＰＲ２１、ＰＲ２２を一定の厚み分だけ除去する。除去された厚みは第２厚みｔ２以上で、第１厚みｔ１より小さい。

アッシング工程によってチャンネル領域ＣＨＡに形成された第２パターンＰＲ２２は除去され、ソース電極領域ＳＥＡ、ドレイン電極領域ＤＥＡ、及びデータライン領域（図示せず）には第３パターンＰＲ２３が残る。

そして、第３パターンＰＲ２３を利用して電極パターン１１４をエッチングしてソース電極Ｓ及び前記ソース電極Ｓから所定間隔をおいて形成したドレイン電極Ｄを形成する。

そして、ソース電極Ｓとドレイン電極Ｄの間において露出したオーミックコンタクト層１１３をエッチングして、半導体層１１２を露出させ、チャンネルＣＨを形成する。

これによって、ベース基板１１０上にはゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、及びアクティブ層Ａを含む薄膜トランジスタＴＦＴが形成される。

そして、酸素プラズマを用いたアッシング工程により薄膜トランジスタＴＦＴ上に残存した第３パターンＰＲ２３を除去する。

図３及び図９を参照すると、薄膜トランジスタＴＦＴが形成されたベース基板１１０上にパッシベーション層１１６を形成する。そして、パシベーション層１１６が形成されたベース基板１１０上に第３フォトレジスト膜（図示せず）を形成する。第３フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストにより形成され得る。

そして、第３マスクＭＡＳＫ３を用いたフォトリソグラフィ工程において、第３フォトレジスト膜をパターニングして第３フォトレジストパターンＰＲ３を形成する。

図１０は、図３に図示された表示基板に対応する第３マスクを示す平面図である。

以下、図３、図９、及び図１０を参照して、第３フォトレジストパターンＰＲ３を形成するためのフォトリソグラフィ工程を具体的に説明する。

第３フォトレジスト膜が塗布されたベース基板上に、遮光部２、透光部４、回折部６、及びダミー透光部５を含む第３マスクＭＡＳＫ３を配置し、第３マスクＭＡＳＫ３上に光を照射して第３フォトレジスト膜を露光する。

表示領域ＤＡにおいて、回折部６は、光を回折させる複数のスリットパターンを含み、ドレイン電極Ｄの一端部及び基準電圧ラインＳＴＬに対応して位置する。

遮光部２は、ドレイン電極Ｄの一端部及び基準電圧ラインＳＴＬを除いたゲート及びデータ金属パターンに対応して位置する。

透光部４は、遮光部２及び回折部６が位置しない残りの領域に位置する。

透光部４及び回折部６は、各単位画素Ｐ内に画素電極ＰＥをパターニングするための画素電極パターンを形成する。

ダミー透光部５は周辺領域ＰＡに対応して位置し、後述するダミー電極ＤＭを形成するために位置する。

そして、第３マスクＭＡＳＫ３によって露光された第３フォトレジスト膜上に現像液を塗布する。第３フォトレジスト膜上に塗布された現像液は、第３フォトレジスト膜の露光領域を溶解させる。従って、現像液が塗布されたベース基板に洗浄工程を行うことにより、露光されていない領域の第３フォトレジスト膜のみ残存して、第３フォトレジストパターンＰＲ３が形成される。

第３フォトレジストパターンＰＲ３は、表示領域ＤＡに形成された第１パターン部Ｐ１及び周辺領域ＰＡに形成された第２パターン部Ｐ２を含む。

第１パターン部Ｐ１は、ゲート金属パターン及びデータ金属パターンとオーバーラップされるように形成される。このとき、第１パターン部Ｐ１は、第１厚みｔ１の第１厚み部ｄ１及び第１厚みより薄い第２厚みの第２厚み部ｄ２を含む。第１厚み部ｄ１は遮光部２によってパターニングされた領域で、第２厚み部ｄ２は回折部６によってパターニングされた領域である。

第２厚み部ｄ２は、基準電圧ラインＳＴＬ及びドレイン電極Ｄの一端部に対応して形成される。第２厚み部ｄ２形成領域を除いた残りの領域の第１パターン部Ｐ１は第１厚み部ｄ１で形成される。

一方、第１パターン部Ｐ１は、ゲート金属パターン及びデータ金属パターンにオーバーラップされるように形成されるので、単位画素Ｐ内の大部分の領域には、第１パターン部Ｐ１が形成されない。第３フォトレジストパターンＰＲ３を形成するための現像工程中において、単位画素Ｐ内の第３フォトレジスト膜が現像液によって溶解される。これによって、表示領域ＤＡ上に塗布された現像液の酸濃度は、現像工程中に急激に低下する。

単位画素Ｐ内に第１パターン部Ｐ１が形成されない領域及び第２厚み部ｄ２が形成された領域は、後続工程でパシベーション層１１６がエッチングされ、画素電極ＰＥが形成される領域である。

一方、図２、図３、及び図９を参照すると、周辺領域ＰＡには画素電極ＰＥが含まれない。従って、ゲート駆動回路部１２０及びパッド部ＰＡＤが形成される一部領域を除き、パッシベーション層１１６のエッチングが行われる必要がない。

従って、周辺領域ＰＡに形成される第２パターン部Ｐ２は、周辺領域ＰＡの大部分の領域をカバーするように形成することもできる。しかし、第２パターン部Ｐ２が周辺領域ＰＡの大部分をカバーするように形成される場合、前述した現像工程中に現像液によって溶解されるフォトレジストの量が、表示領域ＤＡよりもより大きくなる。

従って、周辺領域ＰＡ上に塗布された現像液は、表示領域ＤＡ上に塗布された現像液より酸濃度が高く維持される。

このように、現像液内に濃度差が発生する場合、拡散原理によって高濃度の現像液が低濃度領域に移動する。これによって、周辺領域ＰＡに隣接した表示領域ＤＡ、即ち、表示領域ＤＡのエッジに形成された第１パターン部Ｐ１は、適正量現像された後も酸濃度が高い現像液にひき続き露出される。

その結果、表示領域ＤＡのエッジに形成された第１パターン部Ｐ１は、適正量より過剰に現像され得る。表示領域ＤＡのエッジに形成された第１パターン部Ｐ１が過剰に現像された場合、表示領域ＤＡ上に形成される第１パターン部Ｐ１の厚みが不均一になるので、後述するエッチング工程中に前記エッジに形成された下部薄膜が過剰にエッチングされ得るという問題がある。

そこで、本発明の実施形態においては周辺領域ＰＡ上に配置された第３マスクＭＡＳＫ３にダミー透光部５を形成して、表示領域ＰＡに形成される第１パターン部Ｐ１の割合と周辺領域ＰＡに形成される第２パターン部Ｐ２の割合をより均一にする。

こうすることにより、前述した現像工程中に周辺領域ＰＡと表示領域ＤＡにおいて溶解されるフォトレジストの量が均一になるので、周辺領域ＰＡと表示領域ＤＡ上に塗布された現像液の濃度差を小さくすることができる。

上述したように、ベース基板１１０上に形成された第３フォトレジストパターンＰＲ３の厚みが全体的に均一化されるので、表示領域ＰＡのエッジに形成された第１パターン部Ｐ１の過剰な現像が抑制される。

周辺領域ＰＡ上に形成された第２パターン部Ｐ２には、ダミー透光部５によってパターニングされた複数のダミー開口部ＤＯが形成される。

このとき、それぞれのダミー開口部ＤＯは、各単位画素Ｐのサイズと同様なサイズに形成されることが好ましい。より好ましくは、ダミー開口部ＤＯは、単位画素Ｐの０．８〜１．３倍のサイズに形成されることが好ましい。

また、ダミー開口部ＤＯは、下部にゲート金属パターン及びデータ金属パターンが形成されない領域に形成し、それぞれのダミー開口部ＤＯの間隔は、８〜１２μｍであることが好ましい。

第３フォトレジストパターンＰＲ３を形成するためのフォトレジスト膜は、ネガティブフォトレジストであってもよい。この場合、第３マスクＭＡＳＫ３は、遮光部４と透光部２の位置は互いにが反転する。また、この場合、ダミー透光部５は、ダミー遮光部で置き換えられる。

図９及び図１１を参照すると、第３フォトレジストパターンＰＲ３を利用してパッシベーション層１１６及びゲート絶縁層１１１を第１ドライエッチングする。

これによって、表示領域ＤＡにおいては、ゲート金属パターンとデータ金属パターンが互いに重畳していない領域で、ベース基板１１０が露出される。また、周辺領域ＰＡに形成されるダミー開口ホールＤＨは、パッシベーション層１１６及びゲート絶縁層１１１に形成された開口の位置によって定義される。

既に、図９を参照して説明したように、第３フォトレジストパターンＰＲ３は、ベース基板１１０上全体の領域で均一な厚みに形成されるので、第１ドライエッチング中にパシベーション層１１６及びゲート絶縁層１１１の過剰なエッチングを抑制することができる。

従って、パッシベーション層１１６及びゲート絶縁層１１１が保護するゲート金属パターン及びデータ金属パターンの露出が防止されるので、後続するエッチング工程中に配線がエッチングされることにより発生する配線不良を防止することができる。また、後述する画素電極パターニング工程時、画素電極と配線間のショートによる不良を防止することができる。

その後、酸素プラズマを利用したアッシング工程により、第３フォトレジスト膜ＰＲ３の一定の厚み分を除去する。このとき、除去される厚み分は、第２厚みｔ２以上で、第１厚みｔ１より小さい。すなわち、第２厚み部ｄ２が除去され、第２厚み部ｄ２が除去された領域においては、パッシベーション層１１６が露出される。

図１２を参照すると、残存する第３フォトレジストパターンＰＲ３を利用して露出されたパシベーション層１１６を第２エッチングする。第２エッチングは、例として、ドライエッチングであり得る。第２エッチング工程においては、パッシベーション層１１６を等方性エッチングして、パッシベーション層１１６の側面が第３フォトレジストパターンＰＲ３の側面より内側まで入った状態であるアンダーカッティング（Ｕ）が発生する。

図１３を参照すると、残存する第３フォトレジストパターンＰＲ３上に透明電極層１１７ａ、１１７ｂを蒸着する。透明電極層１１７ａ、１１７ｂは、例として、ＩＴＯ、又はＩＺＯで構成され、スパッタリングにより蒸着することができる。

透明電極層１１７ａ、１１７ｂの蒸着時、前記アンダーカッティング（Ｕ）によって第３フォトレジストパターンＰＲ３上に形成された透明電極層１１７ａと前記ベース基板１１０上に形成された透明電極層１１７ｂは分離され、電気的に絶縁される。

図３、図１３、及び図１４を参照すると、例えば、透明電極層１１７ａ、１１７ｂが形成されたベース基板１１０をストリップ溶液（ＰＨＯＴＯＲＥＳＩＳＴ ＳＴＲＩＰＰＥＲ）に浸漬する。ストリップ溶液は、アンダーカッティング（Ｕ）を通じて第３フォトレジストパターンＰＲ３に浸透して、第３フォトレジストパターンＰＲ３をリフトオフ（ＬＩＦＴ−ＯＦＦ）させる。これによって、第３フォトレジストパターンＰＲ３がベース基板１１０上から剥離されると同時に、第３フォトレジストパターンＰＲ３上に塗布された透明電極層１１７ａもベース基板１１０上から剥離される。

これにより、各単位画素Ｐには、ドレイン電極Ｄの一端部と接触する画素電極ＰＥがパターニングされる。同時に、ダミー開口ホールＤＨには、ダミー電極ＤＭがパターニングされる。このとき、表示領域ＤＡ内に画素電極ＰＥが形成された面積比率と周辺領域ＰＡ内にダミー電極ＤＭが形成された面積比率は同じであることが好ましい。

以上により、本発明の実施例による表示基板が完成される。

表１は、第３フォトレジストパターンの領域別厚みの差異を記載したデータである。

図２、図９、及び表１を参照すると、比較例は周辺領域ＰＡにダミー開口部ＤＯを形成しない第３フォトレジストパターンである。

実施例は、周辺領域ＤＡにダミー開口部ＤＯを形成した第３フォトレジストパターンＰＲ３である。

表１に記載された比較例の数値は、表示領域ＤＡの中央部に形成された第３フォトレジストパターンと表示領域ＤＡのエッジ領域に形成された第３フォトレジストパターン間の厚み差を示す。

同様に、表１に記載された実施例の数値は、表示領域ＤＡの中央部に形成された第３フォトレジストパターンと表示領域ＤＡのエッジ領域に形成された第３フォトレジストパターン間の厚み差を示す。

表１を参照すると、実施例では第３フォトレジストパターンの領域別厚み差が全体的に減少することがわかる。

特に、ゲート駆動回路部１２０が形成されず、フレキシブル印刷回路基板４００が付着されないことから、ダミー開口部ＤＯを形成することができる領域が一番広い第２周辺領域において、第３フォトレジストパターンの領域別厚み差が一番減少することがわかる。

ゲート駆動回路部１２０が形成され、ダミー開口部ＤＯを形成することができる領域が一番狭い第３周辺領域ＰＡ３においては、比較例と実施例で厚み差に変化がないことがわかる。

従って、周辺領域ＰＡにダミー開口部ＤＯを形成することにより、第３フォトレジストパターンＰＲ３の厚みを全体的に均一化することができることがわかる。

以上、本発明の実施形態によって、本発明を詳細に説明したが、本発明はこれに限定されるものではなく、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

２ 遮光部、
４ 透光部、
５ ダミー透光部、
６ 回折部、
１００ 表示基板、
１１０ ベース基板、
１１１ ゲート絶縁層、
１１２ 半導体層、
１１３ オーミックコンタクト層、
１１４ 第２金属層、
１１５ 電極パターン、
１１６ パッシベーション層、
１１７ａ 透明電極層、
１２０ ゲート駆動回路部、
２００ 対向基板、
３００ 印刷回路基板、
４００ フレキシブル回路基板、
Ａ アクティブ層、
ＤＡ 表示領域、
ＰＡ 周辺領域、
ＧＬ ゲートライン、
ＤＬ データライン、
Ｐ 単位画素、
ＴＦＴ 薄膜トランジスタ、
ＰＥ 画素電極、
ＤＭ ダミー電極、
ＤＯ ダミー開口部、
ＤＨ ダミー開口ホール、
ＳＴＬ 基準電圧ライン、
ＰＲ１ 第１フォトレジストパターン、
ＰＲ２ 第２フォトレジストパターン、
ＰＲ３ 第３フォトレジストパターン、
Ｐ１ 第１パターン部、
Ｐ２ 第２パターン部。

Claims (3)

1. 互いに交差するゲートライン及びデータラインを含む信号ラインによって定義された複数の単位画素を有する表示領域と前記表示領域を取り囲む周辺領域を含む基板上にパッシベーション層を形成する段階と、
   前記パッシベーション層が形成された基板上にフォトレジスト膜を塗布する段階と、
   前記フォトレジスト膜をパターニングして、前記表示領域で前記信号ラインとオーバーラップされて中央に第１の厚さを有し端部に前記第１の厚さよりも薄い第２の厚さを有する第１パターン部と、前記周辺領域で前記信号ラインと重畳されない領域に形成された複数のダミー開口部を含む第２パターン部とを形成する段階と、
   前記第１及び第２パターン部を利用して前記パッシベーション層を第１エッチングし、前記信号ラインが互いに重畳していない領域で前記基板を露出させる段階と、
   前記第１及び第２パターン部を一定厚み除去して、前記第２の厚さを有する前記第１パターン部と重畳する前記パッシベーション層を露出させる段階と、
   一定厚み除去された前記第１及び第２パターン部を利用して前記露出されたパッシベーション層を第２エッチングし、前記パッシベーション層の側面にアンダーカッティングを形成する段階と、
   前記第１パターン部及び第２パターン部が形成された基板上に透明電極層を形成する段階と、
   前記アンダーカッティングを通じて浸透するストリップ溶液で前記第１パターン部、第２パターン部、及び前記第１及び第２パターン部上に形成された前記透明電極層を除去して、前記単位画素に対応する画素電極及び前記ダミー開口部に対応するダミー電極を形成する段階と、
   を含むことを特徴とする表示基板の製造方法。
2. 前記基板上に前記ゲートラインを形成する段階と、
   前記ゲートラインが形成された前記基板上に絶縁層を形成する段階と、
   前記絶縁層上に前記ゲートラインと交差する前記データラインを形成する段階と、
   をさらに含むことを特徴とする請求項１に記載の表示基板の製造方法。
3. 前記第１及び第２パターン部を利用して前記パッシベーション層を第１エッチングする段階において、前記絶縁層をもエッチングして除去することを特徴とする請求項２に記載の表示基板の製造方法。
   

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