JP5612316B2 - GaAs Hall element - Google Patents
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Description
本発明は、GaAsホール素子に関し、より詳細には、製造工程や温度、外部応力などに起因するオフセット電圧の変動の少ないGaAsホール素子に関する。 The present invention relates to a GaAs Hall element, and more particularly, to a GaAs Hall element in which fluctuations in offset voltage due to a manufacturing process, temperature, external stress, and the like are small.
化合物半導体からなるホール素子は、その高い電子移動度により、高い磁気感度を有することから、モーターの回転検出等おける磁気センサとして広く利用されている。更に近年ではホール素子を用い、導体を流れる電流の作る微弱な磁場を、電流導体に非接触で検出することのできる非接触電流センサへの応用も進められている。しかしながら、この電流の作る磁場は微弱であるため、ホール素子の出力電圧が小さく、誤差の大きくなる原因となる。 A Hall element made of a compound semiconductor has high magnetic sensitivity due to its high electron mobility, and is therefore widely used as a magnetic sensor for detecting rotation of a motor. Further, in recent years, application to a non-contact current sensor that can detect a weak magnetic field generated by a current flowing through a conductor in a non-contact manner using a Hall element has been promoted. However, since the magnetic field generated by this current is weak, the output voltage of the Hall element is small, which causes a large error.
一般にホール素子の出力電圧は、磁気感度とオフセット電圧の和によりあらわされるが、高い精度での電流検出を行なうためには、電流(磁場)に比例する磁気感度に対して、誤差要因となるオフセット電圧の比率を下げる必要がある。通常、電流センサの構成においてオフセット電圧は外部の信号処理回路により補正されるため、ホール素子に関しては感磁部における電子移動度を高くすることに主眼をおいた技術開発が行なわれてきており、磁気感度を高めることで、相対的にオフセット電圧の影響が抑えられていた。 In general, the output voltage of a Hall element is expressed by the sum of magnetic sensitivity and offset voltage, but in order to detect current with high accuracy, an offset that causes an error with respect to magnetic sensitivity proportional to the current (magnetic field). It is necessary to reduce the voltage ratio. In general, the offset voltage is corrected by an external signal processing circuit in the configuration of the current sensor, and therefore, with respect to the Hall element, technical development has been conducted with a focus on increasing the electron mobility in the magnetosensitive portion. By increasing the magnetic sensitivity, the influence of the offset voltage was relatively suppressed.
しかし、ホール素子のオフセット電圧は使用温度や外部応力等の影響により、素子毎に異なる変動を示すため、上述のような補正を行なった後のオフセット電圧の変動が測定誤差となり、高い精度での電流検出において問題となっていた。したがって、ホール素子のオフセット電圧、及びその変動自体を抑制することが非常に重要となる。 However, the offset voltage of the Hall element varies depending on the element due to the influence of operating temperature, external stress, etc., so the fluctuation of the offset voltage after performing the above correction becomes a measurement error, and it is highly accurate. It was a problem in current detection. Therefore, it is very important to suppress the offset voltage of the Hall element and its fluctuation itself.
従来のGaAsホール素子として、例えば、特許文献1には、製造工程中に特性の劣化が起こりにくく、かつオフセット電圧が小さい構造を有するGaAsホール素子が提案されている。この特許文献1に記載のホール素子は、絶縁性基板上に設けられたn−GaAsからなる感磁部と、この感磁部上に設けられた表面層と、オーミック電極とを備えたものである。
As a conventional GaAs Hall element, for example,
図1(a)乃至(c)は、従来のGaAsホール素子を説明するための構成図で、上述した特許文献1に示されているGaAsホール素子の構成図である。GaAsはバンドギャップが室温で約1.4eVと広く、温度に依存している。通常、外部環境からホール素子のメサを保護するため、製造工程においてスパッタやプラズマCVDを用いてSiO2やSi3N4などの絶縁膜が形成される。この絶縁膜形成の際、プラズマダメージ等により、外部に露出しているGaAs表面に欠陥準位が生成するため、近傍の伝導電子をトラップすることで抵抗、感度、オフセット電圧などの電気特性の変動が生じることとなる。更に外部温度の変化、あるいはパッケージ化した際の応力の影響により、欠陥にトラップされる電子の割合が変化し、それら電気特性の変動をもたらしている。
FIGS. 1A to 1C are configuration diagrams for explaining a conventional GaAs Hall element, which is a configuration diagram of the GaAs Hall element disclosed in
図1(a)に示した構造は、感磁部であるn−GaAs層2が外部に露出する構造であるため、欠陥準位の影響を直接受けることとなる。図1(b)に示した構造は、n−GaAs層2を保護するためにアンドープのGaAs層又はAlGaAs層3を形成した構造であり、メサ上部における欠陥準位の影響を抑制することが可能となり、表面保護層としては、感磁部であるGaAs層よりもバンドギャップの広いAlGaAs層を用いることが好ましい。これはバンドギャップの広いAlGaAs層が、n−GaAs層2から表面の欠陥準位への電子の移動に対してポテンシャル障壁となり、バリア層として機能するためである。この特許文献1においては、ホール素子を形成する基板として、絶縁性基板と規定されており、実施例としてGaAs基板1が用いられている。
Since the structure shown in FIG. 1A is a structure in which the n-
また、ホール効果磁気センサとして、例えば、特許文献2のものが提案されている。この特許文献2に記載のものは、二次元電子ガスを使ったホール効果磁気センサに関し、超高密度記録を行なう薄膜磁気ヘッド中に組み込めるように、数10nm以下の厚さの超薄型のホール効果磁気センサを提供することを目的としており、二次元電子ガスが形成される量子井戸層を挟持するバリア層中に、不純物を高い面密度で含むデルタドープ層を形成し、量子井戸層を表面空乏層から遮蔽するものである。
Further, as a Hall effect magnetic sensor, for example, the one of
その他、GaAsホール素子以外のホール素子として、例えば、特許文献3には、結晶の格子の乱れのない高電子移動度のセンサ薄膜層を製作し、工程による特性変化がなく、温度特性にも優れたInAsホール素子が提案されている。この特許文献3に記載のホール素子は、高抵抗の第一化合物半導体層と、この第一化合物半導体層の上に形成されたInAs薄膜層と、このInAs薄膜層の上に形成された電極からなり、第一化合物半導体が、InAsと格子定数が同じか、もしくは近い値をもち、かつ、InAsより大きなバンドギャップエネルギーを有しているものである。 In addition, as a Hall element other than a GaAs Hall element, for example, in Patent Document 3, a sensor thin film layer having a high electron mobility with no disorder of the crystal lattice is manufactured, and there is no change in characteristics due to the process, and the temperature characteristics are excellent. InAs Hall elements have been proposed. The Hall element described in Patent Document 3 includes a high-resistance first compound semiconductor layer, an InAs thin film layer formed on the first compound semiconductor layer, and an electrode formed on the InAs thin film layer. Thus, the first compound semiconductor has the same or close lattice constant as InAs and has a larger band gap energy than InAs.
図2は、従来のInAsホール素子を説明するための構成図で、上述した特許文献3に示されているホール素子の構成図である。GaAs基板11上に高い電子移動度を有するInAs層12を感磁部として設け、この感磁部を挟むようにしてAlGaAsSb混晶層13a,13bを設け、その上にGaAsSb層14を設けている。更にバッファ層であるAlGaAsSb混晶層13aと、感磁部であるInAs層12を格子整合させることにより高い電子移動度を達成している。
FIG. 2 is a configuration diagram for explaining a conventional InAs Hall element, and is a configuration diagram of the Hall element disclosed in Patent Document 3 described above. An
上述した特許文献1に記載のGaAsホール素子は、メサの側面においてGaAs基板11を通した電子の側面への移動が生じ、電子濃度の不均衡が生じることにより、オフセット電圧の変動が発生する。
In the GaAs Hall element described in
図1(c)は、上述した特許文献2に示されているGaAsホール素子の製造工程において表面に欠陥準位が生成した状況の模式図である。上述したように、表面にAlGaAs層3からなる絶縁層を形成することにより、n−GaAs層2から表面へのキャリアの移動を抑制することが可能となるが、メサの側面においては、n−GaAs層2がそのまま露出しており、また、GaAs基板1を通した電子の側面への移動を抑制できていないという問題がある。
FIG. 1C is a schematic view of a situation where defect levels are generated on the surface in the manufacturing process of the GaAs Hall element shown in
また、上述した特許文献2に記載のものは、アンドープのGaAs感磁部(量子井戸)に、感磁部を挟むバリア層からデルタドープをするもので、本願発明のように、感磁部がn−GaAsからなる点で相違している。
In addition, the device described in
また、特許文献3に記載のInAsホール素子は、GaAs基板11とAlGaAsSb混晶層12との界面における格子ミスマッチに起因する貫通転位を完全に取り除くことは難しく、オフセット電圧の変動を抑える目的には好ましくない。
Further, in the InAs Hall element described in Patent Document 3, it is difficult to completely remove threading dislocations due to lattice mismatch at the interface between the GaAs substrate 11 and the AlGaAsSb mixed
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、ホール素子製造の過程におけるプロセスダメージ及び外部温度による熱応力や樹脂パッケージなどの外部応力に起因する特性変動、特に、オフセット電圧の変動の小さいGaAsホール素子を提供することにある。 The present invention has been made in view of such a situation, and the object of the present invention is process damage in the process of manufacturing a Hall element and characteristic variation caused by external stress such as thermal stress or resin package due to external temperature, In particular, it is an object to provide a GaAs Hall element having a small variation in offset voltage.
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、GaAs基板上にメサにより分離された0.010μm以上、0.350μm以下の厚みのn−GaAsからなる感磁部を有するGaAsホール素子において、前記GaAs基板と前記感磁部との間に設けられたAlGaAsからなる第1の絶縁層と、前記感磁部上に設けられたAlGaAsからなる第2の絶縁層とを設け、前記感磁部の室温での電子濃度が、5×1016/cm3以上、1×1018/cm3以下であり、前記第1の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第1の変調ドープ層と、前記第2の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第2の変調ドープ層とを設けたことを特徴とする。
The present invention has been made in order to achieve such an object. The invention according to
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第1の絶縁層及び前記第2の絶縁層のバンドギャップが、前記第1の変調ドープ層及び前記第2の変調ドープ層のバンドギャップよりも大きいことを特徴とする。
The invention of
また、請求項3に記載の発明は、GaAs基板上にメサにより分離されたn−GaAsからなる感磁部を有するGaAsホール素子において、前記GaAs基板上及び前記感磁部上を覆うようにGaAs又はAlGaAsからなる第3の絶縁層を設け、前記GaAs基板と前記感磁部との間に設けられたAlGaAsからなる第4の絶縁層と、前記感磁部上に設けられたAlGaAsからなる第5の絶縁層とを設け、前記感磁部が0.010μm以上、0.350μm以下の厚みを有し、前記感磁部の室温での電子濃度が、5×10 16 /cm 3 以上、1×10 18 /cm 3 以下であり、前記第4の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第3の変調ドープ層と、前記第5の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第4の変調ドープ層とを設けたことを特徴とする。 According to a third aspect of the present invention, there is provided a GaAs Hall element having a magnetosensitive portion made of n-GaAs separated by a mesa on a GaAs substrate, and covering the GaAs substrate and the magnetosensitive portion so as to cover the GaAs substrate. or only the third set of dielectric layers made of AlGaAs, and said GaAs substrate and the fourth insulating layer made of AlGaAs, which is provided between the magnetic sensitivity surfaces, made of AlGaAs provided on said sensing section A fifth insulating layer, wherein the magnetic sensitive part has a thickness of 0.010 μm or more and 0.350 μm or less, and an electron concentration at room temperature of the magnetic sensitive part is 5 × 10 16 / cm 3 or more, A third modulation-doped layer made of AlGaAs doped with an N-type dopant between the fourth insulating layer and the magnetic sensing portion, and the fifth insulating layer; 1 × 10 18 / cm 3 or less N-type between the magnetic sensing part Characterized by providing a fourth modulation-doped layer consisting of doped AlGaAs and Panto.
また、請求項4に記載の発明は、請求項3に記載の発明において、前記第4の絶縁層及び前記第5の絶縁層のバンドギャップが、前記第3の変調ドープ層及び前記第4の変調ドープ層のバンドギャップよりも大きいことを特徴とする。 According to a fourth aspect of the present invention, in the third aspect of the present invention, the band gap between the fourth insulating layer and the fifth insulating layer is the third modulation doped layer and the fourth insulating layer. It is characterized by being larger than the band gap of the modulation doped layer.
本発明によれば、感磁部の上部、下部あるいは側面に絶縁層を形成することにより、製造工程において生成する欠陥から感磁部を保護すると共に、感磁部における電子濃度を高めることが可能となる。オフセット電圧は、感磁面の内部及びその側面における抵抗値のバランスのずれを起源としており、GaAsホール素子においては欠陥準位へのトラップによる電子濃度の変動が抵抗変動の主要因であるが、上述したように、電子濃度の高い感磁部を絶縁層により保護することにより、電子濃度の変動の影響を相対的に抑制することが可能である。 According to the present invention, by forming an insulating layer on the upper, lower or side surfaces of the magnetic sensitive part, it is possible to protect the magnetic sensitive part from defects generated in the manufacturing process and increase the electron concentration in the magnetic sensitive part. It becomes. The offset voltage originates from the deviation of the balance of the resistance values inside and on the side of the magnetosensitive surface. In the GaAs Hall element, the fluctuation of the electron concentration due to the trap at the defect level is the main factor of the resistance fluctuation. As described above, it is possible to relatively suppress the influence of fluctuations in the electron concentration by protecting the magnetically sensitive portion having a high electron concentration with the insulating layer.
したがって、ホール素子製造の過程におけるプロセスダメージ及び外部温度による熱応力や樹脂パッケージなどの外部応力に起因する、オフセット電圧の変動の小さいGaAsホール素子を作製することが可能となる。 Therefore, it is possible to manufacture a GaAs Hall element having a small variation in offset voltage caused by process damage in the Hall element manufacturing process, thermal stress due to external temperature, and external stress such as a resin package.
以下、図面を参照して本発明の実施例について説明する。なお、以下の各実施例においては、AlxGa1-xAsにおけるAlの組成比を0<x≦1とすることにより、GaAsよりも広いバンドギャップを有する絶縁層、変調ドープ層としている。 Embodiments of the present invention will be described below with reference to the drawings. In each of the following examples, the Al composition ratio in Al x Ga 1-x As is set to 0 <x ≦ 1, so that the insulating layer and the modulation doped layer have a wider band gap than GaAs.
図3は、本発明に係るGaAsホール素子の実施例1を説明するための構成図で、メサにより分離されたGaAsホール素子の縦方向の膜構造を示している。図中符号21はGaAs基板、22はn−GaAs層からなる感磁部、23aはAlGaAsからなる第1の絶縁層、23bはAlGaAsからなる第2の絶縁層を示している。
FIG. 3 is a configuration diagram for explaining the first embodiment of the GaAs Hall element according to the present invention, and shows a vertical film structure of the GaAs Hall element separated by the mesa. In the figure,
本実施例1に係るGaAsホール素子は、GaAs基板21上にn−GaAs層からなる感磁部22を有するGaAsホール素子である。このGaAsホール素子は、GaAs基板21と感磁部22との間に設けられたAlGaAsからなる第1の絶縁層23aと、感磁部22上に設けられたAlGaAsからなる第2の絶縁層23bとを備えている。また、感磁部22の室温での電子濃度は、5×1016/cm3以上、1×1018/cm3以下である。以上の構造は、MBEあるいはMOCVDにより形成される。
The GaAs Hall element according to the first embodiment is a GaAs Hall element having a magnetic
また、感磁部22は、メサにより分離された0.010μm以上、0.350μm以下の厚さのn−GaAs層からなっている。
The magnetic
つまり、n−GaAs層からなる感磁部22を、このn−GaAs層22よりもバンドギャップの大きいAlGaAsからなる第1及び第2の絶縁層23a,23bで挟み、かつ、n−GaAs層22のキャリア濃度を5×1016/cm3以上、1×1018/cm3以下とすることにより、n−GaAs層22の下部から側面への電子の移動、及び側面での電子のトラップの影響を抑制することができる。ここでAlGaAs層とGaAs層の格子定数差は小さく、転位の発生なく格子整合させることができるため、電子を閉じ込めるバリア層としては好適である。
That is, the
図4は、本発明に係るGaAsホール素子の実施例2を説明するための構成図で、メサにより分離されたGaAsホール素子の縦方向の膜構造を示しており、MBEあるいはMOCVDにより形成される。図中符号24aは第1の変調ドープ層、24bは第2の変調ドープ層、その他、図3と同じ機能を有する構成要素には同一の符号を付してある。 FIG. 4 is a block diagram for explaining a second embodiment of the GaAs Hall element according to the present invention, showing the vertical film structure of the GaAs Hall element separated by the mesa, and formed by MBE or MOCVD. . In the figure, reference numeral 24a is the first modulation doped layer, 24b is the second modulation doped layer, and other components having the same functions as those in FIG.
本実施例2に係るGaAsホール素子は、第1の絶縁層23a上にN型ドーパントをドープしたAlGaAsからなる第1の変調ドープ層24aを設けるとともに、第2の絶縁層23b下にN型ドーパントをドープしたAlGaAsからなる第2の変調ドープ層24bを設けたものである。
In the GaAs Hall element according to the second embodiment, a first modulation doped layer 24a made of AlGaAs doped with an N-type dopant is provided on the first insulating
また、第1及び第2の絶縁層23a,23bのバンドギャップは、第1及び第2の変調ドープ層24a,24bよりもAlGaAsにおけるAlの組成を大きくすることにより、広いバンドギャップとしている。
Further, the band gaps of the first and second insulating
つまり、n−GaAs層からなる感磁部22の上下にN型ドーパントをドープしたAlGaAsからなる変調ドープ層24a,24bを設けることにより、変調ドープを行ない、感磁部22の電子濃度を高めることができる。これによりメサ側面に露出された欠陥準位へのトラップによる、側面での電子濃度の不均衡の影響を緩和し、オフセット電圧の変動を抑制することが可能となる。
That is, by providing modulation doped
図5は、本発明に係るGaAsホール素子の実施例3を説明するための構成図で、メサにより分離されたGaAsホール素子の縦方向の膜構造を示している。図中符号31はGaAs基板、32はn−GaAs層からなる感磁部、33はGaAs又はAlGaAsからなる第3の絶縁層を示している。
FIG. 5 is a block diagram for explaining Example 3 of the GaAs Hall element according to the present invention, and shows a vertical film structure of the GaAs Hall element separated by a mesa. In the figure,
本実施例3に係るGaAsホール素子は、GaAs基板31上にメサにより分離されたn−GaAs層からなる感磁部32を有するGaAsホール素子である。このGaAsホール素子は、GaAs基板31上及び感磁部32上を覆うようにGaAs又はAlGaAsからなる第3の絶縁層33を設けたものである。
The GaAs Hall element according to the third embodiment is a GaAs Hall element having a magnetic
つまり、n−GaAs層からなる感磁部32が、製造工程において外部に露出する従来構造のメサを有するGaAsホール素子に対し、感磁部32を有するメサの上部及び側面にGaAs又はAlGaAsからなる第3の絶縁層33を設けている。
That is, the magnetically
この従来構造のメサは、イオン注入、MBEあるいはMOCVD等により形成された従来構造の感磁部に対し、ウエットエッチングあるいはドライエッチング等を用いることにより形成することが出来る。 The mesa having the conventional structure can be formed by using wet etching, dry etching, or the like on the magnetically sensitive portion having the conventional structure formed by ion implantation, MBE, MOCVD, or the like.
その後、更にMBEあるいはMOCVDによりアンドープのGaAs又はAlGaAsからなる第3の絶縁層33を成膜することにより、本実施例3に係るGaAsホール素子が形成される。この第3の絶縁層33と感磁部32との格子定数差は小さく、転位の発生なく格子整合させることが出来るため、感磁部32を保護する絶縁層としては好適である。
Thereafter, the third insulating
本実施例3に係るGaAsホール素子により感磁部32に存在する伝導電子を上下、側面の絶縁層33により閉じ込めることで、メサ表面に生成する欠陥への電子の流れを防ぎ、それによるオフセット電圧の変動を抑制することが可能となる。
By confining the conduction electrons existing in the magnetic
図6は、本発明に係るGaAsホール素子の実施例4を説明するための構成図で、メサにより分離されたGaAsホール素子の縦方向の膜構造を示しており、MBEあるいはMOCVDにより形成される。図中符号34aはAlGaAsからなる第4の絶縁層、34bはAlGaAsからなる第5の絶縁層、その他、図5と同じ機能を有する構成要素には同一の符号を付してある。
FIG. 6 is a block diagram for explaining a GaAs Hall element according to a fourth embodiment of the present invention, showing a vertical film structure of the GaAs Hall element separated by a mesa, which is formed by MBE or MOCVD. . In the figure,
本実施例4に係るGaAsホール素子は、上述した実施例1に第3の絶縁層33を設けた構成と同じである。GaAs基板31上にn−GaAs層からなる感磁部32を有するGaAsホール素子である。このGaAsホール素子は、GaAs基板31と感磁部32との間に設けられたAlGaAsからなる第4の絶縁層34aと、感磁部32上に設けられたAlGaAsからなる第5の絶縁層34bとを備え、GaAs基板31上及び感磁部32上を覆うように、つまり、メサの上部及び側面にGaAs又はAlGaAsからなる第3の絶縁層33を設けている。また、感磁部32の室温での電子濃度は、5×1016/cm3以上、1×1018/cm3以下である。
The GaAs Hall element according to the fourth embodiment has the same configuration as that of the first embodiment in which the third insulating
また、感磁部32は、メサにより分離された0.010μm以上、0.350μm以下の厚さのn−GaAs層からなっている。
In addition, the magnetic
つまり、n−GaAs層からなる感磁部32を、このn−GaAs層よりもバンドギャップの大きいAlGaAsからなる絶縁層34a,34bで挟み、かつ、n−GaAs層32のキャリア濃度を5×1016/cm3以上、1×1018/cm3以下とすることにより、感磁部32の下部から側面への電子の移動、及び側面での電子のトラップの影響を抑制することができる。ここでAlGaAs層とGaAs層の格子定数差は小さく、転位の発生なく格子整合させることができるため、電子を閉じ込めるバリア層としては好適である。また、感磁部を欠陥から保護するとともに、より高い電子濃度を得られるため好ましい。
That is, the
図7は、本発明に係るGaAsホール素子の実施例5を説明するための構成図で、メサにより分離されたGaAsホール素子の縦方向の膜構造を示している。図中符号35aは第3の変調ドープ層、35bは第4の変調ドープ層、その他、図6と同じ機能を有する構成要素には同一の符号を付してある。
FIG. 7 is a block diagram for explaining Example 5 of the GaAs Hall element according to the present invention, and shows a vertical film structure of the GaAs Hall element separated by a mesa. In the figure,
本実施例5に係るGaAsホール素子は、上述した実施例2に第3の絶縁層33を設けた構成であり、実施例2のように、感磁部を有するメサを形成した後、MBEあるいはMOCVDによりアンドープのGaAs又はAlGaAsからなる第3の絶縁層33を成膜することにより形成される。第4の絶縁層34aと感磁部32との間にN型ドーパントをドープしたAlGaAsからなる第3の変調ドープ層35aと、第5の絶縁層34bと感磁部32との間にN型ドーパントをドープしたAlGaAsからなる第4の変調ドープ層35bとを設けたものである。また、GaAs基板31上及び感磁部32上を覆うように、つまり、メサの上部及び側面にGaAs又はAlGaAsからなる第3の絶縁層33を設けている。
The GaAs Hall element according to the fifth embodiment has a configuration in which the third insulating
また、第4及び第5の絶縁層34a,34bのバンドギャップは、第3及び第4の変調ドープ層35a,35bのバンドギャップよりも大きくなっている。
The band gaps of the fourth and fifth insulating
つまり、n−GaAs層からなる感磁部32の上下にN型ドーパントをドープしたAlGaAsからなる変調ドープ層35a,35bを設けることにより、変調ドープを行ない、感磁部32の電子濃度を高めることができる。これによりメサ側面に露出された欠陥準位へのトラップによる、側面での電子濃度の不均衡の影響を緩和し、オフセット電圧の変動を抑制することが可能となる。また、感磁部を欠陥から保護するとともに、より高い電子濃度を得られるため好ましい。
That is, by providing modulation doped
1 GaAs基板
2 n−GaAs層
3 GaAs層又はAlGaAs層
11 GaAs基板
12 InAs層
13a,13b AlGaAsSb混晶層
14 GaAsSb層
21 GaAs基板
22 n−GaAs層からなる感磁部
23a AlGaAsからなる第1の絶縁層
23b AlGaAsからなる第2の絶縁層
24a AlGaAsからなる第1の変調ドープ層
24b AlGaAsからなる第2の変調ドープ層
31 GaAs基板
32 n−GaAs層からなる感磁部
33 GaAs又はAlGaAsからなる第3の絶縁層
34a AlGaAsからなる第4の絶縁層
34b AlGaAsからなる第5の絶縁層
35a AlGaAsからなる第3の変調ドープ層
35b AlGaAsからなる第4の変調ドープ層
DESCRIPTION OF
Claims (4)
前記GaAs基板と前記感磁部との間に設けられたAlGaAsからなる第1の絶縁層と、前記感磁部上に設けられたAlGaAsからなる第2の絶縁層とを設け、前記感磁部の室温での電子濃度が、5×1016/cm3以上、1×1018/cm3以下であり、
前記第1の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第1の変調ドープ層と、前記第2の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第2の変調ドープ層とを設けたことを特徴とするGaAsホール素子。 In a GaAs Hall element having a magnetic sensitive part made of n-GaAs having a thickness of 0.010 μm or more and 0.350 μm or less separated by a mesa on a GaAs substrate,
A first insulating layer made of AlGaAs provided between the GaAs substrate and the magnetic sensitive part; and a second insulating layer made of AlGaAs provided on the magnetic sensitive part, and the magnetic sensitive part electron concentration at room temperature is, 5 × 10 16 / cm 3 or more state, and are 1 × 10 18 / cm 3 or less,
A first modulation doped layer made of AlGaAs doped with an N-type dopant between the first insulating layer and the magnetic sensitive part; and an N-type dopant between the second insulating layer and the magnetic sensitive part. And a second modulation doped layer made of AlGaAs doped with GaAs.
前記GaAs基板上及び前記感磁部上を覆うようにGaAs又はAlGaAsからなる第3の絶縁層を設け、
前記GaAs基板と前記感磁部との間に設けられたAlGaAsからなる第4の絶縁層と、前記感磁部上に設けられたAlGaAsからなる第5の絶縁層とを設け、前記感磁部が0.010μm以上、0.350μm以下の厚みを有し、前記感磁部の室温での電子濃度が、5×10 16 /cm 3 以上、1×10 18 /cm 3 以下であり、
前記第4の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第3の変調ドープ層と、前記第5の絶縁層と前記感磁部との間にN型ドーパントをドープしたAlGaAsからなる第4の変調ドープ層とを設けたことを特徴とするGaAsホール素子。 In a GaAs Hall element having a magnetosensitive part made of n-GaAs separated by a mesa on a GaAs substrate,
The setting of the third insulating layer made of GaAs or AlGaAs so as to cover the GaAs substrate and the sensing section above,
A fourth insulating layer made of AlGaAs provided between the GaAs substrate and the magnetic sensitive part, and a fifth insulating layer made of AlGaAs provided on the magnetic sensitive part; Has a thickness of 0.010 μm or more and 0.350 μm or less, and an electron concentration at room temperature of the magnetically sensitive portion is 5 × 10 16 / cm 3 or more and 1 × 10 18 / cm 3 or less,
A third modulation-doped layer made of AlGaAs doped with an N-type dopant between the fourth insulating layer and the magnetic sensitive part; and an N-type dopant between the fifth insulating layer and the magnetic sensitive part. And a fourth modulation doped layer made of AlGaAs doped with GaAs.
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