JP5640441B2

JP5640441B2 - 直流電源装置およびレギュレータ用半導体集積回路

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Publication number: JP5640441B2
Application number: JP2010097561A
Authority: JP
Inventors: 洋野崎; 智光大原
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2010-04-21
Filing date: 2010-04-21
Publication date: 2014-12-17
Anticipated expiration: 2030-04-21
Also published as: JP2011227744A

Description

本発明は、直流電源装置さらには直流電圧を変換する電圧レギュレータにおける出力電圧のオーバーシュートの低減技術に関し、例えばシリーズレギュレータおよびそれを構成する半導体集積回路（レギュレータ用ＩＣ）に利用して有効な技術に関する。

直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。かかるレギュレータを構成するレギュレータ用ＩＣの出力端子には、負荷の変動にかかわらず出力電圧を一定にするため、比較的容量値の大きなコンデンサが接続される。

そのため、レギュレータの起動時には、放電状態にあるこのコンデンサを一気に充電しようとして比較的大きな電流（いわゆるラッシュ電流）が流れ、出力電圧がオーバーシュートすることが知られており、コンデンサが同じであればラッシュ電流が大きいほど発生するオーバーシュートが大きくなる。なお、直流電源装置における起動時の出力電圧のオーバーシュートを低減するための発明としては、例えば特許文献１に記載されている発明がある。

特開平１０−２３２７２１号公報

シリーズレギュレータにおいては、負荷側において短絡等の事故が発生した場合にも所定値以上大きな出力電流が流れないように制限するため、電圧制御用トランジスタのゲート端子に接続されたリミッタ回路などの過電流保護回路を設けることが多い。しかし、リミッタ回路は定常状態で有効に働く機能であり、起動直後のような状態ではリミッタが有効に機能しない。

また、起動時に流れるラッシュ電流は、まず出力端子に接続されているコンデンサに流れ込むが、コンデンサがフル充電されるとフィードバック電圧を生成する分圧抵抗に流れるため、図３（Ａ）に示すように、出力電圧Ｖｏｕｔがオーバーシュートを起こす。その結果、レギュレータの出力を受ける回路が誤動作したり、電圧が安定するまでの時間が長くなるなどの不具合が発生する。

特許文献１に記載の発明は、出力側に出力電圧を検出する差動増幅器と、該差動増幅器の出力により制御されて出力電流を引き抜く電流制御トランジスタとからなる出力電圧制御回路を設けることで、オーバーシュートを低減するようにしたものである。この発明は、応答性に優れるという利点を有するものの、このような出力電圧制御回路を設けると、回路の占有面積ひいてはチップサイズが増大するため、消費電流が多くなり特に入力電源として電池を使用する電源装置には適さないという課題がある。

また、出力のフィードバック電圧に応じて制御用トランジスタのゲート電圧を制御する誤差増幅回路を有するレギュレータにおいては、誤差増幅回路の応答特性を高くすることによってラッシュ電流を抑えることができる。しかし、応答特性の高い誤差増幅回路は回路が複雑であり、構成する素子数が多くなって回路の占有面積ひいてはチップサイズが増大し、消費電流も多くなるという課題がある。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、シリーズレギュレータのような直流電源装置およびそれを構成する半導体集積回路において、新たに差動増幅器を設けたり誤差増幅回路の特性を変えたりすることなく、起動直後に出力端子に向かって大きなラッシュ電流が流れて生じる出力電圧のオーバーシュートを低減させることができるようにすることにある。

上記目的を達成するため、本発明は、直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する制御回路とを備えたレギュレータ用半導体集積回路において、前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を設け、前記容量素子は前記出力端子に接続される出力安定化のためのコンデンサの容量値の大きさに応じた容量値に設定するようにしたものである。

上記のような構成を有するレギュレータ用半導体集積回路によれば、電源起動時に出力端子に向かってラッシュ電流が流れることによる出力電圧の上昇に伴って電圧制御用素子の制御端子の電圧が持ち上げられることで電圧制御素子のゲート・ソース間電圧が小さくなり、ラッシュ電流のピークが抑制されて出力電圧に生じるオーバーシュートが低減されるようになる。また、電圧制御用素子の制御端子と出力端子の間に接続された容量素子が、出力安定化のためのコンデンサの容量値の大きさに応じた容量値を有するように設定されることで、効率的にオーバーシュートを低減させることができる。

ここで、望ましくは、前記電圧制御用素子はＰチャネル型の電界効果トランジスタであり、該トランジスタのゲート端子とドレイン端子との間に前記容量素子が接続されている構成とする。これにより、比較的簡単な回路でラッシュ電流を抑制して出力電圧のオーバーシュートを低減することができる。

さらに、望ましくは、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１は、Ｃ１／Ｃ０が１／300000〜１／150000の範囲内になるように設定する。これにより、出力のオーバーシュートを出力電圧の１０％以下に抑えることができるようになる。

あるいは、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１は、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０⁵＋２
で表わされる範囲内になるように設定してもよい。これにより、出力のオーバーシュートを出力電圧の１０％以下に抑えることができるようになる。

また、上記のような構成を有するレギュレータ用半導体集積回路と、該レギュレータ用半導体集積回路の出力端子の外部に接続された出力安定化のためのコンデンサとを備えた直流電源装置を構成する。これにより、出力のオーバーシュートの小さな直流電源装置（レギュレータ）を実現することができる。

以上説明したように、本発明に従うと、シリーズレギュレータのような直流電源装置およびそれを構成する半導体集積回路において、新たに差動増幅器を設けたり誤差増幅回路の特性を変えたりすることなく、起動直後に出力端子に向かって大きなラッシュ電流が流れて生じる出力電圧のオーバーシュートを低減させることができるという効果がある。

本発明を適用したシリーズレギュレータＩＣの一実施形態を示す回路構成図である。図１のレギュレータの変形例を示す回路構成図である。（Ａ）は従来のレギュレータの各部の電圧の変化を示すタイミングチャート、（Ｂ）は本発明を適用した図１の実施形態のレギュレータの各部の電圧の変化を示すタイミングチャートである。（Ａ）は実施形態のレギュレータにおいて平滑コンデンサＣ０の容量値を０．１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。（Ａ）は実施形態のレギュレータにおいて平滑コンデンサＣ０の容量値を１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。（Ａ）は実施形態のレギュレータにおいて平滑コンデンサＣ０の容量値を４．７μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。実施形態のレギュレータにおいて平滑コンデンサＣ０の容量値を１０μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフである。実施形態のレギュレータにおける平滑コンデンサＣ０と容量素子Ｃ１との関係について調べたシミュレーション結果を、縦軸にコンデンサの容量値Ｃ０の値を対数目盛で表し、横軸にＣ１／Ｃ０の値をとって示したグラフである。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣ０が接続されて安定な直流電圧を供給する直流電源装置として機能する。

本実施形態のレギュレータＩＣ１０おいては、図１に示すように、直流電圧Ｖｉｎが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位が印加されるグランド端子ＧＮＤとの間には、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。

このブリーダ抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のゲート端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。

また、本実施形態のレギュレータＩＣ１０には、参照電圧Ｖｒｅｆを発生するための直列の抵抗Ｒ３および基準電圧用のツェナーダイオードＤｚと、上記誤差アンプ１１にバイアス電流を流すバイアス回路１２、上記電圧制御用トランジスタＱ１のゲート端子に接続され出力電流を制限するためのリミッタ回路１３が設けられている。リミッタ回路１３は、負荷の短絡などで出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにゲート電圧を下げようとしたときに、一定以上ゲート電圧が下がらないようにクランプをかけることで出力電流を制限する。

さらに、本実施形態のレギュレータＩＣ１０おいては、上記電圧制御用のトランジスタＱ１の制御端子としてのゲート端子と、出力端子ＯＵＴに接続されているＱ１のドレイン端子との間に容量素子Ｃ１が接続されている。これにより、レギュレータの起動時に、出力電圧Ｖｏｕｔが上昇すると、容量素子Ｃ１によってＱ１のゲート電圧Ｖ１が、図３（Ｂ）に示すように、Ｃ１がない場合（一点鎖線）に比べて高い方へ持ち上げられる。そのため、Ｑ１のゲート・ソース間電圧が小さくなり、入力端子ＩＮから出力端子ＯＵＴへ向かって流れるラッシュ電流Ｉ１のピーク値が低くされる。その結果、出力電圧Ｖｏｕｔがオーバーシュートを起こすのを抑制することができるようになる。
（変形例）
図２は、前記実施形態のレギュレータＩＣの変形例を示す。この変形例は、図２に示すように、レギュレータＩＣ１０に、外部からチップをオン、オフ制御するための制御信号が入力されるチップイネーブル端子ＣＥと、該端子へ入力される制御信号に応じて前記誤差アンプ１１の反転入力端子に印加する参照電圧Ｖｒｅｆの立ち上がりを遅らせてラッシュ電流を防止するラッシュ電流防止回路１４とを設け、上記バイアス回路１２は、チップイネーブル端子ＣＥに入力される信号によってオン、オフされるように構成したものである。

上記ラッシュ電流防止回路１４は、電圧入力端子ＩＮとグランド端子ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳトランジスタＱ２および抵抗Ｒ３と、Ｑ２とＲ３の接続ノードＮ１にゲート端子が接続されドレイン端子がツェナーダイオードＤｚのカソード端子に接続されたＮチャネルＭＯＳトランジスタＱ４とを備えており、該ＭＯＳトランジスタＱ４のソース電圧が上記誤差アンプ１１の反転入力端子に参照電圧Ｖｒｅｆとして印加されている。また、Ｑ２はそのゲート端子がチップイネーブル端子ＣＥに接続され、Ｑ２のオン抵抗と抵抗Ｒ３の抵抗比で電源電圧ＶＤＤを分圧した電位がノードＮ１に現われる。

ラッシュ電流防止回路１４のＭＯＳトランジスタＱ２は、チップイネーブル端子ＣＥにロウレベルの信号が入力されている待機状態ではオフ状態となり、ノードＮ１は接地電位に近い電位となってＱ４はオフされる。チップイネーブル端子ＣＥに入力される制御信号がロウレベルからハイレベル（ＶＤＤ）に変化すると、ＣＥ端子の電位が立ち上がり、少し遅れてバイアス回路１２から電流が流されることでツェナーダイオードＤｚの逆方向電圧（ツェナー電圧）が立ち上がるとともに、Ｑ２がオン状態に変化してノードＮ１の電位が上昇する。このときのノードＮ１の電位は、Ｑ２のオン抵抗と抵抗Ｒ３の抵抗比で電源電圧ＶＤＤを分圧した値でありＶＤＤよりも低いため、Ｑ２はオン状態を維持する。

また、ノードＮ１にはＭＯＳトランジスタＱ４のゲート容量を含む寄生容量が接続されているため、ノードＮ１の電位は徐々に上昇する。そして、Ｑ４のしきい値電圧を越えるとＱ４がオンし、そのオン抵抗がノードＮ１の電位の上昇に応じて徐々に減少することによって、ノードＮ２に生じているツェナー電圧がＱ４を介して誤差アンプ１１の反転入力端子へ参照電圧Ｖｒｅｆとして伝達され、アンプの入力電位がゆっくりと上昇するようになる。

このように、起動時にチップイネーブル端子ＣＥの入力制御信号が急速にハイレベルへ変化したとしても、誤差アンプ１１の反転入力端子の入力電位がゆっくりと上昇することで、電圧制御用トランジスタＱ１のゲート電圧がゆっくりと下げられてオン抵抗が徐々に小さくされる。その結果、起動時に出力端子へ向かって流れるラッシュ電流を抑制される。

この変形例においても、図２のように、電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１を設けることにより、ラッシュ電流を低減し出力電圧のオーバーシュートを小さくすることができる。

また、図２のレギュレータＩＣ１０において、チップイネーブル端子ＣＥに時定数回路を設けることによって、Ｑ１のゲート−ドレイン間の容量素子Ｃ１と時定数回路の両方の作用でオーバーシュートをより効果的に低減させるように構成しても良い。さらに、チップイネーブル端子ＣＥの代わりに入力直流電圧Ｖｉｎの立ち上がりを検出する電源立上り検出回路を設け、入力直流電圧Ｖｉｎの立ち上がりを検出した場合にバイアス回路１２を活性化させるように構成することが可能であり、その場合においても電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１を設けるようにしても良い。

次に、前記実施形態（図１）のレギュレータにおける容量素子Ｃ１の最適なサイズについて説明する。

本発明者らは、電圧制御用のトランジスタＱ１のゲート端子とドレイン端子との間に接続される容量素子Ｃ１のサイズを決定するにあたり、Ｃ１のサイズとレギュレータＩＣ１０の出力端子ＯＵＴに接続されるコンデンサＣ０の容量値がオーバーシュートに関係するのではないかと考え、コンデンサＣ０および容量素子Ｃ１の容量値をそれぞれ変えて出力のオーバーシュート量を測定するシミュレーションを行なった。図４〜図７はその結果を示す。

このうち、図４（Ａ）はコンデンサＣ０の容量値を０．１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図４（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。

また、図５（Ａ）はコンデンサＣ０の容量値を１μＦに固定して、容量素子Ｃ１の容量値を０〜２０ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図５（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。

さらに、図６（Ａ）はコンデンサＣ０の容量値を４．７μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフ、図６（Ｂ）はそのうちＣ１をそれぞれ１ｐＦ，５ｐＦ，２０ｐＦとしたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図である。

また、図７はコンデンサＣ０の容量値を１０μＦに固定して、容量素子Ｃ１の容量値を０〜１００ｐＦの範囲で何段階か変化させたときのオーバーシュート量を示したグラフである。なお、Ｃ０を１０μＦに固定してＣ１を変化させたときの出力電圧Ｖｏｕｔの変化の様子を示す波形図は、図６（Ｂ）に示されているものに類似しているので図示を省略する。ここで、前記実施形態のレギュレータの応用システムを想定した場合、上記オーバーシュートは出力電圧の１０％（例えば出力電圧が３Ｖの時は０．３Ｖ）以下にするのが望ましい。

かかる観点より、図４〜図６のシミュレーション結果を検証すると、図４より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が０．１μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を０．３〜２ｐＦ、すなわちＣ１／Ｃ０を1／300000〜1／50000（０．３３×１０^-5〜２×１０^-5）に設定する必要があることが分かる。また、図５より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が１μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を２〜１５ｐＦ、すなわちＣ１／Ｃ０を1／500000〜1／60000（０．２×１０^-5〜１．６７×１０^-5）に設定する必要があることが分かる。

さらに、図６より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が４．７μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を１５〜５０ｐＦ、すなわちＣ１／Ｃ０を1／300000〜1／100000（０．３３×１０^-5〜１×１０^-5）に設定する必要があることが分かる。また、図７より、出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が１０μＦの時は、オーバーシュートを１０％（０．３Ｖ）以下にするには容量素子Ｃ１の容量値を２５〜６０ｐＦ、すなわちＣ１／Ｃ０を1／500000〜1／150000（０．２×１０^-5〜０．６７×１０^-5）に設定する必要があることが分かる。

出力端子ＯＵＴに接続されるコンデンサＣ０の容量値が変わっても、容量素子Ｃ１を上記のような範囲のサイズに設計することによって、すなわち、コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、前記容量素子の容量値Ｃ１を、Ｃ１／Ｃ０が１／300000〜１／150000（０．３３×１０^-5〜０．６７×１０^-5）の範囲内になるように設定することによって、起動時における出力のオーバーシュートを出力電圧の１０％以下に抑えることができる。

図８は、上記シミュレーション結果を、縦軸にコンデンサの容量値Ｃ０の値を対数目盛で表し、横軸にＣ１／Ｃ０の値をとって示したものである。図８において、Ｃ０の容量値がそれぞれ０．１μＦ，１０μＦのときのＣ１／Ｃ０の最大値を結んだ一点鎖線Ａは、ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０⁵＋２で表わされる。

これより、前記コンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、容量素子の容量値Ｃ１は、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０⁵＋２
で表わされる範囲内になるように設定することによっても、起動時における出力のオーバーシュートを出力電圧の１０％以下に抑えることができることが予想される。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、図１の回路においては、誤差アンプ１１の非反転入力端子に印加される参照電圧Ｖｒｅｆを抵抗Ｒ３および基準電圧用のツェナーダイオードＤｚにより生成しているが、これに限定されるものでなく、任意の定電圧回路を用いて生成することができる。

さらに、前記実施形態においては、電圧制御用トランジスタＱ１としてＭＯＳＦＥＴを使用したものを示したが、ＭＯＳＦＥＴの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、前記実施形態においては、電圧制御用トランジスタＱ１としてオンチップの素子を使用した場合を示したが、このトランジスタには比較的大きな電流が流されるので、外付けの素子として接続するように構成しても良い。

また、前記実施例においては、出力電圧を分圧するブリーダ抵抗Ｒ１，Ｒ２をチップ内部に設けているが、外付け抵抗からなる分圧回路を設けて、チップ外部で分圧された電圧を外部端子から誤差アンプ１１へ入力させるように構成することも可能である。

前記本実施形態のシリーズレギュレータを適用した直流電源装置は、出力端子ＯＵＴに、例えば特開平２−１１７２に記載されている、ＩＣ内部のトランジスタのドレイン・ソース間耐圧にばらつきがあって、外部端子に過電圧が印加された場合に局所的にトランジスタが破壊されて、誤動作を起こしたり故障したりすることがあるような信号処理回路（ＩＣ）が負荷として出力端子に接続される場合に、特に有効であり、本発明を適用することにより電源起動時に発生するこれらの不具合を防止することができる。

前記実施形態のシリーズレギュレータを適用した直流電源装置の特に有効な用途としては例えばビデレコーダ、テレビジョン装置、オーディオ装置などがあるが、直流電源で動作する負荷を有するシステムであればどのようなものにも利用することができる。

１０レギュレータＩＣ
１１誤差アンプ
１２バイアス回路
１３リミッタ回路
Ｑ１電圧制御用トランジスタ
Ｃ０平滑コンデンサ
Ｃ１ブースト用容量素子

Claims

直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を有し、前記容量素子の容量値Ｃ１は、前記出力端子の間に接続される出力安定化のためのコンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、Ｃ１／Ｃ０が１／300000〜１／150000の範囲内になるように設定されていることを特徴とするレギュレータ用半導体集積回路。
直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する制御回路とを備えたレギュレータ用半導体集積回路であって、
前記電圧制御用素子の制御端子と前記出力端子の間に接続された容量素子を有し、前記容量素子の容量値Ｃ１は、前記出力端子の間に接続される出力安定化のためのコンデンサの容量値Ｃ０が０．１μＦ〜１０μＦである場合に、Ｃ１／Ｃ０の最小値が１／300000で、Ｃ１／Ｃ０の最大値が、
ｌｏｇ（Ｃ１）＝−１．５（Ｃ１／Ｃ０）×１０ ⁵ ＋２で表わされる範囲内になるように設定されていることを特徴とするレギュレータ用半導体集積回路。
前記電圧制御用素子はＰチャネル型の電界効果トランジスタであり、該トランジスタのゲート端子とドレイン端子との間に前記容量素子が接続されていることを特徴とする請求項１または２に記載のレギュレータ用半導体集積回路。
請求項１〜３のいずれかに記載のレギュレータ用半導体集積回路と、該レギュレータ用半導体集積回路の前記出力端子の外部に接続された出力安定化のためのコンデンサとを備えたことを特徴とする直流電源装置。