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JP5579928B2 - 半導体装置およびその製造方法 - Google Patents

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JP5579928B2 JP2013511448A JP2013511448A JP5579928B2 JP 5579928 B2 JP5579928 B2 JP 5579928B2 JP 2013511448 A JP2013511448 A JP 2013511448A JP 2013511448 A JP2013511448 A JP 2013511448A JP 5579928 B2 JP5579928 B2 JP 5579928B2
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連姫 金
貴之 廣瀬
俊之 小島
法人 塚原
耕一 反田
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Panasonic Holdings Corp
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Panasonic Corp
Matsushita Electric Industrial Co Ltd
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    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124Aluminium [Al] as principal constituent
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    • H01L2224/37638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/37738Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83399Material
    • H01L2224/83498Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/83499Material of the matrix
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    • H01L2224/83538Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/838Bonding techniques
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    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/83815Reflow soldering
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    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
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    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
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    • H01L2224/84801Soldering or alloying
    • H01L2224/84815Reflow soldering
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
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Description

本発明は、半導体装置およびその製造方法に関するものである。
パワー半導体素子を絶縁体上のリードフレームに直接接合した、パワー半導体装置が知られている。
このような構成の従来のパワー半導体装置の、パワー半導体素子とリードフレームの接合部の構造を示した模式断面図を図11(a)に示す。
リードフレーム304の一方の面が、下面が放熱板306上に接触配置された絶縁体305上に固定されている。リードフレーム304の他方の面は、はんだ層302を介して、パワー半導体素子301に接合されている。
このように、従来、パワー半導体素子301とリードフレーム304の接合には、はんだ302が使用されていた。しかし、リードフレーム304の線膨張係数と、パワー半導体素子301の線膨張係数が大きく相違していることから、パワー半導体装置を駆動させたときのパワーサイクルにより、はんだ接合部のはんだ層302に大きな熱応力が繰り返し印加され、最終的に、はんだクラックが発生して、接合不良となってしまう問題があった。
一方、パワー半導体装置において、部材間の線膨張係数の差による熱応力、熱歪みを低減するために、線膨張係数の差が大きい部材間に熱伝導性ポーラス金属板を設け、熱伝導性ポーラス金属板とそれらの各部材との間をはんだ接合する構造が提案されている(例えば、特許文献1参照)。
そこで本願の発明者は、図11(a)に示す構造の従来のパワー半導体装置のはんだ接合部において、はんだ層302に印加される熱応力を低減するために、特許文献1で提案されている構造を適用することを考えた。
図11(a)に示した従来のパワー半導体装置に熱伝導性ポーラス金属板を設けた構成とした場合の、パワー半導体素子とリードフレームの接合部における構造を示した模式断面図を図11(b)に示す。
線膨張係数の差が大きいパワー半導体素子301とリードフレーム304が、二つのはんだ層302aおよび302bに挟まれた熱伝導性のポーラス金属板303に接合されている。
ポーラス金属板303は、銅やアルミニウムなどの熱伝導率及び線膨張係数の大きな熱伝導性金属で構成される。
このポーラス金属板303が、応力緩衝板となって、はんだ層302aおよび302bに印加される熱応力を低減し、はんだクラックの発生を抑制できる。
特開2002−237556号公報
しかしながら、線膨張係数の差が大きいパワー半導体素子とリードフレーム間に熱伝導性ポーラス金属板を設ける構成では、熱応力を低減できるものの、パワー半導体素子とリードフレーム間の接合部の熱抵抗が大きく増加してしまう。
すなわち、パワー半導体素子301とリードフレーム304を単純に一層のはんだ層302で接合する図11(a)に示す従来の構成に比べて、図11(b)に示すポーラス金属板303を設けた構成では、ポーラス金属板303とはんだ層302bが加わる構造となるために、接合部の熱抵抗が大きく増加してしまう。
本発明は、上記課題を考慮して、接合部の熱抵抗の増加を抑えつつ、はんだ層への熱応力を低減し、はんだクラックの発生を抑制できる、半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決するために、第1の本発明は、
半導体素子と、
前記半導体素子の少なくとも一面に配置されたはんだ層と、
前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え
前記ポーラスニッケルめっき部は、厚さが10〜100μmで、空孔率が20〜60%である、半導体装置である。
また、第2の本発明は、
前記ポーラスニッケルめっき部は、前記リードフレームに施されているものである、第1の本発明の半導体装置である。
また、第3の本発明は、
半導体素子と、
前記半導体素子の少なくとも一面に配置されたはんだ層と、
前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え、
前記ポーラスニッケルめっき部の線膨張係数は、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置である。
また、第4の本発明は、
半導体素子と、
前記半導体素子の少なくとも一面に配置されたはんだ層と、
前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え、
前記ポーラスニッケルめっき部は、多数の空孔を有し、
前記ポーラスニッケルめっき部の前記はんだ層と接合する面に位置する前記空孔には、ニッケルよりも高い熱伝導率を有する粒子が埋め込まれている、半導体装置である。
また、第5の本発明は、
前記粒子が埋め込まれた前記ポーラスニッケルめっき部の線膨張係数は、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、第4の本発明の半導体装置である。
また、第6の本発明は、
前記空孔に埋め込まれた前記粒子は、炭素系材料の粒子である、第4または第5の本発明の半導体装置である。
また、第7の本発明は、
前記ポーラスニッケルめっき部は、厚さが10〜200μmで、空孔率が20〜60%である、第4の本発明の半導体装置である。
また、第8の本発明は、
前記空孔に埋め込まれた粒子の直径は、4〜50nmである、第4の本発明の半導体装置である。
また、第9の本発明は、
前記はんだ層が配置された前記半導体素子の一面の反対側の面に配置された別のはんだ層と、
前記別のはんだ層に、多数の空孔を有する別のポーラスニッケルめっき部を挟んで配置された別のリードフレームとを備え、
前記別のポーラスニッケルめっき部の前記別のはんだ層と接合する面に位置する前記空孔には、ニッケルよりも高い熱伝導率を有する粒子が埋め込まれている、第4の本発明の半導体装置である。
また、第10の本発明は、
リードフレームにポーラスニッケルめっきを施すポーラスニッケルめっき工程と、
前記リードフレームの前記ポーラスニッケルめっきが施された側を、はんだによって半導体素子と接合するはんだ接合工程と、を備え、
前記ポーラスニッケルめっき工程により前記リードフレームに施された前記ポーラスニッケルめっきの表面に位置する空孔に、ニッケルよりも高い熱伝導率を有する粒子を埋め込む、粒子埋め込み工程をさらに備えた、半導体装置の製造方法である。
また、第11の本発明は、
リードフレームにポーラスニッケルめっきを施すポーラスニッケルめっき工程と、
前記リードフレームの前記ポーラスニッケルめっきが施された側を、はんだによって半導体素子と接合するはんだ接合工程と、を備えた半導体装置の製造方法によって製造した半導体装置は、
前記ポーラスニッケルめっき部の線膨張係数が、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置である。
また、第12の本発明は、
第10の本発明の半導体装置の製造方法によって製造した半導体装置は、
前記粒子が埋め込まれた前記ポーラスニッケルめっき部の線膨張係数が、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置である。
ポーラスニッケルめっきを施すことにより、半導体素子とリードフレームの間に、線膨張係数と弾性率の低い層が介在することになる。これより、半導体素子が発熱して、リードフレームが大きく膨張し、めっき層に歪みが生じても、めっき層の弾性率が低いために、はんだ層に誘起される熱応力は緩和される。
また、めっき層と、半導体素子との線膨張係数の差によって、はんだ層に熱歪みが誘起されるが、その差が小さいため、はんだ層にかかる熱応力は小さくなる。
また、本発明の半導体装置においては、リードフレームにポーラスニッケルめっきを施して、半導体素子とはんだ接合するだけで、接合部の熱応力が低減できるため、接合に必要なはんだ層は一層で済む。これより、単純なはんだ接合部と比べて、本発明の熱抵抗の増加分は、ポーラスニッケルめっき層の分だけに抑えられる。
本発明により、接合部の熱抵抗の増加を抑えつつ、はんだ層への熱応力を低減し、はんだクラックの発生を抑制できる、半導体装置およびその製造方法を提供できる。
本発明の実施の形態1のパワー半導体装置の配置構造を示す模式断面図 (a)本発明の実施の形態1のパワー半導体装置の製造工程におけるめっき工程を示す図、(b)本発明の実施の形態1のパワー半導体装置の製造工程におけるリードフレーム固定工程を示す図、(c)本発明の実施の形態1のパワー半導体装置の製造工程におけるはんだ接合工程を示す図 本発明の実施の形態1のポーラスニッケルめっきの模式断面図 本発明の実施の形態1の、他の構成のパワー半導体装置の配置構造を示す模式断面図 本発明の実施の形態1についての、実施例1〜6、比較例1および2における、パワー半導体装置の配置構造を示す模式断面図 (a)本発明の実施の形態2のパワー半導体装置の配置構造を示す模式断面図、(b)本発明の実施の形態2のパワー半導体装置のポーラスニッケルめっき部分の拡大断面図 (a)本発明の実施の形態2のパワー半導体装置の製造工程におけるめっき工程を示す図、(b)本発明の実施の形態2のパワー半導体装置の製造工程におけるナノ粒子をポーラスニッケルめっきの表面の空孔に埋めこむ粒子埋め込み工程を示す図、(c)本発明の実施の形態2のパワー半導体装置の製造工程におけるリードフレーム固定工程を示す図、(d)本発明の実施の形態2のパワー半導体装置の製造工程におけるはんだ接合工程を示す図 (a)本発明の実施の形態2の、めっき工程後のポーラスニッケルめっきの模式断面図、(b)本発明の実施の形態2の、粒子埋め込み工程後のポーラスニッケルめっきの模式断面図 本発明の実施の形態2の、他の構成のパワー半導体装置の配置構造を示す模式断面図 本発明の実施の形態2についての、実施例8〜13、比較例1および3における、パワー半導体装置の配置構造を示す模式断面図 (a)従来のパワー半導体装置における、パワー半導体素子およびリードフレーム間の接合部の模式断面図、(b)従来のパワー半導体装置に熱伝導性ポーラス金属板を設けた場合の、パワー半導体素子およびリードフレーム間の接合部の模式断面図
以下、本発明の実施の形態について図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1におけるパワー半導体装置の配置構造を示す模式断面図である。
リードフレーム2の一方の面が、下面が放熱板8上に接触配置された絶縁体3上に固定されている。ポーラスニッケルめっき1が施されたリードフレーム2の他方の面は、はんだ層4を介して、パワー半導体素子5に接合されている。
なお、パワー半導体素子5が、本発明の半導体素子の一例にあたる。
このパワー半導体装置の配置構造は、例えば、図2(a)〜図2(c)の工程で製造される。
図2(a)〜図2(c)は、本実施の形態1のパワー半導体装置の製造方法の一例を示す工程図である。図2(a)はめっき工程を、図2(b)はリードフレーム固定工程を、図2(c)ははんだ接合工程を、それぞれ示している。
まず、図2(a)のように、リードフレーム2にポーラスニッケルめっき1を施す。
ポーラスニッケルめっき1は、例えば、発泡剤を入れたニッケルめっき槽6に、リードフレーム2を浸けて、電気めっきを施すことで得られる。図2(a)では、リードフレーム2にマスク13を付して、パワー半導体素子5とはんだ接合される側の面のみに選択的にポーラスニッケルめっき1を施すようにしている。このとき、リードフレーム2に流す電流密度とめっき時間を調節することで、ポーラスニッケルめっき1の厚みと空孔率を制御することが出来る。
図3は、リードフレーム2の表面に施されたポーラスニッケルめっき1の模式断面図を示している。
なお、リードフレーム2の表面に施されたポーラスニッケルめっき1が、本発明のポーラスニッケルめっき部の一例にあたる。
ポーラスニッケルめっき1の空孔7は高さ10〜15μmの針状であり、空孔率が大きくなればなるほど、空孔7の直径が大きくなる。
ポーラスニッケルめっき1は、図2(a)に示すようにリードフレーム2のパワー半導体素子5とはんだ接合する部分のみに選択的に施すのに限らず、リードフレーム2の表面全体に施すようにしても良い。ただし、パワー半導体素子5と接合しない部分の熱抵抗増加を抑制するために、ポーラスニッケルめっき1は、はんだ接合する部分のみに選択的に施した方が好ましい。
なお、ポーラスニッケルめっき1は、その線膨張係数が、リードフレーム2の線膨張係数よりも小さく、パワー半導体素子5の線膨張係数よりも大きい場合に、はんだ層4へ印加される熱応力を効果的に低減することが可能となる。ポーラスニッケルめっき1の線膨張係数は、ニッケルの線膨張係数(12.8ppm)に(100−空孔率)%を乗じた値と同等と考えられる。パワー半導体素子5の線膨張係数は、4〜5ppm程度なので、ポーラスニッケルめっき1の空孔率は、60%以下である必要がある。
また、ポーラスニッケルめっき1の空孔率が20%よりも小さいと、単位体積あたりの空孔数に偏りが発生し、均一な空孔率のポーラスニッケルめっき層を得ることが出来ない。
これらより、ポーラスニッケルめっき1の空孔率は20%〜60%であることが好ましい。
さらに、ポーラスニッケルめっき1の空孔7の形状は、高さ10〜15μmの針状であることから、厚みを10μmよりも小さくすると、めっき厚みがバラつき、均一なポーラスニッケルめっき層を得ることが出来ない。また本実施の形態1では、厚みを100μmよりも厚くしようとすると、ポーラスニッケルめっき層の熱抵抗が大きくなり、また、めっき時間が長くなるため生産性が悪くなる。
これより、本実施の形態1では、ポーラスニッケルめっき1の厚みは、10〜100μmであることが好ましいが、ポーラスニッケルめっき1に、ある程度の厚みを持たせることで、はんだ層4に誘起される歪みが減少し、熱応力が緩和されることから、はんだ層4への応力低減がより効果的な、20〜100μmとするのがより好ましい。
なお、リードフレーム2の材質は、銅もしくはアルミが良いが、導電率と熱伝導率の高い銅の方が、より好ましい。
また、上記では、リードフレーム2に直接ポーラスニッケルめっき1を施すこととしたが、予め別の表面処理を施したリードフレーム2に対してポーラスニッケルめっき1を施すようにしてもよい。
次に、図2(b)に示すように、ポーラスニッケルめっき1を施したリードフレーム2を絶縁樹脂9上に固定する。ここでは、絶縁体3として絶縁樹脂9を用いている。
放熱板8の上に展開した絶縁樹脂9の上に、リードフレーム2が放熱板8に接触せず、またリードフレーム2の一方の面が絶縁樹脂9上に露出するように、ポーラスニッケルめっき1を施したリードフレーム2を置き、絶縁樹脂9を硬化して、リードフレーム2を絶縁樹脂9上に固定する。
次に、図2(c)に示すように、リードフレーム2の露出面に、クリームはんだ10をスクリーン印刷し、その上にパワー半導体素子5を置き、本発明の配置構造を構成する。クリームはんだ10は、本発明の配置構造を有する半導体装置を使用する環境に合わせて、適切なものを選択する。
なお、パワー半導体素子5に、クリームはんだ10を印刷するときは、熱抵抗の増加を抑制するために、厚みが50〜100μmになるように供給する。
次に、この構造体を、リフロー炉(図示しない)に通すことで、図1に示すようなリードフレーム2とパワー半導体素子5の間の配線構造が得られる。
本実施の形態1のパワー半導体装置の構成によれば、パワー半導体素子5とリードフレーム2の間に、線膨張係数と弾性率の低い層が介在することになる。したがって、パワー半導体素子5が発熱して、リードフレーム2が大きく膨張し、ポーラスニッケルめっき1に歪みが生じても、ポーラスニッケルめっき1の弾性率が低いために、はんだ層4に誘起される熱応力は緩和される。
また、ポーラスニッケルめっき1とパワー半導体素子5との線膨張係数の差によって、はんだ層4に熱歪みが誘起されるが、その差が小さいため、はんだ層4にかかる熱応力は、ポーラスニッケルめっき1が介在しない場合よりも低減される。
また、ポーラスニッケルめっき1を施したリードフレーム2を、パワー半導体素子5とはんだ接合するだけで接合部の熱応力を低減できるため、接合に必要なはんだ層4は一層で済む。これより、単純なはんだ接合部と比べて、本実施の形態1のはんだ接合部の熱抵抗の増加分は、ポーラスニッケルめっき1の分だけに抑えることが出来る。
図4に、本実施の形態1における他の構成のパワー半導体装置の配置構造を示す模式断面図を示す。図1と同じ構成部分には、同じ符号を用いている。
図4に示すパワー半導体装置は、パワー半導体素子5の両面にそれぞれリードフレームがはんだ接合されている。パワー半導体素子5の一面には、ポーラスニッケルめっき1を施したリードフレーム2がはんだ層4を介して接合され、パワー半導体素子5の反対側の面には、第二のポーラスニッケルめっき12を施した第二のリードフレーム11が第二のはんだ層14を介して接合されている。
第二のポーラスニッケルめっき12を施した一端がパワー半導体素子5にはんだ接合されている第二のリードフレーム11の他の一端は、第二のパワー半導体素子や第三のリードフレーム(図示しない)に接続されている。
図4に示すような複数のリードフレーム2、11が、パワー半導体素子5にはんだ接合されている配置構造においても、図1に示す配置構造と同様のはんだ層4および第二のはんだ層14の熱応力低減効果を得ることができる。
なお、図4における第二のはんだ層14はんだ層4とは異なる他のはんだ層であり、第二のポーラスニッケルめっき12ポーラスニッケルめっき1とは異なる他のポーラスニッケルめっき部であり、第二のリードフレーム11リードフレーム2とは異なる他のリードフレームである。
以上より、本実施の形態1のパワー半導体装置の配置構造とすることにより、接合部の熱抵抗の増加を抑えつつ、はんだ層4への熱応力を低減し、はんだクラックの発生を抑制することが可能となる。
なお、上記では、パワー半導体素子を備えたパワー半導体装置を例として説明したが、パワー半導体素子以外の半導体素子がリードフレームに直接接合される構成の半導体装置においても、本実施の形態1の構成を適用でき、同様の効果が得られる。
次に、本実施の形態1についての実施例を比較例と比較することにより、本発明の効果について説明する。
以下に、本実施の形態1の実施例をシミュレーションを用いて説明するが、本発明は、この実施例に限定されるものではない。
シミュレーションを行うにあたり、実施例1〜実施例7、比較例1および比較例2に共通する、ポーラスニッケルめっき層以外の構成部材の寸法や材料物性値は、全て同じものとした。
図5に、本実施の形態1の実施例1〜実施例7、比較例1および比較例2で使用したパワー半導体装置の配置構造を示す模式断面図を示す。
なお、実施例1〜実施例6、比較例1および比較例2では、リードフレーム2にめっきを施す際、図2(a)のようにマスク13を用いてパワー半導体素子5が接合される側の面にのみめっきを施した。実施例7では、マスクを用いずにリードフレーム2の表面全体にめっきを施した。
(実施例1)
実施例1のパワー半導体装置は、図5に示すように、縦4mm×横6mm×厚み0.4mmのパワー半導体素子5(弾性率450GPa、線膨張係数4.2ppm)と、厚み10μm、空孔率20%のポーラスニッケルめっき1(弾性率168GPa、線膨張係数10.2ppm、熱伝導率72.8W/(m・K))が施された、縦10mm×横10mm×厚み1.5mmのリードフレーム2(銅、弾性率120GPa、線膨張係数16.6ppm)が、縦4mm×横6mm×厚み100μmのはんだ層4(Sn−Ag−Cu、弾性率41.6GPa、線膨張係数21.7ppm、熱伝導率55W/(m・K))で接合されている。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。
なお、ポーラスニッケルめっき1の弾性率、線膨張係数および熱伝導率は、ニッケルの弾性率(210GPa)、線膨張係数(12.8ppm)および熱伝導率(91W/(m・K))に、それぞれ(100−空孔率)%を乗じたものとした。実施例2〜実施例7のポーラスニッケルめっきの弾性率と線膨張係数も同様に定義した。
また、ポーラスニッケルめっき1の熱抵抗とはんだ層4の熱抵抗を合計したものを、接合部の熱抵抗値として算出した。実施例2〜実施例6の接合部の熱抵抗値についても同様に算出した。
(実施例2)
実施例2のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを10μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率36.4W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
(実施例3)
実施例3のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを20μm、空孔率を20%(弾性率168GPa、線膨張係数10.2ppm、熱伝導率72.8W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
(実施例4)
実施例4のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを20μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率36.4W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
(実施例5)
実施例5のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを100μm、空孔率を20%(弾性率168GPa、線膨張係数10.2ppm、熱伝導率72.8W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
(実施例6)
実施例6のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを100μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率36.4W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
(実施例7)
実施例7のパワー半導体装置は、実施例1の構成のうち、厚み10μm、空孔率20%のポーラスニッケルめっき1を、パワー半導体素子5に接合する側の面だけではなく全面に施したリードフレーム2とした。したがって、図5において、リードフレーム2の上面だけではなく、下面にもポーラスニッケルめっき1が施されている。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
なお、リードフレーム2の下面は固定していないので、熱応力に関しては、上面のみにポーラスニッケルめっき1を施した実施例1と同様の値となる。
また、熱抵抗については、リードフレーム2の上面側の熱抵抗値(ポーラスニッケルめっき1の熱抵抗とはんだ層4の熱抵抗を合計したもの)と下面側の熱抵抗値(下面側のポーラスニッケルめっき1の熱抵抗)とを個別に算出し、上面側の熱抵抗値を接合部の熱抵抗値として算出した。
(比較例1)
比較例1のパワー半導体装置は、実施例1の構成において、リードフレーム2に、ポーラスニッケルめっきではなく4μmのニッケルめっきを施して、パワー半導体素子5とリードフレーム2をはんだ接合した。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
また、はんだ層4の熱抵抗を、接合部の熱抵抗値として算出した。
(比較例2)
比較例2のパワー半導体装置は、実施例1の構成のうち、ポーラスニッケルめっき1の厚みを200μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率36.4W/(m・K))とした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例1と同一である。
また、ポーラスニッケルめっき1の熱抵抗とはんだ層4の熱抵抗を合計したものを、接合部の熱抵抗値として算出した。
(評価)
表1に、実施例1〜実施例7、比較例1および比較例2の各はんだ層4に印加される最大熱応力と接合部の熱抵抗値を示す。
Figure 0005579928
表1より、実施例1〜実施例7において、はんだ層4に印加される熱応力は、比較例1と比べて約4〜50%低減している。また熱抵抗値は、比較例1と比べて1.1〜2.5倍に抑えられている。
パワー半導体の接合部として適切な熱抵抗値の範囲は、パワー半導体素子5の接合面の面積により変化するが、本シミュレーションで用いたパワー半導体素子5(縦4mm×横6mm)とリードフレーム2の場合におけるパワー半導体の接合部としての熱抵抗値としては、一つの接合面につき、0.2K/W以下が適切であり、0.15K/W以下であれば、より好ましい。
比較例2では、熱応力については420Mpaと十分に小さいものの、熱抵抗値が0.306K/Wと大きい値になっており、パワー半導体の接合部としては適切ではない。
なお、実施例7に示すように、パワー半導体素子5との接合面における熱抵抗値は、リードフレームの上面のみにポーラスニッケルめっき1を施した場合(実施例1)と同じである。したがって、実施例2〜実施例6と同一の厚みのポーラスニッケルめっき1をリードフレーム2の全面に施した場合、それぞれ実施例2〜実施例6における熱抵抗値と同一の値が得られる。
また、ポーラスニッケルめっき1の厚みが10μmである実施例1、2および7では、熱応力の低減は比較例1と比べて5%以下であるが、ポーラスニッケルめっき1の厚みが20μm以上である実施例3〜実施例6では、はんだ層4の熱応力は、比較例1と比べて約10%以上低減しており、より効果的な応力低減が見られた。
(実施の形態2)
図6(a)は、本発明の実施の形態2におけるパワー半導体装置の配置構造を示す模式断面図である。
なお、実施の形態2で用いる図6〜図10では、実施の形態1で用いた図1〜図5と同じ構成部分については、同じ符号を用いている。
リードフレーム2の一方の面が、下面が放熱板8上に接触配置された絶縁体3上に固定されている。ポーラスニッケルめっき20が施されたリードフレーム2の他方の面は、はんだ層4を介して、パワー半導体素子5に接合されている。
図6(b)は、図6(a)の破線の円形で囲んだ、ポーラスニッケルめっき20部分の拡大断面図を示している。
図6(b)に示すように、ポーラスニッケルめっき20は、はんだ層4と接合する側の表面に位置している空孔7内に、熱伝導率の高いナノ粒子17が埋め込まれている。
本実施の形態2では、ポーラスニッケルめっき20の空孔7内にナノ粒子17が埋め込まれている点が、空孔7内にナノ粒子17が埋め込まれていない実施の形態1のポーラスニッケルめっき1と異なっている。
なお、ナノ粒子17が、本発明の、はんだ層と接合する面に位置する空孔に埋め込まれている、ニッケルよりも高い熱伝導率を有する粒子の一例にあたる。
このパワー半導体装置の配置構造は、例えば、図7(a)〜(d)の工程で製造される。
図7(a)〜(d)は、本実施の形態2のパワー半導体装置の製造方法の一例を示す工程図である。図7(a)はめっき工程を、図7(b)はナノ粒子17をポーラスニッケルめっき20の表面の空孔7に埋め込む粒子埋め込み工程を、図7(c)はリードフレーム固定工程を、図7(d)ははんだ接合工程を、それぞれ示している。
まず、図7(a)のように、リードフレーム2にポーラスニッケルめっき20を施す。
ポーラスニッケルめっき20は、例えば、発泡剤を入れたニッケルめっき槽6に、リードフレーム2を浸けて、電気めっきを施すことで得られる。図7(a)では、リードフレーム2にマスク13を付して、パワー半導体素子5とはんだ接合される側の面のみに選択的にポーラスニッケルめっき20を施すようにしている。このとき、リードフレーム2に流す電流密度とめっき時間を調節することで、ポーラスニッケルめっき20の厚みと空孔率を制御することができる。
図8(a)は、図7(a)のめっき工程を実施した後の、リードフレーム2の表面に施されたポーラスニッケルめっき20の模式断面図を示している。
ポーラスニッケルめっき20の空孔7は高さ10〜15μmの針状であり、空孔率が大きくなればなるほど、空孔7の直径が大きくなる。
ポーラスニッケルめっき20は、図7(a)に示すようにリードフレーム2のパワー半導体素子5とはんだ接合する部分のみに選択的に施すのに限らず、リードフレーム2の表面全体に施すようにしても良い。ただし、パワー半導体素子5と接合しない部分の熱抵抗増加を抑制するために、ポーラスニッケルめっき20は、はんだ接合する部分のみに選択的に施した方が好ましい。
なお、ポーラスニッケルめっき20は、その線膨張係数が、リードフレーム2の線膨張係数よりも小さく、パワー半導体素子5の線膨張係数よりも大きい場合に、はんだ層4へ印加される熱応力を効果的に低減することが可能となる。ポーラスニッケルめっき20の線膨張係数は、ニッケルの線膨張係数(12.8ppm)に(100−空孔率)%を乗じた値と同等と考えられる。パワー半導体素子5の線膨張係数は、4〜5ppm程度なので、ポーラスニッケルめっき20の空孔率は、60%以下である必要がある。
また、ポーラスニッケルめっき20の空孔率が20%よりも小さいと、単位体積あたりの空孔数に偏りが発生し、均一な空孔率のポーラスニッケルめっき層を得ることができない。
これらより、ポーラスニッケルめっき20の空孔率は20%〜60%であることが好ましい。
さらに、ポーラスニッケルめっき20の空孔7の形状は、高さ10〜15μmの針状であることから、厚みを10μmよりも小さくすると、めっき厚みがバラつき、均一なポーラスニッケルめっき層を得ることができない。また本実施の形態2では、厚みを200μmよりも厚くしようとすると、ポーラスニッケルめっき層の熱抵抗が大きくなり、また、めっき時間がより一層長くなるため生産性が悪くなる。
これより、本実施の形態2では、ポーラスニッケルめっき20の厚みは、10〜200μmであることが好ましいが、ポーラスニッケルめっき20に、ある程度の厚みを持たせることで、はんだ層4に誘起される歪みが減少し、熱応力が緩和されることから、はんだ層4への応力低減がより効果的な、20〜200μmとするのがより好ましい。
なお、リードフレーム2の材質は、銅もしくはアルミが良いが、導電率と熱伝導率の高い銅の方が、より好ましい。
また、上記では、リードフレーム2に直接ポーラスニッケルめっき20を施すこととしたが、予め別の表面処理を施したリードフレーム2に対してポーラスニッケルめっき20を施すようにしてもよい。
次に、図7(b)に示すように、リードフレーム2に施したポーラスニッケルめっき20の表面の空孔7にナノ粒子17を埋め込む。
ポーラスニッケルめっき20の表面にナノ粒子17を埋めこむ方法としては、例えば、ナノ粒子17を一定分散させた溶液16が入った超音波洗浄槽15に、リードフレーム2を浸けて、超音波振動を施す方法がある。ナノ粒子17を一定分散させる溶液16として、表面張力の小さい、例えばエタノールの水溶液などを用いる。ナノ粒子17を分散させた混合溶液16の濃度と超音波振動を施す時間を調整することによって、ポーラスニッケルめっき20の表面の空孔7に均一な密度で、ナノ粒子17を導入することができる。
そして、ポーラスニッケルめっき20の表面にナノ粒子17を入れたリードフレーム2は、例えば、減圧または微加熱することにより、溶剤を蒸発させる。
図8(b)は、図7(b)の粒子埋め込み工程を実施した後の、リードフレーム2の表面に施されたポーラスニッケルめっき20の模式断面図を示している。
このようにしてリードフレーム2の表面に施されたポーラスニッケルめっき20が、本発明のポーラスニッケルめっき部の一例にあたる。
ナノ粒子17の熱伝導率は、ニッケルの熱伝導率(約90.5W/(m・K))よりも高くなければ、接合部の熱抵抗を効果的に低減できない。これより、ナノ粒子17の材質は、91W/(m・K)以上の熱伝導率であることが好ましい。ナノ粒子17の材質は炭素系材料(ダイヤモンド、カーボンナノチューブ、グラファイトなど)が好ましいが、その中でも熱伝導率の高いダイヤモンド(約2000W/(m・K))がより好ましい。
なお、ポーラスニッケルめっき20の表面の空孔7には、小さいサイズのナノ粒子17を埋め込んだ方が、粒子と粒子、粒子とポーラスニッケルめっき20の間の接触面積が大きくなり、熱抵抗をより低減させることができる。これにより、ナノ粒子17のサイズは、50nm以下が好ましい。50nmより大きいと、ポーラスニッケルめっき20との接触面積が小さくなり、効率的に熱を伝導することができなくなる。
しかし、ナノ粒子17が4nmより小さいと、拡散されたナノ粒子は非常に軽いため超音波振動による制御が難しく、ポーラスニッケルめっき20の空孔7に入りにくいので、ナノ粒子17は4nmより大きいのが好ましい。
ナノ粒子17は、ポーラスニッケルめっき20の表面の空孔7に粒子のままの状態で一定の密度で入っているので、ポーラスニッケルめっき20の応力緩和効果には影響しない。したがって、表面の空孔7にナノ粒子17を埋め込んだポーラスニッケルめっき20は、表面の空孔7にナノ粒子17を加えてないポーラスニッケルめっきの弾性率、線膨張係数と同等である。
なお、熱伝導率の高いナノ粒子17は、ポーラスニッケルめっき20の表面の空孔7に一定の密度で詰まって入っているので、ポーラスニッケルめっき20と十分な接触面積を持つことにより、ポーラスニッケルめっき20からの熱を迅速に逃がすことができる。
次に、図7(c)に示すように、ポーラスニッケルめっき20を施し、ポーラスニッケルめっき20表面にナノ粒子17を埋め込んだリードフレーム2を絶縁樹脂9上に固定する。ここでは、絶縁体3として絶縁樹脂9を用いている。
放熱板8の上に展開した絶縁樹脂9の上に、リードフレーム2が放熱板8に接触せず、またリードフレーム2の一方の面が絶縁樹脂9上に露出するように、表面にナノ粒子17を埋め込んだポーラスニッケルめっき20を施したリードフレーム2を置き、絶縁樹脂9を硬化して、リードフレーム2を絶縁樹脂9上に固定する。
次に、図7(d)に示すように、リードフレーム2の露出面に、クリームはんだ10をスクリーン印刷し、その上にパワー半導体素子5を置き、本発明の配置構造を構成する。クリームはんだ10は、本発明の配置構造を有するパワー半導体装置を使用する環境に合わせて、適切なものを選択する。
なお、パワー半導体素子5に、クリームはんだ10を印刷するときは、厚みが50〜100μmになるように供給する。はんだ層の厚みが50μm以下の場合は、パワー半導体素子5とポーラスニッケルめっき20との接合強度の低下が発生し、100μmより厚い場合は熱抵抗が増加するため、はんだ層の厚みが50〜100μmになるようにクリームはんだ10を供給する。
次に、この構造体を、リフロー炉(図示しない)に通すことで、図6(a)に示すようなリードフレーム2とパワー半導体素子5の間の配線構造が得られる。
本実施の形態2の半導体装置の構成によれば、パワー半導体素子5とリードフレーム2の間に、線膨張係数と弾性率の低い層が介在することになる。したがって、パワー半導体素子5が発熱して、リードフレーム2が大きく膨張し、ナノ粒子17を埋め込んだポーラスニッケルめっき20に歪みが生じても、弾性率が低いために、はんだ層4に誘起される熱応力は緩和される。
また、ナノ粒子17を埋め込んだポーラスニッケルめっき20とパワー半導体素子5との線膨張係数の差によって、はんだ層4に熱歪みが誘起されるが、その差が小さいため、はんだ層4にかかる熱応力は、ナノ粒子17を埋め込んだポーラスニッケルめっき20が介在しない場合よりも低減される。
また、表面の空孔7にナノ粒子17を埋め込んだポーラスニッケルめっき20を施したリードフレーム2を、パワー半導体素子5とはんだ接合するだけで接合部の熱応力を低減できるため、接合に必要なはんだ層4は一層で済む。これより、単純なはんだ接合部と比べて、本実施の形態2のはんだ接合部の熱抵抗の増加分は、ポーラスニッケルめっき20の分だけに抑えることができる。さらに、ポーラスニッケルめっき20の表面の空孔7に熱伝導率の高いナノ粒子17を埋め込んでいるので、ポーラスニッケルめっき20による熱抵抗の増加分を、より小さく抑えることができる。
図9に、本実施の形態2における他の構成のパワー半導体装置の配置構造を示す模式断面図を示す。図6と同じ構成部分には、同じ符号を用いている。
図9に示すパワー半導体装置は、パワー半導体素子5の両面にそれぞれリードフレームがはんだ接合されている。パワー半導体素子5の一面には、ポーラスニッケルめっき20を施したリードフレーム2がはんだ層4を介して接合され、パワー半導体素子5の反対側の面には、第二のポーラスニッケルめっき21を施した第二のリードフレーム11が第二のはんだ層14を介して接合されている。
ポーラスニッケルめっき20のはんだ層4が接合される側の表面に位置する空孔7には、図6(b)に示すようにナノ粒子17が埋め込まれている。同様に、第二のポーラスニッケルめっき21の第二のはんだ層14が接合される側の表面に位置する空孔にもナノ粒子が埋め込まれている。
表面にナノ粒子を埋め込んだ第二のポーラスニッケルめっき21を施した一端がパワー半導体素子5にはんだ接合されている第二のリードフレーム11の他の一端は、第二のパワー半導体素子や第三のリードフレーム(図示しない)に接続されている。
図9に示すような複数のリードフレーム2、11が、パワー半導体素子5にはんだ接合されている配置構造においても、図6(a)に示す配置構造と同様のはんだ層4および第二のはんだ層14の熱応力低減効果を得ることができる。
なお、図9における第二のはんだ層14が、本発明の別のはんだ層の一例にあたり、表面の空孔にナノ粒子を埋め込んだ第二のポーラスニッケルめっき21が、本発明の多数の空孔を有する別のポーラスニッケルめっき部の一例にあたり、第二のリードフレーム11が、本発明の別のリードフレームの一例にあたる。
以上より、本実施の形態2のパワー半導体装置の配置構造とすることにより、接合部の熱抵抗の増加を抑えつつ、はんだ層4への熱応力を低減し、はんだクラックの発生を抑制することが可能となる。
なお、上記では、パワー半導体素子を備えたパワー半導体装置を例として説明したが、パワー半導体素子以外の半導体素子がリードフレームに直接接合される構成の半導体装置においても、本実施の形態2の構成を適用でき、同様の効果が得られる。
次に、本実施の形態2についての実施例を比較例と比較することにより、本発明の効果について説明する。
以下に、本実施の形態2の実施例をシミュレーションを用いて説明するが、本発明は、この実施例に限定されるものではない。
シミュレーションを行うにあたり、実施例8〜実施例13、比較例1および比較例3に共通する、ポーラスニッケルめっき層以外の構成部材の寸法や材料物性値は、全て同じものとした。
図10に、本実施の形態2の実施例8〜実施例13、比較例1および比較例3で使用したパワー半導体装置の配置構造を示す模式断面図を示す。
なお、実施例8〜実施例13、比較例1および比較例3では、リードフレーム2にめっきを施す際、図7(a)のようにマスク13を用いてパワー半導体素子5が接合される側の面にのみめっきを施した。
(実施例8)
実施例8のパワー半導体装置は、図10に示すように、縦4mm×横6mm×厚み0.4mmのパワー半導体素子5(弾性率450GPa、線膨張係数4.2ppm)と、厚み20μm、空孔率20%のポーラスニッケルめっき20(弾性率168GPa、線膨張係数10.2ppm、熱伝導率172.8W/(m・K))が施された、縦10mm×横10mm×厚み1.5mmのリードフレーム2(銅、弾性率120GPa、線膨張係数16.6ppm)が、縦4mm×横6mm×厚み100μmのはんだ層4(Sn−Ag−Cu、弾性率41.6GPa、線膨張係数21.7ppm、熱伝導率55W/(m・K))で接合されている。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。
なお、表面の空孔7にナノ粒子17を埋め込んだポーラスニッケルめっき20の弾性率、線膨張係数は、ニッケルの弾性率(210GPa)、線膨張係数(12.8ppm)に、それぞれ(100−空孔率)%を乗じたものとした。実施例9〜実施例13のポーラスニッケルめっきの弾性率と線膨張係数も同様に定義した。
また、表面の空孔7にナノ粒子17を埋め込んだポーラスニッケルめっき20の熱伝導率は、ニッケルの熱伝導率(91W/(m・K))に(100−空孔率)%を乗じたものに、ナノダイヤ(熱伝導率2000W/(m・K))の熱伝導率に(ナノ粒子の厚み/ポーラスニッケルめっき厚み)×空孔率)%を乗じたものを足したものとした。実施例9〜実施例13のポーラスニッケルめっきの熱伝導率も同様に定義した。
また、表面の空孔にナノダイヤを埋め込んだポーラスニッケルめっき20の熱抵抗とはんだ層4の熱抵抗を合計したものを、接合部の熱抵抗値として算出した。実施例9〜実施例13の接合部の熱抵抗値についても同様に算出した。
(実施例9)
実施例9のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを20μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率336.4W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
(実施例10)
実施例10のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを100μm、空孔率を20%(弾性率168GPa、線膨張係数10.2ppm、熱伝導率92.8W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
(実施例11)
実施例11のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを100μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率96.4W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
(実施例12)
実施例12のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを200μm、空孔率を20%(弾性率168GPa、線膨張係数10.2ppm、熱伝導率82.8W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
(実施例13)
実施例13のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを200μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率66.4W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
(比較例1)
比較例1のパワー半導体装置は、実施例8の構成において、リードフレーム2に、表面の空孔にナノダイヤを埋め込んだポーラスニッケルめっき20ではなく4μmのニッケルめっきを施して、パワー半導体素子5とリードフレーム2をはんだ接合した。この比較例1の構成は、実施の形態1で比較例として用いた比較例1と同じ構成である。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
また、はんだ層4の熱抵抗を、接合部の熱抵抗値として算出した。
(比較例3)
比較例3のパワー半導体装置は、実施例8の構成のうち、ポーラスニッケルめっき20の厚みを300μm、空孔率を60%(弾性率84GPa、線膨張係数5.1ppm、熱伝導率56.4W/(m・K))とした。ポーラスニッケルめっき20の表面の空孔7にはナノ粒子17(ナノダイヤ:熱伝導率2000W/(m・K))が埋め込まれており、その厚みを5μmとした。
このパワー半導体装置のパワー半導体素子5とリードフレーム2間の配線構造において、構成部材の温度が、200℃から−40℃まで変化したときの、はんだ層4に印加される熱応力を、線形構造解析(FEM)による計算によって求めた。その他の構成は、実施例8と同一である。
また、表面の空孔にナノダイヤを埋め込んだポーラスニッケルめっき20の熱抵抗とはんだ層4の熱抵抗を合計したものを、接合部の熱抵抗値として算出した。
(評価)
表2に、実施例8〜実施例13、比較例1および比較例3の各はんだ層4に印加される最大熱応力と接合部の熱抵抗値を示す。
なお、参考として、実施例8〜実施例11および実施例13については、各構成においてナノダイヤを埋め込んでいないポーラスニッケルめっき20とした場合の熱抵抗値も表2に記載した。
Figure 0005579928
表2より、実施例8〜実施例13において、はんだ層4に印加される熱応力は、比較例1と比べて約9〜60%低減している。また熱抵抗値は、比較例1と比べて1.0〜2.6倍に抑えられている。
パワー半導体の接合部として適切な熱抵抗値の範囲は、パワー半導体素子5の接合面の面積により変化するが、本シミュレーションで用いたパワー半導体素子5(縦4mm×横6mm)とリードフレーム2の場合におけるパワー半導体の接合部としての熱抵抗値としては、一つの接合面につき、0.2K/W以下が適切であり、0.15K/W以下であれば、より好ましい。
比較例3では、熱応力については403Mpaと十分に小さいものの、熱抵抗値が0.298K/Wと大きい値になっており、パワー半導体の接合部としては適切ではない。
また、表面の空孔にナノダイヤを埋め込んだポーラスニッケルめっき20の厚みが20μmである実施例8、9では、熱応力の低減は比較例1と比べて10%以下であるが、表面の空孔にナノダイヤを埋め込んだポーラスニッケルめっき20の厚みが100μm以上である実施例10〜実施例13では、はんだ層4の熱応力は、比較例1と比べて約45%以上低減しており、より効果的な応力低減が見られた。
また、表2より、実施例8〜実施例13に示す構成において、ポーラスニッケルめっき20の表面にナノダイヤを埋め込むことにより、ナノダイヤを埋め込まないポーラスニッケルめっきとした場合に比べて、接合部の熱抵抗値をより低減できることがわかる。
したがって、ポーラスニッケルめっきにナノダイヤを埋め込むことにより、より厚みの小さいポーラスニッケルめっきで適切な熱抵抗値を得ることができる。また、低い熱抵抗値を維持しながらポーラスニッケルめっきの厚さを大きくして、さらに熱応力を低減させることができる。
以上に説明したように、本実施の形態2のパワー半導体装置は、リードフレーム2にポーラスニッケルめっき20を施し、さらにポーラスニッケルめっき20のはんだ層4側の表面の空孔7に、熱伝導率の高いナノ粒子17を埋め込むことにより、パワー半導体素子5とリードフレーム2の間に、線膨張係数と弾性率が低く、局所的に熱抵抗が小さい層が介在することになる。これより、パワー半導体素子5が発熱して、リードフレーム2が大きく膨張し、ポーラスニッケルめっき20の層に歪みが生じても、ポーラスニッケルめっき20の弾性率が低いために、はんだ層4に誘起される熱応力は緩和される。
また、ポーラスニッケルめっき20の層と、パワー半導体素子5との線膨張係数の差によって、はんだ層4に熱歪みが誘起されるが、その差が小さいため、はんだ層4にかかる熱応力は小さくなる。さらに、ポーラスニッケルめっき20とはんだ層4との接合面の熱抵抗が小さいため、その接合面での熱拡散性が向上し、熱サイクルにおける、ポーラスニッケルめっき20の層とはんだ層4の接合界面の熱応力集中は緩和される。
本発明にかかる半導体装置およびその製造方法は、接合部の熱抵抗の増加を抑えつつ、はんだ層への熱応力を低減し、はんだクラックの発生を抑制できる効果を有し、電気自動車のモーター用インバーター基板や、屋内外で使用する発電システムのパワーコンディショナーなど、自動車、環境、住宅、インフラ分野へ利用することが出来る。
1、20 ポーラスニッケルめっき
2 リードフレーム
3 絶縁体
4 はんだ層
5 パワー半導体素子
6 ニッケルめっき槽
7 空孔
8 放熱板
9 絶縁樹脂
10 クリームはんだ
11 第二のリードフレーム
12、21 第二のポーラスニッケルめっき
13 マスク
14 第二のはんだ層
17 ナノ粒子
301 パワー半導体素子
302、302a、302b はんだ層
303 ポーラス金属板
304 リードフレーム
305 絶縁体
306 放熱板

Claims (12)

  1. 半導体素子と、
    前記半導体素子の少なくとも一面に配置されたはんだ層と、
    前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え
    前記ポーラスニッケルめっき部は、厚さが10〜100μmで、空孔率が20〜60%である、半導体装置。
  2. 前記ポーラスニッケルめっき部は、前記リードフレームに施されているものである、請求項1に記載の半導体装置。
  3. 半導体素子と、
    前記半導体素子の少なくとも一面に配置されたはんだ層と、
    前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え、
    前記ポーラスニッケルめっき部の線膨張係数は、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置。
  4. 半導体素子と、
    前記半導体素子の少なくとも一面に配置されたはんだ層と、
    前記はんだ層に、ポーラスニッケルめっき部を挟んで配置されたリードフレームとを備え、
    前記ポーラスニッケルめっき部は、多数の空孔を有し、
    前記ポーラスニッケルめっき部の前記はんだ層と接合する面に位置する前記空孔には、ニッケルよりも高い熱伝導率を有する粒子が埋め込まれている、半導体装置。
  5. 前記粒子が埋め込まれた前記ポーラスニッケルめっき部の線膨張係数は、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、請求項4に記載の半導体装置。
  6. 前記空孔に埋め込まれた前記粒子は、炭素系材料の粒子である、請求項4または5に記載の半導体装置。
  7. 前記ポーラスニッケルめっき部は、厚さが10〜200μmで、空孔率が20〜60%である、請求項4に記載の半導体装置。
  8. 前記空孔に埋め込まれた粒子の直径は、4〜50nmである、請求項4に記載の半導体装置。
  9. 前記はんだ層が配置された前記半導体素子の一面の反対側の面に配置された別のはんだ層と、
    前記別のはんだ層に、多数の空孔を有する別のポーラスニッケルめっき部を挟んで配置された別のリードフレームとを備え、
    前記別のポーラスニッケルめっき部の前記別のはんだ層と接合する面に位置する前記空孔には、ニッケルよりも高い熱伝導率を有する粒子が埋め込まれている、請求項4に記載の半導体装置。
  10. リードフレームにポーラスニッケルめっきを施すポーラスニッケルめっき工程と、
    前記リードフレームの前記ポーラスニッケルめっきが施された側を、はんだによって半導体素子と接合するはんだ接合工程と、を備え、
    前記ポーラスニッケルめっき工程により前記リードフレームに施された前記ポーラスニッケルめっきの表面に位置する空孔に、ニッケルよりも高い熱伝導率を有する粒子を埋め込む、粒子埋め込み工程をさらに備えた、半導体装置の製造方法。
  11. リードフレームにポーラスニッケルめっきを施すポーラスニッケルめっき工程と、
    前記リードフレームの前記ポーラスニッケルめっきが施された側を、はんだによって半導体素子と接合するはんだ接合工程と、を備えた半導体装置の製造方法によって製造した半導体装置は、
    前記ポーラスニッケルめっき部の線膨張係数が、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置。
  12. 請求項10に記載の半導体装置の製造方法によって製造した半導体装置は、
    前記粒子が埋め込まれた前記ポーラスニッケルめっき部の線膨張係数が、前記半導体素子の線膨張係数よりも大きく、前記リードフレームの線膨張係数よりも小さい、半導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5828406B2 (ja) * 2012-12-30 2015-12-02 国立大学法人東北大学 基板の接合方法
JP6108987B2 (ja) * 2013-06-28 2017-04-05 古河電気工業株式会社 接続構造体
WO2015194445A1 (ja) * 2014-06-20 2015-12-23 株式会社村田製作所 回転機
JP6418126B2 (ja) 2015-10-09 2018-11-07 三菱電機株式会社 半導体装置
JP6685143B2 (ja) * 2016-02-03 2020-04-22 三菱電機株式会社 電極端子、半導体装置及び電力変換装置
US9640466B1 (en) * 2016-02-24 2017-05-02 Nxp Usa, Inc. Packaged semiconductor device with a lead frame and method for forming
TWI614844B (zh) * 2017-03-31 2018-02-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法
CN108693700B (zh) * 2018-05-17 2021-04-09 京东方科技集团股份有限公司 一种压印模板及其制备方法
CN112567504B (zh) * 2018-11-30 2024-08-20 株式会社博迈立铖 电连接用部件、电连接结构和电连接用结构的制造方法
CN109755208B (zh) * 2018-12-28 2021-01-29 西安华为技术有限公司 一种接合材料、半导体装置及其制造方法
CN110497055B (zh) * 2019-09-03 2021-08-13 广东博力威科技股份有限公司 纯镍与铜镀镍材质贴合锡膏焊接工艺
DE102020130638A1 (de) * 2019-12-11 2021-06-17 Infineon Technologies Ag Lotmaterial, schichtstruktur, chipgehäuse, verfahren zum bilden einer schichtstruktur, verfahren zum bilden eines chipgehäuses, chipanordnung und verfahren zum bilden einer chipanordnung
JP2021106191A (ja) * 2019-12-26 2021-07-26 株式会社ノベルクリスタルテクノロジー 半導体素子及びその製造方法、並びに半導体装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204081A (ja) * 1995-01-30 1996-08-09 Hitachi Ltd 半導体装置用リードフレーム及び半導体装置とその製造法
JPH1013006A (ja) * 1996-06-24 1998-01-16 Toshiba Corp 電子部品
JP2005079524A (ja) * 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置用リードフレーム
JP2005159048A (ja) * 2003-11-26 2005-06-16 Sumitomo Electric Ind Ltd パワーモジュール
JP2008050673A (ja) * 2006-08-28 2008-03-06 Toyota Motor Corp めっき処理方法及びファインピッチ配線基板の製造方法
JP2010171271A (ja) * 2009-01-23 2010-08-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2011023654A (ja) * 2009-07-17 2011-02-03 Toyota Motor Corp パワーモジュール

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339976B2 (ja) * 1999-12-17 2009-10-07 京セラ株式会社 パワーモジュール基板
JP2002237556A (ja) 2001-02-09 2002-08-23 Mitsubishi Electric Corp パワー半導体装置
JP2003203932A (ja) * 2002-01-07 2003-07-18 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2004298962A (ja) * 2003-03-17 2004-10-28 Mitsubishi Materials Corp はんだ接合材及びこれを用いたパワーモジュール基板
US7215014B2 (en) * 2004-07-29 2007-05-08 Freescale Semiconductor, Inc. Solderable metal finish for integrated circuit package leads and method for forming
JP4770533B2 (ja) * 2005-05-16 2011-09-14 富士電機株式会社 半導体装置の製造方法および半導体装置
US8018056B2 (en) * 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
US7618896B2 (en) * 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
JP4985129B2 (ja) * 2007-06-12 2012-07-25 三菱電機株式会社 接合体および電子モジュールならびに接合方法
JP2009094385A (ja) * 2007-10-11 2009-04-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US8152985B2 (en) * 2008-06-19 2012-04-10 Arlington Plating Company Method of chrome plating magnesium and magnesium alloys
TWI373880B (en) * 2008-10-16 2012-10-01 Iner Aec Executive Yuan Solid oxide fuel cell and manufacture method thereof
DE102008063325A1 (de) * 2008-12-30 2010-07-01 Osram Opto Semiconductors Gmbh Verfahren zur Fertigung von Leuchtmitteln
WO2010147782A1 (en) * 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
JP5636740B2 (ja) * 2009-06-18 2014-12-10 三洋電機株式会社 アルカリ蓄電池用水素吸蔵合金およびその製造方法
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
TWI433243B (zh) * 2010-07-12 2014-04-01 矽品精密工業股份有限公司 無載具之半導體封裝件及其製法
US8916968B2 (en) * 2012-03-27 2014-12-23 Infineon Technologies Ag Multichip power semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204081A (ja) * 1995-01-30 1996-08-09 Hitachi Ltd 半導体装置用リードフレーム及び半導体装置とその製造法
JPH1013006A (ja) * 1996-06-24 1998-01-16 Toshiba Corp 電子部品
JP2005079524A (ja) * 2003-09-03 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置用リードフレーム
JP2005159048A (ja) * 2003-11-26 2005-06-16 Sumitomo Electric Ind Ltd パワーモジュール
JP2008050673A (ja) * 2006-08-28 2008-03-06 Toyota Motor Corp めっき処理方法及びファインピッチ配線基板の製造方法
JP2010171271A (ja) * 2009-01-23 2010-08-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2011023654A (ja) * 2009-07-17 2011-02-03 Toyota Motor Corp パワーモジュール

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