JP5564785B2 - 貼り合わせ基板の製造方法 - Google Patents
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Description
なお、上記した未接着部の生成要因は、ウェーハの面取り部や鏡面研磨の面だれと考えられる。かような未接着部分の幅は、ウェーハ形状にも依存するが、通常0.5〜3.0mm程度である。
(1) 貼り合わせ基板を平面研削した後、外周部を残してテープを貼って、露出した外周部をエッチングによって除去する方法。
(2)外周部を10〜100μm まで研削によって減厚したのち、エッチングして除去する方法(特許文献1)。
(3) 貼り合わせ基板外周部に溝をつけた後、研削エッチングを行う方法(特許文献2)。
(4) エッチピットの抑制およびウェーハに存在するオリエンテーションフラット(オリフラ)部を含めて研削・エッチングを省くことを可能するために、表面研削後にウェーハ中央部のみ残す外周除去研磨をする方法(特許文献3)。
すなわち、上記(1),(2)の方法では、研削時の剥がれがテラス部にキズをつけ、その後のエッチングでテラス部微小くぼみ(エッチピット)ができ、デバイス工程で発塵の原因になるという問題があった。また、面取り形状が崩れるという不利もあった。
また、上記(3)の方法は、溝付けにコストがかかるだけでなく、面取り部にキズが入るおそれがあった。
さらに、上記(4)の方法では、特殊な研磨装置が必要となるという不利があった。
すなわち、貼り合わせ後のテラス加工と支持側ウェーハの鏡面面取り加工を兼用することで、
(1) プロセス全体の低コスト化が可能になる、
(2) 貼り合わせ工程や強化熱処理工程、平面研削工程などで発生する面取り面のキズを効果的に除去できるため、品質が向上する、
(3) 面取り形状を崩すことなくテラス加工ができる
ことが判明したのである。
本発明は上記の知見に立脚するものである。
1.研磨ストップ層としての酸素イオン注入層を有する活性層側ウェーハと支持側ウェーハとを貼り合わせ、貼り合わせ強化熱処理後、活性層側ウェーハを薄膜化し、ついで酸素イオン注入層を露出させたのち、露出した該酸素イオン注入層を除去することからなる貼り合わせ基板の製造方法において、
上記貼り合わせ強化熱処理後、研削により、該酸素イオン注入層の表面側の活性層側ウェーハを1〜20μm 厚まで薄膜化したのち、支持側ウェーハに対し、該支持側ウェーハ端面との接触面が該支持側ウェーハの端面形状に一致するように成形したクロスを、該支持側ウェーハ端面に押し付けて、該支持側ウェーハ端面を研磨することにより、鏡面面取り加工とテラス加工を同時に施すことを特徴とする貼り合わせ基板の製造方法。
貼り合わせ基板を作製するには、活性層側ウェーハと支持層用ウェーハの2枚のシリコンウェーハを貼り合わせるわけであるが、本発明は、両ウェーハの貼り合わせに際し、絶縁膜(酸化膜)を介する場合は勿論のこと、かような絶縁膜を介さずに直接貼り合わせる場合にも適用することができる。
従って、本発明では、活性層側ウェーハおよび支持層用ウェーハの両者とも、または少なくとも活性層側ウェーハとしては、鏡面面取り加工を施していないウェーハを使用することができる。
なお、上記のようにして活性層内に酸素イオン注入層を形成した活性層側ウェーハに対して、1000℃以上の温度で熱処理(プレアニール)を施してもよい。この時、還元雰囲気中で処理することにより、酸素イオン注入時に最表面近傍に注入された酸素を外方拡散させて酸素濃度を下げることができ、その結果、貼り合わせ強化熱処理時の最表面近傍の酸素析出物の生成を抑制して、欠陥密度の一層の低減が可能になる。還元雰囲気として、ArまたはH2またはその混合雰囲気などが好適である。
さらに、埋め込み酸化膜(BOX)を形成するために、ドライ酸化雰囲気で900℃以上の高温熱処理でも良いが、酸化速度が大きい水蒸気を含む酸化雰囲気中にて、800〜1100℃、0.5〜5時間程度の熱処理を施すことが生産性の面で有利である。
また、貼り合わせ強度を高めるために、貼り合わせ前のシリコン表面を、予め酸素、窒素、He、H2、Arまたはその混合雰囲気を使ったプラズマによる活性化処理を施すことが有利である。
ついで、活性層側ウェーハと支持側ウェーハを貼り合わせる。この貼り合わせに際しては、絶縁膜を介してもよいし、絶縁膜を介さずに直接、貼り合わせることもできる。
この貼り合わせ条件についても特に制限はなく、従来公知の条件で行えば良い。
この貼り合わせ強化熱処理は、結合強度を十分上げるために、1100℃以上の温度で1h以上保持することが好ましい。雰囲気については特に制限されないが、次工程の研削工程でのウェーハ裏面保護のために、酸化雰囲気として、150nm以上の酸化膜をつけることが好ましい。
また、貼り合せ時に酸素または窒素、またはその混合ガスを原料ガスとして用いたプラズマ中に貼り合せ面を曝すことで、貼り合せ強度を改善し、その後の強化熱処理温度を500℃以下の低温で1〜5時間保持することで、通常貼り合せの場合の1100℃以上の強化熱処理と同等の貼り合せ強度を達成してもよい。このプラズマ処理は、単純に二枚の基板を貼り合せるのではなく、活性側にデバイスを形成し、それを支持基板に貼り合せを行い、活性側基板のデバイス形成面とは反対の面を薄膜化する裏面照射型CMOSイメージセンサーなどのデバイス作成などに有効である。これは500℃以上高温熱処理プロセスにより、先に形成されたデバイス機能の破壊することを回避することができるためである。
ここに、残される活性層側ウェーハの膜厚は1〜20μm の範囲とすることが重要である。というのは、この厚みが1μm に満たないと、研削加工の精度現状±0.5μm 程度あること、および研削加工による機械的ダメージが0.5μm 程度入るため、活性層または事前に形成されたデバイスにダメージを与えるためであり、一方20μm を超えると、その後の工程で所定の活性層膜厚、一般的には0.05〜10μm まで薄膜化するための加工に負荷が懸かりコスト増加になるからである。
なお、テラス研磨幅は、デバイス作成領域をできるだけ広くとるためには小さい方が好ましい。具体的には、ウェーハ外周から1〜5mm程度、好ましくは2mm以下である。
上記の研磨法(研磨ストップ法)としては、砥粒濃度が1質量%以下の研磨剤を供給しながら行うことが好ましい。かような研磨液としては、砥粒(例えばシリカ)濃度が1質量%以下の砥粒を含むアルカリ性溶液が挙げられる。
また、エッチング法(エッチングストップ法)に用いるアルカリ性エッチング液としては、例えばKOHやNaOHなどが使用される。
また、これらの研磨法とエッチング法とを組み合わせて使用することもできる。
酸素イオン注入層の除去方法として、以下に述べるエッチング法や酸化法などがある。
・エッチング法
このエッチング法は、HF溶液に浸漬してSiO2を除去する方法であり、ウェーハを3〜50%HF溶液に1〜30分程度浸漬する。
・酸化法
この方法は、酸素イオン注入層の露出面に所定厚さの酸化膜を形成する工程と、この酸化膜を除去する工程からなる。
この酸化処理は、酸化性雰囲気中で行えばよく、処理温度は特に限定されないが、好適には600〜1100℃の酸化性雰囲気中での処理である。また、酸化処理される酸化膜の厚さも限定されない。
この酸化膜を除去するには、HF液による洗浄でもよいし、水素ガスやArガスまたはHFを含むガスを使ったアニールによるエッチングでもよい。ここに、上記の酸化処理および除去処理は、複数回行ってもよい。これにより、平坦化された表面粗さを維持したまま、活性層の一層の薄膜化が可能となる。
そして、上記の熱処理により、研磨法の場合と同様に、表面ラフネス(RMS)を0.5nm以下にすることが可能である。
また、前述したように、貼り合せ前にデバイスを形成した活性側基板の貼り合せにも適用可能である。
2枚のシリコンウェーハのうち活性層側ウェーハとして用いる(100)ウェーハの表面から、酸素イオン注入を加速電圧:200keVで実施した。この酸素イオン注入は2段階に分けて行い、1回目のイオン注入は、基板温度:400℃、ドーズ量:1×1017atoms/cm2で行った。また、2回目のイオン注入は、基板温度を室温とし、ドーズ量:4×1015atoms/cm2で行った。
その後、Ar雰囲気中にて1100℃、12hのプレアニール後、酸化性雰囲気中にて950℃、2hの熱処理を施し、活性層側ウェーハの内部に厚み:150nmの埋め込み酸化膜(BOX)を形成した。
その後、貼り合わせ界面を強固に結合するための貼り合わせ熱処理を行った。熱処理条件は、酸化性雰囲気中で1100℃、2hとし、これにより貼り合わせ基板の裏面に約400nm厚の酸化膜を形成し、後加工時の裏面保護膜とした。
ついで、貼り合わせ未接着部除去のために、図1、図2、図3に示した方法によりテラス加工を実施した。
図1は、研磨法を利用した従来例1、図2は、粘着テープを利用した従来例2であり、図3が本発明に従うテラス加工法である。
その後、貼り合わせウェーハに対し、酸化性雰囲気中にて、温度:850℃、1時間のウェット酸化処理を施した。その結果、酸素イオン注入層の露出面に所定厚さの酸化膜が形成され、酸素原子を含んだSiアモルファス層が全て酸化膜(SiO2)になった。次に、この酸化膜を、10分間のHF洗浄(HF液組成:20%)により除去した。
これに対し、本発明に従い、活性層側ウェーハを薄膜化したのち、鏡面面取り加工とテラス加工を同時に施した場合には、テラス外周部の凹凸やテラスキズの発生は勿論のこと、面取り形状の崩れもなく、またテラス幅も2mmと微少であった。
Claims (2)
- 研磨ストップ層としての酸素イオン注入層を有する活性層側ウェーハと支持側ウェーハとを貼り合わせ、貼り合わせ強化熱処理後、活性層側ウェーハを薄膜化し、ついで酸素イオン注入層を露出させたのち、露出した該酸素イオン注入層を除去することからなる貼り合わせ基板の製造方法において、
上記貼り合わせ強化熱処理後、研削により、該酸素イオン注入層の表面側の活性層側ウェーハを1〜20μm 厚まで薄膜化したのち、支持側ウェーハに対し、該支持側ウェーハ端面との接触面が該支持側ウェーハの端面形状に一致するように成形したクロスを、該支持側ウェーハ端面に押し付けて、該支持側ウェーハ端面を研磨することにより、鏡面面取り加工とテラス加工を同時に施すことを特徴とする貼り合わせ基板の製造方法。 - 前記活性層側ウェーハと前記支持側ウェーハのうち、少なくとも活性層側ウェーハとして、鏡面面取り加工を施していないウェーハを使用することを特徴とする請求項1記載の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008311813A JP5564785B2 (ja) | 2008-12-08 | 2008-12-08 | 貼り合わせ基板の製造方法 |
US12/631,478 US20100144119A1 (en) | 2008-12-08 | 2009-12-04 | Method of producing bonded wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008311813A JP5564785B2 (ja) | 2008-12-08 | 2008-12-08 | 貼り合わせ基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010135662A JP2010135662A (ja) | 2010-06-17 |
JP5564785B2 true JP5564785B2 (ja) | 2014-08-06 |
Family
ID=42231547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008311813A Active JP5564785B2 (ja) | 2008-12-08 | 2008-12-08 | 貼り合わせ基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100144119A1 (ja) |
JP (1) | JP5564785B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2960340B1 (fr) * | 2010-05-21 | 2012-06-29 | Commissariat Energie Atomique | Procede de realisation d'un support de substrat |
US10643853B2 (en) | 2012-02-10 | 2020-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer thinning apparatus having feedback control and method of using |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
JP3524009B2 (ja) * | 1999-01-27 | 2004-04-26 | 信越半導体株式会社 | Soiウェーハおよびその製造方法 |
JP4846915B2 (ja) * | 2000-03-29 | 2011-12-28 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP3991300B2 (ja) * | 2000-04-28 | 2007-10-17 | 株式会社Sumco | 張り合わせ誘電体分離ウェーハの製造方法 |
KR100577627B1 (ko) * | 2002-05-20 | 2006-05-10 | 주식회사 사무코 | 접합기판과 그 제조방법 및 그것에 사용되는 웨이퍼 외주가압용 지그류 |
US7102206B2 (en) * | 2003-01-20 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor substrate, method for fabricating the same, and method for fabricating semiconductor device |
JP4415588B2 (ja) * | 2003-08-28 | 2010-02-17 | 株式会社Sumco | 剥離ウェーハの再生処理方法 |
JP2007042748A (ja) * | 2005-08-01 | 2007-02-15 | Hitachi Cable Ltd | 化合物半導体ウェハ |
EP2075830A3 (en) * | 2007-10-11 | 2011-01-19 | Sumco Corporation | Method for producing bonded wafer |
-
2008
- 2008-12-08 JP JP2008311813A patent/JP5564785B2/ja active Active
-
2009
- 2009-12-04 US US12/631,478 patent/US20100144119A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20100144119A1 (en) | 2010-06-10 |
JP2010135662A (ja) | 2010-06-17 |
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