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JP5543125B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP5543125B2 JP2009093955A JP2009093955A JP5543125B2 JP 5543125 B2 JP5543125 B2 JP 5543125B2 JP 2009093955 A JP2009093955 A JP 2009093955A JP 2009093955 A JP2009093955 A JP 2009093955A JP 5543125 B2 JP5543125 B2 JP 5543125B2
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Description

本発明は、切断前支持基板、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置の高速化、高密度化および多機能化を実現するために、１つの半導体パッケージの内部で、基板上に複数の半導体チップを積層して高密度実装したＣｈｉｐ ｏｎ Ｃｈｉｐ（以下、ＣｏＣ）技術が研究開発されている。なお、ＣｏＣ技術は、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（以下、ＭＣＰ）技術とも呼ばれる。
ＣｏＣ技術を用いた半導体装置（以下、ＣｏＣ型の半導体装置）では、貫通電極を備えた複数の半導体チップが直接接続（以下、フリップチップ接続）されている。
ＣｏＣ型の半導体装置は複数の半導体チップを積層する構成なので、その厚みが厚くなるという問題があった。特に、携帯電話に代表されるモバイル向けの機器では、できるだけ小型の半導体装置を搭載することが望ましいが、前記機器には年々高密度実装化が要求され、前記要求に応じて半導体装置に搭載する半導体チップの積層数を増加させた場合には、厚みが厚くなりすぎて搭載することが設計上困難となる場合があった。
ＣｏＣ型の半導体装置の厚みを薄くするために、各半導体チップの厚みを薄くした場合には、熱処理工程で、封止樹脂と半導体チップとの間で熱膨張の差による応力（以下、熱応力）が発生して、半導体チップの端部が上方に捲り上がるような反り（以下、凹状の反り）が発生した。特に、積層した半導体チップのうち、基板から最も離れた位置（以下、最上位置）で熱応力が強く加わり、前記最上位置に配置した半導体チップに最も大きな凹状の反りが発生した。この凹状の反りにより、半導体チップや基板にクラック（ワレ）などの不良が発生した。
特許文献１および特許文献２には、ＣｏＣ型の半導体装置の一例が記載されている。
特許文献１および特許文献２はどちらも半導体装置及びその製造方法に関するものであり、所定の配線等が形成された下部基板（配線基板）と、前記下部基板に電気的に接続された半導体チップと、前記半導体チップを封止する中間部材（封止体）と、前記半導体チップの上方に配置された上部板とを備え、前記上部板の熱膨張率と前記下部基板の熱膨張率がほぼ同じであるＣｏＣ型の半導体装置が開示されている。熱膨張率がほぼ同じである上部板と下部基板とを用いることにより、半導体チップの反りを低減することができる。
しかし、特許文献１および特許文献２に記載の半導体装置は、積層した半導体チップの上方の離れた位置に上部板を配置する構成なので、半導体装置自体の厚みが厚くなる。また、上部板は、中間部材とのみ接続される構成なので、機械的な衝撃等により容易に剥がれる。さらに、積層した半導体チップをモールドのみで封止する構成なので、半導体チップ間にボイドが発生して、半導体装置の信頼性を低下させる。
特許文献３は、メモリモジュール及びその製造方法に関するものであり、ＣｏＣ型の半導体装置を補強する構造例が記載されている。特許文献３に記載のメモリモジュールは、メモリコアチップ、インターフェースチップ及びインターポーザチップを有するメモリモジュールで、前記インターフェースチップの近傍に放熱板が設けられている。また、前記放熱板は、支持体として用いられている。
しかし、前記支持体（放熱板）は、接着層を介して半導体チップを貼り付けられるだけなので、機械的な衝撃等により容易に剥がれる。また、前記メモリモジュールの製造の際、チップ積層体の隙間にアンダーフィル材を充填させたときに、アンダーフィル材が広がる。そのため、チップ積層体の隙間からアンダーフィル材がはみ出した部分の形状（以下、フィレット形状）が安定しない。これにより、チップ積層体間にボイドが発生して、リフロー時にクラック等を生じさせ、半導体装置の信頼性を低下させる。また、前記メモリモジュールの製造の際、個別の封止体を形成するために、複数のチップ搭載部毎にモールド金型を準備する必要が生じる。さらにまた、前記メモリモジュールの製造の際、複数のチップ搭載部を一括して封止体（封止樹脂）で覆った場合には、熱応力が前記支持体に加わり、前記支持体に反りを生じさせる。
特開２００６−２６９８６１号公報 特開２００７−０６６９３２号公報 特開２００６−３１９２４３号公報
熱応力により生じる半導体チップのクラック、アンダーフィル形状の不安定化及び支持基板の剥がれを抑制するという課題があった。
本発明の半導体装置の製造方法は、矩形状のチップ搭載部を囲むように設けられた２以上のライン状の貫通スリットを有する切断前支持基板の前記チップ搭載部に２以上の半導体チップを積層する積層工程と、前記半導体チップの側面を覆うとともに、前記切断前支持基板上の前記貫通スリット以外の部分を覆うように第１の封止体を形成した後、前記第１の封止体を覆うとともに、前記貫通スリットを充填するように第２の封止体を形成する封止工程と、前記切断前支持基板を前記貫通スリットに沿って切断して支持基板とするダイシング工程と、を有することを特徴とする。
上記の構成によれば、熱応力により生じる半導体チップのクラック、アンダーフィル形状の不安定化及び支持基板の剥がれを抑制する切断前支持基板、半導体装置および半導体装置の製造方法を提供することができる。
本発明の半導体装置の製造方法は、２以上の半導体チップの側面を覆うとともに、切断前支持基板上の貫通スリット以外の部分を覆うように第１の封止体を形成する構成なので、第１の封止体の切断前支持基板上の広がりを抑制でき、第１の封止体の形状（アンダーフィル形状）を安定化できる。
また、本発明の半導体装置の製造方法は、第１の封止体を形成した後、前記第１の封止体を覆うとともに、前記貫通スリットを充填するように第２の封止体を形成する構成なので、支持基板の剥がれを防止することができる。
さらに、本発明の半導体装置の製造方法は、矩形状のチップ搭載部を囲むように設けられた２以上のライン状の貫通スリットを有する切断前支持基板を用いる構成なので、２以上の半導体チップを第１の封止体で封止する際に、前記半導体チップおよび前記切断前支持基板と第１の封止体との間の熱膨張差に基づき、前記第１の封止体から前記半導体チップおよび前記切断前支持基板へ加えられる熱応力を、前記貫通スリットが緩和して、半導体チップのクラックを抑制することができる。
本発明の第１の実施形態の半導体装置の一例を示す透過平面図である。 図１のＡ−Ａ’線における断面図である。 本発明の第１の実施形態の半導体装置の製造方法で用いる切断前支持基板の一例を示す平面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する平面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の第２の実施形態の半導体装置の製造方法で用いる切断前支持基板の一例を示す平面図である。 図１８に示す切断前支持基板の断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する平面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
＜＜半導体装置＞＞
まず、本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の第１の実施形態である半導体装置の一例を示す透過平面図である。また、図２は、図１のＡ−Ａ’線における断面図である。
図１に示すように、本発明の実施形態である半導体装置１１には、平面視矩形状の配線基板４７に形成されてなる絶縁膜３０と、絶縁膜３０上に平面視格子状に配置された複数の平面視円形状の外部端子（半田ボール）２８と、が備えられている。
絶縁膜３０が形成された配線基板４７の下には、配線基板４７よりも小さい面積の平面視矩形状の半導体チップ４１、４２、４３、４４、４５（以下、４１〜４５）が配置されている。そして、半導体チップ４５の面積は、半導体チップ４１〜４４の面積よりも小さくされている。
また、半導体チップ４１〜４５には、平面視円形状の貫通電極３２が平面視格子状に配置されており、それぞれ外部端子２８に接続されている。半導体チップ４１〜４５は、第１の封止体２６に囲まれており、第１の封止体２６は第２の封止体２９に囲まれている。
さらに、外周側が部分的に少し抉られた形状とされた支持基板８１が配置されている。
図２に示すように、本発明の実施形態である半導体装置１１には、支持基板８１と、チップ積層体４６と、配線基板４７と、が備えられている。また、チップ積層体４６は、第１の封止体２６に覆われており、第１の封止体２６は第２の封止体２９に覆われている。
チップ積層体４６は、支持基板８１の一面８１ａ上に半導体チップ４１〜４５がこの順序で積層されてなる。これにより、本発明の実施形態である半導体装置１１は、チップオンチップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ：以下、ＣｏＣ）型の半導体装置とされている。
図２に示すように、チップ積層体４６の側面は第１の封止体２６に覆われている。第１の封止体２６は、支持基板８１側が下底側となる断面視台形状とされており、第１の封止体２６の側面２６ｃは傾斜面とされている。
第２の封止体２９は、第１の封止体２６を覆うとともに、支持基板８１の側端面８１ｃも覆うように形成されており、チップ積層体４６は支持基板８１に強く固着されている。
支持基板８１の一面８１ａには半導体チップ４１〜４５を搭載する矩形状のチップ搭載部６５が設けられている。支持基板８１の側端面８１ｃは、チップ搭載部６５の各辺６５ａ〜６５ｄに平行かつ近接して設けられている。
以下、各部材について説明する。
＜配線基板＞
配線基板４７は、絶縁材料からなる平面視矩形状の板状の部材であればよく、たとえば、ポリイミド基材からなるフレキシブル基板またはガラスエポキシ基板などを用いることができる。
配線基板４７には、一面側から他面側に貫通する貫通電極３２が備えられるとともに、貫通電極３２に接続して一面側の接合パッド３３および他面側の接合パッド３４が備えられている。配線基板４７の一面側には所定の配線が形成されており、図２に示すように、前記配線はソルダーレジストのような絶縁膜３０で覆われている。絶縁膜３０から露出された接合パッド３３はランド３１と電気的に接続されており、断面視円形状の外部端子２８が接合されている。なお、ランド３１間隔は、たとえば、０．８ｍｍ間隔とされ、配線基板４７上に平面視格子状に配置される。また、配線基板４７の厚さは、特に限定されるものではなく、たとえば、１００μｍ厚とする。
＜支持基板＞
支持基板８１は、金属材料からなる板状の部材である。前記金属材料としては、たとえば、鉄・ニッケル合金の４２アロイなどの剛性の高い材料を用いることが好ましい。これにより、半導体装置の厚みを薄くしても、熱応力による半導体チップの反りの発生を抑制し、半導体チップのクラックの発生を抑制することができる。
支持基板８１の厚さは、特に限定されるものではなく、たとえば、１００〜２００μｍ厚とされる。
なお、支持基板８１として、Ｃｕ等の放熱性の高い材料を用いてもよい。これにより、放熱性の高い半導体装置とすることができる。
＜チップ積層体＞
図２に示すように、チップ積層体４６は、第１の接着部材２４を介して、支持基板８１の一面８１ａ上に半導体チップ４１〜４５がこの順序で積層されてなる。
＜第１の接着部材＞
チップ積層体４６は、第１の接着部材２４により支持基板８１に接着固定されている。第１の接着部材２４としては、絶縁性の高い材料を用いることが好ましい。絶縁性の材料を用いることにより、半導体チップ４１と支持基板８１とを絶縁状態とすることができる。さらに、熱伝導性の高い材料を用いることがより好ましい。これにより、チップ積層体４６からの熱を効率的に支持基板８１に逃がして、半導体装置の放熱性を向上させることができる。
第１の接着部材２４としては、たとえば、ポリイミド基材の両面に接着層が形成されてなるＤｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ(以下、ＤＡＦ）またはＮｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ(以下、ＮＣＰ）などを用いることができる。
＜半導体チップ＞
半導体チップ４１の他面４１ｂ、半導体チップ４２の他面４２ｂ、半導体チップ４３の他面４３ｂ、半導体チップ４４の他面４４ｂおよび半導体チップ４５の他面４５ｂには、それぞれ酸化膜などからなる回路形成層４８が形成されており、それぞれ回路形成面４８ａとされている。
半導体チップ４１〜４４の回路形成層４８にはＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＤＲＡＭ）回路などが形成されており、半導体チップ４１〜４４は、情報を格納する為に用いられるＤＲＡＭコアチップとされている。
また、半導体チップ４５の回路形成層４８にはＩｎｔｅｒｆａｃｅ（以下、ＩＦ）回路などが形成されており、半導体チップ４５は、半導体チップ４１〜４４のデータの入出力を制御する為に用いられるＩＦチップとされている。
半導体チップ４１〜４５はすべて、回路形成面４８ａが配線基板４７の反対側に向く方向（フェースダウン方向）積層されている。そのため、ＤＲＡＭコアチップとして単一の回路形成層４８を有する半導体チップを用意すればよく、ＤＲＡＭコアチップとしてバンプ電極等が反転配置されたミラーチップを用意する必要がないので、半導体装置の製造コストを低減することができる。
半導体チップ４１〜４５には、一面側から他面側に貫通する貫通電極３２が備えられるとともに、貫通電極３２の接続する一面側の接合パッド３３および他面側の接合パッド３４が備えられている。
各半導体チップ４１〜４５はそれぞれ離間されて配置されるとともに、各半導体チップ４１〜４５の間で一面側の接合パッド３３と他面側の接合パッド３４とが互いに接合されて積層されている。
また、半導体チップ４５と配線基板４７は離間されて配置されるとともに、配線基板４７の一面側の接合パッド３３は、半導体チップ４５の他面側の接合パッド３４に、Ａｕ等からなるワイヤスタッドバンプ（以下、ワイヤバンプ）３５を介して接合されている。さらに、配線基板４７のランド３１には断面視円形状の外部端子２８が接続されている。
すなわち、１段目の半導体チップ４１の一面側の接合パッド３３は、２段目の半導体チップ４２の他面側の接合パッド３４に接続されている。同様に、２段目の半導体チップ４２の一面側の接合パッド３３は、３段目の半導体チップ４３の他面側の接合パッド３４に接続されている。同様に、３段目の半導体チップ４３の一面側の接合パッド３３は、４段目の半導体チップ４４の他面側の接合パッド３４に接続されている。同様に、４段目の半導体チップ４４の一面側の接合パッド３３は、５段目の半導体チップ４５の他面側の接合パッド３４に接続されている。さらに、配線基板４７の他面側の接合パッド３４は、半導体チップ４５の一面側の接合パッド３３に、ワイヤバンプ３５を介して接合されている。
なお、ワイヤバンプ３５の替わりに、半田バンプを用いてもよい。
このように各半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４が接続されることにより、配線基板４７の一面側の接合パッド３３（ランド３１）に接続された外部端子２８から１段目の半導体チップ４１の他面側の接合パッド３４までの導通を確保することができる。
チップ積層体４６は、図２に示すように、半導体チップ４１〜４５が積層されて構成されている。半導体チップ４２〜４５を積層することにより、高密度の半導体装置とすることができる。
なお、半導体チップ４１〜４５の板厚は、従来の１チップ構成の半導体チップの厚さより薄くすることが好ましい。これにより、より多くの半導体チップを積層して薄型で高密度化された半導体装置を作製することができる。
半導体チップ４１〜４５の板厚ｄ２は、例えば、３０〜５０μｍ厚とする。
チップ積層体４６の配線基板４７側、すなわち、支持基板８１と反対側には、半導体チップ４１〜４４の幅ｌ２より短い幅ｌ１を有する半導体チップ４５が配置されている。
チップ積層体４６の配線基板４７側、すなわち、支持基板８１と反対側の位置は、第１の封止材２６の熱膨張収縮の際、最も熱応力がかかる位置である。そのため、半導体チップ４１〜４４の幅ｌ２より短い幅ｌ１を有する半導体チップ４５をこの位置に配置することにより、チップ積層体４６の熱応力による反り耐性を強化して、半導体チップ１１のクラックの発生を抑制する。
また、半導体チップ４５の回路形成面４８ａを、他の半導体チップ４１〜４４側に向けることにより、熱応力が加わったときに、半導体チップ４５に回路形成面４８ａが縮む力（以下、凸状の力）を発生させて、熱応力による凹状の反りを緩和して、半導体装置１１の厚さを薄くしても、半導体チップ１１のクラックの発生を抑制できる。
なお、チップ積層体４６を構成する半導体チップの数は、特に限られるものではなく、２以上であればよい。また、半導体チップの構成も、本実施形態で示した４つのメモリコアチップと１つのＩＦチップに限られるものでなく、メモリチップとロジックチップの組み合わせ等、どのような機能の半導体チップの組み合わせを用いてもよい。
＜第２の接着部材＞
配線基板４７は、第２の接着部材２７によりチップ積層体４６に接着固定されている。
第２の接着部材２７としては、絶縁性の材料を用いることが好ましい。これにより、半導体チップ４５と配線基板４７との間を絶縁状態として、配線基板４７の一面側の接合パッド３３と、半導体チップ４５の他面側の接合パッド３４と、ワイヤバンプ３５とからなる電気的接合部を機械的・電気的な破壊から保護することができる。
第２の接着部材２７としては、第１の接着部材２４と同様に、たとえば、ＮＣＰなどを用いることができる。
＜第１の封止体＞
図２に示すように、第１の封止体２６は、半導体チップ４１〜４５の間を充填するとともに、半導体チップ４１〜４５の各側面４１ｃ、４２ｃ、４３ｃ、４４ｃ、４５ｃ（以下、４１ｃ〜４５ｃ）を覆うように形成されている。
半導体チップ４１〜４５の間を充填するように第１の封止体２６を形成することにより、各半導体チップ４１〜４５の間で互いに接合された一面側の接合パッド３３と他面側の接合パッド３４との接合部分（以下、電気的接合部）を保護する。
また、第１の封止体２６の最外縁部２６ｆの一部が、支持基板８１の外縁部８１ｆと重なる位置にある。
第１の封止体２６は、支持基板８１側が下底となる断面視台形状とされており、第１の封止体２６の側面２６ｃは傾斜面とされている。第１の封止体２６を、支持基板８１側が下底となる断面視台形状とするように形成することにより、第１の封止体２６と支持基板８１との間の密着性を高めて、支持基板８１の剥がれを抑制する。なお、支持基板８１の一面８１ａを梨地状とすることにより、支持基板８１と第１の封止体２６との密着性をさらに向上させることができる。
第１の封止体２６としては、たとえば、アンダーフィル材を用いる。
半導体チップ４１〜４５の側面４１ｃ〜４５ｃと、支持基板８１の側端面８１ｃとの間の距離を近づけて配置することが好ましい。半導体チップ４１の側面４１ｃと、支持基板８１の側端面８１ｃとの間の距離を近づけることにより、支持基板８１の側端面８１ｃが第１の封止体２６の広がりを抑制して、第１の封止体２６の形状を断面視台形状のフィレット形状に安定化できる。
＜第２の封止体＞
図２に示すように、支持基板８１の側端面８１ｃは、前記第２の封止体２９の側端面２９ｃよりも内側に配置されている。そして、第２の封止体２９は、第１の封止体２６を覆うとともに、支持基板８１の側端面８１ｃの少なくとも一部を覆うように形成されており、チップ積層体４６は支持基板８１に強く固着されている。支持基板８１の側端面８１ｃが第２の封止体２９に覆われることにより、第２の封止体２９と支持基板８１との間の密着性を高められ、支持基板８１の剥がれが抑制される。
第２の封止体２９としては、たとえば、エポキシ樹脂などのような封止樹脂を用いることができる。
＜＜切断前支持基板＞＞
次に、本発明の実施形態である半導体装置の製造方法で用いる切断前支持基板について説明する。
図３は、本発明の実施形態である切断前支持基板の一例を示す平面図である。また、図４は、図３のＢ−Ｂ’線における切断前支持基板１８１の断面図である。
図３に示すように、切断前支持基板１８１は、横長の矩形状の基板本体１８０からなり、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ）方式で処理される基板である。基板本体１８０は、０．１ｍｍ厚の鉄・ニッケル合金の４２アロイなどの金属部材などからなる。なお、図３に示す切断前支持基板１８１の基板本体１８０の一辺１８０ｙに平行な方向をＹ方向とし、他辺１８０ｘに平行な方向をＸ方向とする。
図３に示すように、基板本体１８０の一面１８０ａには、Ｘ方向およびＹ方向に平行な２以上の貫通スリット６０が平面視格子状に設けられており、これらの貫通スリット６０によって、半導体チップを搭載する２以上の矩形状のチップ搭載部６５が平面視格子状に設けられている。これにより、チップ搭載部６５を囲むように２以上の貫通スリット６０が設けられる。なお、貫通スリット６０に沿って切断することによって、切断前支持基板１８１は支持基板８１とされる。
切断前支持基板１８１には４隅に位置決め孔５９が設けられている。位置決め孔５９により、位置決めを正確に実施できるとともに、切断前支持基板１８１の搬送を容易に行うことができる。
図３に示すように、貫通スリット６０は、基板本体１８０の一辺１８０ｘおよびその対辺に沿って設けられた第１の貫通スリット６１と、第１の貫通スリット６１に挟まれた領域に設けられ、第１の貫通スリット６１と垂直な第２の貫通スリット６２と、第２の貫通スリット６２に挟まれた領域に設けられ、第２の貫通スリット６２に垂直な第３の貫通スリット６３とから構成されている。
貫通スリット６０に囲まれた領域には、チップ搭載用マーク６６で区画された略矩形状のチップ搭載部６５が設けられている。また、図４に示すように、チップ搭載部６５は、切断前支持基板１８１の基板本体１８０の一面１８０ａ上に形成されており、第２の貫通スリット６３により区画されている。チップ搭載部６５には、その大きさとほぼ同一の大きさの矩形状の半導体チップ４１が配置される。
貫通スリット６０は、その長径方向が、隣接するチップ搭載部６５の各辺６５ａ〜６５ｄに平行となるように設けられている。
また、貫通スリット６０は、前記チップ搭載部の各辺６５ａ〜６５ｄに近接するように設けられている。これにより、貫通スリット６０が、後述する製造工程で、第１の封止体（アンダーフィル材）２６の広がりを抑制して、良好なフィレット形状とすることができる。
第１の貫通スリット６１は、切断前支持基板１８１の基板本体１８０の一辺１８０ｙの長さとほぼ等しい長さとされている。また、第２の貫通スリット６３は、切断前支持基板１８１の基板本体１８０の他辺１８０ｘの長さとほぼ等しい長さとされている。このように、複数のチップ搭載部に跨るように、貫通スリット６０は可能な限り長くして形成することが好ましい。これにより、後述する製造工程で、第１の封止体２６の熱膨張収縮の際にチップ搭載部６５に加えられる熱応力がより緩和される。
切断前支持基板１８１の外周側には、仮想のダイシングラインを示す切断用マーク６８が設けられている。切断前支持基板１８１の外周側に切断用マーク６８を設けることにより、切断前支持基板１８１の中央領域を封止して、チップ積層体の位置が目視できない状態となっても、切断用マーク６８で切断することにより、ダイシングラインに沿って切断することにより、正確なサイズの半導体装置を製造できる。
＜＜半導体装置の製造方法＞＞
次に、本発明の実施形態である半導体装置の製造方法について、図５〜１７を用いて説明する。
本発明の実施形態である半導体装置の製造方法は、本発明の実施形態である切断前支持基板の一面に２以上の半導体チップを積層する工程(以下、積層工程)と、前記半導体チップの側面を覆うように第１の封止体を形成した後、前記第１の封止体を覆うように第２の封止体を形成する工程(以下、封止工程)と、前記切断前支持基板を貫通スリットに沿って切断して支持基板とする工程(以下、ダイシング工程)と、を有する。
＜積層工程＞
まず、切断前支持基板１８１の基板本体１８０の一面１８０ａに設けたチップ搭載部６５に、ＤＡＦまたはＮＣＰなどのような第１の接着部材２４を接着固定する。
次に、図５に示すように、半導体チップ４１の回路形成面４８ａを切断前支持基板１８１側の方向（フェースダウン方向）に向けて、切断前支持基板１８１の各チップ搭載部６５の第１の接着部材２４上に、半導体チップ４１を搭載する。
次に、半導体チップ４２の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４１に半導体チップ４２を搭載する。
このとき、半導体チップ４１の一面側の接合パッド３３と半導体チップ４２の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、半導体チップ４３の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４２に半導体チップ４３を搭載する。
このとき、半導体チップ４２の一面側の接合パッド３３と半導体チップ４３の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、図６に示すように、半導体チップ４４の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４３に半導体チップ４４を搭載する。
このとき、半導体チップ４３の一面側の接合パッド３３と半導体チップ４４の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、図７に示すように、半導体チップ４５の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４４に半導体チップ４５を搭載する。
このとき、半導体チップ４４の一面側の接合パッド３３と半導体チップ４５の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、３００℃程度の高温にした状態で、半導体チップ４１〜４５に切断前支持基板１８１側に向けて荷重を加えて、半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４との間を本圧着する。これにより、半導体チップ４１の接続パッド３４から、５段目の半導体チップ４５の接続パッド３３までの導通が確保され、半導体チップ４１〜４５が積層されてなるチップ積層体４６が形成される。
なお、半導体チップ４１〜４５の接合の際には、荷重を印加するとともに、超音波を印加してもよい。これにより、より強固に接合できる。
また、各接合段階で仮固着を行わず、各接合段階で本圧着を実施してもよい。
＜封止工程＞
次に、切断前支持基板１８１上に形成された各チップ積層体４６の側面に第１の封止体２６を滴下供給する。このとき、第１の封止体２６は、毛細管現象により半導体チップ４１〜４５間の隙間に充填されるとともに、重力により切断前支持基板１８１側に溜る。
次に、図８に示すように、１５０℃程度で熱処理（キュア）を行うことにより、第１の封止体２６を硬化する。これにより、各半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆う第１の封止体２６が形成される。なお、第１の封止体２６は、切断前支持基板１８１側が下底側となる断面視台形状とされ、第１の封止体２６の側面２６ｃは傾斜面とされる。
前記加熱硬化後の冷却過程では、第１の封止体２６の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、第１の封止体２６により、チップ積層体４６に凹状に反る熱応力が加わる。特に、切断前支持基板１８１に固定されているため、チップ積層体４１の最下位の反りの熱応力は抑制され、チップ積層体４６の各層に働く凹状に反りの熱応力が累積されて、最上位の半導体チップ４５に最も強い凹状に反る熱応力が加わる。
本実施形態では、最上位に、半導体チップ４５として、半導体チップ４１〜４４の幅ｌ２より短い幅ｌ１を有する半導体チップ４５が配置するので、熱応力による凹状の反りが抑制されて、半導体チップのクラックの発生が抑制される。
また、前記加熱硬化後の冷却過程では、回路形成面４８ａを構成する酸化膜の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、回路形成面４８ａには収縮する熱応力が加わる。
本実施形態では、半導体チップ４１の回路形成面４８ａをフェースダウン方向に向けて配置するので、半導体チップ４１には凸状に反る熱応力が加わる。この凸状に反る熱応力で、第１の封止体２６の熱応力による凹状に反る熱応力を相殺して、緩和することができる。
切断前支持基板１８１のチップ搭載部６５の各辺６５ａ〜６５ｄに平行にかつ近傍に貫通スリット６０が形成されているため、第１の封止体２６により加えられる半導体チップ４１〜４５および切断前支持基板１８１への熱応力が緩和される。
また、貫通スリット６０がダムのように、第１の封止体２６の広がりを抑制して、第１の封止体２６のフィレット形状が安定化される。
次に、第１の封止体２６までを形成した切断前支持基板１８１を、他面１８０ｂが下側になるように、トランスファーモールド装置の下側成型金型（以下、下型）７１上に配置する。
次に、図９に示すように、弾力性のある材料からなるシート７４を介して、トランスファーモールド装置の上側成型金型（以下、上型）７２を配置する。上型７２には空洞部（以下、キャビティ）７３が形成されており、キャビティ７３内に、切断前配線基板１４７上で離間して配置された複数のチップ積層体４６を一括的に包み込むことができる。また、上型７２には、外部とキャビティ７２とを連通するゲート部７５が設けられている。
次に、図１０および図１１に示すように、ゲート部７５からエアベント部７６側に向けて、キャビティ７３内に加熱溶融された封止樹脂などからなる第２の封止材２９を注入する。
次に、所定の条件で、封止体２９を硬化する。たとえば、前記封止樹脂としてエポキシ樹脂等の熱硬化性樹脂を用いた場合には、１８０℃程度で熱処理（キュア）した後、更に所定の温度でベークして、第２の封止材２９を完全に熱硬化する。
なお、弾力性のある材料からなるシート７４を介して下型７１と上型７２とを型閉めすることにより、チップ積層体４６の一面側にシート７４を密着させることができ、チップ積層体４６の一面側に第２の封止体２９が回りこまないようにすることができる。これにより、上型７２およびシート７４を取り外したときに、チップ積層体４６の一面側のランド３０を露出させた状態とすることができる。
なお、本実施形態では、チップ積層体４６の周囲を封止した後、複数のチップ積層体４６を一括して封止するので、通常、半導体チップの間のボイドの発生を抑制することができる。
また、本実施形態では、第２の封止体２９の注入にトランスファーモールド装置を用いたが、コンプレッションモールド装置（圧縮成型方式）を用いてもよい。前記コンプレッションモールド装置を用いることにより、注入に伴うモールド流動の影響をより小さくすることができる。
次に、下型７１と上型７２とを取り外して、第２の封止体２９までを形成した切断前支持基板１８１を取り出す。
図１２は、第２の封止体２９までを形成した切断前支持基板１８１の平面図であり、図１３は、図１２のＣ−Ｃ’線における断面図である。
図１２および図１３に示すように、複数のチップ積層体４６は、第２の封止材２９により一括して覆われている。また、半導体チップ４５の一面側の接合パッド３３が露出されている。
＜ワイヤバンプ形成工程＞
次に、公知のボンディング装置（図示略）により、Ａｕ等の金属からなるワイヤの先端を溶融して、先端にボールを形成した後、前記ボールを、露出された半導体チップ４５の一面側の接合パッド３３上に超音波熱圧着する。次に、ワイヤスタッドバンプ方式などを用いて、前記Ａｕワイヤの後端を引き切って、図１４に示すワイヤバンプ３５を形成する。
なお、ワイヤバンプ３５は、半田バンプで構成してもよい。また、半導体チップ４５の一面側の接合パッド３３と配線基板４７の接続パッド３４を直接接続してもよい。
＜配線基板搭載工程＞
次に、半導体チップ４５の露出面のみを覆うようにＮＣＰからなる第２の接着部材２７を選択的に供給する。
次に、図１５に示すように、配線基板４７を、第２の接着部材２７を介して、半導体チップ４５上に搭載する。なお、半導体チップ４５のワイヤバンプ３５には、配線基板４７の接続パッド３４を熱圧着により電気的に接合する。その後、第２の接着部材２７を硬化して、チップ積層体４６上に配線基板４７を接着固定する。
なお、配線基板４７としては、平面視したときの面積が、支持基板８１の面積より小さい面積である基板を用いることが好ましい。これにより、配線基板４７の搭載時に、隣接する配線基板４７同士が接触するおそれがほとんどないようにすることができる。また、第２の接着部材２７が隣接するチップ搭載部６５に流れ出すおそれも低減できる。
＜ボールマウント工程＞
次に、ボールマウンター（図示略）のボールマウントツール（図示略）の取り付け面に形成された複数の吸着孔（図示略）に、半田ボールのような導電性の金属ボールからなる外部端子２８を吸着保持する。なお、前記吸着孔は、複数のランド３１の配置に合せて形成する。なお、前記ボールマウンターとしては、既存のＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（以下、ＢＧＡ）の組立装置を利用することができる。
次に、吸着保持した半田ボールからなる外部端子２８にフラックスを転写形成する。
次に、図１６に示すように、配線基板４７の一面４７ａに形成されたランド３１に半田ボールからなる外部端子２８を搭載（マウント）する。全てのチップ積層体４６に外部端子２８を搭載した後、切断前支持基板１８１を加熱リフローして、外部端子２８を固着させる。これにより、外部端子２８までを形成した切断前支持基板１８１が得られる。
なお、本実施形態では、切断前支持基板１８１に貫通スリット６０が設けられる構成なので、第１の封止体および第２の封止体の熱応力により加えられる切断前支持基板１８１のソリが低減されて、位置ずれなく容易に半田ボールからなる外部端子２８をランド３１に搭載することができる。これにより、外部端子２８の一括搭載の処理効率を高めることができる。
＜ダイシング工程＞
次に、切断前支持基板１８１の他面１８０ｂにダイシングテープ７９を貼着する。
次に、図３で示した切断用マーク６８に従って、図１７に示すように、ダイシングブレード７８で切断前支持基板１８１を切断して支持基板８１とする。
なお、切断前支持基板１８１上にはチップ搭載部６５を一体的に覆う第２の封止体２９が形成されているが、第２の封止体２９に覆われていない外周部に切断用マーク６８が形成されていることにより、正確な切断位置の認識ができ、チップ搭載部６５毎の切断分離を容易に行うことができる。また、支持基板８１のサイズより小さいサイズの配線基板４７を用いる構成なので、ダイシングブレード７８を配線基板４７に接触させることなく、切断前支持基板１８１の切断をすることができる。さらに、貫通スリット６０を有する切断前支持基板１８１を用いる構成なので、切断前支持基板１８１を反らせることなく、正確にかつ容易に切断分離することができる。
次に、ダイシングテープ７９からピックアップすることにより、本発明の実施形態である半導体装置１１が得られる。
なお、本実施形態では、ＢＧＡ型の半導体装置について説明したが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）等、他の半導体装置に適用しても良い。また、本実施形態では、ＤＲＡＭコアチップとＩＦチップを用いた場合について説明したが、メモリチップとロジックチップを用いる場合など他の機能を有する半導体チップの組み合わせを用いてもよい。また、本実施形態では、半導体チップを５層積層した場合について説明したが、積層数は何段でもよい。
本発明の半導体装置の製造方法は、２以上の半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆うとともに、切断前支持基板１８１上の貫通スリット６０以外の部分を覆うように第１の封止体２６を形成する構成なので、第１の封止体２６の切断前支持基板１８１上の広がりを抑制でき、第１の封止体の形状（アンダーフィル形状）を安定化できる。
また、本発明の半導体装置の製造方法は、第１の封止体２６を形成した後、第１の封止体２６を覆うとともに、貫通スリット６０を充填するように第２の封止体２９を形成する構成なので、支持基板８１の側端面８１ｃを覆うように第２の封止体２９を形成して、支持基板８１の剥がれを防止することができる。
また、本発明の半導体装置の製造方法は、矩形状のチップ搭載部６５を囲むように設けられた２以上のライン状の貫通スリット６０を有する切断前支持基板１８１を用いる構成なので、半導体チップ４１〜４５を第１の封止体２６で封止する際に、半導体チップ４１〜４５と第１の封止体２６との間の熱膨張差に基づき、第１の封止体２６から半導体チップ４１〜４５および切断前支持基板１８１へ加えられる熱応力を、切断前支持基板１８１の貫通スリット６０が緩和して、半導体チップのクラックを抑制することができる。これにより、多連化が容易で、量産効率を向上することができる。
さらにまた、配線基板４７を変更することにより、半導体装置の端子配置を容易に変更することができる。
本発明の実施形態である半導体装置の製造方法は、貫通スリット６０で切断を行う構成なので、切断前支持基板１８１を反らせることなく、正確にかつ容易に切断分離することができる。
本発明の実施形態である半導体装置１１は、支持基板８１と、前記支持基板８１の一面に積層された２以上の半導体チップ４１〜４５からなるチップ積層体４６と、前記チップ積層体４６の支持基板と反対側の面に積層された配線基板４７と、チップ積層体４６の側面を覆う第１の封止体２６と、第１の封止体２６を覆う第２の封止体２９と、配線基板４７の前記チップ積層体と反対側の面に形成された外部端子２８と、を有する半導体装置であって、第１の封止体２６の最外縁部２６ｆの少なくとも一部が支持基板８１の外縁部８１ｆと重なる位置にあり、支持基板８１の側端面８１ｃが第２の封止体２９の側端面２９ｆよりも内側にあり、支持基板８１の側端面８１ｆの少なくとも一部が第２の封止体２９で覆われている構成なので、半導体チップ４１〜４５のクラックが抑制され、支持基板８１の剥がれが抑制された半導体装置とすることができる。
本発明の実施形態である半導体装置１１は、半導体チップ４１〜４５はそれぞれ、一面側から他面側に貫通する貫通電極３２と、貫通電極３２に接続する一面側および他面側の接合パッド３３、３４と、を備えており、各半導体チップの間で一面側の接合パッド３３と他面側の接合パッド３４とが互いに接合されて積層されている構成なので、半導体チップ４１の他面側の接合パッド３４から半導体チップ４５の一面側の接合パッド３３までの導通をとることができる。また、フリップチップ接合により、外部端子２８にかかる応力を緩和でき、半導体装置１１の二次実装の信頼性を向上できる。これにより、大容量で電気特性の良い小型の半導体装置を製造することができる。
本発明の実施形態である切断前支持基板１８１は、矩形状の基板本体１８０と、前記基板本体１８０の一面に設けられ、半導体チップ４１〜４５を搭載する矩形状のチップ搭載部６５と、チップ搭載部６５を囲むように設けられた２以上のライン状の貫通スリット６０と、を有する切断前支持基板であって、貫通スリット６０が、前記基板本体１８０の一辺およびその対辺に沿って設けられた第１の貫通スリット６１と、第１の貫通スリット６１に挟まれた領域に設けられた第２の貫通スリット６２と、第２の貫通スリット６２に挟まれた領域に設けられた第３の貫通スリット６３を有する構成なので、半導体チップ４１〜４５を第１の封止体２６で封止する際に、半導体チップ４１〜４５と第１の封止体２６との間の熱膨張差に基づき、第１の封止体２６から半導体チップ４１〜４５および切断前支持基板１８１へ加えられる熱応力を、切断前支持基板１８１の貫通スリット６０が緩和して、半導体チップのクラックを抑制することができる。また、前記熱応力による切断前支持基板１８１のソリを低減して、切断前支持基板１８２を、正確かつ容易に切断分離することができる。
さらに、半導体チップ４１〜４５の側面４１ｃ〜４５ｃを第１の封止体２６で封止する際に、貫通スリット６０がダムのように、第１の封止体２６の広がりを抑制して、第１の封止体２６のアンダーフィル形状を安定化できる。これにより、半導体チップ４１〜４５間のボイドの発生を低減して、半導体装置の信頼性を向上できる。
（第２の実施形態）
＜＜切断前支持基板＞＞
次に、本発明の第２の実施形態である切断前支持基板の一例について説明する。
図１８は、本発明の第２の実施形態である切断前支持基板の一例を示す平面図である。また、図１９は、図１８のＤ−Ｄ’線における断面図である。
図１８に示すように、本発明の実施形態である切断前支持基板１８２は、貫通スリット６０の配置及び形状が異なるほかは第１の実施形態で示した切断前支持基板１８１と同様の構成とされている。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
図１８に示すように、本発明の実施形態である切断前支持基板１８２の第１の貫通スリット６１、第２の貫通スリット６２および第３の貫通スリット６３のスリット幅は、第１の実施形態で示したものより細くされている。
第１の貫通スリット６１は、チップ搭載部６５のいずれかの隅の方向に対応する位置で、スリット幅が局所的に太くされて、円形状の貫通孔が設けられている。
また、Ｙ方向に隣り合うチップ搭載部６５の間には、２本の第２の貫通スリット６２が平行配置されて、半導体チップが搭載されない領域８６が確保されている。
また、Ｘ方向に隣り合うチップ搭載部６５の間には、２本の第３の貫通スリット６３が平行配置されるとともに、第３の貫通スリット６３を連結するように第４の貫通スリット６４が設けられ、さらに、第４の貫通スリット６４の中心部のスリット幅が局所的に太くされて、円形状の貫通孔８５とされている。
なお、切断前支持基板１８２は貫通スリット６０に沿って切断されて支持基板８１とされる。
＜＜半導体装置の製造方法＞＞
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体チップを積層してチップ積層体を形成した後、前記チップ積層体を切断前支持基板１８２に搭載する工程（以下、積層工程）と、前記チップ積層体の側面を覆うように第１の封止体を形成した後、前記第１の封止体を覆うように第２の封止体を形成する工程(以下、封止工程)と、を有する。
＜積層工程＞
まず、切断前支持基板１８２のチップ搭載部６５と同じレイアウトで形成された凹部８７ｄが複数備えられた治具８７を用意する。凹部８７ｄのサイズは、半導体チップ４５が嵌合されるサイズとされている。なお、凹部８７ｄの底面にはそれぞれ排気孔８７ｃが設けられており、されている。
次に、図２０に示すように、貫通電極３２と、貫通電極３２の両端に形成された接合パッド３３、３４とを備えたＤＲＡＭコアチップなどからなる半導体チップ４１を、その回路形成面４８ａを凹部８７ｄの底面側の方向（フェースダウン方向）に向けて、凹部８７ｄ内に配置する。
次に、各排気孔８７ｃに接続された真空ポンプ（図示略）を駆動して、凹部８７ｄの底面側に半導体チップ４１を真空吸引して、半導体チップ４１を凹部８７ｄ内に保持固定する。
次に、ＤＲＡＭコアチップの半導体チップ４２の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４１に半導体チップ４２を搭載する。このとき、半導体チップ４１の一面側の接合パッド３３と半導体チップ４２の他面側の接合パッド３４を接合させ、３００℃程度の高温にするとともに荷重を印加して本圧着する。
次に、ＤＲＡＭコアチップの半導体チップ４３の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４２に半導体チップ４３を搭載する。このとき、半導体チップ４２の一面側の接合パッド３３と半導体チップ４３の他面側の接合パッド３４を接合させ、３００℃程度の高温にするとともに荷重を印加して本圧着する。
次に、ＤＲＡＭコアチップの半導体チップ４４の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４３に半導体チップ４４を搭載する。このとき、半導体チップ４３の一面側の接合パッド３３と半導体チップ４４の他面側の接合パッド３４を接合させ、３００℃程度の高温にするとともに荷重を印加して本圧着する。
次に、ＩＦチップの半導体チップ４５の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４４に半導体チップ４５を搭載する。このとき、半導体チップ４４の一面側の接合パッド３３と半導体チップ４５の他面側の接合パッド３４を接合させ、３００℃程度の高温にするとともに荷重を印加して本圧着する。
これにより、図２１に示すように、接合パッド３３、３４及び貫通電極３２により電気的に接続された半導体チップ４１〜４５が積層されてなるチップ積層体４６が形成される。
次に、切断前支持基板１８２上のチップ搭載部６５にＤＡＦまたはＮＣＰなどのような第１の接着部材２４を接着固定する。
次に、図２２に示すように、治具８７から取り出したチップ積層体４６を、第１の接着部材２４を介して、切断前支持基板１８２上のチップ搭載部６５に一括搭載する。これにより、半導体装置の製造効率を向上させることができる。
＜封止工程＞
次に、切断前支持基板１８２上に形成された各チップ積層体４６の側面に第１の封止体２６を滴下供給する。このとき、第１の封止体２６は、毛細管現象により半導体チップ４１〜４５間の隙間に充填されるとともに、重力により切断前支持基板１８２側に溜る。
次に、図２３に示すように、１５０℃程度で熱処理（キュア）を行うことにより、第１の封止体２６を硬化する。これにより、各半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆う第１の封止体２６が形成される。なお、第１の封止体２６は、切断前支持基板１８２側が下底側となる断面視台形状とされ、第１の封止体２６の側面２６ｃは傾斜面とされる。
なお、切断前支持基板１８２のチップ搭載部６５の近傍には、第２の貫通スリット６２が形成されているため、第１の封止材２６の広がりは抑制され、チップ積層体４６の周囲に形成される第１の封止材２６のフィレット形状を安定させる。
また、切断前支持基板１８２のチップ搭載部６５の近傍には、第２の貫通スリット６２が形成されているため、第１の封止体２６から半導体チップ４１〜４５への熱応力を緩和させることができる。
次に、第１の実施形態で示した方法と同様にして、トランスファーモールド装置（図示略）を用いて、複数のチップ積層体４６を一括して覆う第２の封止体２９を形成する。
図２４は、第２の封止体２９までを形成した切断前支持基板１８２の平面図であり、図２５は、図２４のＥ−Ｅ’線における断面図である。
図２４および図２５に示すように、第１の封止材２６で覆われた複数のチップ積層体４６は、第２の封止材２９により一括的に覆われている。また、半導体チップ４５の一面側の接合パッド３３は露出されている。
＜ワイヤバンプ形成工程＞
次に、公知のボンディング装置（図示略）により、Ａｕ等の金属からなるワイヤの先端を溶融して、先端にボールを形成した後、前記ボールを、露出された半導体チップ４５の一面側の接合パッド３３上に超音波熱圧着する。次に、ワイヤスタッドバンプ方式などを用いて、前記Ａｕワイヤの後端を引き切って、図２６に示すワイヤバンプ３５を形成する。
なお、ワイヤバンプ３５は、半田バンプで構成してもよい。また、半導体チップ４５の一面側の接合パッド３３と配線基板４７の接続パッド３４を直接接続してもよい。
＜配線基板搭載工程＞
次に、半導体チップ４５の露出面のみを覆うようにＮＣＰからなる第２の接着部材２７を選択的に供給する。
次に、図２７に示すように、配線基板４７を、第２の接着部材２７を介して、半導体チップ４５上に搭載する。なお、半導体チップ４５のワイヤバンプ３５には、配線基板４７の接続パッド３４を熱圧着により電気的に接合する。その後、第２の接着部材２７を硬化して、チップ積層体４６上に配線基板４７を接着固定する。
なお、配線基板４７としては、平面視したときの面積が、支持基板８１の面積より小さい面積である基板を用いることが好ましい。これにより、配線基板４７の搭載時に、隣接する配線基板４７同士が接触するおそれがほとんどないようにすることができる。また、第２の接着部材２７が隣接するチップ搭載部６５に流れ出すおそれを低減できる。
＜ボールマウント工程＞
次に、ボールマウンター（図示略）のボールマウントツール（図示略）の取り付け面に形成された複数の吸着孔（図示略）に、半田ボールのような導電性の金属ボールからなる外部端子２８を吸着保持する。なお、前記吸着孔は、複数のランド３１の配置に合せて形成する。また、前記ボールマウンターとしては、既存のＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（以下、ＢＧＡ）の組立装置を利用することができる。
次に、吸着保持した半田ボールからなる外部端子２８にフラックスを転写形成する。
次に、図２８に示すように、配線基板４７の一面４７ａに形成されたランド３１に半田ボールからなる外部端子２８を搭載（マウント）する。
次に、全てのチップ積層体４６に外部端子２８を搭載した後、切断前支持基板１８２を加熱リフローして、外部端子２８を固着させる。これにより、外部端子２８までを形成した切断前支持基板１８２が得られる。
なお、本実施形態では、貫通スリット６０を有する切断前支持基板１８２を用いる構成なので、切断前支持基板１８２のソリがより低減されて、ランド３１に位置ずれなく容易に半田ボールからなる外部端子２８を搭載することができる。これにより、外部端子２８の一括搭載の処理効率を高めることができる。
＜ダイシング工程＞
次に、切断前支持基板１８２の他面１８２ｂにダイシングテープ７９を貼着する。
次に、図２９に示すように、ダイシングブレード７８で切断前支持基板１８２を、図１８で示した切断用マーク６８に従って縦横に格子状に切断して、支持基板８１とする。
なお、切断前支持基板１８１上にはチップ搭載部６５を一体的に覆う第２の封止体２９が形成されているが、第２の封止体２９に覆われていない外周部に切断用マーク６８が設けられているので、切断位置を正確に認識でき、チップ搭載部６５毎の切断分離を容易に実施できる。
また、支持基板８１のサイズより小さいサイズの配線基板４７を用いる構成なので、ダイシングブレードを配線基板４７に接触させることなく、切断前支持基板１８１の切断をすることができる。
次に、ダイシングテープ７９からピックアップすることにより、本発明の実施形態である半導体装置１２が得られる。
なお、本実施形態では、切断前支持基板１８２を貫通スリット６０にて切断するように構成したが、貫通スリット６０に挟まれて半導体チップが搭載されない領域８６を設けた場合には、その領域８６内で切断してもよい。これにより、支持基板８１の面積を大きくして、放熱性を高めるとともに、支持基板８１と第２の封止体２９との密着性を高めて、支持基板８１の剥がれをより抑制できる。また、貫通スリット６０での切断に比べて、切断時のパッケージ欠けのおそれを低減できる。
本発明の実施形態である切断前支持基板１８２は、第３の貫通スリット６３を連結するように第４の貫通スリット６４が設けられている構成なので、第１の封止体２６から半導体チップ４１〜４５および切断前支持基板１８２へ加えられる熱応力をより緩和することができる。
本発明の実施形態である切断前支持基板１８２は、貫通スリット６０に、スリット幅が局所的に太くされた部分が設けられている構成なので、第１の封止体２６から半導体チップ４１〜４５および切断前支持基板１８２へ加えられる熱応力をより緩和することができる。
本発明の実施形態である切断前支持基板１８２は、スリット幅が局所的に太くされた部分が、円形状の貫通孔８５である構成なので、第１の封止体２６から半導体チップ４１〜４５および切断前支持基板１８２へ加えられる熱応力をより緩和することができる。
以上、本発明者によってなされた発明を実施形態および実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、切断前支持基板、半導体装置および半導体装置の製造方法に関するものであって、特に、熱応力による半導体チップのクラック（ワレ）を抑制するとともに、アンダーフィル形状を安定化し、支持基板の剥がれを抑制した切断前支持基板、半導体装置および半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
１１…半導体装置、２４…第１の接着部材（ＤＡＦ材、ＮＣＰ材）、２６…第１の封止体（アンダーフィル材）、２６ｆ…最外縁部、２７…第２の接着部材（ＮＣＰ材）、２８…外部端子（半田ボール）、２９…第２の封止体、２９ｃ…側端面、３０…絶縁膜（ソルダーレジスト）、３１…ランド、３２…貫通電極、３３…接合パッド、３４…接合パッド、３５…ワイヤバンプ、４１、４２、４３、４４、４５…半導体チップ、４１ａ、４２ａ、４３ａ、４４ａ、４５ａ…一面、４１ｂ、４２ｂ、４３ｂ、４４ｂ、４５ｂ…他面、４６…チップ積層体、４７…配線基板、４８…回路形成層、４８ａ…回路形成面、５９…位置合わせ孔、６０…貫通スリット、６１…第１の貫通スリット、６２…第２の貫通スリット、６３…第３の貫通スリット、６４…第４の貫通スリット、６５…チップ搭載部、６５ａ〜６５ｄ…辺、６６…チップ搭載用マーク、６８…切断用マーク、７１…下型、７２…上型、７３…キャビティ、７４…シート、７５…ゲート部、７６…エアベント部、７７…ボールマウントツール、７７ｂ…吸着面、７８…ダイシングブレード、７９…ダイシングテープ、８１…支持基板、８１ｃ…側端面(側面)、８１ｆ…外縁部、８５…貫通孔、１８１、１８２…切断前支持基板。

Claims (4)

  1. 矩形状のチップ搭載部を囲むように設けられた２以上のライン状の貫通スリットを有する切断前支持基板の前記チップ搭載部に２以上の半導体チップを積層する積層工程と、
    前記半導体チップの側面を覆うとともに、前記切断前支持基板上の前記貫通スリット以外の部分を覆うように第１の封止体を形成した後、前記第１の封止体を覆うとともに、前記貫通スリットを充填するように第２の封止体を形成する封止工程と、
    前記切断前支持基板を前記貫通スリットに沿って切断して支持基板とするダイシング工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記貫通スリットで切断を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 支持基板と、前記支持基板の一面に積層された２以上の半導体チップからなるチップ積層体と、前記チップ積層体の前記支持基板と反対側の面に積層された配線基板と、前記チップ積層体の側面を覆う第１の封止体と、前記第１の封止体を覆う第２の封止体と、前記配線基板の前記チップ積層体と反対側の面に形成された外部端子と、を有する半導体装置であって、
    前記第１の封止体の最外縁部の少なくとも一部が前記支持基板の外縁部と重なる位置にあり、前記支持基板の側端面が前記第２の封止体の側端面よりも内側にあり、前記支持基板の側端面の少なくとも一部が前記第２の封止体で覆われていることを特徴とする半導体装置。
  4. 前記半導体チップはそれぞれ、一面側から他面側に貫通する貫通電極と、前記貫通電極に接続する一面側および他面側の接合パッドと、を備えており、各半導体チップの間で一面側の接合パッドと他面側の接合パッドとが互いに接合されて積層されていることを特徴とする請求項３に記載の半導体装置。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581064B2 (ja) * 2010-01-14 2014-08-27 パナソニック株式会社 半導体装置
JP2012015225A (ja) * 2010-06-30 2012-01-19 Hitachi Ltd 半導体装置
KR101143635B1 (ko) * 2010-09-13 2012-05-09 에스케이하이닉스 주식회사 적층 패키지 및 그 제조방법
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP5702114B2 (ja) * 2010-11-02 2015-04-15 芝浦メカトロニクス株式会社 チップの積層装置及び積層方法
US9640574B2 (en) * 2010-12-30 2017-05-02 Stmicroelectronics Pte. Ltd. Image sensor circuit, system, and method
JP2012156238A (ja) * 2011-01-25 2012-08-16 Elpida Memory Inc 半導体装置
US9099448B2 (en) * 2011-03-23 2015-08-04 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
JP2012212786A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置の製造方法
KR101140113B1 (ko) * 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
JP2012243910A (ja) 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
JP2013016577A (ja) * 2011-07-01 2013-01-24 Elpida Memory Inc 半導体装置の製造方法
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
JP2013065835A (ja) * 2011-08-24 2013-04-11 Sumitomo Bakelite Co Ltd 半導体装置の製造方法、ブロック積層体及び逐次積層体
JP5936968B2 (ja) * 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
JP2013138177A (ja) * 2011-11-28 2013-07-11 Elpida Memory Inc 半導体装置の製造方法
KR20130071792A (ko) * 2011-12-21 2013-07-01 삼성전자주식회사 Ｍｕｆ용 ｐｃｂ 및 그 ｐｃｂ 몰딩 구조
WO2013120779A1 (de) * 2012-02-16 2013-08-22 Saint-Gobain Glass France Prozessbox, anordnungen und verfahren zum prozessieren beschichteter substrate
JP2014007228A (ja) * 2012-06-22 2014-01-16 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP6100489B2 (ja) * 2012-08-31 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9496195B2 (en) * 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US9620413B2 (en) 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
JP2014107433A (ja) * 2012-11-28 2014-06-09 Ibiden Co Ltd 多数個取り基板
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US20140252632A1 (en) * 2013-03-06 2014-09-11 Hans-Joachim Barth Semiconductor devices
JP6193665B2 (ja) 2013-07-26 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
CN104538376A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种带有铜柱的pop封装结构及其制备方法
CN104538370A (zh) * 2014-12-30 2015-04-22 华天科技（西安）有限公司 一种基于预留槽塑封技术的pop封装结构及其制备方法
US9935082B2 (en) 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
CN105789158A (zh) * 2016-03-30 2016-07-20 华天科技（西安）有限公司 一种免塑封体开孔的pop封装件及其制作工艺
US11222868B2 (en) * 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
JP6649308B2 (ja) 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
CN108346588B (zh) * 2017-09-30 2020-12-04 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3380097B2 (ja) * 1995-11-01 2003-02-24 新光電気工業株式会社 半導体装置用基板、半導体装置用基板の製造方法、半導体装置用基板を用いた半導体装置の製造方法及び半導体装置
JP2001196396A (ja) * 2000-01-11 2001-07-19 Toyota Motor Corp 半導体装置およびその製造方法並びに基板
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
TWI367566B (en) * 2004-05-06 2012-07-01 United Test And Assembly Ct Structurally-enhanced integrated circuit package and method of manufacture
JP4824327B2 (ja) * 2005-03-16 2011-11-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4553765B2 (ja) 2005-03-25 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4191167B2 (ja) 2005-05-16 2008-12-03 エルピーダメモリ株式会社 メモリモジュールの製造方法
JP4553813B2 (ja) * 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4659660B2 (ja) * 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법

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