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JP5428395B2 - 固体撮像装置およびその製造方法、および撮像装置 - Google Patents

固体撮像装置およびその製造方法、および撮像装置 Download PDF

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Description

本発明は、固体撮像装置およびその製造方法、および撮像装置に関するものである。
近年、ビデオカメラ、携帯電話などには、ＣＭＯＳイメージセンサが広く使用されるようになっている。またＣＭＯＳイメージセンサは、ＣＭＯＳロジックＬＳＩ製造プロセスを基本のプロセスとして作製できるので、高電圧アナログ回路を持つＣＣＤイメージセンサと比較して低消費電力化が可能である。さらにＣＭＯＳイメージセンサは、微細化が可能であるため、低コストで、大量生産ができるという利点がある。またさらに、ＣＭＯＳイメージセンサを形成する基板にロジック回路を同一製造プロセスで組み込めることから、画像データの処理回路をオンチップ化することも可能である。このため、ＤＳＰ（Digital Signal Processor）やスタティックランダムアクセスメモリ（ＳＲＡＭ）などと混載することで、例えば携帯電話用のカメラモジュールの小型化にも適している。
一方、ＣＭＯＳロジックプロセスでの微細化／高速化では、トランジスタの電流駆動能力を向上させるため、ストレスライナー膜が用いられている。このストレスライナー膜は、例えば窒化シリコン膜からなり、６５ｎｍノード以降の世代でよく使われるようになってきている（例えば、特許文献１参照。）。
上記ストレスライナー膜は、膜自体が有する応力によってトランジスタのチャネル部分のシリコン（Ｓｉ）を歪ませて、電子あるいは正孔の移動度を高めることを目的とするものである。ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのそれぞれにかかる応力として、移動度が向上する圧力の方向を図２４に示す。
図２４に示すように、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで、ストレスライナー膜の応力方向は一致していない。ＮＭＯＳトランジスタに対しては、チャネル部分をｘ方向とｙ方向に引っ張る応力が有効である。ＰＭＯＳトランジスタに対しては、チャネル部分をｙ方向に圧縮する応力が有効である。このように、それぞれのトランジスタに対して内部応力が逆方向の性質を持つ膜を使うことが有効である。このような膜をデュアルストレスライナー膜と呼ぶ。
プロセス世代が進むにつれ、その開発コストも増大する中で、先端ＭＯＳ開発で培った既存のプロセス技術、設計資産（ＩＰ）を、周辺回路を混載したＣＭＯＳイメージセンサに流用することは、低コスト化にあたって非常に重要である。
しかしながら、上記ストレスライナー膜によりストレスを受けたトランジスタのフリッカーノイズの増加が報告されている（例えば、非特許文献１参照。）。
単純にストレスライナー膜をＣＭＯＳイメージセンサに導入すると、画素トランジスタ部に配置されている光電変換後の電荷信号を増幅するためのアンプトランジスタでは、ノイズが増加する。このため、ストレスライナー膜は低ノイズが求められるデバイスとしては致命的な特性劣化となる懸念がある。
そこで、高速のＭＯＳロジックプロセスで使われるストレスライナー技術と、ＣＭＯＳイメージセンサ部での低ノイズ化を両立するための技術が求められていた。
特開２００３-２７３２４０号公報
Shigenobu Maeda他著、"Impact of Mechanical Stress Engineering on Flicker Noise Characeristecs"2004 Symposium on VLSI Technology Digest of Technical Papers, p.102-103,(２００４年)、
解決しようとする問題点は、高速のＭＯＳロジックプロセスで使われるストレスライナー技術とＣＭＯＳイメージセンサ部の低ノイズ化を両立させることが困難な点である。
本発明は、高速のＭＯＳロジックプロセスで使われるストレスライナー技術と、ＣＭＯＳイメージセンサ部での低ノイズ化を両立させることを可能にする。
本発明の固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部と、光電変換部で生成された信号電荷を出力する画素トランジスタ部と、光電変換部と画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を有し、ＰＭＯＳトランジスタ上に形成された圧縮応力を有する第１ストレスライナー膜と、ＮＭＯＳトランジスタ上に形成された引張応力を有する第２ストレスライナー膜とを備え、第１ストレスライナー膜および第２ストレスライナー膜が画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する。
本発明の固体撮像装置では、ＰＭＯＳトランジスタ上に圧縮応力を有する第１ストレスライナー膜が形成されていることから、ＰＭＯＳトランジスタのチャネル領域に第１ストレスライナー膜の圧縮応力を印加することができる。このため、ＰＭＯＳトランジスタの移動度が向上される。また、ＮＭＯＳトランジスタ上に引張応力を有する第２ストレスライナー膜が形成されていることから、ＮＭＯＳトランジスタのチャネル領域に第２ストレスライナー膜の引張応力を印加することができる。このため、ＮＭＯＳトランジスタの移動度が向上される。
一方、光電変換部、画素トランジスタ部には、第１ストレスライナー膜も第２ストレスライナー膜も形成されていないため、ストレスライナー膜によるノイズの発生、例えばフリッカーノイズの発生がない。これによって、ノイズによる画質の劣化が抑えられる。
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部と、光電変換部で生成された信号電荷を出力する画素トランジスタ部と、光電変換部と画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を形成した後、ＰＭＯＳトランジスタ上に圧縮応力を有する第１ストレスライナー膜を形成する工程と、ＮＭＯＳトランジスタ上に引張応力を有する第２ストレスライナー膜を形成する工程とを有し、第１ストレスライナー膜および第２ストレスライナー膜を形成する工程では、第１ストレスライナー膜および第２ストレスライナー膜を画素トランジスタ部上に、共に形成しない、あるいは、共に形成する。
本発明の固体撮像装置の製造方法では、ＰＭＯＳトランジスタ上に圧縮応力を有する第１ストレスライナー膜を形成することから、ＰＭＯＳトランジスタのチャネル領域に第１ストレスライナー膜の圧縮応力を印加することができる。このため、ＰＭＯＳトランジスタの移動度が向上される。また、ＮＭＯＳトランジスタ上に引張応力を有する第２ストレスライナー膜を形成することから、ＮＭＯＳトランジスタのチャネル領域に第２ストレスライナー膜の引張応力を印加することができる。このため、ＮＭＯＳトランジスタの移動度が向上される。
一方、光電変換部、画素トランジスタ部には、第１ストレスライナー膜も第２ストレスライナー膜も形成されていないため、ストレスライナー膜によるノイズの発生、例えばフリッカーノイズの発生がない。これによって、ノイズによる画質の劣化が抑えられる。
本発明の撮像装置は、入射光を集光する集光光学部と、集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、光電変換された信号を処理する信号処理部を有し、固体撮像装置は、半導体基板に、入射光を光電変換して信号電荷を得る光電変換部と、光電変換部で生成された信号電荷を出力する画素トランジスタ部と、光電変換部と画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を有し、ＰＭＯＳトランジスタ上に形成された圧縮応力を有する第１ストレスライナー膜と、ＮＭＯＳトランジスタ上に形成された引張応力を有する第２ストレスライナー膜とを備え、第１ストレスライナー膜および第２ストレスライナー膜が画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する。
本発明の撮像装置では、固体撮像装置の周辺回路部のＰＭＯＳトランジスタ上に圧縮応力を有する第１ストレスライナー膜が形成され、ＮＭＯＳトランジスタ上に引張応力を有する第２ストレスライナー膜が形成されている。そのため、固体撮像装置の周辺回路部の各トランジスタの移動度が向上されるので、動作速度が速くなる。
本発明の固体撮像装置は、ＭＯＳトランジスタの移動度が向上されるので、動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
本発明の固体撮像装置の製造方法は、ＭＯＳトランジスタの移動度が向上されるので、動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
本発明の撮像装置は、高速動作化とイメージセンサ部の低ノイズ化を実現した固体撮像装置を搭載しているため、画像処理速度が速く高画質な画像を得ることが可能になるという利点がある。
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を示した概略構成断面図である。 本発明の固体撮像装置の構成の第２例を示した概略構成断面図である。 本発明の固体撮像装置の構成の第３例を示した概略構成断面図である。 本発明の固体撮像装置の構成の第４例を示した概略構成断面図である。 本発明の固体撮像装置の構成の第５例を示した概略構成断面図である。 本発明の固体撮像装置の構成の第６例を示した概略構成断面図である。 本発明の固体撮像装置の適用例を示した（１）平面レイアウト図および（２）等価回路図である。 本発明の固体撮像装置の適用例を示した平面レイアウト図である。 本発明の固体撮像装置の適用例を示した平面レイアウト図である。 本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 固体撮像装置の製造方法の第１例を示した製造工程断面図である。 窒化シリコン膜の内部応力（圧縮応力）と膜密度の関係図である。 窒化シリコン膜の内部応力（引張応力）と水素濃度の関係図である。 第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。 固体撮像装置の製造方法の第２例を示した製造工程断面図である。 第２実施の形態に係る固体撮像装置の製造方法の第３例を示した製造工程断面図であるである。 固体撮像装置の製造方法の第３例を示した製造工程断面図であるである。 第２実施の形態に係る固体撮像装置の製造方法の第４例を示した製造工程断面図であるである。 固体撮像装置の製造方法の第４例を示した製造工程断面図であるである。 本発明の第３実施の形態に係る撮像装置の構成の一例を示したブロック図である。 ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのそれぞれの移動度が向上される応力の方向を示した平面レイアウト図である。
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、半導体基板１１には、画素部１３を構成する光電変換部２１や画素トランジスタ部１４、および周辺回路部１５等を分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えば、シリコン基板を用いる。もちろん、ＳＯＩ（Silicon on insulator）基板を用いることも可能である。上記素子分離領域１２は、ＳＴＩ（Shallow Trench Isolation）構造で形成されている。また、光電変換部２１の周囲および画素トランジスタ部１４の周囲については、浅いＳＴＩ構造としてもよい。または光電変換部２１の周囲はＰ型拡散層で形成され、画素トランジスタ部１４の周囲は浅いＳＴＩ構造で形成されていてもよい。または光電変換部２１の周囲および画素トランジスタ部１４の周囲ともにＰ型拡散層で形成されていてもよい。
上記半導体基板１１には、図示はしていないが、ウエル領域が形成されている。上記ウエル領域は、画素部１３と周辺回路部１５について作り分けられていてもよい。また、周辺回路部１５においては、Ｎウエル領域とＰウエル領域に作り分けられていてもよい。
さらに、トランジスタのしきい値の調節を行うための不純物が、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域および画素トランジスタ部１４に分けて導入されている。
上記半導体基板１１表面には、ゲート絶縁膜３１を介して画素トランジスタ部１４のゲート電極３２（転送ゲート電極ＴＧＲも含む）が形成されている。また、ゲート絶縁膜５１を介して周辺回路部１５のゲート電極５２が形成されている。このゲート絶縁膜３１、５１は、例えば、約１ｎｍ〜１０ｎｍの厚さの酸化シリコン膜で形成されている。もちろん、酸化シリコン膜以外のゲート絶縁膜、例えば、周辺回路部１５において、窒化シリコン膜、酸化ハフニウム膜等の高誘電率膜を用いてもよい。ここでも画素部１３と周辺回路部１５のゲート絶縁膜３１、５１は作り分けられていてもよい。
上記ゲート電極３２、５２は、例えばポリシリコンで、１００ｎｍ〜２００ｎｍの厚さに形成されている。上記ゲート電極３２、５２の線幅は、例えば最小で数十ｎｍに加工されている。
上記半導体基板１１には、入射光を光電変換して信号電荷を得る光電変換部２１のフォトダイオード２２が形成されている。このフォトダイオード２２は、Ｎ型領域とその上部のＰ型領域で形成されている。
上記各ゲート電極３２の両側の半導体基板１１には、ソース／ドレインエクステンション領域（ＬＤＤ）３３、３４が形成されている。また、各ゲート電極５２の両側の半導体基板１１には、ソース／ドレインエクステンション領域（ＬＤＤ）５３、５４が形成されている。上記ＮＭＯＳトランジスタのソース／ドレインエクステンション領域５３（５３Ｎ）、５４（５４Ｎ）は、ヒ素イオン（Ａｓ+）やリンイオン（Ｐ+）などのｎ型の不純物をドーピングすることによって形成されている。ＰＭＯＳトランジスタのソース／ドレインエクステンション領域５３（５３Ｐ）、５４（５４Ｐ）は、ホウ素イオン（Ｂ+）やインジウムイオン（Ｉｎ+）などのＰ型の不純物をドーピングすることによって形成されている。
なお、各ゲート電極３２、５２の側壁には、オフセットスペーサ（図示せず）が形成されていてもよい。
上記各ゲート電極３２の側壁にはサイドウォールスペーサ３５が形成されていて、各ゲート電極５２の側壁にはサイドウォールスペーサ５５が形成されている。また、光電変換部２１のフォトダイオード２２上はエッチングダメージが入らないように、上記サイドウォールスペーサ３５、５５を形成したサイドウォール形成膜７１が残されている。
上記画素トランジスタ部１４の各ゲート電極３２の両側の上記半導体基板１１には、それぞれにソース／ドレインエクステンション領域３３、３４を介してソース／ドレイン領域３６、３７が形成されている。上記ソース／ドレイン領域３６は、フローティングディフュージョンＦＤとしても機能する。
このように、上記画素トランジスタ部１４は、図面では一つの画素トランジスタが示されているが、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの四つのトランジスタで構成されている。または、リセットトランジスタ、増幅トランジスタ、選択トランジスタの三つのトランジスタで構成されている。そして、各トランジスタは、例えばソース／ドレイン領域を直列に接続されている。
また、上記周辺回路部１５のゲート電極５２Ｎの両側の上記半導体基板１１には、それぞれにソース／ドレインエクステンション領域５３（５３Ｎ）、５４（５４Ｎ）を介してソース／ドレイン領域５６（５６Ｎ）、５７（５７Ｎ）が形成されている。上記周辺回路部１５のゲート電極５２Ｐの両側の上記半導体基板１１には、それぞれにソース／ドレインエクステンション領域５３（５３Ｐ）、５４（５４Ｐ）を介してソース／ドレイン領域５６（５６Ｐ）、５７（５７Ｐ）が形成されている。
さらに、上記ソース／ドレイン領域５６、５７上、およびゲート電極５２上には、シリサイド層５８、５９、６０が形成されている。上記シリサイド層５８、５９、６０は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物によるシリサイドで形成されている。
なお、画素トランジスタ部１４上には、画素トランジスタ部１４に上記シリサイド層が形成されるのを防ぐためのシリサイドブロック膜（一部図示せず）が形成されている。このシリサイドブロック膜は、酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成される。
このように、画素部１３に、上記光電変換部２１のフォトダイオード２２と、そのフォトダイオード２２で生成された信号電荷を出力する画素トランジスタ部１４が形成されている。また上記画素部１３の周辺に、ＮＭＯＳトランジスタ５０ＮとＰＭＯＳトランジスタ５０Ｐを有する周辺回路部１５が形成されている。
上記ＰＭＯＳトランジスタ５０Ｐ、上記光電変換部２１および上記画素トランジスタ部１４上には、圧縮応力(Compressive Stress)を有する第１ストレスライナー膜８１が形成されている。上記第１ストレスライナー膜８１は、圧縮応力を持つ窒化シリコン膜で形成されている。この窒化シリコン膜は、例えば１０ｎｍ〜１００ｎｍの膜厚を有し、窒化シリコン膜中に窒素−水素（Ｎ−Ｈ）基を多く含む。例えば、圧縮応力を持たない窒化シリコン膜の２〜４倍の窒素−水素（Ｎ−Ｈ）基を有する。
上記第１ストレスライナー膜８１を例えば２０ｎｍ〜１００ｎｍ程度の膜厚で形成した場合、その内部応力は−１．５ＧＰａ〜−２．５ＧＰａ程度となる。
この第１ストレスライナー膜８１によって、周辺回路部１５のＰＭＯＳトランジスタ５０Ｐのチャネル領域に圧縮応力がかかり、正孔（ホール）の移動度が上がり、高速のＰＭＯＳトランジスタ５０Ｐを実現できる。
上記ＮＭＯＳトランジスタ５０Ｎおよび上記画素トランジスタ部１４上には、引張応力(Tensile Stress)を有する第２ストレスライナー膜８２が形成されている。上記第２ストレスライナー膜８２は、引張応力を持つ窒化シリコン膜で形成されている。この窒化シリコン膜は、例えば１０ｎｍ〜１００ｎｍの膜厚を有する。
上記第２ストレスライナー膜８２を、例えば２０ｎｍ〜１００ｎｍ程度の膜厚で形成した場合、その内部応力は１．０ＧＰａ〜２．０ＧＰａ程度となる。
この第２ストレスライナー膜８２によって、周辺回路部１５のＮＭＯＳトランジスタ５０Ｎのチャネル領域に引張応力がかかり、電子の移動度が上がり、高速のＮＭＯＳトランジスタ５０Ｎを実現できる。
また、上記画素トランジスタ部１４の各トランジスタは、第１ストレスライナー膜８１とその上面に形成された第２ストレスライナー膜８２の応力が相殺される。よって、各トランジスタには応力がかからない状態、もしくは応力がかかっても悪影響を及ぼさない小さい応力状態になる。上記各トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等である。この画素トランジスタ部１４に大きな応力がかかると、特に増幅トランジスタにノイズが発生しやすくなる。
また光電変換部２１のフォトダイオード２２上に窒化シリコン（ＳｉＮ）膜が厚く形成されると、光の吸収が生じ、感度の低下を起こすが、第２ストレスライナー膜８２が形成されていないことによって、感度低下を抑制することができる。
上記画素トランジスタ部１４、光電変換部２１等の上記画素部１３上および上記周辺回路部１５上に層間絶縁膜９１が形成されている。この層間絶縁膜９１には、一例として、上記ＮＭＯＳトランジスタ５０Ｎのソース／ドレイン領域５６Ｎ、画素トランジスタ部１４のソース／ドレイン領域３６、３７に接続する電極９２、９３、９４が形成されている。また上記電極９２、９３、９４には配線９５、９６、９７が形成されている。
さらに、図示はしていないが、上記配線９５、９６、９７を被覆する平坦化絶縁膜が形成されていて、カラーフィルター層、入射光を上記光電変換部２１のフォトダイオード２２に導くマイクロレンズが形成されている。このように、ＣＭＯＳイメージセンサの固体撮像装置１が構成されている。
上記固体撮像装置１の第１例では、ＰＭＯＳトランジスタ５０Ｐ上に圧縮応力を有する第１ストレスライナー膜８１が形成されていることから、ＰＭＯＳトランジスタ５０Ｐのチャネル領域に第１ストレスライナー膜８１の圧縮応力を印加することができる。このため、ＰＭＯＳトランジスタ５０Ｐの移動度を向上させることができる。また、ＮＭＯＳトランジスタ５０Ｎ上に引張応力を有する第２ストレスライナー膜８２が形成されていることから、ＮＭＯＳトランジスタ５０Ｎのチャネル領域に第２ストレスライナー膜８２の引張応力を印加することができる。このため、ＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができる。
よって、周辺回路部１５の動作速度を向上させることができ、また動作速度を落とさず高画素化に対応することができる。
また、画素トランジスタ部１４上は、第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生を抑えることができる。特に、画素トランジスタ部１４の増幅トランジスタに対する効果が大きい。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、画素部１３上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１が形成されていることにより、画素部１３の半導体基板１１に水素を供給することにより、基板の欠陥を補償する効果が期待できる。すなわち、上記水素が画素部１３のトランジスタやフォトダイオード２２のダングリングボンドを埋める働きをする。これによって、低ノイズのトランジスタを実現し、電子の発生による白点の発生を抑制できる。
［固体撮像装置の構成の第２例］
次に、本発明の第１実施の形態に係る固体撮像装置の構成の第２例を、図２の概略構成断面図によって説明する。
固体撮像装置１の第２例は、図２に示すように、前記固体撮像装置１の第１例の前記第１ストレスライナー膜８１を以下のように形成したものである。すなわち、第１ストレスライナー膜８１を周辺回路部１５のＰＭＯＳトランジスタ５０Ｐ上だけを被覆するように形成したものである。
さらに、前記第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５２Ｎ上だけを被覆するように形成したものである。
その他の構成は、前記固体撮像装置１の第１例と同様である。
上記固体撮像装置１の第２例では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、画素部１３上にストレスライナー膜を形成していないので、ストレスライナー膜に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
［固体撮像装置の構成の第３例］
次に、本発明の第１実施の形態に係る固体撮像装置の構成の第３例を、図３の概略構成断面図によって説明する。
固体撮像装置１の第３例は、図３に示すように、前記固体撮像装置１の第１例の前記第１ストレスライナー膜８１を以下のように形成したものである。すなわち、第１ストレスライナー膜８１を上記ＰＭＯＳトランジスタ５０Ｐ上とともに上記光電変換部２１のフォトダイオード２２上と上記画素トランジスタ部１４上を被覆するように形成したものである。
さらに、前記第２ストレスライナー膜８２を以下のように形成したものである。すなわち、第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５０Ｎ上とともに上記光電変換部２１のフォトダイオード２２上と上記画素トランジスタ部１４上を被覆するように形成したものである。
その他の構成は、前記固体撮像装置１の第１例と同様である。
上記固体撮像装置１の第３例では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、画素部１３上は、第１ストレスライナー膜８１の圧縮応力とその上面に形成された第２ストレスライナー膜８２の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、上記第１例と同様に、画素部１３上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１を形成することにより、画素部１３の半導体基板１１に水素を供給することにより、基板の欠陥を補償する効果が期待できる。
また、フォトダイオード２２に入射される入射光の減衰を少なくするために、上記効果を損なわない範囲で積層されている第１ストレスライナー膜８１と第２ストレスライナー膜８２の各膜厚をできるだけ薄く形成することが好ましい。
［固体撮像装置の構成の第４例］
次に、本発明の第１実施の形態に係る固体撮像装置の構成の第４例を、図４の概略構成断面図によって説明する。
固体撮像装置１の第４例は、図４に示すように、前記第１ストレスライナー膜８１を以下のように形成したものである。すなわち、第１ストレスライナー膜８１を上記ＰＭＯＳトランジスタ５０Ｐ上とともに上記光電変換部２１のフォトダイオード２２上を被覆するように形成したものである。上記第１ストレスライナー膜８１は画素トランジスタ部１４上には形成されていない。
さらに、前記第２ストレスライナー膜８２を以下のように形成したものである。すなわち、第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５０Ｎ上とともに上記光電変換部２１上を被覆するように形成したものである。上記第２ストレスライナー膜８２は画素トランジスタ部１４上には形成されていない。
その他の構成は、前記固体撮像装置１の第１例と同様である。
上記固体撮像装置１の第４例では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、上記第１例と同様に、フォトダイオード２２上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１を形成することにより、フォトダイオード２２の半導体基板１１に水素を供給にすることにより、基板の欠陥を補償する効果が期待できる。
さらに、フォトダイオード２２上で第１ストレスライナー膜８１の圧縮応力とその上面に形成された第２ストレスライナー膜８２の引張応力が相殺されるようにするには、ストレスライナー膜の膜厚、内部応力を調整すればよい。
また、フォトダイオード２２に入射される入射光の減衰を少なくするために、上記効果を損なわない範囲で積層されている第１ストレスライナー膜８１と第２ストレスライナー膜８２の各膜厚をできるだけ薄く形成することが好ましい。
［固体撮像装置の構成の第５例］
本発明の第１実施の形態に係る固体撮像装置の構成の第５例を、図５の概略構成断面図によって説明する。
図５に示すように、上記固体撮像装置１の第１例〜第４例において、上記周辺回路部１５の上記半導体基板１１にアナログ素子部１６が形成されている。このアナログ素子部１６は、応力を受けることでノイズを発生しやすいペアトランジスタ１７やポリシリコン抵抗（図示せず）を有する。例えば、ペアトランジスタ１７やポリシリコン抵抗（図示せず）を被覆するように、上記第１ストレスライナー膜８１と上記第２ストレスライナー膜８２を積層させて形成する。このように、圧縮応力を有する第１ストレスライナー膜８１と引張応力を有する第２ストレスライナー膜８２を積層させることで、互いの応力を相殺し、アナログ素子部１６に応力がかからない、もしくは悪影響を及ぼすような応力がかからないようにすることができる。
［固体撮像装置の構成の第６例］
本発明の第１実施の形態に係る固体撮像装置の構成の第６例を、図６の概略構成断面図によって説明する。
図６に示すように、上記第１ストレスライナー膜８１と上記第２ストレスライナー膜８２が重なり合う領域における上記第１ストレスライナー膜８１の膜厚をｄ１、内部応力をＰ１、上記第２ストレスライナー膜８２の膜厚をｄ２、内部応力をＰ２とする。Ｐ１、Ｐ２は、例えば、引張応力を正とし、圧縮応力を負として表す。そして、上記第１ストレスライナー膜８１と上記第２ストレスライナー膜８２は、単位幅ｗ当たり、以下の関係式を満足するように、それぞれの膜厚と内部応力が設定されている。以下の関係式では上記ｗ＝１としている。
（ｄ１×Ｐ１）＋（ｄ２×Ｐ２）＝Δｐ、
｜Δｐ｜＜３００ＭＰａ
上記Δｐは、上記第１ストレスライナー膜８１によってチャネル領域にかかる応力と上記第２ストレスライナー膜８２によってチャネル領域にかかる応力の差を表す。
この｜Δｐ｜を３００ＭＰａ未満とすることで、画素部１３やアナログ素子部（図示せず）上に第１ストレスライナー膜８１と第２ストレスライナー膜８２が形成されていても、ノイズを発生が抑えられる。一方、｜Δｐ｜が３００ＭＰａ以上となると、画素部１３やアナログ素子部（図示せず）がノイズの影響を受けるようになる。
よって、｜Δｐ｜＜３００ＭＰａに設定されている。
［固体撮像装置の適用例１］
次に、上記固体撮像装置１の適用例を説明する。
まず、一つの画素を一つの画素トランジスタ部で出力する構成例を、図７（１）の平面レイアウト図、図７（２）の等価回路図によって説明する。
図７に示すように、一つの光電変換部２１（フォトダイオード２２）と、転送ゲート電極ＴＧＲと、フローティングディフュージョンＦＤと、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐおよび選択トランジスタＳＥＬからなる画素トランジスタ部１４で構成されている。これは、フォトダイオードを共有しない形式であるが、もちろん共有する形式や、４トランジスタ構成の部分が３トランジスタ構成の形式もある。
［固体撮像装置の適用例２］
次に、二つの画素を一つの画素トランジスタ部で出力する、いわゆる２画素共有の構成例を、図８の平面レイアウト図によって説明する。
図８に示すように、この例は、いわゆる２画素共有の構成であり、２つの光電変換部２１（２１Ａ、２１Ｂ）が配列されている。光電変換部２１の配列の中央には、各光電変換部２１に連続するアクティブ領域にフローティングディフュージョン部ＦＤが形成されている。また、各光電変換部２１とフローティングディフュージョン部ＦＤとの境界上にはゲート絶縁膜（図示せず）を介して転送ゲートＴＧＧ（ＴＲＧ−Ａ、ＴＲＧ−Ｂ）がそれぞれに形成されている。上記各光電変換部２１に隣接した領域には、素子分離領域１２を介して画素トランジスタ部１４（１４Ａ、１４Ｂ）が形成されている。この画素トランジスタ部１４Ａには、例えば、リセットトランジスタＲＳＴが配置されている。また画素トランジスタ部１４Ｂには、例えば、増幅トランジスタＡｍｐと選択トランジスタＳＥＬが直列に配置されている。もちろん、一方側に、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬをまとめて配置してもよい。
［固体撮像装置の適用例３］
次に、四つの画素を一つの画素トランジスタ部で出力する、いわゆる４画素共有の構成例を、図９の平面レイアウト図によって説明する。
図９に示すように、４画素の各光電変換部２１（２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ）が２行２列に配列されている。各光電変換部２１の配列の中央には、各光電変換部２１に連続するアクティブ領域にフローティングディフュージョン部ＦＤが形成されている。また、各光電変換部２１とフローティングディフュージョン部ＦＤとの境界上にはゲート絶縁膜（図示せず）を介して転送ゲートＴＧＧ（ＴＲＧ−Ａ、ＴＲＧ−Ｂ、ＴＲＧ−Ｃ、ＴＲＧ−Ｄ）がそれぞれに形成されている。上記各光電変換部２１の周囲は、上記転送ゲートＴＲＧ下部の領域を除いて、拡散層からなる素子分離領域１２Ｄによって電気的に分離されている。また、上記各光電変換部２１に隣接した領域には、素子分離領域１２を介して画素トランジスタ部１４が形成されている。この画素トランジスタ部１４は、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡｍｐ、選択トランジスタＳＥＬが直列に配置されて構成されている。
本発明の第１ストレスライナー膜８１および第２ストレスライナー膜８２は、上記いずれの適用例１〜３にも適用することができる。
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
次に、本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を、図１０〜図１４の製造工程断面図によって説明する。
［素子分離領域、ウエル等の形成］
図１０（１）に示すように、半導体基板１１に、画素部１３を構成する光電変換部２１や画素トランジスタ部１４、および周辺回路部１５等を分離する素子分離領域１２を形成する。
上記半導体基板１１には、例えば、シリコン基板を用いる。もちろん、ＳＯＩ（Silicon on insulator）基板を用いることも可能である。
上記素子分離領域１２は、ＳＴＩ（Shallow Trench Isolation）構造で形成される。また、光電変換部２１の周囲および画素トランジスタ部１４の周囲については、浅いＳＴＩ構造としてもよい。または光電変換部２１の周囲はＰ型拡散層で形成され、画素トランジスタ部１４の周囲は浅いＳＴＩ構造で形成されてもよい。または光電変換部２１の周囲および画素トランジスタ部１４の周囲ともにＰ型拡散層で形成されてもよい。
次に、上記半導体基板１１中に、不純物をイオン注入し、所望のウエル領域（図示せず）を形成する。また、光電変換部２１に、例えばフォトダイオード２２で形成する。このイオン注入のチャネリング防止用の膜として、上記半導体基板１１表面に犠牲酸化膜（図示せず）を形成しておくことが好ましい。この犠牲酸化膜は、例えば半導体基板１１表面を酸化した酸化シリコン（ＳｉＯ2）膜で形成する。
上記ウエル領域は、画素部１３と周辺回路部１５について作り分けを行ってもよい。また、周辺回路部１５においては、Ｎウエル領域とＰウエル領域に作り分けてもよい。
さらに、トランジスタのしきい値の調節を行うための不純物注入を、例えばイオン注入によって、ＮＭＯＳトランジスタの形成領域およびＰＭＯＳトランジスタの形成領域および画素トランジスタ部１４に分けて行う。
このイオン注入後に上記犠牲酸化膜を除去し、半導体基板１１表面を露出させる。この犠牲酸化膜の除去には、フッ酸によるウエットエッチングを用いることで、半導体基板１１へのエッチングダメージを回避する。
［ゲートの形成］
次に、半導体基板１１表面にゲート絶縁膜３１、５１を形成する。このゲート絶縁膜３１、５１は、例えば、酸化シリコン膜を約１ｎｍ〜１０ｎｍの膜厚に成膜して形成される。もちろん、酸化シリコン膜以外のゲート絶縁膜、例えば、周辺回路部１５において、窒化シリコン膜、酸化ハフニウム膜等の高誘電率膜を形成してもよい。ここでも画素部１３と周辺回路部１５のゲート絶縁膜３１、５１は作り分けてもよい。
上記ゲート絶縁膜３１、５１上にゲート電極形成膜（図示せず）を形成する。このゲート電極形成膜は、例えばＣＶＤ法によって、例えばポリシリコンで、１００ｎｍ〜２００ｎｍの厚さに形成される。このゲート電極形成膜上にレジスト膜（図示せず）を形成した後、例えば、ＫｒＦ露光もしくはＡｒＦ露光を用いたリソグラフィー技術によって、上記レジスト膜をパターニングし、トランジスタのゲート電極のレジストパターンを形成する。このレジストパターンをエッチングマスクに用いて、上記ゲート電極形成膜をドライエッチングして、画素トランジスタ部のゲート電極３２（転送ゲート電極ＴＧＲも含む）を形成する。同時に、周辺回路部１５のＰＭＯＳトランジスタのゲート電極５２（５２Ｐ）およびＮＭＯＳトランジスタのゲート電極５２（５２Ｎ）を形成する。上記ゲート電極３２、５２の線幅は、例えば最小で数十ｎｍに加工される。
次に、上記レジストマスクを除去する。
次いで、例えばイオン注入によって、上記半導体基板１１に、入射光を光電変換して信号電荷を得る光電変換部２１のフォトダイオード２２を形成する。このフォトダイオード２２は、Ｎ型領域とその上部のＰ型領域で形成される。
［ソース／ドレインエクステンション領域の形成］
次に、図１１（２）に示すように、イオン注入によって、画素トランジスタ部１４の各トランジスタのソース／ドレインエクステンション領域（ＬＤＤ）３３、３４を形成する。また、イオン注入によって、周辺回路部１５の各トランジスタのソース／ドレインエクステンション領域（ＬＤＤ）５３、５４を形成する。
このとき、ＮＭＯＳトランジスタのソース／ドレインエクステンション領域５３（５３Ｎ）、５４（５４Ｎ）は、ヒ素イオン（Ａｓ+）やリンイオン（Ｐ+）などのｎ型の不純物をイオン注入して形成する。ＰＭＯＳトランジスタのソース／ドレインエクステンション領域５３（５３Ｐ）、５４（５４Ｐ）は、ホウ素イオン（Ｂ+）やインジウムイオン（Ｉｎ+）などのＰ型の不純物をイオン注入して形成する。各イオン注入では、それぞれの不純物を、例えば１００ｅＶ〜３００ｅＶの低加速エネルギーで、例えば１×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入し、浅い接合を形成する。
なお、上記ソース／ドレインエクステンション領域３３、３４、５３、５４を形成する前に、各ゲート電極３２、５２の側壁にオフセットスペーサ（図示せず）を形成してもよい。
［ソース／ドレイン領域の形成］
次に、各ゲート電極３２、５２の側壁にサイドウォールスペーサ３５、５５を形成する。このとき、光電変換部２１のフォトダイオード２２上はドライエッチングのダメージが入らないようレジストパターン（図示せず）で保護し、サイドウォール形成膜７１を残すようにする。
その後、画素トランジスタ部１４上を開口したレジストパターン（図示せず）を形成し、それをマスクに用いてイオン注入を行い、画素トランジスタ部１４のゲート電極３２の両側の上記半導体基板１１にソース／ドレイン領域３６、３７を形成する。また、周辺回路部１５のＮＭＯＳトランジスタの形成領域上を開口したレジストパターン（図示せず）を形成する。そのレジストパターンをマスクに用いてイオン注入を行い、周辺回路部１５のゲート電極５２Ｎの両側の上記半導体基板１１にソース／ドレイン領域５６（５６Ｎ）、５７（５７Ｎ）を形成する。さらに、周辺回路部１５のＰＭＯＳトランジスタの形成領域上を開口したレジストパターン（図示せず）を形成する。そのレジストパターンをマスクに用いてイオン注入を行い、周辺回路部１５のゲート電極５２Ｐの両側の上記半導体基板１１にソース／ドレイン領域５６（５６Ｐ）、５７（５７Ｐ）を形成する。上記イオン注入は、どれを先に行ってもよい。また、それぞれのイオン注入後には、そのイオン注入でマスクとして用いたレジストパターンを除去する。
その後、上記ソース／ドレイン領域３６、３７、５６、５７等の活性化アニールを行う。この活性化アニールは、例えば、１０００℃〜１１００℃で行う。
［シリサイド層の形成］
次に、サリサイドプロセスによって、上記周辺回路部１５の上記ソース／ドレイン領域５６、５７上およびゲート電極５２上に、シリサイド層５８、５９、６０を形成する。
上記サリサイドプロセスは周辺回路部１５のみに行い、画素部１３には行わない。その理由は、画素部１３では、サリサイドプロセスによって白点やノイズの発生が生じるためである。上記シリサイド層５８、５９、６０は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物によるシリサイドにより形成する。
なお、上記シリサイドプロセスに先立って、上記画素トランジスタ部１４上には、画素トランジスタ部１４に上記シリサイド層が形成されるのを防ぐためのシリサイドブロック膜（図示せず）を形成しておくことが好ましい。このシリサイドブロック膜は、例えば、酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成される。
このようにして、画素部１３に、上記光電変換部２１のフォトダイオード２２と、そのフォトダイオード２２で生成された信号電荷を出力する画素トランジスタ部１４が形成される。また上記画素部１３の周辺に、ＮＭＯＳトランジスタ５０ＮとＰＭＯＳトランジスタ５０Ｐを有する周辺回路部１５が形成される。
［第１ストレスライナー膜の形成］
次に、図１２（３）に示すように、上記ＰＭＯＳトランジスタ５０Ｐ、前記光電変換部２１および前記画素トランジスタ部１４上に圧縮応力(Compressive Stress)を有する第１ストレスライナー膜８１を形成する。上記第１ストレスライナー膜８１は、プラズマＣＶＤ法により、圧縮応力を持つ窒化シリコン膜で形成する。この窒化シリコン膜の膜厚は、１０ｎｍ〜１００ｎｍとする。
このプラズマＣＶＤ法の条件は、原料ガスにモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用いる。また、成膜時の基板温度を４００℃〜５００℃、成膜雰囲気の圧力を０．２７ｋＰａ、モノシラン（ＳｉＨ4）の流量を１００ｃｍ3／ｍｉｎ、アンモニア（ＮＨ3）の流量を１００ｃｍ3／ｍｉｎ、ＲＦパワーを５０Ｗ〜１００Ｗに設定する。このＣＶＤ法では、窒化シリコン膜中に窒素−水素（Ｎ−Ｈ）基を多く含む膜として、上記窒化シリコン膜が形成される。
次に、リソグラフィー技術とエッチング技術によって、上記窒化シリコン膜をパターニングし、上記窒化シリコン膜を周辺回路部１５のＰＭＯＳトランジスタ５０Ｐ上と画素部１３上に残して、その他の領域の上記窒化シリコン膜を除去する。
このようにして、上記残した窒化シリコン膜で上記第１ストレスライナー膜８１が形成される。例えば２０ｎｍ〜１００ｎｍ程度の膜厚で上記第１ストレスライナー膜８１を形成した場合、その内部応力は−１．５ＧＰａ〜−２．５ＧＰａ程度となる。
上記第１ストレスライナー膜８１によって、周辺回路部１５のＰＭＯＳトランジスタ５０Ｐのチャネル領域に圧縮応力がかかり、正孔（ホール）の移動度が上がり、高速のＰＭＯＳトランジスタ５０Ｐを実現できる。
その後、熱処理によって、窒化シリコン膜からなる上記第１ストレスライナー膜８１から水素（Ｈ）を放出させて、上記フォトダイオード２２、画素トランジスタ部１４に拡散させ、ダングリングボンドなどの欠陥を補償する。これによって、フォトダイオード２２の電子の発生（白点）や、フォトダイオード２２、画素トランジスタ部１４のノイズの発生を抑制することができる。なお、フォトダイオード２２上にサイドウォール形成膜７１が形成されているが、１０ｎｍ〜２０ｎｍ程度の薄い膜であるため、このサイドウォール形成膜７１を通過して水素が拡散される。
また、上記第１ストレスライナー膜８１は、テトラメチルシランとアンモニアを原料ガスに用いたプラズマＣＶＤ法により成膜された窒化シリコン膜で形成されてもよい。このような成膜方法で形成された窒化シリコン膜は、膜密度を高めることができるので、上記第１ストレスライナー膜８１によるＰＭＯＳトランジスタ５０Ｐのチャネル領域に印加される圧縮応力を高めることができる。
例えば、図１５に示すように、窒化シリコン膜の内部応力（圧縮応力）と膜密度は比例する関係にあり、膜密度が高くなれば圧縮応力が強くなる。
［第２ストレスライナー膜の形成］
次に、図１３（４）に示すように、上記ＮＭＯＳトランジスタ５０Ｎおよび上記画素トランジスタ部１４上に引張応力(Tensile Stress)を有する第２ストレスライナー膜８２を、例えば窒化シリコン膜で形成する。上記第２ストレスライナー膜８２は、プラズマＣＶＤ法により、引張応力を持つ窒化シリコン膜で形成する。この窒化シリコン膜の膜厚は、１０ｎｍ〜１００ｎｍとする。
このプラズマＣＶＤ法の条件は、原料ガスにモノシラン（ＳｉＨ4）と窒素（Ｎ2）とアンモニア（ＮＨ3）を用いる。また、成膜時の基板温度を４００℃〜５００℃、成膜雰囲気の圧力を１．３ｋＰａに設定する。また、モノシラン（ＳｉＨ4）の流量を３０ｃｍ3／ｍｉｎ、窒素（Ｎ2）の流量を１００ｃｍ3／ｍｉｎ、アンモニア（ＮＨ3）の流量を１００ｃｍ3／ｍｉｎ、ＲＦパワーを１０Ｗ〜３０Ｗに設定する。
次に、リソグラフィー技術とエッチング技術によって、上記窒化シリコン膜をパターニングし、上記窒化シリコン膜を周辺回路部１５のＮＭＯＳトランジスタ５０Ｎ上と画素トランジスタ部１４上に残して、その他の領域の上記窒化シリコン膜を除去する。
このようにして、上記残した窒化シリコン膜で上記第２ストレスライナー膜８２が形成される。例えば２０ｎｍ〜１００ｎｍ程度の膜厚で上記第２ストレスライナー膜８２を形成した場合、その内部応力は１．０ＧＰａ〜２．０ＧＰａ程度となる。
上記第２ストレスライナー膜８２によって、周辺回路部１５のＮＭＯＳトランジスタ５０Ｎのチャネル領域に引張応力がかかり、電子の移動度が上がり、高速のＮＭＯＳトランジスタ５０Ｎを実現できる。
また、上記画素トランジスタ部１４の各トランジスタは、第１ストレスライナー膜８１と第２ストレスライナー膜８２の応力が相殺され、各トランジスタには応力がかからない状態、もしくは応力がかかっても悪影響を及ぼさない小さい応力状態になる。上記各トランジスタは、例えば、転送トランジスタ（転送ゲート）、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等である。
また光電変換部２１のフォトダイオード２２上に窒化シリコン（ＳｉＮ）膜が厚く形成されると、光の吸収が生じ、感度の低下を起こすが、第２ストレスライナー膜８２を除去することによって、感度低下を抑制することができる。
上記第２ストレスライナー膜８２を形成した後、上記第２ストレスライナー膜８２に対して紫外線（ＵＶ）キュアを行うことが好ましい。紫外線キュアを行うことによって、上記第２ストレスライナー膜８２の膜中から水素を低減させることができるので、膜のストレス（引張応力）をさらに高めることができる。
例えば、図１６に示すように、窒化シリコン膜の内部応力（引張応力）と水素濃度は反比例する関係にあり、水素濃度が低くなれば引張応力が強くなる。図１６の縦軸は窒化シリコン膜の引張応力（ＧＰａ）であり、横軸は単位堆積当たりのＳｉとＮとＨの総原子数（ａｔｍｓ／ｃｍ-3）に対するＨの原子数の比率を％で表したものである。
［層間絶縁膜、配線等の形成］
次に、図１４（５）に示すように、上記画素トランジスタ部１４、光電変換部２１等の上記画素部１３上および上記周辺回路部１５上に層間絶縁膜９１を形成する。次いで、通常の電極形成技術によって、所定のソース／ドレイン領域、ゲート電極等に電極を形成する。図面では、一例として、上記ＮＭＯＳトランジスタ５０Ｎのソース／ドレイン領域５６Ｎ、画素トランジスタ部１４のソース／ドレイン領域３６、３７に接続する電極９２、９３、９４を示した。また、通常の配線形成技術によって、各電極に接続される配線を形成する。図面では、一例として、上記電極９２、９３、９４に接続する配線９５、９６、９７を示した。
その後、図示はしていないが、上記配線９５、９６、９７を被覆する平坦化絶縁膜を形成した後、カラーフィルター層、入射光を上記光電変換部２１のフォトダイオード２２に導くマイクロレンズを形成し、ＣＭＯＳイメージセンサの固体撮像装置１を完成させる。
上記第１例の製造方法では、ＰＭＯＳトランジスタ５０Ｐ上に圧縮応力を有する第１ストレスライナー膜８１を形成することから、ＰＭＯＳトランジスタ５０Ｐのチャネル領域に第１ストレスライナー膜８１の圧縮応力を印加することができる。このため、ＰＭＯＳトランジスタ５０Ｐの移動度が向上される。また、ＮＭＯＳトランジスタ５０Ｎ上に引張応力を有する第２ストレスライナー膜８２を形成することから、ＮＭＯＳトランジスタ５０Ｎのチャネル領域に第２ストレスライナー膜８２の引張応力を印加することができる。このため、ＮＭＯＳトランジスタ５０Ｎの移動度が向上される。
よって、周辺回路部１５の動作速度を向上させることができ、また動作速度を落とさず高画素化に対応することができる。
また、画素トランジスタ部１４上は、第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。特に、画素トランジスタ部１４の増幅トランジスタに対する効果が大きい。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、画素部１３上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１を形成することにより、その後の熱工程で、画素部１３の半導体基板１１に水素を供給することにより、基板の欠陥を補償する効果が期待できる。すなわち、第１ストレスライナー膜８１は、膜中に窒素−水素（Ｎ−Ｈ）基を多く含んでおり、この水素が熱拡散し、画素部１３のトランジスタやフォトダイオード２２のダングリングボンドを埋める働きをする。これによって、低ノイズのトランジスタを実現し、電子の発生による白点の発生を抑制できる。
さらに、第１ストレスライナー膜８１と第２ストレスライナー膜８２の膜の成膜時に、画素トランジスタ部１４上で第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるように、膜厚、内部応力を調整することができる。
［固体撮像装置の製造方法の第２例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を、図１７〜図１８の概略構成断面図によって説明する。
固体撮像装置の製造方法の第２例は、図１７（１）に示すように、前記製造方法の第１例の前記第１ストレスライナー膜８１を以下のように形成する。すなわち、第１ストレスライナー膜８１を周辺回路部１５のＰＭＯＳトランジスタ５０Ｐ上だけを被覆するようにパターニングして形成する。
また、図１８（２）に示すように、前記製造方法の第１例の前記第２ストレスライナー膜８２を形成する工程で、第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５２Ｎ上だけを被覆するようにパターニングして形成する。
その他の工程は、前記製造方法の第１例と同様である。
上記第２例の製造方法では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、画素部１３上にストレスライナー膜を形成していないので、ストレスライナー膜に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
［固体撮像装置の製造方法の第３例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第３例を、図１９〜図２０の概略構成断面図によって説明する。
固体撮像装置の製造方法の第３例は、図１９（１）に示すように、前記製造方法の第１例の前記第１ストレスライナー膜８１を以下のように形成する。すなわち、第１ストレスライナー膜８１を上記ＰＭＯＳトランジスタ５０Ｐ上とともに上記光電変換部２１上および上記画素トランジスタ部１４上を被覆するようにパターニングして形成する。
また、図２０（２）に示すように、前記製造方法の第１例の前記第２ストレスライナー膜８２を以下のように形成する。すなわち、第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５０Ｎ上とともに上記光電変換部２１（フォトダイオード２２）上および上記画素トランジスタ部１４上に形成する。
その他の工程は、前記製造方法の第１例と同様である。
上記第３例の製造方法では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、画素部１３上は、第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、上記第１例と同様に、画素部１３上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１を形成することにより、画素部１３の半導体基板１１に水素を供給することにより、基板の欠陥を補償する効果が期待できる。
さらに、第１ストレスライナー膜８１と第２ストレスライナー膜８２の膜の成膜時に、画素部１３上で第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるように、膜厚、内部応力を調整することができる。
また、フォトダイオード２２に入射される入射光の減衰を少なくするために、上記効果を損なわな９０い範囲で積層されている第１ストレスライナー膜８１と第２ストレスライナー膜８２の各膜厚をできるだけ薄く形成することが好ましい。
［固体撮像装置の製造方法の第４例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第４例を、図２１〜図２２の概略構成断面図によって説明する。
固体撮像装置の製造方法の第４例は、図２１（１）に示すように、前記製造方法の第１例の前記第１ストレスライナー膜８１を以下のように形成する。すなわち、第１ストレスライナー膜８１を上記ＰＭＯＳトランジスタ５０Ｐ上とともに上記光電変換部２１のフォトダイオード２２上を被覆するようにパターニングして形成する。このとき、画素トランジスタ部１４上の第１ストレスライナー膜８１は除去する。
また、図２２（２）に示すように、前記製造方法の第１例の前記第２ストレスライナー膜８２を以下のように形成する。すなわち、第２ストレスライナー膜８２を上記ＮＭＯＳトランジスタ５０Ｎ上とともに上記光電変換部２１のフォトダイオード２２上に形成する。このとき、画素トランジスタ部１４上の第２ストレスライナー膜８２は除去する。したがって、フォトダイオード２２上は、第１ストレスライナー膜８１と第２ストレスライナー膜８２が積層される。
その他の工程は、前記製造方法の第１例と同様である。
上記第４例の製造方法では、上記第１例と同様に、ＰＭＯＳトランジスタ５０ＰおよびＮＭＯＳトランジスタ５０Ｎの移動度を向上させることができるので、周辺回路部１５の動作速度を向上させることができる。また動作速度を落とさず高画素化に対応することができる。
また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、上記第１例と同様に、フォトダイオード２２上に水素を含む窒化シリコン膜からなる第１ストレスライナー膜８１を形成することにより、フォトダイオード２２の半導体基板１１に水素（Ｈ）を供給することにより、基板の欠陥を補償する効果が期待できる。
さらに、第１ストレスライナー膜８１と第２ストレスライナー膜８２の膜の成膜時に、フォトダイオード２２上で第１ストレスライナー膜８１の圧縮応力と第２ストレスライナー膜８２の引張応力が相殺されるように、膜厚、内部応力を調整することができる。
また、フォトダイオード２２に入射される入射光の減衰を少なくするために、上記効果を損なわない範囲で積層されている第１ストレスライナー膜８１と第２ストレスライナー膜８２の各膜厚をできるだけ薄く形成することが好ましい。
上記各製造方法では、第１ストレスライナー膜８１、第２ストレスライナー膜８２のエッチングは、下地の半導体基板１１へのエッチングダメージを最小限にするために、例えば熱リン酸を用いたウエットエッチングで行うことが好ましい。もちろん、下地に第１ストレスライナー膜８１が形成されている第１例の場合、第２ストレスライナー膜８２のエッチングをドライエッチングにて行ってもよい。また、第１ストレスライナー膜８１上の第２ストレスライナー膜８２のエッチングは、ウエットエッチング、ドライエッチングともに、例えば時間制御によってエッチングを停止することができる。
＜３．第３の実施の形態＞
［撮像装置の構成の一例］
本発明の第３実施の形態に係る撮像装置の構成の一例を、図２３のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
図２３に示すように、撮像装置２００は、撮像部２０１に固体撮像装置２１０を備えている。この撮像部２０１の集光側には像を結像させる集光光学部２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置２１０で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像装置２１０には、前記実施の形態で説明した固体撮像装置１を用いることができる。
本発明の撮像装置２００では、本願発明の固体撮像装置１を用いることから、固体撮像装置１の高速動作化と画素部の低ノイズ化を両立さされているため、高速動作で、かつ画質に優れた画像が得られるという利点がある。
また、上記撮像装置２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。ここでいう撮像装置２００は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１…固体撮像装置、１１…半導体基板、１４…画素トランジスタ部、１５…周辺回路部、２１…光電変換部、５０Ｐ…ＰＭＯＳトランジスタ、５０Ｎ…ＮＭＯＳトランジスタ、８１…第１ストレスライナー膜、８２…第２ストレスライナー膜

Claims (18)

  1. 半導体基板に、
    入射光を光電変換して信号電荷を得る光電変換部と、
    前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
    前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を有し、
    前記ＰＭＯＳトランジスタ上に形成された圧縮応力を有する第１ストレスライナー膜と、
    前記ＮＭＯＳトランジスタ上に形成された引張応力を有する第２ストレスライナー膜とを備え、
    前記第１ストレスライナー膜および前記第２ストレスライナー膜が前記画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する
    固体撮像装置。
  2. 前記第１ストレスライナー膜および前記第２ストレスライナー膜は、前記画素トランジスタ部上に共に形成され、かつ、前記第１ストレスライナー膜は前記光電変換部上に形成されている
    請求項１記載の固体撮像装置。
  3. 前記画素トランジスタ部上は、前記第１ストレスライナー膜上に前記第２ストレスライナー膜が形成されている
    請求項２記載の固体撮像装置。
  4. 前記第１ストレスライナー膜および前記第２ストレスライナー膜は、前記画素トランジスタ部上とともに前記光電変換部上に形成されている
    請求項１記載の固体撮像装置。
  5. 前記光電変換部上および前記画素トランジスタ部上は、前記第１ストレスライナー膜上に前記第２ストレスライナー膜が形成されている
    請求項４記載の固体撮像装置。
  6. 前記第１ストレスライナー膜および前記第２ストレスライナー膜は、前記画素トランジスタ部上に共に形成されず、かつ、前記光電変換部上に共に形成される
    請求項１記載の固体撮像装置。
  7. 前記光電変換部上は、前記第１ストレスライナー膜上に前記第２ストレスライナー膜が形成されている
    請求項６記載の固体撮像装置。
  8. 前記周辺回路部の前記半導体基板に形成されたアナログ素子部上に、前記第１ストレスライナー膜および前記第２ストレスライナー膜が積層されて形成されている
    請求項１ないし７のうちの１項に記載の固体撮像装置。
  9. 前記第１ストレスライナー膜と前記第２ストレスライナー膜が重なり合う領域における前記第１ストレスライナー膜の膜厚をｄ１、内部応力をＰ１、前記第２ストレスライナー膜の膜厚をｄ２、内部応力をＰ２として、
    （ｄ１×Ｐ１）−（ｄ２×Ｐ２）＝｜ΔＰ｜＜３００ＭＰａ
    なる関係を満足する
    請求項１ないし請求項８のうちの１項に記載の固体撮像装置。
  10. 前記画素トランジスタ部上は、前記第１ストレスライナー膜の応力と前記第２ストレスライナー膜の応力が相殺されている
    請求項２ないし請求項５のうちの１項に記載の固体撮像装置。
  11. 半導体基板に、
    入射光を光電変換して信号電荷を得る光電変換部と、
    前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
    前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を形成した後、
    前記ＰＭＯＳトランジスタ上に圧縮応力を有する第１ストレスライナー膜を形成する工程と、
    前記ＮＭＯＳトランジスタ上に引張応力を有する第２ストレスライナー膜を形成する工程とを有し、
    前記第１ストレスライナー膜および前記第２ストレスライナー膜を形成する工程では、前記第１ストレスライナー膜および前記第２ストレスライナー膜を前記画素トランジスタ部上に、共に形成しない、あるいは、共に形成する
    固体撮像装置の製造方法。
  12. 前記第１ストレスライナー膜を形成する工程は、前記第１ストレスライナー膜を前記ＰＭＯＳトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成し、
    前記第２ストレスライナー膜を形成する工程は、前記第２ストレスライナー膜を前記ＮＭＯＳトランジスタおよび前記画素トランジスタ部上に形成する
    請求項１１記載の固体撮像装置の製造方法。
  13. 前記第１ストレスライナー膜を形成する工程は、前記第１ストレスライナー膜を前記ＰＭＯＳトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成し、
    前記第２ストレスライナー膜を形成する工程は、前記第２ストレスライナー膜を前記ＮＭＯＳトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成する
    請求項１１記載の固体撮像装置の製造方法。
  14. 前記第１ストレスライナー膜を形成する工程は、前記第１ストレスライナー膜を前記ＰＭＯＳトランジスタとともに前記光電変換部上に形成し、
    前記第２ストレスライナー膜を形成する工程は、前記第２ストレスライナー膜を前記ＮＭＯＳトランジスタとともに前記光電変換部上に形成し、かつ、
    前記第１ストレスライナー膜および前記第２ストレスライナー膜を形成する工程では、前記第１ストレスライナー膜および前記第２ストレスライナー膜を前記画素トランジスタ部上に共に形成しない
    請求項１１に記載の固体撮像装置の製造方法。
  15. 前記第１ストレスライナー膜を形成した後、前記第２ストレスライナー膜を形成する
    請求項１１ないし請求項１４のうちの１項に記載の固体撮像装置の製造方法。
  16. 前記第２ストレスライナー膜を形成した後、前記第２ストレスライナー膜に対して紫外線キュアを行う
    請求項１１ないし請求項１５のうちの１項に記載の固体撮像装置の製造方法。
  17. 前記第１ストレスライナー膜はテトラメチルシランとアンモニアを原料ガスに用いたプラズマＣＶＤ法により成膜された窒化シリコン膜で形成される
    請求項１１ないし請求項１６のうちの１項に記載の固体撮像装置の製造方法。
  18. 入射光を集光する集光光学部と、
    前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
    光電変換された信号を処理する信号処理部を有し、
    前記固体撮像装置は、
    半導体基板に、
    入射光を光電変換して信号電荷を得る光電変換部と、
    前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
    前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する周辺回路部を有し、
    前記ＰＭＯＳトランジスタ上に形成された圧縮応力を有する第１ストレスライナー膜と、
    前記ＮＭＯＳトランジスタ上に形成された引張応力を有する第２ストレスライナー膜とを備え、
    前記第１ストレスライナー膜および前記第２ストレスライナー膜が前記画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する
    撮像装置。
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