Nothing Special   »   [go: up one dir, main page]

JP5412093B2 - 半導体ウェハ製造方法及び半導体装置製造方法 - Google Patents

半導体ウェハ製造方法及び半導体装置製造方法 Download PDF

Info

Publication number
JP5412093B2
JP5412093B2 JP2008297068A JP2008297068A JP5412093B2 JP 5412093 B2 JP5412093 B2 JP 5412093B2 JP 2008297068 A JP2008297068 A JP 2008297068A JP 2008297068 A JP2008297068 A JP 2008297068A JP 5412093 B2 JP5412093 B2 JP 5412093B2
Authority
JP
Japan
Prior art keywords
nitride
semiconductor layer
layer
based semiconductor
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008297068A
Other languages
English (en)
Other versions
JP2010123800A (ja
Inventor
憲 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2008297068A priority Critical patent/JP5412093B2/ja
Priority to US12/620,008 priority patent/US20100123139A1/en
Publication of JP2010123800A publication Critical patent/JP2010123800A/ja
Application granted granted Critical
Publication of JP5412093B2 publication Critical patent/JP5412093B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155Comprising only semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)

Description

本発明は、半導体ウェハ及び半導体装置に関し、特に、支持基板の上に窒化物系半導体の半導体層を有する半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法に関する。
パワー素子(HEMTやショットキーバリアダイオードなど)、発光ダイオード(LED)等の材料として、窒化ガリウム(GaN)、窒化インジウムガリウム(InGaN)、窒化アルミニウムガリウム(AlGaN)等の窒化物系化合物半導体を用いるのが一般的である。これらの窒化物系化合物半導体は、シリコン(Si)基板、炭化ケイ素(SiC)基板、サファイア基板等の異種材料の基板を用い、有機金属気相成長(MOVPE)法、分子線結晶成長(MBE)法、ハイドライド気相成長(HVPE)法等の例えば気相エピタキシャル成長法により得ることができる。
しかし、エピタキシャル成長等によって形成されるGaN等の窒化物系半導体の半導体層とその土台となるシリコン基板や炭化ケイ素基板等の支持基板とでは、格子定数や熱膨張係数に大きな差がある。そのため、支持基板上に設けられる半導体層は、格子定数や熱膨張係数の差に基づいて生じる応力等によってエピタキシャル成長層にクラックが発生することにより、結晶性及び平坦性の高いエピタキシャル成長層を形成させることが困難であった。
そこで、シリコンの支持基板と窒化物系半導体の半導体層との間に、支持基板と半導体層の間の格子定数を有するバッファ層を配置することで、支持基板の結晶方位を半導体層に引き継いで半導体層の結晶方位を揃える半導体装置の提案がなされている(例えば、特許文献1参照)。
しかしながら、上述した半導体装置では、まだ半導体層の結晶性及び平坦性が十分に満足できるものであるとはいえない。
国際公開第2004/066393号パンフレット
本発明は、支持基板の上に結晶性及び平坦性が高い窒素とガリウムを含む半導体層を有する半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法を提供することを目的とする。
本願発明の態様によれば、シリコン系基板である支持基板の(111)面上に直接、Alを含む窒化物系半導体からなる単結晶の第1の窒化物系半導体層を成長させ、第1の窒化物系半導体層の上面に、窒素とガリウムを含む第2の窒化物系半導体層を成長させる工程を含み、第1の窒化物系半導体層の形成過程において成長温度に温度傾斜を設けることによって、第1の窒化物系半導体層は、第2の窒化物系半導体層側に比べて支持基板側の結晶性が低く形成される半導体ウェハ製造方法であることを要旨とする。
本願発明の他の態様によれば、シリコン系基板である支持基板の(111)面上に直接、、Alを含む窒化物系半導体からなる単結晶の第1の窒化物系半導体層を成長させ、第1の窒化物系半導体層の上面に、窒素とガリウムを含む第2の窒化物系半導体層を成長させる工程と、第2の窒化物系半導体層に電界を印加する複数の電極を形成する工程とを含み、第1の窒化物系半導体層の形成過程において成長温度に温度傾斜を設けることによって、第1の窒化物系半導体層は、第2の窒化物系半導体層側に比べて支持基板側の結晶性が低く形成される半導体装置製造方法であることを要旨とする。
本発明によれば、支持基板の上に結晶性及び平坦性が高い窒素とガリウムを含む半導体層を有する半導体ウェハ、半導体装置、半導体ウェハ製造方法及び半導体装置製造方法を提供することができる。
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(半導体ウェハ)
本発明の実施の形態に係る半導体ウェハは、図1に示すように、支持基板1と、支持基板1上に設けられ、支持基板1に接する面(下面)2aと対向する面(上面)2bが少なくとも単結晶となっている第1の窒化物系半導体層2と、第1の窒化物系半導体層2の上面側2bに設けられ、窒素とガリウムを含む第2の窒化物系半導体層3とを備える。
支持基板1は、その上に形成される第1の窒化物系半導体層2及び第2の窒化物系半導体層3などをエピタキシャル成長するための機械的に保持する支持基板としての機能を有する。支持基板1は、シリコン(Si)、炭化ケイ素(SiC)等のシリコン系で形成されている。支持基板1は、例えば、350μm〜1000μmの厚みを有するシリコン系の単結晶からなる。
第1の窒化物系半導体層2は、支持基板1と第2の窒化物系半導体層3の間の格子定数を有する窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)等のアルミニウム(Al)を含む窒化物系化合物半導体であり、且つ、第1の窒化物系半導体層2の上面2bが少なくとも単結晶となっている。ここで、第1の窒化物系半導体層2の上面2bは第1の窒化物系半導体層2の下面2a側に比べて結晶性が高く、更に、第1の窒化物系半導体層2の下面2a側が例えば多結晶など結晶性が低く形成されており、第1の窒化物系半導体層2の下面2aから第1の窒化物系半導体層2の上面2bに向かって結晶性が高くなっていることが望ましい。第1の窒化物系半導体層2は、支持基板1の格子定数に近く、第2の窒化物系半導体層3よりも格子定数が小さい窒化物であるので、支持基板1の結晶方位を第2の窒化物系半導体層3に引き継ぎ、第2の窒化物系半導体層3の結晶方位を一様に揃えることができる。第1の窒化物系半導体層2は、支持基板1に接する面2aと対向する面側2bだけが単結晶であることに限らず、全体が単結晶であっても構わない。第1の窒化物系半導体層2の厚さは、安定して第2の窒化物系半導体層3を形成するために、10nm〜600nmで形成される。
また、第1の窒化物系半導体層2は、支持基板1にシリコン系基板を採用した場合にシリコンとガリウム(Ga)が反応して生じるメルトバックエッチングを防ぐために、支持基板1の表面全体に設けられる。メルトバックエッチングとは、シリコン系基板である支持基板1とガリウム(Ga)が反応し、支持基板1の表面に穴を開けるほどの強いエッチング反応である。
第2の窒化物系半導体層3は、窒化ガリウム(GaN)、窒化インジウムガリウム(InGaN)、窒化アルミニウムガリウム(AlGaN)、窒化アルミニウムインジウムガリウム(AlInGaN)等により形成される。つまり、第2の窒化物系半導体層3は、アルミニウム、インジウム、ガリウム、ホウ素等のいずれかと窒素を含む窒化物系半導体からなり、素子形成領域として機能する。例えば、第2の窒化物系半導体層3は、発光領域(活性層)を有するダブルへテロ構造である発光素子構造とすること、又はヘテロ構造であるHEMT等の電子デバイス構造にすることができる。
以下に、本発明の実施の形態に係る半導体ウェハ10の製造方法について説明する。
(イ)まず、シリコン及び炭化ケイ素等のシリコン系基板からなる支持基板1を用意する。
(ロ)次に、支持基板1の表面の酸化膜を取り除いた後、支持基板1をMOCVD装置(図示略)の処理室に導入し、加熱及び回転可能なサセプタ上に配置する。なお、処理室内は、1/10気圧〜常圧になるように、処理室内の雰囲気が排気されている。そして、支持基板1の(111)面上にMOCVD法を用いて第1の窒化物系半導体層2をエピタキシャル成長させることで形成する。ここで、第1の窒化物系半導体層2の上面2bは少なくとも単結晶となっている。なお、第1の窒化物系半導体層2の形成過程において、支持基板1の温度を最初1000℃とし、そこから1300℃程度へ温度傾斜を設けることによって、第1の窒化物系半導体層2の下面2a側が例えば多結晶などで結晶性が低く、第1の窒化物系半導体層2の下面2aから第1の窒化物系半導体層2の上面2bに向かって結晶性が高くなるようにすることが可能となる。
(ハ)次に、単結晶である第1の窒化物系半導体層2の上面2bに、例えばGaN等の第2の窒化物系半導体層3を積層する。GaNの第2の窒化物系半導体層3を積層する場合は、具体的には、キャリアガスによりアンモニアガス及びトリメチルガリウム(TMG)ガスを処理室内に供給してエピタキシャル成長させて積層する。
以上の工程により、エピタキシャル成長基板としての実施の形態に係る半導体ウェハ10が提供される。
本発明の実施の形態に係る半導体ウェハによれば、第1の窒化物系半導体層2の単結晶となっている上面2bに第2の窒化物系半導体層3が設けられることにより、第2の窒化物系半導体層3の結晶の質が整えられ、第2の窒化物系半導体層3の結晶性及び平坦性が高くすることができる。
また、本発明の実施の形態に係る半導体ウェハによれば、第1の窒化物系半導体層2の支持基板1に接する下面側2aが上面2b側に比べて結晶性の低い結晶であれば、結晶性の低い結晶の個所が応力緩和をすることができ、エピタキシャル成長層である第2の窒化物系半導体層3に生じる反りやクラックを抑制することができる。
また、本発明の実施の形態に係る半導体ウェハによれば、第1の窒化物系半導体層2が比較的厚く上面2bの結晶性が高いことによって、支持基板1へのGaの拡散を防ぎ、メルトバックエッチングを防ぐとともに、縦方向の耐圧を向上させることで高い耐圧を有する電子デバイスを作成することができる。
(半導体装置)
実施の形態に係る半導体ウェハ10には、図2に示すように、複数の半導体チップ12が形成される。半導体チップ12は、所定の機能を奏する半導体装置を集積したものである。以下に、上記の製造方法によって製造された半導体ウェハ10を用いて形成された半導体装置の実施例を示す。
(第1実施例)
本発明の実施の形態に係る半導体装置の第1実施例は、図3に示すように、支持基板1と、支持基板1上に設けられ、支持基板1に接する面(下面)2aと対向する面(上面)2bが少なくとも単結晶となっている第1の窒化物系半導体層2と、第1の窒化物系半導体層2の上面2bに設けられ、窒素とガリウムを含む第2の窒化物系半導体層3と、第2の窒化物系半導体層3に電界を印加する複数の電極4a,4b,4cとを備える高電子移動度トランジスタ(HEMT)である。
第2の窒化物系半導体層3は、第1の窒化物系半導体層2の上面2b上に設けられた電子走行層(チャネル層)30と、電子走行層30上に設けられたスペーサ層31と、スペーサ層31上に設けられた電子供給層32とを積層させた構造である。電子走行層30は、例えば、不純物がドーピングされていないGaN等であり、500nm程度の厚みを有する。スペーサ層31は、電子走行層30の内部での二次元電子がイオン化不純物散乱により妨害されないように、電子走行層30と電子供給層32とを空間的に分離するために設ける機能層である。スペーサ層31は、AlN又はAlGaN等によって形成される。なお、このスペーサ層31は、省いた構成にすることも可能である。電子供給層32はドナー不純物(n型不純物)から発生した電子を電子走行層30に供給するAlGaN等であって、例えば30nmの厚みを有する。電子供給層32は、電子走行層30よりもバンドギャップエネルギーが広いことで、電子走行層30の表面近傍に二次元電子ガス層を生じさせる。
電極4a,4b,4cは、電子供給層32上に設けられる。電極4aはソース電極であり、電極4bはドレイン電極であり、電極4cはゲート電極である。電極4a,4bは二次元電子ガス層にオーミック接続しており、電極4cは、二次元電子ガス層にショットキー障壁を有している。絶縁膜5は、電子供給層32の表面において電極4a,4b,4cと接触する個所以外を絶縁するためのシリコン酸化膜(SiO2)等である。
以下に、本発明の実施の形態の第1実施例に係る半導体装置の製造方法について説明する。
(イ)まず、シリコン及び炭化ケイ素等からなるシリコン系基板を用意する。
(ロ)次に、支持基板1の表面の酸化膜を取り除いた後、支持基板1をMOCVD装置(図示略)の処理室に導入し、加熱及び回転可能なサセプタ上に配置する。なお、処理室内は、1/10気圧〜常圧になるように、処理室内の雰囲気が排気されている。そして、支持基板1上にMOCVD法を用いて、例えばAlNで構成され少なくとも上面2bが単結晶となる第1の窒化物系半導体層2をエピタキシャル成長させることで形成する。具体的には、キャリアガスによりアンモニアガス及びトリメチルアルミニウム(TMA)ガスを処理室に供給して、支持基板1上にAlN層からなる第1の窒化物系半導体層2を成長させる。第1の窒化物系半導体層2の形成過程において、支持基板1の温度を最初1000℃とし、そこから1300℃程度への温度傾斜を設けることによって、第1の窒化物系半導体層2の下面2a側が例えば多結晶などで結晶性が低く、第1の窒化物系半導体層2の下面2aから第1の窒化物系半導体層2の上面2bに向かって結晶性が高くなるようにすることが可能となる。
(ハ)次に、単結晶である第1の窒化物系半導体層2の上面2bに、不純物がドーピングされていないGaN層からなる電子走行層30をエピタキシャル成長させる。具体的には、キャリアガスによってアンモニアガス及びTMGガスを処理室に供給して、第1の窒化物系半導体層2の単結晶となっている上面2bにノンドープのGaN層からなる電子走行層30を成長させる。
(ニ)次に、キャリアガスによってアンモニアガス、TMGガス及びTMAガスを処理室に供給して、電子走行層30上に不純物がドーピングされていないAlGaN層からなるスペーサ層31を成長させる。
(ホ)次に、キャリアガスによってアンモニアガス、TMGガス、TMAガス及びシランガスを供給して、スペーサ層31上にシリコンがドープされたn型AlGaN層からなる電子供給層32をエピタキシャル成長させる。
(ヘ)次に、第1の窒化物系半導体層2、電子走行層30、スペーサ層31、及び電子供給層32をエピタキシャル成長させた支持基板1をMOCVD装置から取り出し、周知のプラズマ化学気相成長法(プラズマCVD)等によって電子供給層32の全面にSiO2からなる絶縁膜5を形成する。
(ト)次に、周知のフォトリソグラフィー技術を用いて、絶縁膜5にソース電極及びドレイン電極形成用の開口を形成した後、電子ビーム蒸着等を用いてチタン(Ti)とAlを順次積層形成し、蒸着層の不要部分をリフトオフした後、アニールを施してソース電極4a、ドレイン電極4bを形成する。ゲート電極4cを形成するときも、同様な手順で絶縁膜5に開口を形成し、電子ビーム蒸着によって例えばニッケル(Ni)及び金(Au)、又は、パラジウム(Pd)、Ti、及びAuを蒸着し、蒸着層の不要部分をリフトオフしてショットキーバリア電極としての機能を有するゲート電極4cを形成する。
(チ)次に、周知のダイシング工程等により、エピタキシャルウェハを素子分離部分で切断分離して個別化した半導体装置(HEMT)を完成させる。
本発明の実施の形態の第1実施例に係る半導体装置によれば、第1の窒化物系半導体層2の単結晶となっている面側2bに第2の窒化物系半導体層3である電子走行層30、スペーサ層31、及び電子供給層32が設けられることにより、第2の窒化物系半導体層3の結晶の質が整えられ、第2の窒化物系半導体層3の結晶性及び平坦性が高くすることができる。そして、縦(厚み)方向に耐圧を必要する半導体装置において、エピタキシャル成長層である第2の窒化物系半導体層3の結晶の質を向上させることによって、半導体装置の縦方向の耐圧を向上することができる。更に、第1の窒化物系半導体層2の支持基板1に接する下面側2aが上面2b側に比べて結晶性の低い結晶であれば、結晶性の低い結晶の個所が応力緩和をすることができ、第2の窒化物系半導体層3に生じる反りやクラックを抑制することができ、第2の窒化物系半導体層3を高い結晶性を保ちながら厚く形成することができる。また、第1の窒化物系半導体層2が比較的厚く上面2bの結晶性を高くすることによって、支持基板1へのGaの拡散を防ぎ、メルトバックエッチングを防ぐとともに、縦方向に高い耐圧を得ることができる。
(第2実施例)
本発明の実施の形態に係る半導体装置の第2実施例は、図4に示すように、支持基板1と第1の窒化物系半導体層2の間に少なくとも一部が多結晶状である中間層6を更に設けている点が、図3に示した第1実施例としての半導体装置と比して異なる。他は図3に示した半導体装置と実質的に同様であるので、重複した記載を省略する。
中間層6は多結晶であるために、中間層6上に設けられる第1の窒化物系半導体層2は、中間層6上において新たな核生成及び2次元成長の過程を経て形成される。したがって、第1の窒化物系半導体層2は、中間層6により支持基板1に干渉されずに形成することができるため、支持基板1との結晶方位差等に起因する問題は回避される。
中間層6の形成方法としては、例えば、キャリアガスによってアンモニアガス、TMGガス及びTMAガスを処理室に供給して、支持基板1上にAlGaN層からなる中間層6を成長させることによって形成する。
発明の実施の形態の第2実施例に係る半導体装置によれば、第2の窒化物系半導体層3は、第1の窒化物系半導体層2の単結晶となっている面側2bに設けられているので、第2の窒化物系半導体層3の結晶の質が整えられ、第2の窒化物系半導体層3の結晶性及び平坦性が高くすることができる。
また、第2実施例に係る半導体装置によれば、支持基板1と第1の窒化物系半導体層2の間に中間層6を設けることによって、支持基板1と第2の窒化物系半導体層3との結晶方位差等に起因する問題は更に抑制されるので、第2の窒化物系半導体層3の結晶性及び平坦性をより高くすることができる。
(第3実施例)
本発明の実施の形態に係る半導体装置の第3実施例は、図5に示すように、第1の窒化物系半導体層2の単結晶となっている面側2bにバッファ層7を更に設けている点が、図3に示した第1実施例としての半導体装置と比して異なる。他は図3に示した半導体装置と実質的に同様であるので、重複した記載を省略する。
バッファ層7は、支持基板1とその上に成長させる第2の窒化物系半導体層3との間の相互作用の強さを調整するための緩衝層である。バッファ層7は、例えば、AlGaN層のAl組成を上方に向かって徐々に減らしたバッファ層や、図6に示すように、GaNで形成された第1バッファ層7aと、AlNで形成された第2バッファ層7bとが繰り返し形成された多層バッファ層とすることができる。
バッファ層7の形成方法としては、第1の窒化物系半導体層2の少なくとも上面2bが単結晶となっている面2b上に、MOCVD法等の気相エピタキシャル成長法により第1バッファ層7aを形成する。具体的には、キャリアガスによってアンモニアガス及びTMGガスを処理室に供給して、第1の窒化物系半導体層2の単結晶となっている面側2bにノンドープのGaN層からなる第1バッファ層7aを成長させる。そして、第1バッファ層7a上に、MOCVD法等の気相エピタキシャル成長法により第2バッファ層7bを形成する。具体的には、キャリアガスによりアンモニアガス及びTMAガスを処理室に供給して、第1バッファ層7a上にAlN層からなる第2バッファ層7bを成長させる。更に、第1バッファ層7aと第2バッファ層7bを順次積層することで多層バッファ層(バッファ層)7が形成される。多層のバッファ層7における、第1バッファ層7aと第2バッファ層7bのペア数は、適宜決定することができるが、ペア数が少なすぎる又は多すぎる場合でも結晶性が悪くなってしまうので、ペア数は2〜100程度が好ましい。また、第1バッファ層7aと第2バッファ層7bの少なくとも一方の抵抗値をさげるために、第1バッファ層7aと第2バッファ層7bの少なくとも一方にSi等の不純物を添加しても良い。
発明の実施の形態の第3実施例に係る半導体装置によれば、バッファ層7は、第1の窒化物系半導体層2の単結晶となっている面側2bに設けられているので、バッファ層7の結晶の質が整えられて、バッファ層7の結晶性及び平坦性が高くなっている。そして、バッファ層7上に設けられた第2の窒化物系半導体層3は、バッファ層7の結晶性及び平坦性に基づいて成長するために、第2の窒化物系半導体層3の結晶性及び平坦性も高くすることができる。
また、第3実施例に係る半導体装置によれば、支持基板1と第1の窒化物系半導体層2の間にバッファ層7を設けることによって、バッファ層7が支持基板1とその上に成長させる第2の窒化物系半導体層3との間の相互作用の強さを調整するために、第2の窒化物系半導体層3の結晶性及び平坦性をより高くすることができる。
(第4実施例)
本発明の実施の形態に係る半導体装置の第4実施例は、図7に示すように、支持基板1と、支持基板1上に設けられ、上面2bが少なくとも単結晶となっている第1の窒化物系半導体層2と、第1の窒化物系半導体層2の上面2bに設けられ、窒素とガリウムを含む第2の窒化物系半導体層3と、第2の窒化物系半導体層3に電界を印加する複数の電極4e,4dとを備える半導体発光素子である。
第2の窒化物系半導体層3は、第1の窒化物系半導体層2の単結晶となっている面2b上に設けられた第1半導体層(n型クラッド層)33と、第1半導体層33上に設けられた活性層34と、活性層34上に設けられた第2半導体層(p型クラッド層)35とが積層された構造である。第1半導体層33は、n型のドーパントとしてシリコンがドープされたn型のGaN層等であり、3μm程度の厚みを有する。活性層34は、シリコンがドープされたInGaN層とGaN層とが交互に5周期程度積層された多重量子井戸構造(MQW)を採用することができる。なお、活性層34の量子井戸構造は、多重化していなくて井戸層が1つでも良く、単一量子井戸構造(SQW)にすることもできる。第2半導体層35は、p型のドーパントとしてマグネシウムがドープされたp型のGaN層等であり、70nm程度の厚みを有する。
活性層34は、第1半導体層33から第1導電型のキャリア、第2半導体層35から第2導電型のキャリアがそれぞれ供給される。第1導電型がn型、第2導電型がp型である場合、第1半導体層33から供給される電子と第2半導体層35から供給される正孔が活性層34において再結合し、活性層34から光を発生する。
電極4dは、第1半導体層33に電圧を印加するカソード電極であり、電極4eは、第2半導体層35に電圧を印加するアノード電極である。絶縁膜5は、第2半導体層35の表面において電極4eと接触する個所以外を絶縁するためのシリコン酸化膜等である。
以下に、本発明の実施の形態の第4実施例に係る半導体装置の製造方法について説明する。
(イ)まず、シリコン及び炭化ケイ素等からなるシリコン系基板を用意する。
(ロ)次に、支持基板1の表面の酸化膜を取り除いた後、支持基板1をMOCVD装置(図示略)の処理室に導入し、加熱及び回転可能なサセプタ上に配置する。なお、処理室内は、1/10気圧〜常圧になるように、処理室内の雰囲気が排気されている。そして、支持基板1上にMOCVD法を用いて、例えばAlNで構成される第1の窒化物系半導体層2をエピタキシャル成長させることで形成する。具体的には、キャリアガスによりアンモニアガス及びTMAガスを処理室に供給して、支持基板1上に上面2bが少なくとも単結晶であるAlN層からなる第1の窒化物系半導体層2を成長させる。第1の窒化物系半導体層2の形成過程において、支持基板1の温度を最初1000℃とし、そこからから1300℃程度へ温度傾斜を設けることによって、第1の窒化物系半導体層2の下面2a側が例えば多結晶などで結晶性が低く、第1の窒化物系半導体層2の下面2aから第1の窒化物系半導体層2の上面2bに向かって結晶性が高くなるようにすることが可能となる。
(ハ)次に、単結晶である第1の窒化物系半導体層2の支持基板1に接する面2aと対向する面側2bに、n型のGaN層からなる第1半導体層33をエピタキシャル成長させる。具体的には、キャリアガスによってアンモニア、トリメチルガリウム及びシランを処理室に供給して、シリコンがドープされたn型GaN層からなる第1半導体層33を成長させる。
(ニ)次に、キャリアガスによってアンモニア、トリメチルガリウムを処理室に供給してノンドープのGaN層を成長させた後、上述のガスとともにシラン及びトリメチルインジウムを供給することによりシリコンがドープされたInGaN層を成長させる。そして、これらノンドープのGaN層とシリコンがドープされたInGaN層を成長させる工程を交互に所望の回数繰り返すことによって量子井戸構造を有する活性層34を形成する。その後、キャリアガスによってアンモニア及びトリメチルガリウムを処理室に供給して、活性層34上にGaN層からなるファイナルバリア層(図示略)を成長させる。
(ホ)次に、キャリアガスによってアンモニアガス、トリメチルガリウム、トリメチルアルミニウム及びエチルシクロペンタジエニルマグネシウムを処理室に供給して、ファイナルバリア層上にマグネシウムがドープされたp型のAlGaN層からなるp型電子阻止層(図示略)を成長させる。
(へ)次に、キャリアガスによってアンモニアガス、トリメチルガリウム及びエチルシクロペンタジエニルマグネシウムを処理室に供給して、マグネシウムがドープされたGaN層からなるp型の第2半導体層35を成長させる。これによって半導体層(発光部)3が完成する。
(ト)次に、スパッタリング法や真空蒸着法により、ZnOからなる電極4eを第2半導体層35の上面に形成する。
(チ)次に、レジストを所望のパターンに形成して、電極4e及び第2の窒化物系半導体層3をエッチングすることにより、第1半導体層33の一部領域がメサエッチングされて電極面が露出する。そして、露出された電極面において、抵抗加熱法または電子ビーム法等の真空蒸着法によりTi層及びAl層を順に積層して電極4dを形成する。
(リ)次に、周知のダイシング工程等により、エピタキシャルウェハを素子分離部分で切断分離して個別化した半導体装置(半導体発光素子)を完成させる。
本発明の実施の形態の第4実施例に係る半導体装置によれば、第1の窒化物系半導体層2の単結晶となっている面側2bに第2の窒化物系半導体層3である第1半導体層33、活性層34、及び第2半導体層35が設けられることにより、第2の窒化物系半導体層3の結晶の質が整えられ、第2の窒化物系半導体層3の結晶性及び平坦性が高くすることができる。
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
例えば、第2実施例で示した中間層6と、第3実施例で示したバッファ層7の両方を有する半導体装置とすることも可能である。
また、第4実施例において、第1半導体層33をp型クラッド層、第2半導体層35をn型クラッド層としたが、第1半導体層33をn型クラッド層、第2半導体層35をp型クラッド層として逆に配置しても良い。
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
本発明の実施の形態に係る半導体ウェハの模式的断面図である。 本発明の実施の形態に係る半導体ウェハの模式的平面図である。 本発明の実施の形態に係る半導体装置である第1実施例の高電子移動度トランジスタの模式的断面図である。 本発明の実施の形態に係る半導体装置である第2実施例の高電子移動度トランジスタの模式的断面図である。 本発明の実施の形態に係る半導体装置である第3実施例の高電子移動度トランジスタの模式的断面図である。 本発明の実施の形態に係る半導体装置である第3実施例のバッファ層の拡大図である。 本発明の実施の形態に係る半導体装置である第4実施例の半導体発光素子の模式的断面図である。
符号の説明
1…支持基板
10…半導体ウェハ
12…半導体チップ
2…第1の窒化物系半導体層
3…第2の窒化物系半導体層
30…電子走行層
31…スペーサ層
32…電子供給層
33…第1半導体層
34…活性層
35…第2半導体層
4a〜4e…電極
5…絶縁膜
6…中間層
7…バッファ層
7a…第1バッファ層
7b…第2バッファ層

Claims (2)

  1. シリコン系基板である支持基板の(111)面上に直接、Alを含む窒化物系半導体からなる単結晶の第1の窒化物系半導体層を成長させ、前記第1の窒化物系半導体層の上面に、窒素とガリウムを含む第2の窒化物系半導体層を成長させる工程
    とを含み、前記第1の窒化物系半導体層の形成過程において成長温度に温度傾斜を設けることによって、前記第1の窒化物系半導体層は、前記第2の窒化物系半導体層側に比べて前記支持基板側の結晶性が低く形成されることを特徴とする半導体ウェハ製造方法。
  2. シリコン系基板である支持基板の(111)面上に直接、Alを含む窒化物系半導体からなる単結晶の第1の窒化物系半導体層を成長させ、前記第1の窒化物系半導体層の上面に、窒素とガリウムを含む第2の窒化物系半導体層を成長させる工程と、
    前記第2の窒化物系半導体層に電界を印加する複数の電極を形成する工程
    とを含み、前記第1の窒化物系半導体層の形成過程において成長温度に温度傾斜を設けることによって、前記第1の窒化物系半導体層は、前記第2の窒化物系半導体層側に比べて前記支持基板側の結晶性が低く形成されることを特徴とする半導体装置製造方法。
JP2008297068A 2008-11-20 2008-11-20 半導体ウェハ製造方法及び半導体装置製造方法 Active JP5412093B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008297068A JP5412093B2 (ja) 2008-11-20 2008-11-20 半導体ウェハ製造方法及び半導体装置製造方法
US12/620,008 US20100123139A1 (en) 2008-11-20 2009-11-17 Semiconductor wafer, semiconductor device, semiconductor wafer manufacturing method and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008297068A JP5412093B2 (ja) 2008-11-20 2008-11-20 半導体ウェハ製造方法及び半導体装置製造方法

Publications (2)

Publication Number Publication Date
JP2010123800A JP2010123800A (ja) 2010-06-03
JP5412093B2 true JP5412093B2 (ja) 2014-02-12

Family

ID=42171267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008297068A Active JP5412093B2 (ja) 2008-11-20 2008-11-20 半導体ウェハ製造方法及び半導体装置製造方法

Country Status (2)

Country Link
US (1) US20100123139A1 (ja)
JP (1) JP5412093B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012146908A (ja) * 2011-01-14 2012-08-02 Sanken Electric Co Ltd 半導体ウェハ及び半導体装置
KR101761638B1 (ko) 2011-01-19 2017-07-27 삼성전자주식회사 질화물 반도체 발광소자
US9691855B2 (en) * 2012-02-17 2017-06-27 Epistar Corporation Method of growing a high quality III-V compound layer on a silicon substrate
JP6261437B2 (ja) * 2014-04-09 2018-01-17 サンケン電気株式会社 半導体基板の製造方法、及び半導体素子の製造方法
JP6499481B2 (ja) * 2015-03-17 2019-04-10 古河機械金属株式会社 Iii族窒化物半導体基板の製造方法
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
US11309177B2 (en) * 2018-11-06 2022-04-19 Stmicroelectronics S.R.L. Apparatus and method for manufacturing a wafer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964477A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体発光素子及びその製造方法
KR20010029852A (ko) * 1999-06-30 2001-04-16 도다 다다히데 Ⅲ족 질화물계 화합물 반도체 소자 및 그 제조방법
JP4375972B2 (ja) * 2003-01-28 2009-12-02 シャープ株式会社 窒化物系iii−v族化合物半導体装置の製造方法
KR100616619B1 (ko) * 2004-09-08 2006-08-28 삼성전기주식회사 질화물계 이종접합 전계효과 트랜지스터
KR100674829B1 (ko) * 2004-10-29 2007-01-25 삼성전기주식회사 질화물계 반도체 장치 및 그 제조 방법
JP4369438B2 (ja) * 2005-04-26 2009-11-18 シャープ株式会社 電界効果型トランジスタ
JP5025168B2 (ja) * 2006-06-08 2012-09-12 昭和電工株式会社 Iii族窒化物半導体積層構造体の製造方法
JP4584293B2 (ja) * 2007-08-31 2010-11-17 富士通株式会社 窒化物半導体装置、ドハティ増幅器、ドレイン電圧制御増幅器

Also Published As

Publication number Publication date
US20100123139A1 (en) 2010-05-20
JP2010123800A (ja) 2010-06-03

Similar Documents

Publication Publication Date Title
TWI230978B (en) Semiconductor device and the manufacturing method thereof
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
KR100706952B1 (ko) 수직 구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
US8981382B2 (en) Semiconductor structure including buffer with strain compensation layers
US8928000B2 (en) Nitride semiconductor wafer including different lattice constants
JP4332720B2 (ja) 半導体素子形成用板状基体の製造方法
WO2005074019A1 (ja) 半導体装置
JP5163045B2 (ja) エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法
WO2010125850A1 (ja) ウエハ生産物を作製する方法、及び窒化ガリウム系半導体光素子を作製する方法
JP5412093B2 (ja) 半導体ウェハ製造方法及び半導体装置製造方法
US20130307024A1 (en) Semiconductor device and method for manufacturing semiconductor device
WO2008012877A1 (fr) DISPOSITIF À SEMI-CONDUCTEURS COMPOSÉ EMPLOYANT UN SUBSTRAT DE SiC ET PROCÉDÉ POUR PRODUIRE CELUI-CI
US20130112939A1 (en) New iii-nitride growth method on silicon substrate
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
WO2012137781A1 (ja) 半導体積層体及びその製造方法、並びに半導体素子
JP2016058693A (ja) 半導体装置、半導体ウェーハ、及び、半導体装置の製造方法
JP4725763B2 (ja) 半導体素子形成用板状基体の製造方法
JP5460751B2 (ja) 半導体装置
JP2007095858A (ja) 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
CN117561614A (zh) 铝氮化物层的制造方法
JP5059205B2 (ja) ウェーハ及び結晶成長方法
JP7540714B2 (ja) 半導体素子構造の製造方法
US9680055B2 (en) Hetero-substrate, nitride-based semiconductor light emitting device, and method for manufacturing the same
WO2024085243A1 (ja) 半導体基板、テンプレート基板、並びにテンプレート基板の製造方法および製造装置
US20230022774A1 (en) Manufacturing method for semiconductor element, and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121011

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130123

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130130

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130902

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131111

R150 Certificate of patent or registration of utility model

Ref document number: 5412093

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250