JP5496541B2

JP5496541B2 - 半導体装置

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Inventors: 康隆中柴
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Description

本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。

入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。

しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。

また特許文献２には、送信側の第１半導体チップと受信側の第２半導体チップとを伝送経路を介して相互に接続する際に、インダクタ対を用いることが記載されている。詳細には、伝送線路と第１半導体チップは、送信側インダクタ対の電磁結合によって非接触に接続している。また伝送線路と第２半導体チップは、受信側インダクタ対の電磁結合によって非接触に接続している。

特表２００１−５１３２７６号公報特開２００８−１１３０９３号公報

送信側の回路と受信側の回路とを配線基板を介して接続する場合において、送信側の回路と配線基板とをインダクタ対で接続し、配線基板と受信側の回路とをインダクタ対によって接続することが考えられる。この場合、インダクタ対が２つになるため、信号が伝達する間に減衰し、信号が正確に伝達できない可能性がでてくる。信号を正確に伝達するためには、インダクタ対を構成する２つのインダクタの相互間隔を狭くすれば良い。しかし、送信側の回路と受信側の回路の基準電圧が異なる場合、２つのインダクタ対それぞれにおいて、インダクタ対を構成する２つのインダクタの相互間隔を狭くすると、送信側の回路と受信側の回路の間の絶縁を確保できなくなる。このように、信号を正確に伝達しつつ、送信側の回路と受信側の回路の間の絶縁を確保することは難しかった。

本発明によれば、配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記配線層に形成され、前記第１回路に接続された第１インダクタと、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第２回路に接続された第２インダクタと、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第３インダクタと、
前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
を有し、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なる半導体装置が提供される。

本発明によれば、第１インダクタから第３インダクタまでの距離は、第２インダクタから第４インダクタまでの距離と異なっている。第１回路と第２回路の間の耐圧は、第１インダクタから第３インダクタまでの距離と、第２インダクタから第４インダクタまでの距離の和によって定まる。このため、第１インダクタから第３インダクタまでの距離と、第２インダクタから第４インダクタまでの距離の和は、ある値以上を有する必要がある。半導体装置を設計する場合、上記した必要な値を、第１インダクタから第３インダクタまでの距離と、第２インダクタから第４インダクタまでの距離に配分することになる。第１インダクタから第３インダクタまでの距離、及び第２インダクタと第４インダクタの距離をそれぞれ互いに異ならせ、適切な値にすれば、第１回路から第２回路までの信号伝達効率を最大値にすることができる。従って、信号を正確に伝達しつつ、第１回路と第２回路の間の絶縁を確保することができる。

本発明によれば、配線基板と送信側の第１回路、及び配線基板と受信側の第２回路とをインダクタ対によって接続するときに、信号を正確に伝達しつつ、第１回路と第２回路の間の絶縁を確保することができる。

第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示した半導体装置の平面概略図である。図１に示した半導体装置の等価回路図である。第２の実施形態に係る半導体装置の構成を示す断面図である。図４に示した半導体装置の平面概略図である。第３の実施形態に係る半導体装置の構成を示す断面概略図である。図６に示した半導体装置の平面概略図である。図６に示した半導体装置の等価回路図である。第４の実施形態に係る半導体装置の構成を示す断面概略図である。図９に示した半導体装置の平面概略図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る半導体装置の構成を示す図であり、図２は図１に示した半導体装置の平面概略図である。図１は図２のＡ−Ａ´断面に相当している。なお図１において、図を簡略化するため、後述する第１インダクタ３０２及び第２インダクタ３２２の巻き数を図２と異ならせている。この半導体装置は、二つの半導体チップ１０，２０及び配線基板６０を備える。半導体チップ１０は多層配線層４００を有しており、半導体チップ２０は多層配線層５００を有している。

半導体チップ１０は、第１基板１０２、第１回路１００、及び第１インダクタ３０２を有している。第１基板１０２はシリコン基板などの半導体基板である。第１回路１００は送信される信号を生成する。第１インダクタ３０２は多層配線層４００に形成されている。第１インダクタ３０２は、第１回路１００に接続しており、第１回路１００で生成した信号が入力される。

半導体チップ２０は、第２基板２０２、第２回路２００及び第２インダクタ３２２を有している。第２基板２０２はシリコン基板などの半導体基板である。第２回路２００は、第１回路１００が生成した信号を受信して処理する。第２インダクタ３２２は多層配線層５００に形成されている。第２インダクタ３２２は、第２回路２００に接続しており、第２回路２００に信号を伝達する。伝達される信号は、例えばデジタル信号であるが、アナログ信号であっても良い。

配線基板６０は、半導体チップ１０の第１インダクタ３０２上から半導体チップ２０の第２インダクタ３２２上に亘って取り付けられている。配線基板６０は、例えば接着剤（図示せず）を介して、半導体チップ１０及び半導体チップ２０に取り付けられている。配線基板６０は、第３インダクタ３０４及び第４インダクタ３２４を有している。第３インダクタ３０４は第１インダクタ３０２の上方に位置している。第４インダクタ３２４は、第２インダクタ３２２の上方に位置しており、第３インダクタ３０４に接続している。第１インダクタ３０２から第３インダクタ３０４までの距離は、第２インダクタ３２２から第４インダクタ３２４までの距離より長い。各インダクタは、渦巻き型の配線パターンである。

図１に示す例において、配線基板６０は、シリコン基板６０２を用いて形成されたシリコンインターポーザである。ただし、配線基板６０は、樹脂製の基板を用いたインターポーザや配線基板であってもよい。また配線基板６０がシリコン基板６０２を用いて形成されており、第１基板１０２及び第２基板２０２がシリコン基板である場合、配線基板６０のシリコン基板の不純物濃度は、第１基板１０２の基板不純物濃度及び第２基板２０２の基板不純物濃度より低いのが好ましい。このようにすると、シリコン基板６０２に渦電流が発生することを抑制できる。

本実施形態では、第３インダクタ３０４及び第４インダクタ３２４は、配線基板６０のうち半導体チップ１０及び半導体チップ２０とは反対側の面に形成されている。なお第３インダクタ３０４及び第４インダクタ３２４は、シリコン基板６０２上に形成された配線層６０４に形成されている。配線層６０４は多層配線層であり、第３インダクタ３０４及び第４インダクタ３２４は、配線層６０４内の配線（図示せず）を介して互いに接続している。

第１インダクタ３０２及び第３インダクタ３０４は、第１信号伝達素子３００を構成しており、第２インダクタ３２２及び第４インダクタ３２４は第２信号伝達素子３２０を構成している。上記したように、第１インダクタ３０２から第３インダクタ３０４までの距離は、第２インダクタ３２２から第４インダクタ３２４までの距離と異なっている。

詳細には、第１インダクタ３０２は半導体チップ１０の多層配線層４００に形成されており、第２インダクタ３２２は半導体チップ２０の多層配線層５００に形成されている。多層配線層４００，５００は、絶縁層及び配線層をこの順にそれぞれ複数回以上交互に積層したものである。本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。また多層配線層５００は、絶縁層５１０、配線層５１２、絶縁層５２０、配線層５２２、絶縁層５３０、配線層５３２、絶縁層５４０、及び配線層５４２をこの順に重ねた構成を有している。各絶縁層は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。なお、多層配線層４００，５００は、保護膜（図示せず）により被覆されている。また多層配線層４００，５００の層数は互いに同じであっても良いし、異なっていても良い。

本図に示す例において、第１インダクタ３０２は、多層配線層４００の第１配線層である配線層４１２に設けられており、第２インダクタ３２２は、多層配線層５００の最上層の配線層５４２に設けられている。

各配線層の配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層に形成された溝に埋め込まれている。最上層の配線には、パッド（図示せず）が形成されている。なお、多層配線層４００，５００において、配線層の少なくとも一つはＡｌ合金配線であっても良い。なお各配線層に形成された配線は、絶縁層に埋め込まれたプラグを介して互いに接続している。

絶縁層及び配線層を構成する各絶縁膜はＳｉＯ_２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン‐ビス‐ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅｏｘｉｄｅ)（登録商標）、サイトップ（登録商標）、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらの多孔質膜を用いることもできる。

なお、多層配線層４００と多層配線層５００の厚さが異なる場合、配線基板６０が傾くことが考えられる。この場合、第１基板１０２と第２基板２０２の裏面研削量を変えて半導体チップ１０及び半導体チップ２０の厚さを同じにすればよい。

第１回路１００は送信回路であり、第２回路２００は受信回路である。このため、第１インダクタ３０２は送信側インダクタとして機能し、第３インダクタ３０４は受信側インダクタとして機能する。また第４インダクタ３２４は送信側インダクタとして機能し、第２インダクタ３２２は受信側インダクタとして機能する。

第１回路１００は、例えば送信側ドライバ回路（例えばゲートドライバ）であり、デジタル信号を変調した送信用の信号を増幅して第１インダクタ３０２に出力する。第２回路２００は、例えば受信側ドライバ回路（例えばゲートドライバ）であり、第２インダクタ３２２が受信した信号を変調することにより生成したデジタル信号を増幅して出力する。

第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なるが、第１信号伝達素子３００及び第２信号伝達素子３２０は誘導結合を用いて電気信号を伝達するため、第１回路１００及び第２回路２００に問題は生じない。なお図１の構成において、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。

半導体チップ１０の第１回路１００は第１トランジスタを有している。第１トランジスタには、Ｎ型のトランジスタとＰ型のトランジスタがある。Ｎ型の第１トランジスタ１２１はＰ型のウェル１２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域１２４及びゲート電極１２６を有している。Ｐ型の第１トランジスタ１４１はＮ型のウェル１４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。

ウェル１２０にはＰ型の不純物領域１２２が形成されており、ウェル１４０にはＮ型の不純物領域１４２が形成されている。不純物領域１２２にはＮ型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２にはＰ型の第１トランジスタ１４１の電源電位を与える配線が接続されている。

半導体チップ２０の第２回路２００は第２トランジスタを有している。第２トランジスタにも、Ｎ型のトランジスタと、Ｐ型のトランジスタがある。Ｎ型の第２トランジスタ２２１はＰ型のウェル２２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域２２４及びゲート電極２２６を有している。Ｐ型の第２トランジスタ２４１はＮ型のウェル２４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路、例えばインバータを構成している。

ウェル２２０にはＰ型の不純物領域２２２が形成されており、ウェル２４０にはＮ型の不純物領域２４２が形成されている。不純物領域２２２にはＮ型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２にはＰ型の第２トランジスタ２４１の電源電位を与える配線が接続されている。

本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。

なお、配線基板６０の面積は、半導体チップ１０の面積と半導体チップ２０の面積の和より小さい。

図３は、図１に示した半導体装置の等価回路図である。第１回路１００で生成した信号は、第１信号伝達素子３００及び第２信号伝達素子３２０を介して、第２回路２００に受信される。第１信号伝達素子３００は、第１インダクタ３０２と第３インダクタ３０４の誘導結合によって信号を伝達し、第２信号伝達素子３２０は、第４インダクタ３２４と第２インダクタ３２２の誘導結合によって信号を伝達する。

次に、本実施形態の作用及び効果について説明する。第１回路１００と第２回路２００は、入力される電気信号の電位が互いに異なる。第１回路１００と第２回路２００の間の耐圧は、第１インダクタ３０２と第３インダクタ３０４の間隔と、第２インダクタ３２２と第４インダクタ３２４の間隔の和によって定まる。このため、第１インダクタ３０２と第３インダクタ３０４の間隔と、第２インダクタ３２２と第４インダクタ３２４の間隔の和は、ある値以上になる必要がある。そして、半導体装置を設計する場合、上記した必要な値を、第１インダクタ３０２と第３インダクタ３０４の間隔と、第２インダクタ３２２と第４インダクタ３２４の間隔に配分することになる。第１インダクタ３０２と第３インダクタ３０４の間隔、及び第２インダクタ３２２と第４インダクタ３２４までの間隔をそれぞれ互いに異ならせ、適切な値にすれば、第１回路１００から第２回路２００までの信号伝達効率を最大値にすることができる。本実施形態では、第１インダクタ３０２から第３インダクタ３０４までの距離は、第２インダクタ３２２から第４インダクタ３２４までの距離と異なっている。従って、信号を正確に伝達しつつ、第１回路１００と第２回路２００の間の絶縁を確保することができる。

例えば、第１信号伝達素子３００の送信側インダクタである第１インダクタ３０２は、送信回路である第１回路１００に接続しているため、比較的大きな電流が流れる。これに対して第２信号伝達素子３２０の送信側インダクタである第４インダクタ３２４は、第１信号伝達素子３００の受信側インダクタである第３インダクタ３０４に流れた誘導電流が流れるため、比較的小さな電流が流れる。このため、第１信号伝達素子３００の受信側インダクタである第３インダクタ３０４には、相対的に大きな誘導電流が生じ、第２信号伝達素子３２０の受信側インダクタである第２インダクタ３２２には、相対的に小さな誘導電流が生じる。そこで本実施形態のように、第１インダクタ３０２を多層配線層４００の最下層の配線層４１２に配置して、第２インダクタ３２２を多層配線層５００の最上層の配線層に配置すると、第１信号伝達素子３００内で耐圧を確保しつつ、第２信号伝達素子３２０の信号伝達効率を高くすることができる。

また本実施形態では、第３インダクタ３０４は、配線基板６０のうち半導体チップ１０とは反対側の面に形成されている。このため、第１インダクタ３０２と第３インダクタ３０４を離して、第１信号伝達素子３００の耐圧を大きくすることができる。

また、配線基板６０のシリコン基板６０２の基板不純物濃度を、第１基板１０２の基板不純物濃度及び第２基板２０２の基板不純物濃度より低くすると、第１信号伝達素子３００及び第２信号伝達素子３２０が生じる磁場によって、シリコン基板６０２に渦電流が生じることが抑制される。

図４は、第２の実施形態に係る半導体装置の構成を示す断面図であり、図５は図４に示した半導体装置の平面概略図である。図４は図５のＢ−Ｂ´断面に相当している。この半導体装置は、第３インダクタ３０４及び第４インダクタ３２４が、配線基板６０のうち半導体チップ１０及び半導体チップ２０に対向する面に形成されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本実施形態によっても、信号を正確に伝達しつつ、第１回路１００と第２回路２００の間の絶縁を確保することができる。また、第４インダクタ３２４は、配線基板６０のうち半導体チップ２０に対向する面に形成されている。このため、第４インダクタ３２４と第２インダクタ３２２を近づけて、第２信号伝達素子３２０の信号伝達効率を大きくすることができる。

図６は、第３の実施形態に係る半導体装置の構成を示す断面概略図であり、図７は、図６に示した半導体装置の平面概略図である。図６は図７のＣ−Ｃ´断面に相当している。この半導体装置は、シリコン基板６０２のうち配線層６０４が形成されている面に送受信回路６０６が形成されている点を除いて、第１の実施形態と同様の構成である。

図８は、図６及び図７に示した半導体装置の等価回路図である。送受信回路６０６は、回路上において第３インダクタ３０４と第４インダクタ３２４の間に設けられている。送受信回路６０６は、受信回路及び送信回路を有しており、第３インダクタ３０４が第１インダクタ３０２から受信した信号を復調した後、再度変調して第４インダクタ３２４に出力する。図６に示すように送受信回路６０６は、配線基板６０のうち配線層６０４が形成された面に形成されているが、配線層６０４が形成された面とは逆の面に形成されても良い。

本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、送受信回路６０６は、第３インダクタ３０４が第１インダクタ３０２から受信した信号を復調した後、再度変調して第４インダクタ３２４に出力する。このため、信号伝達効率がさらに向上する。

図９は、第４の実施形態に係る半導体装置の構成を示す断面概略図であり、図１０は図９に示した半導体装置の平面概略図である。図９は図１０のＤ−Ｄ´断面に相当している。この半導体装置は、第１回路１００及び第１インダクタ３０２は半導体チップ１０の第１領域１２に形成されており、第２回路２００及び第２インダクタ３２２は半導体チップ１０の第２領域１４に形成されている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。なお図９及び図１０は、第３の実施形態と同様の場合を示している。

第１基板１０２はＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板であり、シリコン基板１０４上に絶縁層１０６及びシリコン層１０８をこの順に積層した構成である。シリコン層１０８には、第１領域１２及び第２領域１４を絶縁する絶縁分離層１０９が埋め込まれている。絶縁分離層１０９の下端は、絶縁層１０６に達している。

本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また半導体チップ１０に、送信回路としての第１回路１００及び受信回路としての第２回路２００を形成することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。なお、上記した実施形態によれば、以下の発明が開示されている。
（付記１）
配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記配線層に形成され、前記第１回路に接続された第１インダクタと、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第２回路に接続された第２インダクタと、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第３インダクタと、
前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
を有し、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なる半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離より長い半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
前記配線基板はシリコン基板を用いて形成されている半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記一つまたは二つの半導体チップはシリコン基板を用いて形成されており、
前記配線基板における基板不純物濃度は、前記一つまたは二つの半導体チップの基板不純物濃度より低い半導体装置。
（付記５）
付記３又は４に記載の半導体装置において、
前記配線基板に形成され、回路上において前記第３インダクタと前記第４インダクタの間に設けられた送受信回路を備える半導体装置。
（付記６）
付記１〜５のいずれか一つに記載の半導体装置において、
前記第３インダクタ及び前記第４インダクタは、前記配線基板のうち前記一つまたは二つの半導体チップとは反対側の面に形成されている半導体装置。
（付記７）
付記１〜６のいずれか一つに記載の半導体装置において、
前記第１回路及び前記第１インダクタは第１の前記半導体チップに形成されており、
前記第２回路及び前記第２インダクタは第２の前記半導体チップに形成されており、
前記配線基板は、前記第１の半導体チップ上から前記第２の半導体チップ上に亘って取り付けられている半導体装置。
（付記８）
付記１〜６のいずれか一つに記載の半導体装置において、
前記第１回路、前記第２回路、前記第１インダクタ、及び前記第２インダクタは一つの前記半導体チップに形成されており、
前記第１回路及び前記第１インダクタは前記半導体チップの第１領域に形成されており、
前記第２回路及び前記第２インダクタは前記半導体チップの第２領域に形成されており、
前記第１領域及び前記第２領域は絶縁されている半導体装置。

１０半導体チップ
１２第１領域
１４第２領域
２０半導体チップ
６０配線基板
１００第１回路
１０２第１基板
１０４シリコン基板
１０６絶縁層
１０８シリコン層
１０９絶縁分離層
１２０ウェル
１２１第１トランジスタ
１２２不純物領域
１２４不純物領域
１２６ゲート電極
１４０ウェル
１４１第１トランジスタ
１４２不純物領域
１４４不純物領域
１４６ゲート電極
２００第２回路
２０２第２基板
２２０ウェル
２２１第２トランジスタ
２２２不純物領域
２２４不純物領域
２２６ゲート電極
２４０ウェル
２４１第２トランジスタ
２４２不純物領域
２４４不純物領域
２４６ゲート電極
３００第１信号伝達素子
３０２第１インダクタ
３０４第３インダクタ
３２０第２信号伝達素子
３２２第２インダクタ
３２４第４インダクタ
４００多層配線層
４１０絶縁層
４１２配線層
４２０絶縁層
４２２配線層
４３０絶縁層
４３２配線層
４４０絶縁層
４４２配線層
５００多層配線層
５１０絶縁層
５１２配線層
５２０絶縁層
５２２配線層
５３０絶縁層
５３２配線層
５４０絶縁層
５４２配線層
６０２シリコン基板
６０４配線層
６０６送受信回路

Claims

配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記配線層に形成され、前記第１回路に接続された第１インダクタと、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第２回路に接続された第２インダクタと、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第３インダクタと、
前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
を有し、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なり、
前記第１回路及び前記第１インダクタは第１の前記半導体チップに形成されており、
前記第２回路及び前記第２インダクタは第２の前記半導体チップに形成されており、
前記配線基板は、前記第１の半導体チップ上から前記第２の半導体チップ上に亘って取り付けられている半導体装置。
配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記配線層に形成され、前記第１回路に接続された第１インダクタと、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第２回路に接続された第２インダクタと、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第３インダクタと、
前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
を有し、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なり、
前記第１回路、前記第２回路、前記第１インダクタ、及び前記第２インダクタは一つの前記半導体チップに形成されており、
前記第１回路及び前記第１インダクタは前記半導体チップの第１領域に形成されており、
前記第２回路及び前記第２インダクタは前記半導体チップの第２領域に形成されており、
前記第１領域及び前記第２領域は絶縁されている半導体装置。
請求項１又は２に記載の半導体装置において、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離より長い半導体装置。
請求項１〜３のいずれか一つに記載の半導体装置において、
前記配線基板はシリコン基板を用いて形成されている半導体装置。
請求項４に記載の半導体装置において、
前記一つまたは二つの半導体チップはシリコン基板を用いて形成されており、
前記配線基板における基板不純物濃度は、前記一つまたは二つの半導体チップの基板不純物濃度より低い半導体装置。
請求項４又は５に記載の半導体装置において、
前記配線基板に形成され、回路上において前記第３インダクタと前記第４インダクタの間に設けられた送受信回路を備える半導体装置。
請求項１〜６のいずれか一つに記載の半導体装置において、
前記第３インダクタ及び前記第４インダクタは、前記配線基板のうち前記一つまたは二つの半導体チップとは反対側の面に形成されている半導体装置。