JP5484206B2

JP5484206B2 - Differential amplifier circuit

Info

Publication number: JP5484206B2
Application number: JP2010133152A
Authority: JP
Inventors: 真太郎新庄; 未来加賀野; 充弘下沢
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2014-05-07
Anticipated expiration: 2030-06-10
Also published as: JP2011259304A

Description

この発明は、衛星通信、地上波マイクロ波通信、移動体通信などに使用される高周波信号の差動増幅回路に関するものである。 The present invention relates to a high-frequency signal differential amplifier circuit used for satellite communication, terrestrial microwave communication, mobile communication, and the like.

従来から、無線通信などに用いられる送信用高周波増幅回路を設計する際には、増幅回路を構成する増幅素子（たとえば、バイポーラトランジスタ）のエミッタ端子とグランド端子との間を接続するワイヤのインダクタンスに起因して生じる利得低下を抑制するために、１対の増幅素子からなる高周波差動増幅回路（以下、単に「差動増幅回路」という）が用いられている。 Conventionally, when designing a transmission high-frequency amplifier circuit used for wireless communication or the like, the inductance of the wire connecting the emitter terminal and the ground terminal of the amplifier element (for example, bipolar transistor) constituting the amplifier circuit is used. A high-frequency differential amplifier circuit (hereinafter simply referred to as a “differential amplifier circuit”) composed of a pair of amplifier elements is used to suppress the resulting gain reduction.

特に、送信用高周波信号の差動増幅回路においては、１つの出力端子と接地点との間の電圧および電流を出力信号とすることが多いことから、２つの出力端子を１つの出力端子に変換するための単一出力化を図る必要がある。 In particular, in a differential amplifier circuit for transmitting high-frequency signals, the voltage and current between one output terminal and a ground point are often used as output signals, so two output terminals are converted into one output terminal. To achieve a single output.

図６は従来の差動増幅回路を示す回路図であり、平衡不平衡変換器２１６を用いて単一出力化を実現した高出力増幅器の構成例（たとえば、非特許文献１参照）を示している。
図６において、１対のバイポーラトランジスタ２０１、２０２は、差動増幅回路を構成している。 FIG. 6 is a circuit diagram showing a conventional differential amplifier circuit, and shows a configuration example of a high-output amplifier (for example, see Non-Patent Document 1) that realizes a single output using a balanced / unbalanced converter 216. Yes.
In FIG. 6, a pair of bipolar transistors 201 and 202 constitute a differential amplifier circuit.

バイポーラトランジスタ２０１、２０２には、高周波入力端子２０３、２０４と、出力バイアス印加抵抗２０５、２０６を介したコレクタ電源２０７と、ベース電源２０８、２０９と、共通エミッタ端子２１０および接地用ワイヤ（インダクタ）２１１を介した接地端子２１２と、出力整合回路２１３、２１５および平衡不平衡変換器２１６を介した接地端子２１４と、出力整合回路２１３、２１５および平衡不平衡変換器２１６を介した高周波出力端子２１７と、が接続されている。 Bipolar transistors 201 and 202 include high-frequency input terminals 203 and 204, collector power supply 207 via output bias applying resistors 205 and 206, base power supplies 208 and 209, common emitter terminal 210, and grounding wire (inductor) 211. , A ground terminal 214 via the output matching circuits 213 and 215 and the balanced / unbalanced converter 216, and a high-frequency output terminal 217 via the output matching circuits 213 and 215 and the balanced / unbalanced converter 216. , Is connected.

次に、図６に示した従来の差動増幅回路の動作について説明する。
１対のバイポーラトランジスタ２０１、２０２において、各コレクタには、出力バイアス印加抵抗２０５、２０６を介して所定のコレクタ電源２０７からの電圧が共通に印加され、各ベースには、所定のベース電源２０８、２０９からバイアス電圧が印加される。
バイポーラトランジスタ２０１、２０２の各エミッタは、共通エミッタ端子２１０から接地用ワイヤ（インダクタ）２１１および接地端子２１２を介して、グランドに接続される。 Next, the operation of the conventional differential amplifier circuit shown in FIG. 6 will be described.
In the pair of bipolar transistors 201 and 202, a voltage from a predetermined collector power source 207 is commonly applied to each collector via output bias applying resistors 205 and 206, and a predetermined base power source 208, A bias voltage is applied from 209.
Each emitter of the bipolar transistors 201 and 202 is connected to the ground from the common emitter terminal 210 via a grounding wire (inductor) 211 and a grounding terminal 212.

高周波入力端子２０３、２０４から入力された差動信号は、各バイポーラトランジスタ２０１、２０２のベース端子に印加されて増幅された後、各コレクタ端子から出力され、出力整合回路２１３、２１５を介して平衡不平衡変換器２１６に入力される。
平衡不平衡変換器２１６に入力された２つの差動信号は、単一出力化された後、高周波出力端子２１７から出力信号として取り出される。 The differential signals input from the high frequency input terminals 203 and 204 are applied to the base terminals of the bipolar transistors 201 and 202, amplified, output from the collector terminals, and balanced via the output matching circuits 213 and 215. Input to the unbalanced converter 216.
The two differential signals input to the balance / unbalance converter 216 are converted into a single output and then taken out as an output signal from the high frequency output terminal 217.

図６の差動増幅回路においては、共通エミッタ端子２１０を仮想接地点とすることによって、共通エミッタ端子２１０と接地端子２１２とを接続するワイヤ（インダクタンス）２１１による利得低下を抑制している。
また、平衡不平衡変換器２１６により損失が生じるものの、高周波出力端子２１７から合成信号を取り出すことを可能にしている。 In the differential amplifier circuit of FIG. 6, the common emitter terminal 210 is set as a virtual ground point, thereby suppressing a gain decrease due to the wire (inductance) 211 connecting the common emitter terminal 210 and the ground terminal 212.
In addition, although a loss is caused by the balance / unbalance converter 216, it is possible to take out the synthesized signal from the high frequency output terminal 217.

図７は従来の他の差動増幅回路を示す回路図であり、補助増幅器および終端抵抗２３３を用いて単一出力化を実現した送信用高周波の１段の差動増幅回路の構成例（たとえば、特許文献１参照）を示している。
図７において、１対の電界効果型トランジスタ（ＦＥＴ）２２１、２２２は、差動増幅回路を構成している。 FIG. 7 is a circuit diagram showing another conventional differential amplifier circuit. A configuration example of a transmission high-frequency single-stage differential amplifier circuit that realizes a single output using an auxiliary amplifier and a terminating resistor 233 (for example, , See Patent Document 1).
In FIG. 7, a pair of field effect transistors (FETs) 221 and 222 form a differential amplifier circuit.

電界効果型トランジスタ２２１、２２２には、高周波入力端子２２３、２２４と、出力バイアス印加抵抗２２５、２２６を介したドレイン電源２２７と、ゲート電源２２８、２２９と、共通ソース端子２３０および接地用ワイヤ（インダクタ）２３１を介した接地端子２３２と、５０オームの終端抵抗２３３を介した接地端子２３４と、高周波出力端子２３５と、が接続されている。 The field effect transistors 221 and 222 include high-frequency input terminals 223 and 224, drain power supplies 227 via output bias applying resistors 225 and 226, gate power supplies 228 and 229, a common source terminal 230, and grounding wires (inductors). ) A ground terminal 232 via 231, a ground terminal 234 via a 50 ohm termination resistor 233, and a high frequency output terminal 235 are connected.

次に、図７に示した従来の差動増幅回路の動作について説明する。
１対の電界効果型トランジスタ２２１、２２２において、各ドレイン端子には、出力バイアス印加抵抗２２５、２２６を介して所定のドレイン電源２２７からの電圧が共通に印加され、各ゲートには、所定のゲート電源２２８、２２９からバイアス電圧が印加される。
電界効果型トランジスタ２２１、２２２の各ソース端子は、共通ソース端子２３０から接地用ワイヤ（インダクタ）２３１および接地端子２３２を介して、グランドに接続される。 Next, the operation of the conventional differential amplifier circuit shown in FIG. 7 will be described.
In the pair of field effect transistors 221 and 222, a voltage from a predetermined drain power supply 227 is commonly applied to each drain terminal via output bias applying resistors 225 and 226, and each gate has a predetermined gate. A bias voltage is applied from the power supplies 228 and 229.
The source terminals of the field effect transistors 221 and 222 are connected to the ground from the common source terminal 230 via the ground wire (inductor) 231 and the ground terminal 232.

高周波入力端子２２３、２２４から入力された差動信号は、各電界効果型トランジスタ２２１、２２２のゲート端子に印加されて増幅された後、各ドレイン端子から出力される。
一方の出力信号は、終端抵抗２３３および接地端子２３４を介してグランドに接続され、他方の出力信号は、高周波出力端子２３５から出力信号として取りだされる。 Differential signals input from the high-frequency input terminals 223 and 224 are applied to the gate terminals of the field effect transistors 221 and 222, amplified, and then output from the drain terminals.
One output signal is connected to the ground via the termination resistor 233 and the ground terminal 234, and the other output signal is taken out from the high frequency output terminal 235 as an output signal.

図７の差動増幅回路においては、共通ソース端子２３０を仮想接地点としてワイヤ（インダクタンス）２３１による利得低下を抑制するとともに、高周波出力端子の一方を終端させて単一出力化を実現することにより、チップサイズの小型化を実現している。 In the differential amplifier circuit of FIG. 7, the common source terminal 230 is used as a virtual ground point to suppress a decrease in gain due to the wire (inductance) 231 and one of the high-frequency output terminals is terminated to realize a single output. The chip size has been reduced.

特開２０００−２４４４２０号公報JP 2000-244420 A

ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ１９９９ｐｐ．１８８１IEEE Journal of Solid State Circuits 1999 pp. 1881

従来の差動増幅回路は、非特許文献１（図６）のように平衡不平衡変換器を用いて単一出力化を実現した場合には、伝送線路やスパイラルインダクタのサイズの影響によってチップサイズが大きくなるうえ、一般に半導体基板上に作成した平衡不平衡変換器の損失が非常に大きいことから、効率よく出力信号を取り出すことが困難になるという課題があった。 When a conventional differential amplifier circuit is realized as a single output using a balanced / unbalanced converter as in Non-Patent Document 1 (FIG. 6), the chip size is affected by the size of the transmission line and spiral inductor. In addition, there is a problem that it is difficult to extract an output signal efficiently because generally the loss of the balun is not very large.

また、特許文献１（図７）のように、２つの出力端子のうちの一方を、終端抵抗（５０オーム）を介して終端させて単一出力化を実現した場合には、出力電力が少なくとも３ｄＢ程度低下してしまうので、結局、効率よく出力信号を取り出すことが困難になるという課題があった。 Further, as in Patent Document 1 (FIG. 7), when one of the two output terminals is terminated via a termination resistor (50 ohms) to achieve a single output, the output power is at least Since it is reduced by about 3 dB, there is a problem that it is difficult to extract an output signal efficiently.

この発明は、上記のような課題を解決するためになされたものであり、高利得特性を有するとともに、小型でかつ安定な差動増幅動作を実現した差動増幅回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a differential amplifier circuit having high gain characteristics and realizing a small and stable differential amplification operation. .

この発明に係る差動増幅回路は、１対の増幅素子と、１対の増幅素子の各々に対する出力バイアス印加回路および入力バイアス印加回路と、１対の増幅素子の２つの出力端子の一方を接地するための終端抵抗と、を備えた差動増幅回路において、１対の増幅素子は、互いに異なるサイズからなり、２つの出力端子の一方は、１対の増幅素子のうちのサイズの小さい方の増幅素子の出力端子であり、終端抵抗を介して接地されており、２つの出力端子の他方は、１対の増幅素子のうちのサイズの大きい方の増幅素子の出力端子であり、接地されておらず、２つの出力端子の一方と比較して高振幅な出力信号を出力するものである。 In the differential amplifier circuit according to the present invention, a pair of amplifying elements, an output bias applying circuit and an input bias applying circuit for each of the pair of amplifying elements, and one of the two output terminals of the pair of amplifying elements are grounded. A pair of amplifying elements having different sizes, and one of the two output terminals is a smaller one of the pair of amplifying elements. The output terminal of the amplifying element is grounded via a termination resistor, and the other of the two output terminals is the output terminal of the larger amplifying element of the pair of amplifying elements, and is grounded. The output signal is higher in amplitude than one of the two output terminals .

この発明によれば、高利得特性を有するとともに、小型でかつ安定な差動増幅動作を実現することができる。 According to the present invention, a small and stable differential amplification operation can be realized while having high gain characteristics.

この発明の実施の形態１に係る差動増幅回路を示す回路図である。1 is a circuit diagram showing a differential amplifier circuit according to a first embodiment of the present invention. この発明の実施の形態１による効果を説明するための条件ごとの線形利得および利得圧縮時電力の計算結果の一例を示す説明図である。It is explanatory drawing which shows an example of the calculation result of the linear gain for every condition, and the power at the time of gain compression for demonstrating the effect by Embodiment 1 of this invention. この発明の実施の形態３による効果を説明するための条件ごとの線形利得および利得圧縮時電力の計算結果の一例を示す説明図である。It is explanatory drawing which shows an example of the calculation result of the linear gain for every condition, and the power at the time of gain compression for demonstrating the effect by Embodiment 3 of this invention. この発明の実施の形態４に係る差動増幅回路を示す回路図である。It is a circuit diagram which shows the differential amplifier circuit which concerns on Embodiment 4 of this invention. この発明の実施の形態５に係る差動増幅回路を示す回路図である。It is a circuit diagram which shows the differential amplifier circuit which concerns on Embodiment 5 of this invention. 従来の差動増幅回路の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional differential amplifier circuit. 従来の差動増幅回路の他の構成例を示す回路図である。It is a circuit diagram which shows the other structural example of the conventional differential amplifier circuit.

実施の形態１．
図１はこの発明の実施の形態１に係る差動増幅回路を示す回路図である。
図１において、差動増幅回路を構成する１対のバイポーラトランジスタ１、２には、直流電流阻止容量５、６を介した高周波入力端子３、４と、ベース電源７、８と、出力バイアス印加インダクタ９、１０を介したコレクタ電源１１と、出力整合回路１３を介した高周波出力端子１４と、出力整合回路１２および終端抵抗１５（５０オーム）を介した接地パッド１６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分１７と、が接続されている。 Embodiment 1 FIG.
1 is a circuit diagram showing a differential amplifier circuit according to Embodiment 1 of the present invention.
In FIG. 1, a pair of bipolar transistors 1 and 2 constituting a differential amplifier circuit are connected to high-frequency input terminals 3 and 4 via DC current blocking capacitors 5 and 6, base power supplies 7 and 8, and output bias application. Collector power source 11 via inductors 9 and 10, high-frequency output terminal 14 via output matching circuit 13, ground pad 16 via output matching circuit 12 and termination resistor 15 (50 ohms), and emitter terminal common An inductance component 17 generated by a line or a wire is connected.

ベース電源７、８は、バイポーラトランジスタ１、２に対する入力バイアス印加回路を構成している。
また、コレクタ電源１１、出力バイアス印加インダクタ９、１０および出力整合回路１２、１３は、バイポーラトランジスタ１、２に対する出力バイアス印加回路を構成している。
なお、ここでは、図示を省略しているが、一般に、バイポーラトランジスタ１、２の各ベース端子には、入力整合回路が接続されることが多い。 The base power supplies 7 and 8 constitute an input bias application circuit for the bipolar transistors 1 and 2.
The collector power supply 11, the output bias application inductors 9 and 10, and the output matching circuits 12 and 13 constitute an output bias application circuit for the bipolar transistors 1 and 2.
Although illustration is omitted here, generally, an input matching circuit is often connected to each base terminal of the bipolar transistors 1 and 2.

次に、図２の説明図を参照しながら、図１に示したこの発明の実施の形態１による動作について説明する。
１対のバイポーラトランジスタ１、２において、各コレクタ端子には、出力バイアス印加インダクタ９、１０を介して所定のコレクタ電源１１からの電圧が印加され、各ベース端子には、所定のベース電源７、８からバイアス電圧が印加される。
バイポーラトランジスタ１、２の各エミッタ端子は、共通化された後、インダクタンス成分１７（ワイヤなど）を介して接地される。 Next, the operation according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to the explanatory diagram of FIG.
In the pair of bipolar transistors 1 and 2, a voltage from a predetermined collector power supply 11 is applied to each collector terminal via output bias applying inductors 9 and 10, and a predetermined base power supply 7 is applied to each base terminal. A bias voltage is applied from 8.
The emitter terminals of the bipolar transistors 1 and 2 are made common and then grounded via an inductance component 17 (wire or the like).

高周波入力端子３、４から入力された差動信号は、各バイポーラトランジスタ１、２のベース端子に印加されて増幅された後、各コレクタ端子から出力され、一方の出力信号は、出力整合回路１２、終端抵抗１５（５０オーム）および接地パッド１６を介してグランドに接続される。
他方の出力信号は、出力整合回路１３を介して高周波出力端子１４から取り出される。 The differential signals input from the high-frequency input terminals 3 and 4 are applied to the base terminals of the bipolar transistors 1 and 2 and amplified, and then output from the collector terminals. One output signal is output from the output matching circuit 12. , Connected to the ground via a termination resistor 15 (50 ohms) and a ground pad 16.
The other output signal is taken out from the high frequency output terminal 14 via the output matching circuit 13.

ここで、出力負荷インピーダンスは、５０オームを想定している。また、バイポーラトランジスタ１とバイポーラトランジスタ２とのトランジスタサイズ比は、１：Ｍ（Ｍ＞１）とする。 Here, the output load impedance is assumed to be 50 ohms. The transistor size ratio between the bipolar transistor 1 and the bipolar transistor 2 is 1: M (M> 1).

図１において、出力整合回路１２、１３を、互いに異なる負荷条件を実現する回路とすることにより、出力振幅を非対称にすることができる。
また、高振幅が得られる高周波出力端子１４から出力信号を取り出すことにより、図１の差動増幅回路を高利得な増幅器として動作させることができる。 In FIG. 1, the output matching circuits 12 and 13 are circuits that realize different load conditions, whereby the output amplitude can be made asymmetric.
Further, by extracting an output signal from the high-frequency output terminal 14 from which a high amplitude can be obtained, the differential amplifier circuit of FIG. 1 can be operated as a high gain amplifier.

図２は条件Ａ〜Ｄごとの線形利得および利得圧縮時電力を示す説明図であり、周波数６ＧＨｚにおける差動増幅回路を用いた線形利得［ｄＢ］と利得１ｄＢ圧縮時電力（Ｐ１ｄＢ）［ｄＢｍ］との計算結果の一例を示している。 FIG. 2 is an explanatory diagram showing linear gain and gain compression power for each of conditions A to D. Linear gain [dB] using a differential amplifier circuit at a frequency of 6 GHz and gain 1 dB compression power (P1 dB) [dBm]. An example of the calculation result is shown.

図２において、条件Ａ、Ｂは従来回路のトランジスタサイズ条件、条件Ｃはこの発明の実施の形態１におけるトランジスタサイズ条件であり、バイポーラトランジスタ１、２の各トランジスタサイズＡＥ１、ＡＥ２に関する４条件Ａ〜Ｄは、以下の通りとする。 In FIG. 2, conditions A and B are transistor size conditions of the conventional circuit, and condition C is the transistor size condition in the first embodiment of the present invention. Four conditions A to B relating to the transistor sizes AE1 and AE2 of the bipolar transistors 1 and 2 are shown. D is as follows.

（条件Ａ）ＡＥ１＝９．１ｕｍ２、ＡＥ２＝９．１ｕｍ２
（条件Ｂ）ＡＥ１＝２７．３ｕｍ２、ＡＥ２＝２７．３ｕｍ２
（条件Ｃ）ＡＥ１＝９．１ｕｍ２、ＡＥ２＝２７．３ｕｍ２
（条件Ｄ）ＡＥ１＝２７．３ｕｍ２、ＡＥ２＝９．１ｕｍ２ (Condition A) AE1 = 9.1 um2, AE2 = 9.1 um2
(Condition B) AE1 = 27.3um2, AE2 = 27.3um2
(Condition C) AE1 = 9.1 um2, AE2 = 27.3 um2
(Condition D) AE1 = 27.3 um2, AE2 = 9.1 um2

図２から明らかなように、従来の条件Ａ、Ｂ（ＡＥ１＝ＡＥ２）の差動増幅回路の場合は、線形利得が８．７ｄＢ、８．５ｄＢであるのに対し、この発明の実施の形態１の条件Ｃ（ＡＥ１＜ＡＥ２）の場合は、９．５ｄＢの線形利得が得られることが分かる。
一方、条件Ｄ（ＡＥ１＞ＡＥ２）のように、条件Ｃとは逆に小トランジスタ側から出力信号を取り出した場合には、線形利得が７．６ｄＢに劣化することが分かる。 As apparent from FIG. 2, in the case of the differential amplifier circuit of the conventional conditions A and B (AE1 = AE2), the linear gains are 8.7 dB and 8.5 dB. In the case of the condition C of 1 (AE1 <AE2), it can be seen that a linear gain of 9.5 dB can be obtained.
On the other hand, when the output signal is extracted from the small transistor side as in the condition D (AE1> AE2), the linear gain is degraded to 7.6 dB.

図２内の条件Ｃの計算結果は、この発明の実施の形態１による作用効果を説明するための単なる一例であり、バイアス条件や出力整合回路１２、１３の定数や構成などにより、線形利得の値および改善量などは変化するが、いずれにしても高利得な増幅器として動作することはできる。 The calculation result of the condition C in FIG. 2 is merely an example for explaining the function and effect of the first embodiment of the present invention. The linear gain can be changed depending on the bias condition and the constants and configurations of the output matching circuits 12 and 13. Although the value and the amount of improvement vary, in any case, it can operate as a high gain amplifier.

また、図１に示したこの発明の実施の形態１に係る差動増幅回路の構成は一例であり、共通エミッタ端子が電流源に接続された回路構成であっても同様の効果が得られ、カスコード（Ｃａｓｃｏｄｅ：エミッタ接地回路とベース接地回路とを縦に接続した回路）構成であっても同様の効果が得られることは言うまでもない。 The configuration of the differential amplifier circuit according to the first embodiment of the present invention shown in FIG. 1 is an example, and the same effect can be obtained even in a circuit configuration in which the common emitter terminal is connected to the current source. It goes without saying that the same effect can be obtained even with a cascode (Cascode: a circuit in which a grounded emitter circuit and a grounded base circuit are vertically connected).

また、出力バイアス印加インダクタ９、１０を用いたが、出力バイアス印加素子として抵抗（図６、図７参照）を用いても同様の効果が得られる。
さらに、出力整合回路１２、１３を設けたが、出力整合回路を設けなくても同様の効果が得られ、また、入力整合回路（図示せず）を設けなくても同様の効果が得られることは言うまでもない。 Further, although the output bias applying inductors 9 and 10 are used, the same effect can be obtained by using a resistor (see FIGS. 6 and 7) as the output bias applying element.
Further, although the output matching circuits 12 and 13 are provided, the same effect can be obtained without providing the output matching circuit, and the same effect can be obtained without providing the input matching circuit (not shown). Needless to say.

以上のように、この発明の実施の形態１（図１）に係る差動増幅回路は、１対のバイポーラトランジスタ１、２（増幅素子）と、１対のバイポーラトランジスタ１、２の各々に対する出力バイアス印加インダクタ９、１０（出力バイアス印加回路）およびベース電源７、８（入力バイアス印加回路）と、１対のバイポーラトランジスタ１、２の２つの出力端子の一方を接地するための終端抵抗１５と、を備えている。 As described above, the differential amplifier circuit according to the first embodiment (FIG. 1) of the present invention has outputs to each of the pair of bipolar transistors 1 and 2 (amplifying element) and the pair of bipolar transistors 1 and 2. Bias applying inductors 9 and 10 (output bias applying circuit) and base power supplies 7 and 8 (input bias applying circuit), and a terminating resistor 15 for grounding one of the two output terminals of the pair of bipolar transistors 1 and 2 It is equipped with.

１対のバイポーラトランジスタ１、２は、互いに異なるサイズのトランジスタにより構成されており、高周波出力端子１４（２つの出力端子の他方）は、振幅が大きい線路側に設けられている。 The pair of bipolar transistors 1 and 2 are composed of transistors of different sizes, and the high-frequency output terminal 14 (the other of the two output terminals) is provided on the line side having a large amplitude.

このように、１対の１対のバイポーラトランジスタ１、２を不平衡に動作させ、振幅が大きい線路側に高周波出力端子１４を設けて、出力信号として取り出すことにより、高利得特性を実現することが可能となる。
また、従来回路（図６）の平衡不平衡変換器２１６を不要として、簡易な構成としたので、回路全体の小形化を実現することが可能となる。 Thus, a high gain characteristic is realized by operating a pair of bipolar transistors 1 and 2 in an unbalanced manner, providing a high-frequency output terminal 14 on the line side with a large amplitude, and extracting the output signal as an output signal. Is possible.
Further, since the balanced / unbalanced converter 216 of the conventional circuit (FIG. 6) is not required and the configuration is simple, it is possible to reduce the size of the entire circuit.

実施の形態２．
なお、上記実施の形態１では、出力バイアス印加インダクタ９、１０を含む２つの出力バイアス印加回路について特に言及しなかったが、２つの出力バイアス印加回路を非対称に構成することが望ましい。
以下、図１を参照しながら、２つの出力バイアス印加回路を非対称に構成したこの発明の実施の形態２について説明する。 Embodiment 2. FIG.
In the first embodiment, the two output bias application circuits including the output bias application inductors 9 and 10 are not particularly mentioned. However, it is desirable to configure the two output bias application circuits asymmetrically.
A second embodiment of the present invention in which two output bias applying circuits are configured asymmetrically will be described below with reference to FIG.

この発明の実施の形態２に係る差動増幅回路の構成は、図１に示した通りであり、基本動作も前述と同様である。
また、前述と同様に、出力負荷インピーダンスは５０オームを想定しており、出力整合回路１２、１３は互いに異なるものとする。 The configuration of the differential amplifier circuit according to the second embodiment of the present invention is as shown in FIG. 1, and the basic operation is the same as described above.
As described above, the output load impedance is assumed to be 50 ohms, and the output matching circuits 12 and 13 are different from each other.

この発明の実施の形態２において、１対のバイポーラトランジスタ１、２（増幅素子）の２つの出力バイアス印加回路（たとえば、出力整合回路１２、１４）は、互いに異なる負荷の回路により構成されている。
なお、２つの出力バイアス印加回路においては、出力整合回路１２、１３を非対称に構成してもよく、または出力バイアス印加インダクタ９、１０を非対称に構成してもよく、いずれの場合も同様の効果が得られる。 In the second embodiment of the present invention, two output bias applying circuits (for example, output matching circuits 12 and 14) of a pair of bipolar transistors 1 and 2 (amplifying elements) are configured by circuits having different loads. .
In the two output bias application circuits, the output matching circuits 12 and 13 may be configured asymmetrically, or the output bias application inductors 9 and 10 may be configured asymmetrically. Is obtained.

この場合も、前述と同様に、バイポーラトランジスタ１、２を異なるサイズに設定することにより、出力振幅を非対称にすることができる。また、高振幅が得られる大サイズのトランジスタに接続されている高周波出力端子１４から出力信号を取り出すことにより、高利得な増幅器として動作させることができる。また、平衡不平衡変換器を不要として簡易な構成としたので、回路の小形化を実現することが可能となる。 In this case as well, the output amplitude can be made asymmetric by setting the bipolar transistors 1 and 2 to different sizes as described above. Further, by extracting an output signal from the high-frequency output terminal 14 connected to a large-sized transistor capable of obtaining a high amplitude, it can be operated as a high gain amplifier. In addition, since the balance-unbalance converter is not required and the configuration is simple, it is possible to reduce the size of the circuit.

さらに、この発明の実施の形態２による差動増幅回路においては、１対の出力バイアス印加回路（たとえば、出力整合回路１２、１４）を非対称に設定し、振幅が大きい線路から出力信号として取り出すことによって、さらに高利得特性を実現することが可能となる。 Furthermore, in the differential amplifier circuit according to the second embodiment of the present invention, a pair of output bias application circuits (for example, output matching circuits 12 and 14) are set asymmetrically and are taken out as output signals from a line having a large amplitude. As a result, higher gain characteristics can be realized.

実施の形態３．
なお、上記実施の形態１、２では、終端抵抗１５の定数について特に言及しなかったが、終端抵抗１５の定数を、高周波出力端子１４（２つの出力端子の他方）の負荷インピーダンスよりも小さい値に設定することが望ましい。
以下、図１とともに、図３の説明図を参照しながら、２つの出力バイアス印加回路を非対称に構成したこの発明の実施の形態２について説明する。 Embodiment 3 FIG.
In the first and second embodiments, the constant of the termination resistor 15 is not particularly mentioned. However, the constant of the termination resistor 15 is smaller than the load impedance of the high-frequency output terminal 14 (the other of the two output terminals). It is desirable to set to.
A second embodiment of the present invention in which two output bias applying circuits are configured asymmetrically will be described below with reference to FIG. 3 together with FIG.

この発明の実施の形態３において、一方の出力信号を終端させる終端抵抗１５は、５０オームよりも低い抵抗値に設定されている。
このように、終端抵抗１５を５０オームよりも低い抵抗値に設定することにより、出力振幅を非対称にすることができる。また、前述と同様に、高振幅が得られる高周波出力端子１４から出力信号を取り出すことによって、高利得な増幅器として動作させることができる。 In the third embodiment of the present invention, the terminating resistor 15 for terminating one output signal is set to a resistance value lower than 50 ohms.
Thus, the output amplitude can be made asymmetric by setting the termination resistor 15 to a resistance value lower than 50 ohms. Similarly to the above, by extracting an output signal from the high-frequency output terminal 14 from which a high amplitude can be obtained, it can be operated as a high gain amplifier.

図３は条件Ｅ、Ｆごとの線形利得および利得圧縮時電力を示す説明図であり、周波数６ＧＨｚにおける差動増幅回路を用いた線形利得［ｄＢ］と利得１ｄＢ圧縮時電力（Ｐ１ｄＢ）［ｄＢｍ］との計算結果の一例を示している。
図３において、条件Ｅは従来回路の終端抵抗条件、条件Ｆはこの発明の実施の形態３における終端抵抗条件であり、終端抵抗１５の抵抗値Ｒに関する２条件Ｅ、Ｆは、以下の通りである。 FIG. 3 is an explanatory diagram showing linear gain and gain compression power for each of conditions E and F. Linear gain [dB] using a differential amplifier circuit at a frequency of 6 GHz and gain 1 dB compression power (P1 dB) [dBm]. An example of the calculation result is shown.
In FIG. 3, the condition E is the termination resistance condition of the conventional circuit, the condition F is the termination resistance condition in the third embodiment of the present invention, and the two conditions E and F relating to the resistance value R of the termination resistor 15 are as follows. is there.

（条件Ｅ）終端抵抗１５の抵抗値Ｒ＝５０オーム
（条件Ｆ）終端抵抗１５の抵抗値Ｒ＝１０オーム（＜５０オーム） (Condition E) Resistance value R of the terminating resistor 15 = 50 ohms (Condition F) Resistance value R of the terminating resistor 15 = 10 ohms (<50 ohms)

図３から明らかなように、従来の条件Ｅ（Ｒ＝５０オーム）の差動増幅回路の場合は、線形利得が８．５ｄＢ、かつ利得圧縮時電力（Ｐ１ｄＢ）が８．８ｄＢｍであるのに対し、この発明の実施の形態１の条件Ｆ（Ｒ＝１０オーム）の場合は、９．７ｄＢの線形利得および９．８ｄＢｍの利得圧縮時電力（Ｐ１ｄＢ）が得られ、線形利得および利得圧縮時電力の両方が改善されることが分かる。 As is apparent from FIG. 3, in the case of the differential amplifier circuit of the conventional condition E (R = 50 ohms), the linear gain is 8.5 dB and the gain compression power (P1 dB) is 8.8 dBm. On the other hand, in the case of condition F (R = 10 ohms) according to the first embodiment of the present invention, a linear gain of 9.7 dB and a gain compression power (P1 dB) of 9.8 dBm are obtained. It can be seen that both power is improved.

図３内の条件Ｆの計算結果は、この発明の実施の形態３による作用効果を説明するための単なる一例であり、バイアス条件や出力整合回路１２、１３の定数や構成などにより、線形利得の値、Ｐ１ｄＢの値および各改善量などが変化するものの、いずれにしても高利得かつ高出力の増幅器として動作することができる。
また、図３内の条件Ｆにおいては、終端抵抗１５の抵抗値Ｒを１０オームに設定した場合を示したが、５０オームよりも低い抵抗値であれば、任意の設定値において線形利得およびＰ１ｄＢに改善効果が得られることは言うまでもない。
さらに、出力負荷インピーダンスが５０オームである場合を想定したが、このインピーダンス値に限定されることもない。 The calculation result of the condition F in FIG. 3 is merely an example for explaining the function and effect of the third embodiment of the present invention, and the linear gain depends on the bias condition and the constants and configurations of the output matching circuits 12 and 13. Although the value, the value of P1 dB, each improvement amount, and the like change, in any case, the amplifier can operate as a high gain and high output amplifier.
3 shows the case where the resistance value R of the termination resistor 15 is set to 10 ohms. However, if the resistance value is lower than 50 ohms, the linear gain and P1 dB can be obtained at any set value. Needless to say, an improvement effect can be obtained.
Furthermore, although the case where the output load impedance was 50 ohms was assumed, it is not limited to this impedance value.

以上のように、この発明の実施の形態３による差動増幅回路の終端抵抗１５の定数は、高周波出力端子１４（２つの出力端子の他方）の負荷インピーダンス（通常、５０オーム）よりも小さい値に設定されているので、さらに高利得かつ高出力特性を実現することが可能となる。
また、前述と同様に、平衡不平衡変換器を不要として簡易な構成としたので、回路の小形化を実現することが可能となる。 As described above, the constant of the terminating resistor 15 of the differential amplifier circuit according to the third embodiment of the present invention is smaller than the load impedance (usually 50 ohms) of the high-frequency output terminal 14 (the other of the two output terminals). Therefore, higher gain and higher output characteristics can be realized.
Further, as described above, since the balance-unbalance converter is not required and the configuration is simple, it is possible to reduce the size of the circuit.

実施の形態４．
なお、上記実施の形態１〜３（図１）では、１段の差動増幅回路に適用した場合を示したが、図４のように、複数段の差動増幅回路に適用してもよい。
図４はこの発明の実施の形態４に係るＮ（Ｎは２以上の整数）段の差動増幅回路を示す回路図であり、２段（Ｎ＝２）の差動増幅回路の構成例を示している。 Embodiment 4 FIG.
In the first to third embodiments (FIG. 1), the case where the present invention is applied to a single-stage differential amplifier circuit is shown, but the present invention may be applied to a multi-stage differential amplifier circuit as shown in FIG. .
FIG. 4 is a circuit diagram showing an N (N is an integer of 2 or more) stage differential amplifier circuit according to Embodiment 4 of the present invention, and is a configuration example of a two stage (N = 2) differential amplifier circuit. Show.

図４において、バイポーラトランジスタ２１、２２、高周波入力端子２３、２４、直流電流阻止容量２５、２６、ベース電源２７、２８、出力バイアス印加インダクタ２９、３０、コレクタ電源３１、および出力整合回路３２、３３は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、高周波入力端子３、４、直流電流阻止容量５、６、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３に対応している。 In FIG. 4, bipolar transistors 21 and 22, high frequency input terminals 23 and 24, DC current blocking capacitors 25 and 26, base power supplies 27 and 28, output bias applying inductors 29 and 30, collector power supply 31, and output matching circuits 32 and 33 Are the bipolar transistors 1 and 2 described above (see FIG. 1), the high-frequency input terminals 3 and 4, the DC current blocking capacitors 5 and 6, the base power supplies 7 and 8, the output bias applying inductors 9 and 10, the collector power supply 11, respectively. This corresponds to the output matching circuits 12 and 13.

また、バイポーラトランジスタ３５、３６、ベース電源３７、３８、出力バイアス印加インダクタ３９、４０、コレクタ電源４１、出力整合回路４２、４３、高周波出力端子４４、終端抵抗４５、接地パッド４６およびインダクタンス成分４７は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３、高周波出力端子１４、終端抵抗１５、接地パッド１６およびインダクタンス成分１７に対応している。 Bipolar transistors 35 and 36, base power supplies 37 and 38, output bias applying inductors 39 and 40, collector power supply 41, output matching circuits 42 and 43, high frequency output terminal 44, termination resistor 45, ground pad 46, and inductance component 47 are , Bipolar transistors 1 and 2 described above (see FIG. 1), base power supplies 7 and 8, output bias applying inductors 9 and 10, collector power supply 11, output matching circuits 12 and 13, high frequency output terminal 14, termination resistor 15, respectively. It corresponds to the ground pad 16 and the inductance component 17.

１（Ｎ−１）段目の差動増幅回路を構成する１対のバイポーラトランジスタ２１、２２には、直流電流阻止容量２５、２６を介した高周波入力端子２３、２４と、ベース電源２７、２８と、出力バイアス印加インダクタ２９、３０を介したコレクタ電源３１と、出力整合回路３２、３３と、１（Ｎ−１）段目の差動増幅回路のバイアスを決定する定電流源３４と、が接続されている。 The pair of bipolar transistors 21 and 22 constituting the differential amplifier circuit of the 1 (N-1) th stage includes high frequency input terminals 23 and 24 via direct current blocking capacitors 25 and 26, and base power supplies 27 and 28. A collector power supply 31 via output bias applying inductors 29 and 30, output matching circuits 32 and 33, and a constant current source 34 that determines the bias of the differential amplifier circuit of the 1 (N−1) stage. It is connected.

１（Ｎ−１）段目の差動増幅回路の出力整合回路３２、３３の出力端子は、２（Ｎ）段目の差動増幅回路を構成する１対のバイポーラトランジスタ３５、３６のベース端子に接続されている。
また、１対のバイポーラトランジスタ３５、３６には、ベース電源３７、３８と、出力バイアス印加インダクタ３９、４０を介したコレクタ電源４１と、出力整合回路４３を介した高周波出力端子４４と、出力整合回路４２および終端抵抗４５（＜５０オーム）を介した接地パッド４６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分４７と、が接続されている。 The output terminals of the output matching circuits 32 and 33 of the 1 (N-1) th stage differential amplifier circuit are the base terminals of a pair of bipolar transistors 35 and 36 constituting the 2 (N) th stage differential amplifier circuit. It is connected to the.
The pair of bipolar transistors 35 and 36 includes base power supplies 37 and 38, a collector power supply 41 via output bias applying inductors 39 and 40, a high frequency output terminal 44 via an output matching circuit 43, and output matching. A ground pad 46 via a circuit 42 and a termination resistor 45 (<50 ohms) is connected to an inductance component 47 generated in a line or wire after common emitter terminals.

ベース電源３７、３８は、バイポーラトランジスタ３５、３７に対する入力バイアス印加回路を構成している。
また、コレクタ電源４１、出力バイアス印加インダクタ３９、４０および出力整合回路４２、４３は、バイポーラトランジスタ３５、３６に対する出力バイアス印加回路を構成している。 The base power supplies 37 and 38 constitute an input bias application circuit for the bipolar transistors 35 and 37.
The collector power supply 41, the output bias application inductors 39 and 40, and the output matching circuits 42 and 43 constitute an output bias application circuit for the bipolar transistors 35 and 36.

次に、図４に示したこの発明の実施の形態４による動作について説明する。
１（Ｎ−１）段目の差動増幅回路のバイポーラトランジスタ２１、２２において、コレクタ端子には、出力バイアス印加インダクタ２９、３０を介して所定のコレクタ電源３１に接続され、ベース端子には、所定のベース電源２７、２８からバイアスがそれぞれ印加される。また、エミッタ端子は、共通化された後、定電流源３４に接続される。 Next, the operation according to the fourth embodiment of the present invention shown in FIG. 4 will be described.
In the bipolar transistors 21 and 22 of the differential amplifier circuit of the 1 (N-1) th stage, the collector terminal is connected to a predetermined collector power supply 31 via output bias applying inductors 29 and 30, and the base terminal is connected to Bias is applied from predetermined base power supplies 27 and 28, respectively. The emitter terminal is connected to the constant current source 34 after being shared.

２（Ｎ）段目の差動増幅回路のバイポーラトランジスタ３５、３６において、エミッタ端子は、共通化された後、インダクタンス成分４７（ワイヤなど）を介して接地される。 In the bipolar transistors 35 and 36 of the differential amplification circuit at the 2 (N) stage, the emitter terminals are made common and then grounded via an inductance component 47 (wire or the like).

１（Ｎ−１）段目の差動増幅回路の高周波入力端子２３、２４から入力された差動信号は、各バイポーラトランジスタ２１、２２により増幅された後、出力整合回路３２、３３を介して、２（Ｎ）段目の差動増幅回路のバイポーラトランジスタ３５、３６に入力される。 The differential signals input from the high-frequency input terminals 23 and 24 of the 1 (N-1) th stage differential amplifier circuit are amplified by the bipolar transistors 21 and 22 and then output through the output matching circuits 32 and 33. It is input to the bipolar transistors 35 and 36 of the differential amplifier circuit of the 2 (N) stage.

２（Ｎ）段目の差動増幅回路の一方の出力信号は、出力整合回路４３を介して、高周波出力端子４４から出力され、他方の出力信号は、出力整合回路４２および終端抵抗４５（５０オームよりも低い抵抗値）を介して終端される。
このように、終端抵抗４５の抵抗値Ｒを５０オームよりも低い値に設定することにより、前述の実施の形態３と同様の効果を得ることができる。 One output signal of the differential amplifier circuit at the 2 (N) stage is output from the high frequency output terminal 44 via the output matching circuit 43, and the other output signal is output from the output matching circuit 42 and the termination resistor 45 (50). Terminated via a resistance value lower than ohms).
Thus, by setting the resistance value R of the termination resistor 45 to a value lower than 50 ohms, the same effect as in the third embodiment described above can be obtained.

なお、ここでは、Ｎ段構成の差動増幅回路のうちの、Ｎ段目の差動増幅回路として、前述の実施の形態３の回路構成（５０オームよりも低い抵抗値の終端抵抗４５）を適用したが、前述の実施の形態１、２のいずれの構成を適用してもよい。 Here, the N-stage differential amplifier circuit of the N-stage differential amplifier circuit is the same as the circuit configuration of the above-described third embodiment (the termination resistor 45 having a resistance value lower than 50 ohms). Although applied, any configuration of the first and second embodiments may be applied.

また、１（Ｎ−１）段目の差動増幅回路の構成として、共通エミッタ端子に定電流源３４を接続したが、この回路構成に限定されることはない。
ただし、２（Ｎ）段目の差動増幅回路において、共通エミッタ端子の後に接地される構成を採用した場合には、１（Ｎ−１）段目の差動増幅回路において、不平衡信号成分を吸収可能な共通エミッタ端子に定電流源３４が接続された構成を適用することが望ましい。 Further, although the constant current source 34 is connected to the common emitter terminal as the configuration of the differential amplifier circuit in the 1 (N-1) th stage, the circuit configuration is not limited to this.
However, in the 2 (N) stage differential amplifier circuit, when a configuration in which the common emitter terminal is grounded is adopted, an unbalanced signal component is used in the 1 (N−1) stage differential amplifier circuit. It is desirable to apply a configuration in which the constant current source 34 is connected to a common emitter terminal capable of absorbing the current.

また、出力バイアス印加素子として出力バイアス印加インダクタ２９、３０、３９、４０を用いたが、これに限定されることはない。
さらに、Ｎ段構成の差動増幅回路として、Ｎ＝２の場合を示したが、２以上の整数であれば、任意の段数であっても同様の効果を奏する。ただし、いずれの場合も、少なくとも（Ｎ−１）段目を含む上流側の差動増幅回路において、定電流源３４を備えた回路構成を適用することが望ましい。 Further, although the output bias applying inductors 29, 30, 39, and 40 are used as the output bias applying elements, the present invention is not limited to this.
Further, the case where N = 2 is shown as an N-stage differential amplifier circuit, but the same effect can be obtained even if the number of stages is arbitrary as long as it is an integer of 2 or more. However, in any case, it is desirable to apply a circuit configuration including the constant current source 34 in the differential amplifier circuit on the upstream side including at least the (N−1) -th stage.

以上のように、この発明の実施の形態４（図４）に係る差動増幅回路によれば、前述の実施の形態１〜３のいずれかの差動増幅回路をＮ段目（Ｎは２以上の整数）の増幅器として用い、前述と同様に、差動増幅回路を不平衡に動作させるとともに、振幅が大きい線路側の高周波出力端子４４から出力信号を取り出すので、複数段の差動増幅回路において高利得特性を実現することが可能となる。 As described above, according to the differential amplifier circuit according to the fourth embodiment (FIG. 4) of the present invention, the differential amplifier circuit according to any one of the first to third embodiments described above is arranged at the Nth stage (N is 2). In the same manner as described above, the differential amplifier circuit is unbalanced and the output signal is taken out from the high-frequency output terminal 44 on the line side having a large amplitude. It is possible to realize high gain characteristics.

また、「Ｎ−１」段目の差動増幅回路において、不平衡成分を吸収することが可能な定電流源３４を備えた差動増幅回路を適用することにより、不平衡成分による利得の低下を抑圧することが可能となる。
さらに、終端抵抗４５を用いることにより、簡易な構成となり、差動増幅回路の小形化を実現することが可能となる。 Further, in the “N−1” stage differential amplifier circuit, by applying the differential amplifier circuit including the constant current source 34 capable of absorbing the unbalanced component, the gain is reduced by the unbalanced component. Can be suppressed.
Furthermore, by using the termination resistor 45, the configuration becomes simple, and the miniaturization of the differential amplifier circuit can be realized.

実施の形態５．
なお、上記実施の形態１〜４（図１、図４）では、１対の増幅素子として、バイポーラトランジスタ１、２、２１、２２、３５、３６を用いたが、図５のように、電界効果型トランジスタ（ＦＥＴ）を用いてもよい。
図５はこの発明の実施の形態５に係る差動増幅回路を示す回路図である。 Embodiment 5 FIG.
In the first to fourth embodiments (FIGS. 1 and 4), bipolar transistors 1, 2, 21, 22, 35, and 36 are used as a pair of amplifying elements. However, as shown in FIG. An effect transistor (FET) may be used.
5 is a circuit diagram showing a differential amplifier circuit according to Embodiment 5 of the present invention.

図５において、電界効果型トランジスタ５１、５２、高周波入力端子５３、５４、直流電流阻止容量５５、５６、ゲート電源５７、５８、出力バイアス印加インダクタ５９、６０、ドレイン電源６１、出力整合回路６２、６３、高周波出力端子６４、終端抵抗６５、接地パッド６６およびインダクタンス成分６７は、それぞれ、前述（図１参照）のバイポーラトランジスタ１、２、高周波入力端子３、４、直流電流阻止容量５、６、ベース電源７、８、出力バイアス印加インダクタ９、１０、コレクタ電源１１、出力整合回路１２、１３、高周波出力端子１４、終端抵抗１５、接地パッド１６およびインダクタンス成分１７に対応している。 In FIG. 5, field effect transistors 51 and 52, high frequency input terminals 53 and 54, DC current blocking capacitors 55 and 56, gate power supplies 57 and 58, output bias applying inductors 59 and 60, drain power supply 61, output matching circuit 62, 63, the high-frequency output terminal 64, the termination resistor 65, the ground pad 66, and the inductance component 67 are the bipolar transistors 1 and 2, the high-frequency input terminals 3 and 4 described above (see FIG. 1), the DC current blocking capacitors 5 and 6, respectively. The base power supplies 7 and 8, the output bias applying inductors 9 and 10, the collector power supply 11, the output matching circuits 12 and 13, the high frequency output terminal 14, the termination resistor 15, the ground pad 16, and the inductance component 17 are supported.

差動増幅回路を構成する１対の電界効果型トランジスタ５１、５２には、直流電流阻止容量５５、５６を介した高周波入力端子５３、５４と、ゲート電源５７、５８と、出力バイアス印加インダクタ５９、６０を介したドレイン電源６１と、出力整合回路６３を介した高周波出力端子６４と、出力整合回路６２および終端抵抗６５を介した接地パッド６６と、エミッタ端子共通後の線路やワイヤなどで生じるインダクタンス成分６７とが接続されている。 The pair of field effect transistors 51 and 52 constituting the differential amplifier circuit includes high frequency input terminals 53 and 54 via DC current blocking capacitors 55 and 56, gate power supplies 57 and 58, and an output bias applying inductor 59. , 60 through a drain power supply 61, a high frequency output terminal 64 through an output matching circuit 63, a ground pad 66 through an output matching circuit 62 and a termination resistor 65, and lines and wires after common emitter terminals. An inductance component 67 is connected.

次に、図５に示したこの発明の実施の形態５による動作について説明する。
１対の電界効果型トランジスタ５１、５２において、ドレイン端子には、出力バイアス印加インダクタ５９、６０を介して所定のドレイン電源６１に接続され、ゲート端子には、所定のゲート電源５７、５８からのバイアス電圧がそれぞれ印加される。
また、電界効果型トランジスタ５１、５２のソース端子は、共通化された後、インダクタンス成分６７（ワイヤなど）を介して接地される。 Next, the operation according to the fifth embodiment of the present invention shown in FIG. 5 will be described.
In the pair of field effect transistors 51 and 52, the drain terminals are connected to a predetermined drain power supply 61 via output bias applying inductors 59 and 60, and the gate terminals are connected to predetermined gate power supplies 57 and 58. Each bias voltage is applied.
The source terminals of the field effect transistors 51 and 52 are made common and then grounded via an inductance component 67 (wire or the like).

高周波入力端子３、４から入力された差動信号は、各電界効果型トランジスタ５１、５２のゲート端子に印加されて増幅された後、それぞれドレイン端子から出力される。
一方の出力信号は、出力整合回路６３を介して、高周波出力端子６４から出力され、他方の出力信号は、出力整合回路６２、終端抵抗６５（５０オームよりも低い抵抗値）および接地パッド６６を介して、グランドに終端される。 The differential signals input from the high frequency input terminals 3 and 4 are applied to the gate terminals of the field effect transistors 51 and 52, amplified, and then output from the drain terminals.
One output signal is output from the high-frequency output terminal 64 via the output matching circuit 63, and the other output signal passes through the output matching circuit 62, the termination resistor 65 (resistance value lower than 50 ohms), and the ground pad 66. And terminated to ground.

この発明の実施の形態５に係る差動増幅回路の高周波特性は、前述の実施の形態３の場合と同様である。
なお、ここでは、前述の実施の形態３の構成（５０オームよりも低い抵抗値の終端抵抗６５）において、バイポーラトランジスタ１、２を電界効果型トランジスタ５１、５２に置き換えたが、前述の実施の形態１〜４で用いたバイポーラトランジスタを電界効果型トランジスタに置き換えても同様の効果を奏する。 The high frequency characteristics of the differential amplifier circuit according to the fifth embodiment of the present invention are the same as those in the third embodiment.
Here, in the configuration of the above-described third embodiment (termination resistor 65 having a resistance value lower than 50 ohms), the bipolar transistors 1 and 2 are replaced with the field effect transistors 51 and 52. Even if the bipolar transistor used in the first to fourth embodiments is replaced with a field effect transistor, the same effect can be obtained.

以上のように、この発明の実施の形態５（図５）に係る差動増幅回路によれば、１対の増幅素子を電界効果型トランジスタ５１、５２により構成し、前述と同様に、差動増幅回路を不平衡に動作させ、振幅が大きい線路側の高周波出力端子６４から出力信号を取り出すことにより、高出力化を実現することが可能となる。
また、終端抵抗６５を用いることにより、簡易な構成となり、差動増幅回路の小形化を実現することが可能となる。 As described above, according to the differential amplifier circuit according to the fifth embodiment (FIG. 5) of the present invention, the pair of amplifier elements is configured by the field effect transistors 51 and 52, and the differential amplifier is the same as described above. High output can be realized by operating the amplifier circuit unbalanced and extracting the output signal from the high-frequency output terminal 64 on the line side having a large amplitude.
Further, by using the termination resistor 65, a simple configuration is realized, and the miniaturization of the differential amplifier circuit can be realized.

さらに、上記実施の形態１〜５（図１、図４、図５）では、１対の増幅素子において、エミッタ端子（ソース端子）を共通化構成としたが、カスコード構成としても前述と同様の効果を奏することは言うまでもない。 Further, in the first to fifth embodiments (FIGS. 1, 4, and 5), the emitter terminal (source terminal) is shared in the pair of amplifying elements, but the cascode configuration is the same as described above. Needless to say, it has an effect.

１、２、２１、２２、３５、３６バイポーラトランジスタ、３、４、２３、２４、５３、５４高周波入力端子、５、６、２５、２６、５５、５６直流電流阻止容量、７、８、２７、２８、３７、３８ベース電源、９、１０、２９、３０、３９、４０、５９、６０出力バイアス印加インダクタ、１１、３１、４１コレクタ電源、１２、１３、３２、３３、４２、４３、６２、６３出力整合回路、１４、４４、６４高周波出力端子、１５、４５、６５終端抵抗、１６、４６、６６接地パッド、１７、４７、６７インダクタンス成分、３４定電流源、５１、５２電界効果型トランジスタ、５７ゲート電源、６１ドレイン電源。 1, 2, 21, 22, 35, 36 Bipolar transistor 3, 4, 23, 24, 53, 54 High frequency input terminal 5, 6, 25, 26, 55, 56 DC current blocking capacity, 7, 8, 27 , 28, 37, 38 Base power supply, 9, 10, 29, 30, 39, 40, 59, 60 Output bias applying inductor, 11, 31, 41 Collector power supply, 12, 13, 32, 33, 42, 43, 62 , 63 Output matching circuit, 14, 44, 64 High frequency output terminal, 15, 45, 65 Termination resistor, 16, 46, 66 Ground pad, 17, 47, 67 Inductance component, 34 Constant current source, 51, 52 Field effect type Transistor, 57 gate power supply, 61 drain power supply.

Claims

A pair of amplifying elements;
An output bias application circuit and an input bias application circuit for each of the pair of amplifying elements;
A termination resistor for grounding one of the two output terminals of the pair of amplifying elements;
In the differential amplifier circuit comprising
The pair of amplifying elements have different sizes from each other,
One of the two output terminals is an output terminal of the smaller amplification element of the pair of amplification elements, and is grounded via the termination resistor,
The other of the two output terminals is an output terminal of the larger one of the pair of amplifying elements, and is not grounded, and has a higher amplitude than one of the two output terminals. A differential amplifier circuit that outputs a wide output signal .

2. The differential amplifier circuit according to claim 1, wherein the two output bias application circuits of the pair of amplifier elements are configured by circuits having different loads.

The differential amplifier circuit according to claim 1, wherein the constant of the termination resistor is set to a value smaller than a load impedance of the other of the two output terminals.

4. An N-stage differential amplifier circuit, wherein the differential amplifier circuit according to claim 1 is used as an N-th stage amplifier (N is an integer of 2 or more). .

5. The differential amplifier circuit according to claim 1, wherein the pair of amplifying elements includes a bipolar transistor. 6.

5. The differential amplifier circuit according to claim 1, wherein the pair of amplifying elements is configured by a field effect transistor. 6.

The differential amplifier circuit according to claim 1, wherein the pair of amplifying elements has a cascode configuration.