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JP5394617B2 - Semiconductor device, semiconductor device manufacturing method and substrate - Google Patents

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JP5394617B2 JP2007157807A JP2007157807A JP5394617B2 JP 5394617 B2 JP5394617 B2 JP 5394617B2 JP 2007157807 A JP2007157807 A JP 2007157807A JP 2007157807 A JP2007157807 A JP 2007157807A JP 5394617 B2 JP5394617 B2 JP 5394617B2
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Description

本発明は半導体装置及び半導体装置の製造方法及び基板に係り、特に基板上に実装される素子と、該素子に接続される電子部品とを備えた半導体装置及び半導体装置の製造方法及び基板に関する。   The present invention relates to a semiconductor device, a method for manufacturing a semiconductor device, and a substrate, and more particularly to a semiconductor device including an element mounted on a substrate and an electronic component connected to the element, a method for manufacturing the semiconductor device, and a substrate.

例えばＬＥＤ（light emitting diode）などからなる発光素子を基板に実装する場合には、静電気による高電圧が発光素子に印加されることを防止するため、ツェナーダイオードを発光素子に接続して発光素子を保護している（例えば、特許文献１を参照）。   For example, when mounting a light emitting element such as an LED (light emitting diode) on a substrate, a Zener diode is connected to the light emitting element to prevent a high voltage due to static electricity from being applied to the light emitting element. It is protected (see, for example, Patent Document 1).

図１は、従来の半導体装置の一例を示す縦断面図である。図１に示されるように、半導体装置１０は、樹脂材またはセラミックスからなる基板１２上にツェナーダイオード１４を接着剤１５により固着し、そのツェナーダイオード１４の上面端子に発光素子(ＬＥＤ)１６を積み重ねた状態で半田バンプ１７により接続し、その後ツェナーダイオード１４及び発光素子１６を光透過性を有する樹脂材１８により封止する構成となっている。そして、ツェナーダイオード１４から引き出されたワイヤ２０が貫通電極２２に接続され、且つ貫通電極２２より下方に延在する端子２４が基板１２の下面より突出している。
特開２０００−７７７２２号公報 FIG. 1 is a longitudinal sectional view showing an example of a conventional semiconductor device. As shown in FIG. 1, the semiconductor device 10 has a Zener diode 14 fixed on a substrate 12 made of a resin material or ceramics with an adhesive 15, and a light emitting element (LED) 16 is stacked on the upper surface terminal of the Zener diode 14. In this state, the solder bumps 17 are connected, and then the Zener diode 14 and the light emitting element 16 are sealed with a resin material 18 having optical transparency. A wire 20 drawn from the Zener diode 14 is connected to the through electrode 22, and a terminal 24 extending below the through electrode 22 protrudes from the lower surface of the substrate 12.
JP 2000-77722 A

上記従来の構成では、基板１２上に発光素子１６よりも大きなツェナーダイオード１４を実装し、その上に発光素子１６を積み重ねる構成であるので、小型化を図ることが難しく、さらには、発光素子１６の外側にワイヤ２０を接続するスペースが必要であり、ツェナーダイオード１４の外側に貫通電極２２を配置することになるため、発光素子１６の大きさに比して設置スペース（面積）がかなり大きくなるという問題があった。   In the above conventional configuration, the Zener diode 14 larger than the light emitting element 16 is mounted on the substrate 12, and the light emitting element 16 is stacked thereon. Therefore, it is difficult to reduce the size, and further, the light emitting element 16 Since a space for connecting the wire 20 is required outside and the through electrode 22 is disposed outside the Zener diode 14, the installation space (area) becomes considerably larger than the size of the light emitting element 16. There was a problem.

そこで、本発明は上記事情に鑑み、上記課題を解決した半導体装置及び半導体装置の製造方法及び基板を提供することを目的とする。   SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a semiconductor device, a method for manufacturing the semiconductor device, and a substrate that solve the above problems.

上記課題を解決するため、本発明は以下のような手段を有する。   In order to solve the above problems, the present invention has the following means.

本発明は、基板に光機能素子である電子部品が実装されてなる半導体装置であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極が、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。 The present invention is a semiconductor device in which an electronic component which is an optical functional element is mounted on a substrate,
The substrate comprises a semiconductor substrate;
A semiconductor element comprising first and second regions of different conductivity types formed in the semiconductor substrate;
First and second through electrodes penetrating the semiconductor substrate;
First and second wiring layers formed on the surface of the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer is connected to one end of the first through electrode and connected to the first region through a first opening provided in the insulating layer,
The second wiring layer is connected to one end of the second through electrode and connected to the second region through a second opening provided in the insulating layer,
A first electrode of the electronic component is connected to the first region of the semiconductor element and the first through electrode of the semiconductor substrate via the first wiring layer;
A second electrode of the electronic component is connected to a second region of the semiconductor element and a second through electrode of the semiconductor substrate via the second wiring layer;
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
By providing bumps for connection with the outside on the fourth wiring layer, the above-described problems are solved.

前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。 The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
Preferably, the first region of the semiconductor element is made of the N layer, and the second region of the semiconductor element is made of the P layer .

前記半導体素子は、ツェナーダイオードであることが望ましい。 The semiconductor device is preferably a star E zener diode.

前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。 Before Symbol semiconductor substrate has a first through-hole and the second through hole,
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
Preferably, the first and second through electrodes are formed in the first and second through holes with the insulating layer interposed therebetween.

前記半導体基板は、シリコン基板であることが望ましい。   The semiconductor substrate is preferably a silicon substrate.

前記電子部品は、光透過性を有する光透過面を有する封止構造体により前記基板上に封止されていることが望ましい。   The electronic component is preferably sealed on the substrate by a sealing structure having a light transmitting surface having light transmittance.

本発明は、基板上に光機能素子である電子部品が実装されてなる半導体装置の製造方法であって、
前記基板を半導体基板により形成する工程と、
前記半導体基板内部に導電型の異なる第１、第２の領域からなる半導体素子を形成する工程と、
前記半導体基板を貫通する第１、第２の貫通電極を形成する工程と、
前記半導体基板表面に前記半導体素子の第１の領域と前記第１の貫通電極とを接続する第１の配線層と、前記半導体素子の第２の領域と前記第２の貫通電極とを接続する第２の配線層とを形成する工程と、
前記半導体基板上に前記電子部品を搭載する工程と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極は、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。 The present invention is a method of manufacturing a semiconductor device in which an electronic component which is an optical functional element is mounted on a substrate,
Forming the substrate from a semiconductor substrate;
Forming a semiconductor element comprising first and second regions of different conductivity types inside the semiconductor substrate;
Forming first and second through electrodes penetrating the semiconductor substrate;
A first wiring layer for connecting the first region of the semiconductor element and the first through electrode to the surface of the semiconductor substrate, and a second region of the semiconductor element and the second through electrode are connected. Forming a second wiring layer;
Mounting the electronic component on the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer is connected to one end of the first through electrode and connected to the first region through a first opening provided in the insulating layer,
The second wiring layer is connected to one end of the second through electrode and connected to the second region through a second opening provided in the insulating layer,
A first electrode of the electronic component is connected to the first region of the semiconductor element and the first through electrode of the semiconductor substrate via the first wiring layer;
The second electrode of the electronic component is connected to the second region of the semiconductor element and the second through electrode of the semiconductor substrate via the second wiring layer,
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
By providing bumps for connection with the outside on the fourth wiring layer, the above-described problems are solved.
The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
Preferably, the first region of the semiconductor element is made of the N layer, and the second region of the semiconductor element is made of the P layer.
The semiconductor substrate has a first through hole and a second through hole;
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
Preferably, the first and second through electrodes are formed in the first and second through holes with the insulating layer interposed therebetween.

前記電子部品を光透過性を有する光透過部材により前記基板上に封止する工程を有することが望ましい。   It is desirable to include a step of sealing the electronic component on the substrate with a light transmissive member having a light transmissive property.

本発明は、光機能素子である電子部品が実装される基板であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層が前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とを接続し、前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層が前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とを接続し、前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることにより、上記課題を解決するものである。
前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることが望ましい。
前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることが望ましい。

The present invention is a substrate on which an electronic component which is an optical functional element is mounted,
The substrate comprises a semiconductor substrate;
A semiconductor element comprising first and second regions of different conductivity types formed in the semiconductor substrate;
First and second through electrodes penetrating the semiconductor substrate;
First and second wiring layers formed on the surface of the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer connects the first region of the semiconductor element and the first through electrode of the semiconductor substrate, and the first wiring layer is connected to one end of the first through electrode. And connected to the first region through a first opening provided in the insulating layer,
The second wiring layer connects the second region of the semiconductor element and the second through electrode of the semiconductor substrate, and the second wiring layer is connected to one end of the second through electrode. And connected to the second region through a second opening provided in the insulating layer,
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
By providing bumps for connection with the outside on the fourth wiring layer, the above-described problems are solved.
The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
Preferably, the first region of the semiconductor element is made of the N layer, and the second region of the semiconductor element is made of the P layer.
The semiconductor substrate has a first through hole and a second through hole;
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
Preferably, the first and second through electrodes are formed in the first and second through holes with the insulating layer interposed therebetween.

本発明によれば、半導体素子を基板上に実装するように構成された従来のものよりも大幅に小型化及び省スペース化を図ることができる。

According to the present invention, it is possible to greatly reduce the size and space saving than the conventional constituted a semi conductor device as mounted on a substrate.

以下、図面を参照して本発明を実施するための最良の形態について説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図２は本発明による半導体装置の実施例１を示す平面図である。図３Ａは図２中ＩＩＡ−ＩＩＡに沿う縦断面図である。図３Ｂは図２中ＩＩＢ−ＩＩＢに沿う縦断面図である。図２、図３Ａ及び図３Ｂに示されるように、半導体装置１００は、基板を構成する半導体基板１０２の上面にＬＥＤ（light emitting diode）などからなる発光素子（電子部品）１２０が実装されている。本実施例では、以下で発光素子１２０からなる光機能素子を半導体基板１０２上に搭載する構成について説明するが、高電圧の印加から保護されることが好ましい電子部品には、光機能素子の他にＩＣチップやＭＥＭＳ（Ｍｉｃｒｏ Ｅｉｅｃｔｏｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）等の各種の電子部品がある。よって、本発明においては、光機能素子に代えてこれらの電子部品を半導体基板１０２上に搭載する構成としても良いのは勿論である。
半導体基板１０２は、シリコン（Ｓｉ）により形成された基板であり、その不純物拡散領域には、導電型のＰ型不純物（例えば、ホウ素（Ｂ）など）が添加されたＰ層１０４と、Ｐ層１０４に導電型のＮ型不純物（例えば、アンチモン、ヒ素、リンなど）が注入されて拡散されたＮ層１０６とからなる半導体素子が形成されている。本実施例の半導体基板１０２は、全域が予めＰ型不純物を拡散された不純物拡散領域であり、そのＰ層１０４の一部にＮ層１０６がドーピングされることで半導体素子が形成されている。そして、Ｎ層１０６が形成される領域は、発光素子１２０が実装される実装面側（図３Ｂに示す上面側）のほぼ中央付近に形成されている。 FIG. 2 is a plan view showing a first embodiment of the semiconductor device according to the present invention. 3A is a longitudinal sectional view taken along the line IIA-IIA in FIG. 3B is a longitudinal sectional view taken along IIB-IIB in FIG. As shown in FIG. 2, FIG. 3A and FIG. 3B, the semiconductor device 100 has a light emitting element (electronic component) 120 formed of an LED (light emitting diode) or the like mounted on the upper surface of a semiconductor substrate 102 constituting the substrate. . In this example, a configuration in which an optical functional element including the light emitting element 120 is mounted on the semiconductor substrate 102 will be described below. However, in addition to the optical functional element, an electronic component that is preferably protected from application of a high voltage is described. In addition, there are various electronic components such as an IC chip and a MEMS (Micro Electro Mechanical Systems). Therefore, in the present invention, it is needless to say that these electronic components may be mounted on the semiconductor substrate 102 instead of the optical functional element.
The semiconductor substrate 102 is a substrate formed of silicon (Si), and in its impurity diffusion region, a P layer 104 to which a conductive P-type impurity (for example, boron (B)) is added, and a P layer A semiconductor element including an N layer 106 in which conductive N-type impurities (for example, antimony, arsenic, phosphorus, etc.) are implanted and diffused in 104 is formed. The entire area of the semiconductor substrate 102 of this embodiment is an impurity diffusion region in which a P-type impurity is diffused in advance, and a semiconductor element is formed by doping an N layer 106 into a part of the P layer 104. The region where the N layer 106 is formed is formed near the center of the mounting surface side (the upper surface side shown in FIG. 3B) on which the light emitting element 120 is mounted.

半導体基板１０２では、上記Ｐ層１０４とＮ層１０６とからなるツェナーダイオード（半導体素子）１０８が形成されている。尚、本実施例において、ツェナーダイオード１０８の形成方法として、後述するイオン注入法によりＮ型不純物をイオン化して半導体基板１０２の不純物拡散領域にドーピングする方法が用いられる。   In the semiconductor substrate 102, a Zener diode (semiconductor element) 108 composed of the P layer 104 and the N layer 106 is formed. In this embodiment, as a method for forming the Zener diode 108, a method is used in which an N-type impurity is ionized by an ion implantation method to be described later and doped into an impurity diffusion region of the semiconductor substrate 102.

また、半導体基板１０２には、上面と下面との間を貫通する複数の貫通電極１１０が形成されている。この貫通電極１１０は、発光素子１２０の第１の電極(＋)１２２に接続される第１の貫通電極１１０Ａと、発光素子１２０の第２の電極(−)１２４に接続される第２の貫通電極１１０Ｂとを含むように形成されている。また、本実施例では、Ｎ層１０６を発光素子１２０が実装される領域の右側周縁部付近に形成しているため、貫通電極１１０Ａと貫通電極１１０Ｂとを近接させることが可能になる。   In addition, a plurality of through electrodes 110 penetrating between the upper surface and the lower surface are formed in the semiconductor substrate 102. The through electrode 110 includes a first through electrode 110A connected to the first electrode (+) 122 of the light emitting element 120 and a second through electrode connected to the second electrode (−) 124 of the light emitting element 120. It is formed so as to include the electrode 110B. In this embodiment, since the N layer 106 is formed in the vicinity of the right peripheral edge of the region where the light emitting element 120 is mounted, the through electrode 110A and the through electrode 110B can be brought close to each other.

発光素子１２０の電極１２２，１２４は、半導体基板１０２上に形成された上面側配線層１１４Ａ，１１４Ｂに接続されるバンプ（例えばＡｕワイヤ接続によるＡｕバンプ）１１６，１１８上に設置され、発光素子１２０は、当該バンプ１１６，１１８及び上面側配線層１１４Ａ，１１４Ｂを介して上記貫通電極１１０（１１０Ａ，１１０Ｂ）と電気的に接続されている。   The electrodes 122 and 124 of the light emitting element 120 are disposed on bumps (for example, Au bumps by Au wire connection) 116 and 118 connected to the upper surface side wiring layers 114A and 114B formed on the semiconductor substrate 102. Are electrically connected to the through electrodes 110 (110A, 110B) via the bumps 116, 118 and the upper wiring layers 114A, 114B.

また、上記貫通電極１１０（１１０Ａ，１１０Ｂ）の下端は、半導体基板１０２の下面側に形成された下面側配線層１１４Ｃ，１１４Ｄに接続され、下面側配線層１１４Ｃ，１１４Ｄはマザーボード１４０上の半田バンプ１６０，１６２に接合される。   The lower end of the through electrode 110 (110A, 110B) is connected to the lower surface side wiring layers 114C, 114D formed on the lower surface side of the semiconductor substrate 102, and the lower surface side wiring layers 114C, 114D are solder bumps on the mother board 140. 160 and 162.

さらに、半導体基板１０２は、その表面に、絶縁層としての酸化膜（シリコン酸化膜）１１２が形成されている。この酸化膜１１２により、例えば当該半導体基板１０２と貫通電極１１０Ａ，１１０Ｂとの間や、半導体基板１０２と下面側配線層１１４Ｃ，１１４Ｄとの間は、絶縁されている。また、半導体基板１０２の上面側には、例えばＣｕ／Ｎｉ／Ａｕメッキ層よりなる上面側配線層１１４Ａ，１１４Ｂが形成されている。この、上面側配線層１１４Ａ，１１４Ｂは、貫通電極１１０Ａ，１１０Ｂの上端に電気的に接続される位置に形成されている。また、一方の上面側配線層１１４Ａは、発光素子１２０が実装される領域の下方に形成されたＮ層接続部１１３（図２中破線で示す円形部分）を介してＮ層１０６と電気的に接続され、他方の上面側配線層１１４Ｂは発光素子１２０が実装される領域の外側（図２、図３Ａでは左側に外れた位置）に形成されたＰ層接続部１１５（図２中破線で示す円形部分）を介してＰ層１０４と電気的に接続されている。   Further, an oxide film (silicon oxide film) 112 as an insulating layer is formed on the surface of the semiconductor substrate 102. For example, the oxide film 112 insulates between the semiconductor substrate 102 and the through electrodes 110A and 110B and between the semiconductor substrate 102 and the lower surface side wiring layers 114C and 114D. On the upper surface side of the semiconductor substrate 102, upper surface side wiring layers 114A and 114B made of, for example, a Cu / Ni / Au plating layer are formed. The upper surface side wiring layers 114A and 114B are formed at positions that are electrically connected to the upper ends of the through electrodes 110A and 110B. Also, one upper surface side wiring layer 114A is electrically connected to the N layer 106 via an N layer connecting portion 113 (a circular portion indicated by a broken line in FIG. 2) formed below the region where the light emitting element 120 is mounted. The other upper surface side wiring layer 114B is connected to a P layer connecting portion 115 (shown by a broken line in FIG. 2) formed outside the region where the light emitting element 120 is mounted (a position deviated to the left in FIGS. 2 and 3A). The P layer 104 is electrically connected via a circular portion.

図４Ａ中破線で示されるように、発光素子１２０は、その下面に第１の電極(＋)１２２と第２の電極(−)１２４とが四角形状に形成されている。この電極１２２，１２４間には、発光素子１２０の内部に半導体による発光ダイオード（ＬＥＤ）が形成されている。   As shown by a broken line in FIG. 4A, the light emitting element 120 has a first electrode (+) 122 and a second electrode (−) 124 formed in a square shape on the lower surface thereof. A light emitting diode (LED) made of a semiconductor is formed between the electrodes 122 and 124 inside the light emitting element 120.

発光素子１２０の電極１２２，１２４は、バンプ１１６，１１８、上面側配線層１１４Ａ、１１４Ｂを介して貫通電極１１０Ａ，１１０Ｂに接続されており、且つツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６は上面側配線層１１４Ａ，１１４Ｂを介して発光素子１２０の発光ダイオード（ＬＥＤ）に対して並列となるように接続されている（後述する図４Ｃ参照）。   The electrodes 122 and 124 of the light emitting element 120 are connected to the through electrodes 110A and 110B via the bumps 116 and 118 and the upper surface side wiring layers 114A and 114B, and the P layer 104 and the N layer 106 that form the Zener diode 108. Are connected in parallel to the light emitting diode (LED) of the light emitting element 120 via the upper surface side wiring layers 114A and 114B (see FIG. 4C described later).

図４Ｂ中、破線で示されるように、半導体基板１０２には、Ｎ層接続部１１３及びＮ層１０６がバンプ１１６，１１８間（貫通電極１１０Ａ，１１０Ｂ間）に位置するように形成されている。また、図４Ｂにおいて、半導体基板１０２には、Ｐ層１０４と上面側配線層１１４Ｂとを接続するＰ層接続部１１５がバンプ１１８（貫通電極１１０Ｂ）の側方に形成されている。そのため、半導体基板１０２において、Ｎ層接続部１１３とＰ層接続部１１５との間に半導体によるツェナーダイオード１０８が形成されており、Ｎ層接続部１１３とＰ層接続部１１５との距離や貫通電極１１０Ａ，１１０Ｂ間の距離によりツェナーダイオード１０８の特性が設定されている。   As shown by a broken line in FIG. 4B, the N layer connecting portion 113 and the N layer 106 are formed on the semiconductor substrate 102 so as to be positioned between the bumps 116 and 118 (between the through electrodes 110A and 110B). In FIG. 4B, a P layer connecting portion 115 that connects the P layer 104 and the upper surface side wiring layer 114B is formed on the semiconductor substrate 102 on the side of the bump 118 (through electrode 110B). Therefore, in the semiconductor substrate 102, a Zener diode 108 is formed between the N layer connection portion 113 and the P layer connection portion 115, and the distance between the N layer connection portion 113 and the P layer connection portion 115 and the through electrode The characteristic of the Zener diode 108 is set by the distance between 110A and 110B.

このツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示すと図４Ｃのような回路構成として表される。ツェナーダイオード１０８は、電子なだれ降伏領域において、逆電圧の限られた範囲で逆電流が急激に増加する特性を有している。従って、発光素子１２０の第１の電極１２２、第２の電極１２４を電源の＋側端子、−側端子と接続し、且つツェナーダイオード１０８のＮ層接続部１１３，Ｐ層接続部１１５を電源の＋側端子、−側端子と接続することにより、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。   When the connection relationship between the Zener diode 108 and the light emitting element 120 is shown by an equivalent circuit, it is represented as a circuit configuration as shown in FIG. The Zener diode 108 has a characteristic that the reverse current increases rapidly in a limited range of the reverse voltage in the electron avalanche breakdown region. Therefore, the first electrode 122 and the second electrode 124 of the light emitting element 120 are connected to the + side terminal and the − side terminal of the power source, and the N layer connecting portion 113 and the P layer connecting portion 115 of the Zener diode 108 are connected to the power source. By connecting to the + side terminal and the − side terminal, the voltage is stabilized by the Zener diode 108 connected in parallel to the light emitting element 120, for example, a high voltage due to static electricity or the like is applied to the light emitting element 120. Is prevented.

図４Ｄに示されるように、マザーボード１４０には、半導体装置１００が実装される実装領域に接続端子１４４Ａ，１４４Ｂが形成され、さらに当該実装領域に隣接する部分に外部電源（図示せず）と接続される外部接続端子１４６Ａ，１４６Ｂが形成されている。この外部接続端子１４６Ａ，１４６Ｂは、接続端子１４４Ａ，１４４Ｂと接続されており、マザーボード１４０の上面に形成された絶縁層１４８のパターンによって露出される位置が任意の位置に設定される。   As shown in FIG. 4D, on the mother board 140, connection terminals 144A and 144B are formed in a mounting region where the semiconductor device 100 is mounted, and an external power source (not shown) is connected to a portion adjacent to the mounting region. External connection terminals 146A and 146B are formed. The external connection terminals 146A and 146B are connected to the connection terminals 144A and 144B, and the position exposed by the pattern of the insulating layer 148 formed on the upper surface of the mother board 140 is set to an arbitrary position.

図３Ａ及び図３Ｂに示されるように、半導体基板１０２の発光素子１２０が接続される側の反対側(下面側)には、下面側配線層１１４Ｃ，１１４Ｄが形成されており、さらに当該下面側配線層１１４Ｃ，１１４Ｄに半田バンプ１６０，１６２が形成されている。尚、上面側配線層１１４Ａ，１１４Ｂは、バンプ１１６，１１８が接合される上面側にＡｕ層が形成されるようにＣｕ層上にＮｉ層とＡｕ層とが積層されている。   As shown in FIG. 3A and FIG. 3B, lower surface side wiring layers 114C and 114D are formed on the opposite side (lower surface side) of the semiconductor substrate 102 to the side to which the light emitting element 120 is connected. Solder bumps 160 and 162 are formed on the wiring layers 114C and 114D. In the upper surface side wiring layers 114A and 114B, the Ni layer and the Au layer are laminated on the Cu layer so that the Au layer is formed on the upper surface side to which the bumps 116 and 118 are bonded.

上記のように構成された半導体装置１００によれば、半導体基板１０２の不純物拡散領域に形成された半導体からなるツェナーダイオード１０８が発光素子１２０と電気的に接続されるため、ツェナーダイオードを基板上に実装するように構成された従来のもの（図１を参照）よりも大幅に小型化及び省スペース化を図ることが可能になる。   According to the semiconductor device 100 configured as described above, since the Zener diode 108 made of a semiconductor formed in the impurity diffusion region of the semiconductor substrate 102 is electrically connected to the light emitting element 120, the Zener diode is placed on the substrate. Thus, it is possible to significantly reduce the size and the space as compared with the conventional one configured to be mounted (see FIG. 1).

また、発光素子１２０は、半導体基板１０２の上面に接合された封止構造体１３０により封止される。この封止構造体１３０は、四角枠状の枠部１３４と、枠部１３４の上部開口を密閉するように接合される光透過面を有する透明なガラス板１３６とからなり、半導体基板１０２との間で密閉された内部空間１３２に発光素子１２０を収納する封止構造になっている。   In addition, the light emitting element 120 is sealed by a sealing structure 130 bonded to the upper surface of the semiconductor substrate 102. The sealing structure 130 includes a rectangular frame-shaped frame portion 134 and a transparent glass plate 136 having a light transmission surface bonded so as to seal the upper opening of the frame portion 134. The light-emitting element 120 is housed in a sealed internal space 132.

本実施例において、後述するように、予め枠部１３４とガラス板１３６とを接合した状態のものを作成しおくことにより、封止構造体１３０は半導体基板１０２の上面に接合される。また、枠部１３４がガラス材により形成されている場合には、封止構造体１３０全体をガラスにより一体形成することになり、枠部１３４の下面を半導体基板１０２の上面に陽極接合することが可能になる。   In this embodiment, as will be described later, the sealing structure 130 is bonded to the upper surface of the semiconductor substrate 102 by preparing a state in which the frame portion 134 and the glass plate 136 are bonded in advance. When the frame portion 134 is formed of a glass material, the entire sealing structure 130 is integrally formed of glass, and the lower surface of the frame portion 134 is anodically bonded to the upper surface of the semiconductor substrate 102. It becomes possible.

また、封止構造体１３０の別の形成方法としては、半導体基板１０２の上面に形成された酸化膜１１２上に例えば、めっき法によりＣｕなどの金属材を四角枠状に積層して枠部１３４を形成し、枠部１３４の上面に平板形状のガラス板１３６を重ね合わせた状態で枠部１３４とガラス板１３６とを接合しても良い。   As another method for forming the sealing structure 130, for example, a metal material such as Cu is stacked in a square frame shape on the oxide film 112 formed on the upper surface of the semiconductor substrate 102 by a plating method. And the frame portion 134 and the glass plate 136 may be joined in a state where the flat glass plate 136 is superimposed on the upper surface of the frame portion 134.

封止構造体１３０は、シリコンからなる半導体基板１０２に対してガラス枠１３４の下端が陽極接合により強固に接合されることにより、上記空間１３２を気密状態に封止することができる。そのため、発光素子１２０は、封止構造体１３０により塵埃などが発光面１２０Ａに付着しないように保護されており、発光面１２０Ａから発光された光は、ガラス板１３６を透過して上方に出射される。   The sealing structure 130 can seal the space 132 in an airtight state by firmly bonding the lower end of the glass frame 134 to the semiconductor substrate 102 made of silicon by anodic bonding. Therefore, the light emitting element 120 is protected by the sealing structure 130 so that dust or the like does not adhere to the light emitting surface 120A, and light emitted from the light emitting surface 120A passes through the glass plate 136 and is emitted upward. The

上記半導体装置１００は、マザーボード１４０に実装されることで実装構造１５０を構成している。マザーボード１４０には、半導体装置１００が実装される実装領域に接続端子１４４Ａ，１４４Ｂが形成され、実装領域に隣接する部分には電源（図示せず）と接続される外部接続端子１４６Ａ，１４６Ｂが形成されている。また、接続端子１４４Ａ，１４４Ｂ及び外部接続端子１４６Ａ，１４６Ｂの周囲には、絶縁層１４８が形成されている。また、外部接続端子１４６Ａ，１４６Ｂは、接続端子１４４Ａ，１４４Ｂと接続されており、接続端子１４４Ａ，１４４Ｂには、半導体装置１００が半田バンプ１６０，１６２を介して実装される。   The semiconductor device 100 constitutes a mounting structure 150 by being mounted on the mother board 140. On the mother board 140, connection terminals 144A and 144B are formed in a mounting region where the semiconductor device 100 is mounted, and external connection terminals 146A and 146B connected to a power source (not shown) are formed in a portion adjacent to the mounting region. Has been. An insulating layer 148 is formed around the connection terminals 144A and 144B and the external connection terminals 146A and 146B. The external connection terminals 146A and 146B are connected to the connection terminals 144A and 144B, and the semiconductor device 100 is mounted on the connection terminals 144A and 144B via the solder bumps 160 and 162.

ここで、上記半導体装置１００及び実装構造１５０の製造方法の各工程について図５Ａ〜図５Ｎを参照して説明する。   Here, each process of the manufacturing method of the said semiconductor device 100 and the mounting structure 150 is demonstrated with reference to FIG. 5A-FIG. 5N.

図５Ａに示す工程(その１)では、半導体基板１０２に相当するシリコン基板２０２（例えば、厚さ７５０μｍ）を用意する。このシリコン基板２０２の内部は、全域にＰ型不純物が添加された拡散不純物領域（Ｐ層１０４に相当する）となっている。   In the step (No. 1) shown in FIG. 5A, a silicon substrate 202 (for example, a thickness of 750 μm) corresponding to the semiconductor substrate 102 is prepared. The inside of the silicon substrate 202 is a diffusion impurity region (corresponding to the P layer 104) in which a P-type impurity is added to the entire region.

図５Ｂに示す工程(その２)では、シリコン基板２０２の上面にイオン注入用レジスト膜２０４を形成し、さらにイオン注入用レジスト膜２０４の表面をパターニングしてイオン注入用レジスト膜２０４のイオン注入位置にイオン注入用の開口２０６を形成する。   In the step (No. 2) shown in FIG. 5B, an ion implantation resist film 204 is formed on the upper surface of the silicon substrate 202, and the surface of the ion implantation resist film 204 is patterned to ion implantation position of the ion implantation resist film 204. Then, an opening 206 for ion implantation is formed.

図５Ｃに示す工程(その３)では、イオン注入装置（図示せず）によりＮ型不純物ガスをイオン化して高電界により加速されたイオンが上記開口２０６からシリコン基板２０２の表面に注入（ドープ）され、そのイオン注入部分が拡散されてＮ層１０６を形成する。   In the step (No. 3) shown in FIG. 5C, ions accelerated by a high electric field by ionizing an N-type impurity gas by an ion implantation apparatus (not shown) are implanted (doped) into the surface of the silicon substrate 202 from the opening 206. Then, the ion implantation portion is diffused to form the N layer 106.

図５Ｄに示す工程(その４)では、上記イオン注入用レジスト膜２０４を除去した後、シリコン基板２０２の上面に窒化膜２０８を形成する。この窒化膜２０８は、イオン注入されたＮ層１０６の汚染防止及び酸化防止するための保護膜として形成される。さらに、窒化膜２０８にパターニング処理を施して貫通電極１１０を形成するための開口２１０を形成する。   5D (No. 4), after removing the ion implantation resist film 204, a nitride film 208 is formed on the upper surface of the silicon substrate 202. The nitride film 208 is formed as a protective film for preventing contamination and oxidation of the ion-implanted N layer 106. Further, the nitride film 208 is subjected to a patterning process to form an opening 210 for forming the through electrode 110.

図５Ｅに示す工程(その５)では、ドライエッチング処理により上記開口２１０の下方に貫通電極用の孔２２０を形成する。この孔２２０は、シリコン基板２０２の厚さより浅く形成される（例えば、深さ２００μｍ）。その後、シリコン基板２０２の下面をバックグラインダ処理により削除して薄くする。そして、バックグラインダ処理は、孔２２０の下端が下面側に露出し、且つシリコン基板２０２の厚さが半導体基板１０２の厚さになるまで行われる。   In step (No. 5) shown in FIG. 5E, a through-electrode hole 220 is formed below the opening 210 by dry etching. The hole 220 is formed shallower than the thickness of the silicon substrate 202 (for example, a depth of 200 μm). Thereafter, the lower surface of the silicon substrate 202 is removed and thinned by a back grinder process. The back grinder process is performed until the lower end of the hole 220 is exposed on the lower surface side and the thickness of the silicon substrate 202 becomes the thickness of the semiconductor substrate 102.

図５Ｆに示す工程(その６)では、シリコン基板２０２の下面及び孔２２０の内面に熱酸化によりＳｉＯ２（例えば、厚さ５０オングスローム）などの絶縁膜２２２（図３Ａ，図３Ｂに示す酸化膜１１２に相当する）を形成する。そして、メッキ法により少なくとも孔２２０の内部に給電層（図示せず）を形成する。   In the step (No. 6) shown in FIG. 5F, the insulating film 222 (SiO.sub.2 film 112 shown in FIGS. 3A and 3B) such as SiO.sub.2 (for example, 50 .ANG. Thick) is formed on the lower surface of the silicon substrate 202 and the inner surface of the hole 220 by thermal oxidation. Corresponding to). Then, a power feeding layer (not shown) is formed at least inside the hole 220 by plating.

図５Ｇに示す工程(その７)では、給電層からの給電による電解めっきにより孔２２０の内部にＣｕめっき層２２４を析出させ、成長させることで孔２２０内に貫通電極１１０Ａ，１１０Ｂを形成する。この際、孔２２０のみ露出するようめっきレジスト（図示せず）を設ける。尚、このめっきレジストは、めっき後に除去する。   In a step (No. 7) shown in FIG. 5G, the through-electrodes 110A and 110B are formed in the hole 220 by depositing and growing a Cu plating layer 224 in the hole 220 by electrolytic plating by power feeding from the power feeding layer. At this time, a plating resist (not shown) is provided so that only the holes 220 are exposed. This plating resist is removed after plating.

図５Ｈに示す工程(その８)では、例えば、ドライエッチングにより窒化膜２０８のイオン注入位置（Ｎ層１０６の位置）及び発光素子１２０が実装される実装領域の外側の位置（図５Ｈの左側端部上面）に開口２２８（接続部１１３，１１５を形成する部分に相当する）を形成する。   In the step (No. 8) shown in FIG. 5H, for example, the ion implantation position of the nitride film 208 (position of the N layer 106) and the position outside the mounting region where the light emitting element 120 is mounted (the left end in FIG. 5H) by dry etching. An opening 228 (corresponding to a portion where the connection portions 113 and 115 are formed) is formed in the upper surface of the portion.

図５Ｉに示す工程(その９)では、シリコン基板２０２の上面及び下面にＣｕなどの導電層２４０（配線層１１４Ａ〜１１４Ｄに相当する）をめっき法などにより形成する。尚、導電層２４０の具体的な形成方法としては、例えば、窒化膜２０８及び貫通電極１１０Ａ，１１０Ｂの端部を上面側に露出させる。そして、窒化膜２０８及び貫通電極１１０Ａ，１１０Ｂ上端部の上面にＴｉ層及びＣｕ層をスパッタ法により積層して給電層（例えば、厚さ５００オングスローム）を形成する。この給電層は、シリコン基板２０２と結合しやすいＴｉ層を形成することによりＮ層１０６やＰ層１０４との密着性を高める作用も併せ持っている。そして、給電層の表面のうち配線層１１４Ａ〜１１４Ｄを除く領域をめっきレジストでマスキングし、マスキングされなかった部分に、給電層からの給電による電解めっきにより導電性金属（Ｃｕ,Ｎｉ，Ａｕなど）を積層（例えば、厚さ５μｍ）して所定パターン形状の導電層２４０を形成する。この後、導電層２４０を除く領域のめっきレジスト及び給電層を除去する。これで、前述した図３Ａ，図３Ｂに示す半導体基板１０２が得られる。   5I (No. 9), a conductive layer 240 such as Cu (corresponding to the wiring layers 114A to 114D) is formed on the upper and lower surfaces of the silicon substrate 202 by a plating method or the like. As a specific method for forming the conductive layer 240, for example, the end portions of the nitride film 208 and the through electrodes 110A and 110B are exposed on the upper surface side. Then, a Ti layer and a Cu layer are stacked on the upper surfaces of the nitride film 208 and the upper end portions of the through electrodes 110A and 110B by sputtering to form a power feeding layer (for example, a thickness of 500 angstroms). This power supply layer also has an effect of improving adhesion with the N layer 106 and the P layer 104 by forming a Ti layer that is easily bonded to the silicon substrate 202. Then, a region excluding the wiring layers 114A to 114D on the surface of the power supply layer is masked with a plating resist, and a conductive metal (Cu, Ni, Au, etc.) is formed on the unmasked portion by electrolytic plating by power supply from the power supply layer. Are stacked (for example, 5 μm in thickness) to form a conductive layer 240 having a predetermined pattern shape. Thereafter, the plating resist and the power feeding layer in the region excluding the conductive layer 240 are removed. Thus, the semiconductor substrate 102 shown in FIGS. 3A and 3B is obtained.

図５Ｊに示す工程(その１０)では、シリコン基板２０２の上面側の導電層２４０（上面側配線層１１４Ａ，１１４Ｂ）上にＡｕバンプ等からなるバンプ１１６，１１８を形成する。   In the step (No. 10) shown in FIG. 5J, bumps 116 and 118 made of Au bumps or the like are formed on the conductive layer 240 (upper surface side wiring layers 114A and 114B) on the upper surface side of the silicon substrate 202.

図５Ｋに示す工程(その１１)では、発光素子１２０の電極１２２，１２４をシリコン基板２０２上のバンプ１１６，１１８に当接させ超音波接合する。尚、図示していないが、シリコン基板２０２は、複数の素子載置部が形成され、複数の発光素子１２０が所定間隔毎に実装されており、発光素子搭載後にダイシング工程により個片化し、個々の半導体素子１００を得る。また、ダイシング工程は、半導体基板１０２上に発光素子１２０が実装された半導体装置１００の状態で個片化しても良いし、あるいは、後述する封止構造体１３０による封止後でも良い。   In the step (No. 11) shown in FIG. 5K, the electrodes 122 and 124 of the light emitting element 120 are brought into contact with the bumps 116 and 118 on the silicon substrate 202 and ultrasonic bonding is performed. Although not shown, the silicon substrate 202 is formed with a plurality of element mounting portions, and a plurality of light emitting elements 120 are mounted at predetermined intervals. After mounting the light emitting elements, the silicon substrate 202 is separated into individual pieces by a dicing process. The semiconductor device 100 is obtained. In addition, the dicing process may be performed in the state of the semiconductor device 100 in which the light emitting element 120 is mounted on the semiconductor substrate 102 or may be after sealing with a sealing structure 130 described later.

図５Ｌに示す工程(その１２)では、枠部１３４（ガラスからなる）と光透過部であるガラス板１３６とが一体化された封止構造体１３０を半導体基板１０２上の周縁部分に枠部１３４が載置されるように位置決めする。   In the step (No. 12) shown in FIG. 5L, the sealing structure 130 in which the frame portion 134 (made of glass) and the glass plate 136 that is a light transmission portion are integrated is formed on the peripheral portion on the semiconductor substrate 102. Position so that 134 is placed.

図５Ｍに示す工程(その１３)では、光透過性を有するガラスからなる封止構造体１３０を陽極接合によりシリコン基板２０２に接合して発光素子１２０を半導体基板１０２上に封止する。この陽極接合は、シリコン基板２０２とガラス（枠部１３４）との間に高電圧を印加し、シリコン基板２０２とガラスの温度を、例えば３００〜３５０℃程度に昇温して行う。尚、封止構造体１３０を形成するガラスは、耐熱性を有するホウ素が加えられたホウ珪酸ガラスが用いられており、陽極接合による接合が良好に行なえる。   In the step (No. 13) shown in FIG. 5M, the sealing structure 130 made of light-transmitting glass is bonded to the silicon substrate 202 by anodic bonding to seal the light emitting element 120 on the semiconductor substrate 102. This anodic bonding is performed by applying a high voltage between the silicon substrate 202 and the glass (frame portion 134) and raising the temperature of the silicon substrate 202 and the glass to, for example, about 300 to 350 ° C. Note that borosilicate glass to which boron having heat resistance is added is used as the glass forming the sealing structure 130, and bonding by anodic bonding can be performed satisfactorily.

このように、図２、図３Ａ、図３Ｂに示す半導体装置１００を効率よく製造することが可能になる。よって、従来のようにツェナーダイオードを基板上に実装するように構成されたものよりも大幅に小型化及び省スペース化を図ることが可能になった半導体装置１００が得られる。   As described above, the semiconductor device 100 shown in FIGS. 2, 3A, and 3B can be efficiently manufactured. Therefore, it is possible to obtain the semiconductor device 100 in which the size and the space can be significantly reduced compared to the conventional configuration in which the Zener diode is mounted on the substrate.

図５Ｎに示す工程(その１４)では、シリコン基板２０２の下面側に形成された下面側配線層１１４Ｃ，１１４Ｄをマザーボード１４０の半田バンプ１６０，１６２に当接させた状態で半田バンプ１６０，１６２を加熱により溶融し接合する。これにより、半導体装置１００は、マザーボード１４０に実装され、図２、図３Ａ、図３Ｂに示す実装構造１５０が完成する。   In the step (No. 14) shown in FIG. 5N, the solder bumps 160 and 162 are formed in a state where the lower surface side wiring layers 114C and 114D formed on the lower surface side of the silicon substrate 202 are in contact with the solder bumps 160 and 162 of the motherboard 140. Melt and join by heating. As a result, the semiconductor device 100 is mounted on the motherboard 140, and the mounting structure 150 shown in FIGS. 2, 3A, and 3B is completed.

このように、図５Ａ〜図５Ｎに示す上記各工程による製造方法によれば、半導体基板１０２の不純物拡散領域に形成された半導体からなるツェナーダイオード１０８が発光素子１２０と電気的に接続された半導体素子１００を製造することができると共に、この半導体素子１００がマザーボード１４０に実装された実装構造１５０を効率よく生産することが可能になる。   5A to 5N, the semiconductor device in which the Zener diode 108 made of a semiconductor formed in the impurity diffusion region of the semiconductor substrate 102 is electrically connected to the light emitting element 120 is obtained. The element 100 can be manufactured, and the mounting structure 150 in which the semiconductor element 100 is mounted on the mother board 140 can be efficiently produced.

図６Ａは本発明による半導体装置の実施例２を示す縦断面図である。図６Ｂは図６Ａ中VIＢ−VIＢに沿う横断面図である。尚、図６Ａ及び図６Ｂにおいて、前述した実施例１のものと同一部分には、同一符号を付してその説明を省略する。   FIG. 6A is a longitudinal sectional view showing a second embodiment of a semiconductor device according to the present invention. 6B is a cross-sectional view taken along VIB-VIB in FIG. 6A. 6A and 6B, the same parts as those of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.

図６Ａ及び図６Ｂに示されるように、半導体装置２００は、半導体基板１０２の上面に発光素子１２０が実装され、半導体基板１０２には、導電型のＰ型不純物が添加されたＰ層１０４と、Ｐ層１０４に導電型のＮ型不純物が注入されて拡散されたＮ層１０６とが形成されている。Ｎ層１０６は、発光素子１２０が実装される実装面側（図６Ａに示す上面側）の右側周縁部付近に形成されている。   6A and 6B, the semiconductor device 200 includes a light emitting element 120 mounted on an upper surface of a semiconductor substrate 102. The semiconductor substrate 102 includes a P layer 104 to which a conductive P-type impurity is added; An N layer 106 in which conductive N type impurities are implanted and diffused into the P layer 104 is formed. The N layer 106 is formed in the vicinity of the right peripheral edge on the mounting surface side (the upper surface side shown in FIG. 6A) on which the light emitting element 120 is mounted.

上記Ｐ層１０４とＮ層１０６とにより半導体からなるツェナーダイオード１０８が形成されている。尚、本実施例においても、前述したイオン注入法によりＮ型不純物をイオン化して半導体基板１０２の不純物拡散領域にドーピングする方法が用いられる。   The P layer 104 and the N layer 106 form a Zener diode 108 made of a semiconductor. Also in this embodiment, a method is used in which the N-type impurity is ionized by the above-described ion implantation method and doped into the impurity diffusion region of the semiconductor substrate 102.

また、半導体基板１０２の上面と下面との間を貫通する複数の貫通電極１１０は、発光素子１２０の第１の電極(＋)１２２に接続される第１の貫通電極１１０Ａと、発光素子１２０の第２の電極(−)１２４に接続される第２の貫通電極１１０Ｂとを含むように形成されている。また、本実施例では、Ｎ層１０６を発光素子１２０が実装される領域の右側周縁部付近に形成しているため、貫通電極１１０Ａと貫通電極１１０Ｂとを近接させることが可能になり、接続部１１３，１１５の距離、貫通電極１１０Ａと貫通電極１１０Ｂとの距離に応じた抵抗によりツェナーダイオード１０８の特性が設定される。   The plurality of through electrodes 110 penetrating between the upper surface and the lower surface of the semiconductor substrate 102 include a first through electrode 110 </ b> A connected to the first electrode (+) 122 of the light emitting element 120, and the light emitting element 120. And a second through electrode 110B connected to the second electrode (−) 124. In this embodiment, since the N layer 106 is formed in the vicinity of the right peripheral edge of the region where the light emitting element 120 is mounted, the through electrode 110A and the through electrode 110B can be brought close to each other. The characteristic of the Zener diode 108 is set by the resistance according to the distance between the electrodes 113 and 115 and the distance between the through electrode 110A and the through electrode 110B.

また、貫通電極１１０Ａは、図６Ａに示す断面部分において、貫通電極１１０Ｂと近接した位置と、貫通電極１１０Ｂから離間した位置の２箇所に形成されている。そのため、発光素子１２０の電極１２２とマザーボード１４０の接続端子１４４Ａとの接続を２箇所以上で行うことができ、電気的な接続を確実に行える。   In addition, the through electrode 110A is formed at two positions in the cross-sectional portion shown in FIG. 6A, a position close to the through electrode 110B and a position separated from the through electrode 110B. Therefore, the connection between the electrode 122 of the light emitting element 120 and the connection terminal 144A of the motherboard 140 can be performed at two or more locations, and the electrical connection can be reliably performed.

また、半導体基板１０２の上面側に形成された上面側配線層１１４Ａ，１１４Ｂは、貫通電極１１０Ａ，１１０Ｂの上端に電気的に接続される位置に形成されている。また、一方の上面側配線層１１４Ａは、発光素子１２０が実装される領域の右側周縁部付近に形成されたＮ層接続部１１３を介してＮ層１０６と電気的に接続され、他方の上面側配線層１１４Ｂは発光素子１２０が実装される領域の外側（図６Ａでは左側に外れた位置）に形成されたＰ層接続部１１５を介してＰ層１０４と電気的に接続されている。   Further, the upper surface side wiring layers 114A and 114B formed on the upper surface side of the semiconductor substrate 102 are formed at positions that are electrically connected to the upper ends of the through electrodes 110A and 110B. Also, one upper surface side wiring layer 114A is electrically connected to the N layer 106 via the N layer connection portion 113 formed near the right peripheral edge of the region where the light emitting element 120 is mounted, and the other upper surface side. The wiring layer 114B is electrically connected to the P layer 104 via a P layer connecting portion 115 formed outside the region where the light emitting element 120 is mounted (a position deviated to the left in FIG. 6A).

発光素子１２０の電極１２２，１２４は、上面側配線層１１４Ａ，１１４Ｂを介して貫通電極１１０Ａ，１１０Ｂに接続されており、且つＰ層１０４とＮ層１０６は上面側配線層１１４Ｂ，１１４Ａを介して発光素子１２０に対して並列となるように接続されている。このツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示すと前述した図４Ｃのような回路構成として表される。   The electrodes 122 and 124 of the light emitting element 120 are connected to the through electrodes 110A and 110B through the upper surface side wiring layers 114A and 114B, and the P layer 104 and the N layer 106 are connected through the upper surface side wiring layers 114B and 114A. The light emitting element 120 is connected in parallel. When the connection relationship between the Zener diode 108 and the light emitting element 120 is shown by an equivalent circuit, it is expressed as a circuit configuration as shown in FIG. 4C described above.

従って、発光素子１２０の電極１２２，１２４を電源の＋側端子、−側端子と接続することにより、前述した実施例１と同様に、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。   Therefore, by connecting the electrodes 122 and 124 of the light emitting element 120 to the + side terminal and the − side terminal of the power source, the Zener diode 108 connected in parallel to the light emitting element 120 is connected as in the first embodiment. The voltage is stabilized, and for example, a high voltage due to static electricity or the like is prevented from being applied to the light emitting element 120.

また、発光素子１２０の電極１２２，１２４は、上面側配線層１１４Ａ，１１４Ｂに接続される例えばＡｕよりなるバンプ１１６、１１８上に設置され、発光素子１２０は、当該バンプ１１６，１１８及び上面側配線層１１４Ａ，１１４Ｂを介して上記貫通電極１１０（１１０Ａ，１１０Ｂ）と電気的に接続されている。   The electrodes 122 and 124 of the light emitting element 120 are disposed on bumps 116 and 118 made of, for example, Au connected to the upper surface side wiring layers 114A and 114B. The light emitting element 120 includes the bumps 116 and 118 and the upper surface side wiring. The through electrodes 110 (110A and 110B) are electrically connected through the layers 114A and 114B.

貫通電極１１０Ａ，１１０Ｂの下端は、発光素子１２０が接続される側の反対側(下面側)に形成された下面側配線層１１４Ｃ，１１４Ｄに接続されており、さらに当該下面側配線層１１４Ｃ，１１４Ｄは半田バンプ１６０，１６２を介してマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。   The lower ends of the through electrodes 110A and 110B are connected to the lower surface side wiring layers 114C and 114D formed on the opposite side (lower surface side) to the side to which the light emitting element 120 is connected, and further the lower surface side wiring layers 114C and 114D. Are connected to connection terminals 144A and 144B of the mother board 140 through solder bumps 160 and 162, respectively.

半導体装置２００がマザーボード１４０に実装される実装構造２５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。このように、半導体装置２００によれば、半導体基板１０２に形成された半導体によるツェナーダイオード１０８が発光素子１２０と電気的に接続されるため、ツェナーダイオードを基板上に実装するように構成された従来のもの（図１を参照）よりも大幅に小型化及び省スペース化を図ることが可能になる。   In the mounting structure 250 in which the semiconductor device 200 is mounted on the mother board 140, the P layer 104 and the N layer 106 that form the Zener diode 108 emit light as in the equivalent circuit shown in FIG. It is connected to connection terminals 144A and 144B of the mother board 140 so as to be parallel to the element 120. As described above, according to the semiconductor device 200, the Zener diode 108 formed of the semiconductor formed on the semiconductor substrate 102 is electrically connected to the light emitting element 120. Therefore, the conventional Zener diode is configured to be mounted on the substrate. As a result, the size and the space can be greatly reduced as compared with the above-described one (see FIG. 1).

また、発光素子１２０は、半導体基板１０２の上面に接合された封止構造体１３０により封止されており、半導体基板１０２と封止構造体１３０との間で密閉された内部空間１３２に発光素子１２０を収納する封止構造になっている。封止構造体１３０は、シリコンからなる半導体基板１０２に対してガラスからなる枠部１３４の下端が陽極接合により強固に接合されており、上記空間１３２を気密状態に封止することができる。そのため、発光素子１２０は、封止構造体１３０により塵埃などが発光面１２０Ａに付着しないように保護されており、発光面１２０Ａから発光された光は、ガラス板１３６を透過して上方に出射される。   The light emitting element 120 is sealed with a sealing structure 130 bonded to the upper surface of the semiconductor substrate 102, and the light emitting element 120 is sealed in an internal space 132 sealed between the semiconductor substrate 102 and the sealing structure 130. The sealing structure for accommodating 120 is provided. In the sealing structure 130, the lower end of the frame portion 134 made of glass is firmly bonded to the semiconductor substrate 102 made of silicon by anodic bonding, and the space 132 can be sealed in an airtight state. Therefore, the light emitting element 120 is protected by the sealing structure 130 so that dust or the like does not adhere to the light emitting surface 120A, and light emitted from the light emitting surface 120A passes through the glass plate 136 and is emitted upward. The

図７Ａは本発明による半導体装置の実施例３を示す縦断面図である。図７Ｂは図７Ａ中ＶＩＩＢ−ＶＩＩＢに沿う横断面図である。尚、図７Ａ及び図７Ｂにおいて、前述した実施例１、２と同一部分には、同一符号を付してその説明を省略する。   FIG. 7A is a longitudinal sectional view showing Embodiment 3 of a semiconductor device according to the present invention. FIG. 7B is a cross-sectional view taken along VIIB-VIIB in FIG. 7A. 7A and 7B, the same parts as those in the first and second embodiments are denoted by the same reference numerals, and the description thereof is omitted.

図７Ａ及び図７Ｂに示されるように、実施例３の半導体装置３００においては、半導体基板１０２の上面中央付近にＮ層１０６及びＮ層接続部１１３が形成されている。そして、Ｎ層１０６が形成される領域は、発光素子１２０が実装される実装面側（図７Ａに示す上面側）であり、且つ電極１２２の左側周縁部に対向する付近に形成されている。   As shown in FIGS. 7A and 7B, in the semiconductor device 300 of the third embodiment, an N layer 106 and an N layer connection portion 113 are formed near the center of the upper surface of the semiconductor substrate 102. A region where the N layer 106 is formed is formed on the mounting surface side (the upper surface side shown in FIG. 7A) on which the light emitting element 120 is mounted, and in the vicinity of the left side edge of the electrode 122.

半導体装置３００がマザーボード１４０に実装される実装構造３５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により発光素子１２０への電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。   In the mounting structure 350 in which the semiconductor device 300 is mounted on the mother board 140, the P layer 104 and the N layer 106 forming the Zener diode 108 emit light as in the equivalent circuit shown in FIG. It is connected to connection terminals 144A and 144B of the mother board 140 so as to be parallel to the element 120. Therefore, the voltage to the light emitting element 120 is stabilized by the Zener diode 108 connected in parallel to the light emitting element 120, and for example, a high voltage due to static electricity or the like is prevented from being applied to the light emitting element 120.

従って、実施例３の構成では、Ｎ層１０６が貫通電極１１０Ａと貫通電極１１０Ｂとの間に形成されており、且つＮ層１０６と電気的に接続されるＮ層接続部１１３と、Ｐ層１０４と電気的に接続されるＰ層接続部１１５とが互いに近接する位置に形成されている。その分、本実施例では、上記実施例１、２に対して貫通電極１１０Ａと貫通電極１１０Ｂとを離間させることが可能になり、この貫通電極１１０Ａ，１１０Ｂ間の離間距離によってツェナーダイオード１０８の抵抗値を異なる値に設定することが可能になる。   Therefore, in the configuration of the third embodiment, the N layer 106 is formed between the through electrode 110A and the through electrode 110B, and the N layer connecting portion 113 that is electrically connected to the N layer 106, and the P layer 104 And a P-layer connection portion 115 electrically connected to each other are formed at positions close to each other. Accordingly, in this embodiment, the through electrode 110A and the through electrode 110B can be separated from the first and second embodiments, and the resistance of the Zener diode 108 is determined by the separation distance between the through electrodes 110A and 110B. The value can be set to a different value.

図８Ａは本発明による半導体装置の実施例４を示す縦断面図である。図８Ｂは図８Ａ中VIIIＢ−VIIIＢに沿う横断面図である。尚、図８Ａ及び図８Ｂにおいて、前述した実施例１〜３と同一部分には、同一符号を付してその説明を省略する。   FIG. 8A is a longitudinal sectional view showing a semiconductor device according to a fourth embodiment of the present invention. FIG. 8B is a cross-sectional view along VIIIB-VIIIB in FIG. 8A. 8A and 8B, the same parts as those in the first to third embodiments are denoted by the same reference numerals, and the description thereof is omitted.

図８Ａ及び図８Ｂに示されるように、実施例４の半導体装置４００においては、半導体基板１０２の上面中央付近にＮ層１０６及びＮ層接続部１１３が形成されている。そして、Ｎ層接続部１１３が形成された逆側の半導体基板１０２の下面中央付近にＰ層１０４のＰ層接続部１１５が形成されている。このＮ層接続部１１３とＰ層接続部１１５とは、同じ垂直直線上に位置するように設けられている。そのため、Ｐ層１０４は、貫通電極１１０Ｂを介さず、下面側のＰ層接続部１１５及び下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。   As shown in FIGS. 8A and 8B, in the semiconductor device 400 according to the fourth embodiment, an N layer 106 and an N layer connection portion 113 are formed near the center of the upper surface of the semiconductor substrate 102. A P layer connecting portion 115 of the P layer 104 is formed near the center of the lower surface of the semiconductor substrate 102 on the opposite side where the N layer connecting portion 113 is formed. The N layer connecting portion 113 and the P layer connecting portion 115 are provided so as to be positioned on the same vertical straight line. Therefore, the P layer 104 is connected to the connection terminal 144B of the mother board 140 via the lower layer side P layer connection portion 115, the lower surface side wiring layer 114D, and the solder bump 162 without passing through the through electrode 110B.

半導体装置４００がマザーボード１４０に実装される実装構造４５０においては、前述した実施例１と同様、図４Ｃに示す等価回路のように、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６が、発光素子１２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子１２０に対して並列に接続されたツェナーダイオード１０８により発光素子１２０への電圧が安定化され、例えば、発光素子１２０に静電気などによる高電圧が印加されることが防止される。   In the mounting structure 450 in which the semiconductor device 400 is mounted on the mother board 140, the P layer 104 and the N layer 106 that form the Zener diode 108 emit light as in the equivalent circuit shown in FIG. It is connected to connection terminals 144A and 144B of the mother board 140 so as to be parallel to the element 120. Therefore, the voltage to the light emitting element 120 is stabilized by the Zener diode 108 connected in parallel to the light emitting element 120, and for example, a high voltage due to static electricity or the like is prevented from being applied to the light emitting element 120.

本実施例では、前述した実施例３のようにＰ層接続部１１５または貫通電極１１０Ｂを発光素子１２０が実装される領域の外側に配置する必要が無くなるため、上記実施例３のものよりもコンパクトな構成になっており、設置スペースもより一層省スペース化されている。   In the present embodiment, it is not necessary to dispose the P layer connecting portion 115 or the through electrode 110B outside the region where the light emitting element 120 is mounted as in the above-described third embodiment, so that it is more compact than that in the third embodiment. The installation space is further reduced.

図９Ａは本発明による半導体装置の実施例５を示す縦断面図である。図９Ｂは図９Ａ中IXＢ−IXＢに沿う横断面図である。尚、図９Ａ及び図９Ｂにおいて、前述した実施例１〜４と同一部分には、同一符号を付してその説明を省略する。   FIG. 9A is a longitudinal sectional view showing a semiconductor device according to a fifth embodiment of the present invention. FIG. 9B is a cross-sectional view taken along IXB-IXB in FIG. 9A. 9A and 9B, the same portions as those in the first to fourth embodiments are denoted by the same reference numerals, and the description thereof is omitted.

図９Ａ及び図９Ｂに示されるように、実施例５の半導体装置５００においては、上面にワイヤボンディングされるタイプの発光素子５２０が半導体基板１０２上に実装されている。発光素子５２０は、上面にワイヤ５３０，５４０の一端がボンディングされる電極５２２，５２４が形成されている。さらに、半導体基板１０２上には、ワイヤ５３０，５４０の他端がボンディングされる上面側配線層１１４Ａ，１１４Ｂと、Ｐ層１０４と電気的に接続されるＰ層接続部１１５が接続される上面側配線層１１４Ｅとが形成されている。   As shown in FIGS. 9A and 9B, in the semiconductor device 500 of the fifth embodiment, a light emitting element 520 of a type bonded to the upper surface is mounted on the semiconductor substrate 102. In the light emitting element 520, electrodes 522 and 524 to which one ends of the wires 530 and 540 are bonded are formed on the upper surface. Further, on the semiconductor substrate 102, the upper surface side to which the upper surface side wiring layers 114A and 114B to which the other ends of the wires 530 and 540 are bonded and the P layer connection portion 115 electrically connected to the P layer 104 are connected. A wiring layer 114E is formed.

半導体装置５００がマザーボード１４０に実装される実装構造５５０においては、各上面側配線層１１４Ａ，１１４Ｂ，１１４Ｅは、夫々貫通電極１１０Ａ，１１０Ｂを介して半導体基板１０２の下面側の下面側配線層１１４Ｃ，１１４Ｄに接続され、半田バンプ１６０，１６２を介してマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続される。尚、半導体基板１０２の下面側に配された半田バンプ１６３は、半導体基板１０２の右端側を安定的に保持するものである。   In the mounting structure 550 in which the semiconductor device 500 is mounted on the mother board 140, the upper surface side wiring layers 114A, 114B, 114E are respectively connected to the lower surface side wiring layer 114C, on the lower surface side of the semiconductor substrate 102 via the through electrodes 110A, 110B. 114D, and connected to connection terminals 144A and 144B of the mother board 140 via solder bumps 160 and 162. Note that the solder bump 163 disposed on the lower surface side of the semiconductor substrate 102 stably holds the right end side of the semiconductor substrate 102.

また、発光素子５２０は、接着層５６０により半導体基板１０２上の固着されている。そして、Ｐ層１０４のＰ層接続部１１５は、貫通電極１１０Ｂを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。また、Ｎ層１０６のＮ層接続部１１３は、貫通電極１１０Ａを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｃに接続され、さらに半田バンプ１６０を介してマザーボード１４０の接続端子１４４Ａに接続される。これにより、Ｐ層１０４とＮ層１０６は、前述した実施例１と同様、図４Ｃに示す等価回路のように、発光素子５２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子５２０に対して並列に接続されたツェナーダイオード１０８により発光素子５２０への電圧が安定化され、例えば、発光素子５２０に静電気などによる高電圧が印加されることが防止される。   Further, the light emitting element 520 is fixed on the semiconductor substrate 102 by an adhesive layer 560. The P layer connecting portion 115 of the P layer 104 is connected to the connection terminal 144B of the motherboard 140 via the lower surface side wiring layer 114D disposed on the lower surface side of the semiconductor substrate 102 via the through electrode 110B and the solder bump 162. The Further, the N layer connecting portion 113 of the N layer 106 is connected to the lower surface side wiring layer 114C disposed on the lower surface side of the semiconductor substrate 102 through the through electrode 110A, and further connected to the motherboard 140 via the solder bump 160. Connected to 144A. As a result, the P layer 104 and the N layer 106 are connected to the connection terminals 144A and 144B of the motherboard 140 so as to be in parallel with the light emitting element 520 as in the equivalent circuit shown in FIG. It is connected. Therefore, the voltage to the light emitting element 520 is stabilized by the Zener diode 108 connected in parallel to the light emitting element 520, and for example, a high voltage due to static electricity or the like is prevented from being applied to the light emitting element 520.

図１０Ａは本発明による半導体装置の実施例６を示す縦断面図である。図１０Ｂは図１０Ａ中ＸＢ−ＸＢに沿う横断面図である。尚、図１０Ａ及び図１０Ｂにおいて、前述した実施例１〜５と同一部分には、同一符号を付してその説明を省略する。   FIG. 10A is a longitudinal sectional view showing a sixth embodiment of the semiconductor device according to the present invention. FIG. 10B is a cross-sectional view along XB-XB in FIG. 10A. 10A and 10B, the same parts as those in the first to fifth embodiments are denoted by the same reference numerals and the description thereof is omitted.

図１０Ａ及び図１０Ｂに示されるように、実施例６の半導体装置６００においては、上面にＰ層のみワイヤボンディングされるタイプの発光素子６２０が半導体基板１０２上に実装されている。発光素子６２０は、上面にワイヤ６３０の一端がボンディングされる電極６２２が形成されている。また、ワイヤ６３０の一端が半導体基板１０２上の上面側配線層１１４Ｂにボンディングされている。このため、発光素子６２０の電極６２２は、ワイヤ６３０を介して半導体基板１０２上の上面側配線層１１４Ｂに接続され、さらに、貫通電極１１０Ｂを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｄ、半田バンプ１６２を介してマザーボード１４０の接続端子１４４Ｂに接続される。   As shown in FIGS. 10A and 10B, in the semiconductor device 600 of Example 6, a light emitting element 620 of a type in which only the P layer is wire-bonded on the upper surface is mounted on the semiconductor substrate 102. In the light emitting element 620, an electrode 622 to which one end of the wire 630 is bonded is formed on the upper surface. In addition, one end of the wire 630 is bonded to the upper surface side wiring layer 114 </ b> B on the semiconductor substrate 102. For this reason, the electrode 622 of the light emitting element 620 is connected to the upper surface side wiring layer 114B on the semiconductor substrate 102 through the wire 630, and is further disposed on the lower surface side of the semiconductor substrate 102 through the through electrode 110B. The wiring layer 114D and the solder bump 162 are connected to the connection terminal 144B of the mother board 140.

また、発光素子６２０の下面には、導電性接着層６４０により上面側配線層１１４Ａと接続される電極６２４が形成されている。この電極６２４は、上面側配線層１１４Ａを介してＮ層１０６と接続され、且つ貫通電極１１０Ａを介して半導体基板１０２の下面側に配された下面側配線層１１４Ｃに接続され、さらに半田バンプ１６０を介してマザーボード１４０の接続端子１４４Ａに接続される。   In addition, an electrode 624 connected to the upper surface side wiring layer 114 </ b> A by the conductive adhesive layer 640 is formed on the lower surface of the light emitting element 620. The electrode 624 is connected to the N layer 106 through the upper surface side wiring layer 114A, and is connected to the lower surface side wiring layer 114C disposed on the lower surface side of the semiconductor substrate 102 through the through electrode 110A. To the connection terminal 144A of the mother board 140.

半導体装置６００がマザーボード１４０に実装される実装構造６５０においては、ツェナーダイオード１０８を形成するＰ層１０４とＮ層１０６は、前述した実施例１と同様、図４Ｃに示す等価回路のように、発光素子６２０に対して並列となるようにマザーボード１４０の接続端子１４４Ａ，１４４Ｂに接続されている。よって、発光素子６２０に対して並列に接続されたツェナーダイオード１０８により発光素子６２０への電圧が安定化され、例えば、発光素子６２０に静電気などによる高電圧が印加されることが防止される。   In the mounting structure 650 in which the semiconductor device 600 is mounted on the mother board 140, the P layer 104 and the N layer 106 that form the Zener diode 108 emit light as in the equivalent circuit shown in FIG. It is connected to the connection terminals 144A and 144B of the mother board 140 so as to be parallel to the element 620. Therefore, the voltage to the light emitting element 620 is stabilized by the Zener diode 108 connected in parallel to the light emitting element 620, and for example, a high voltage due to static electricity or the like is prevented from being applied to the light emitting element 620.

以上、本発明の好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.

尚、上記実施例では、発光素子を半導体基板に実装する場合を例に挙げて説明したが、これに限らず、発光素子以外の光機能素子（例えば、受光素子、ＣＣＤなどの撮像素子など）あるいは光機能素子以外のＩＣチップやＭＥＭＳ（Ｍｉｃｒｏ Ｅｉｅｃｔｏｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）等の各種の電子部品を実装する構成のものにも適用できるのは勿論である。   In the above embodiment, the case where the light emitting element is mounted on the semiconductor substrate has been described as an example. However, the present invention is not limited to this, and an optical functional element other than the light emitting element (for example, a light receiving element, an imaging element such as a CCD) Of course, the present invention can also be applied to a configuration in which various electronic components such as an IC chip other than an optical functional element and a MEMS (Micro Electrical Mechanical Systems) are mounted.

また、上記実施例ではツェナーダイオードを半導体素子として半導体基板の不純物拡散領域に形成する場合を例示したが、これに限らず、ツェナーダイオード以外の素子（例えば、抵抗やキャパシタ等）を形成する構成のものにも適用できるのは勿論である。   In the above embodiment, the case where a Zener diode is formed as a semiconductor element in the impurity diffusion region of the semiconductor substrate is exemplified. However, the present invention is not limited to this, and an element other than the Zener diode (for example, a resistor or a capacitor) is formed. Of course, the present invention can also be applied to things.

また、上記実施例では、Ｎ型不純物をイオン化して半導体基板の不純物拡散領域にドーピングするイオン注入法を用いた方法について例示したが、これに限らず、例えば、熱拡散法によりＮ層を形成するようにしても良いのは勿論である。   In the above embodiment, the method using the ion implantation method in which the N-type impurity is ionized and doped into the impurity diffusion region of the semiconductor substrate is illustrated. However, the present invention is not limited to this. For example, the N layer is formed by the thermal diffusion method. Of course, it may be made to do.

また、上記実施例では、Ｎ型不純物を半導体基板のＰ型の不純物拡散領域にドーピングする方法について例示したが、これに限らず、例えば、Ｐ型不純物を半導体基板のＮ型の不純物拡散領域にドーピングする構成としても良いのは勿論である。   In the above embodiment, the method of doping the N-type impurity into the P-type impurity diffusion region of the semiconductor substrate is exemplified. However, the present invention is not limited to this. For example, the P-type impurity is added to the N-type impurity diffusion region of the semiconductor substrate. Needless to say, a doping structure may be used.

従来の半導体装置の一例を示す縦断面図である。It is a longitudinal cross-sectional view which shows an example of the conventional semiconductor device. 本発明による半導体装置の実施例１を示す平面図である。It is a top view which shows Example 1 of the semiconductor device by this invention. 図２中IIＡ−IIＡに沿う縦断面図である。It is a longitudinal cross-sectional view which follows IIA-IIA in FIG. 図２中IIＢ−IIＢに沿う縦断面図である。It is a longitudinal cross-sectional view which follows IIB-IIB in FIG. 発光素子１２０の電極パターンを示す平面図である。3 is a plan view showing an electrode pattern of a light emitting element 120. FIG. 半導体素子１０２の各接続部、Ｎ層、配線層の位置関係を示す平面図である。3 is a plan view showing the positional relationship between each connection portion, N layer, and wiring layer of the semiconductor element 102. ツェナーダイオード１０８と発光素子１２０との接続関係を等価回路で示す図である。FIG. 6 is a diagram showing a connection relationship between the Zener diode and the light emitting element 120 with an equivalent circuit. マザーボード１４０の平面図である。4 is a plan view of a motherboard 140. FIG. 実施例１の製造方法の工程（その１）を説明するための図である。It is a figure for demonstrating the process (the 1) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その２）を説明するための図である。It is a figure for demonstrating the process (the 2) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その３）を説明するための図である。It is a figure for demonstrating the process (the 3) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その４）を説明するための図である。It is a figure for demonstrating the process (the 4) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その５）を説明するための図である。It is a figure for demonstrating the process (the 5) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その６）を説明するための図である。It is a figure for demonstrating the process (the 6) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その７）を説明するための図である。It is a figure for demonstrating the process (the 7) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その８）を説明するための図である。It is a figure for demonstrating the process (the 8) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その９）を説明するための図である。It is a figure for demonstrating the process (the 9) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その１０）を説明するための図である。It is a figure for demonstrating the process (the 10) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その１１）を説明するための図である。It is a figure for demonstrating the process (the 11) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その１２）を説明するための図である。It is a figure for demonstrating the process (the 12) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その１３）を説明するための図である。It is a figure for demonstrating the process (the 13) of the manufacturing method of Example 1. FIG. 実施例１の製造方法の工程（その１４）を説明するための図である。It is a figure for demonstrating the process (the 14) of the manufacturing method of Example 1. FIG. 本発明による半導体装置の実施例２を示す縦断面図である。It is a longitudinal cross-sectional view which shows Example 2 of the semiconductor device by this invention. 図６Ａ中ＶIＢ−ＶIＢに沿う横断面図である。FIG. 6B is a transverse sectional view taken along the line VIB-VIB in FIG. 6A. 本発明による半導体装置の実施例３を示す縦断面図である。It is a longitudinal cross-sectional view which shows Example 3 of the semiconductor device by this invention. 図７Ａ中ＶIIＢ−ＶIIＢに沿う横断面図である。It is a cross-sectional view which follows VIIB-VIIB in FIG. 7A. 本発明による半導体装置の実施例４を示す縦断面図である。It is a longitudinal cross-sectional view which shows Example 4 of the semiconductor device by this invention. 図８Ａ中VIIIＢ−VIIIに沿う横断面図である。It is a cross-sectional view which follows VIIIB-VIII in FIG. 8A. 本発明による半導体装置の実施例５を示す縦断面図である。It is a longitudinal cross-sectional view which shows Example 5 of the semiconductor device by this invention. 図９Ａ中IXＢ−IXＢに沿う横断面図である。It is a cross-sectional view along IXB-IXB in FIG. 9A. 本発明による半導体装置の実施例６を示す縦断面図である。It is a longitudinal cross-sectional view which shows Example 6 of the semiconductor device by this invention. 図１０Ａ中ＸＢ−ＸＢに沿う横断面図である。It is a cross-sectional view along XB-XB in FIG. 10A.

符号の説明Explanation of symbols

１００，２００，３００，４００，５００，６００ 半導体装置
１０２ 半導体基板
１０４ Ｐ層
１０６ Ｎ層
１０８ ツェナーダイオード
１１０，１１０Ａ，１１０Ｂ 貫通電極
１１３ Ｎ層接続部
１１４Ａ，１１４Ｂ，１１４Ｅ 上面側配線層
１１４Ｃ，１１４Ｄ 下面側配線層
１１５ Ｐ層接続部
１１６，１１８ バンプ
１２０，５２０，６２０ 発光素子
１２２ 第１の電極(＋)
１２４ 第２の電極(−)
１３０ 封止構造体
１３２ 内部空間
１３４ 枠部
１３６ ガラス板
１４０ マザーボード
１４４Ａ，１４４Ｂ 接続端子
１６０，１６２ 半田バンプ
１５０，２５０，３５０，４５０，５５０，６５０ 実装構造 100, 200, 300, 400, 500, 600 Semiconductor device 102 Semiconductor substrate 104 P layer 106 N layer 108 Zener diode 110, 110A, 110B Through electrode 113 N layer connection 114A, 114B, 114E Upper surface side wiring layers 114C, 114D Lower surface Side wiring layer 115 P layer connecting portion 116, 118 Bump 120, 520, 620 Light emitting element 122 First electrode (+)
124 Second electrode (-)
130 Sealing structure 132 Internal space 134 Frame 136 Glass plate 140 Motherboard 144A, 144B Connection terminal 160, 162 Solder bump 150, 250, 350, 450, 550, 650 Mounting structure

Claims (13)

基板に光機能素子である電子部品が実装されてなる半導体装置であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極が、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする半導体装置。 A semiconductor device in which an electronic component which is an optical functional element is mounted on a substrate,
The substrate comprises a semiconductor substrate;
A semiconductor element comprising first and second regions of different conductivity types formed in the semiconductor substrate;
First and second through electrodes penetrating the semiconductor substrate;
First and second wiring layers formed on the surface of the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer is connected to one end of the first through electrode and connected to the first region through a first opening provided in the insulating layer,
The second wiring layer is connected to one end of the second through electrode and connected to the second region through a second opening provided in the insulating layer,
A first electrode of the electronic component is connected to the first region of the semiconductor element and the first through electrode of the semiconductor substrate via the first wiring layer;
A second electrode of the electronic component is connected to a second region of the semiconductor element and a second through electrode of the semiconductor substrate via the second wiring layer;
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
A semiconductor device, wherein bumps for connection to the outside are provided on the fourth wiring layer. 前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項１に記載の半導体装置。 The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
2. The semiconductor device according to claim 1, wherein a first region of the semiconductor element is formed of the N layer, and a second region of the semiconductor element is formed of the P layer. 前記半導体素子は、ツェナーダイオードであることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor element is a Zener diode. 前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項１乃至３の何れかに記載の半導体装置。 The semiconductor substrate has a first through hole and a second through hole;
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
4. The semiconductor device according to claim 1, wherein the first and second through electrodes are formed in the first and second through holes with the insulating layer interposed therebetween. . 前記半導体基板は、シリコン基板であることを特徴とする請求項１乃至４の何れかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate is a silicon substrate. 前記電子部品は、光透過性を有する光透過面を有する封止構造体により前記基板上に封止されていることを特徴とする請求項１乃至５の何れかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the electronic component is sealed on the substrate by a sealing structure having a light transmitting surface having light transmittance. 基板上に光機能素子である電子部品が実装されてなる半導体装置の製造方法であって、
前記基板を半導体基板により形成する工程と、
前記半導体基板内部に導電型の異なる第１、第２の領域からなる半導体素子を形成する工程と、
前記半導体基板を貫通する第１、第２の貫通電極を形成する工程と、
前記半導体基板表面に前記半導体素子の第１の領域と前記第１の貫通電極とを接続する第１の配線層と、前記半導体素子の第２の領域と前記第２の貫通電極とを接続する第２の配線層とを形成する工程と、
前記半導体基板上に前記電子部品を搭載する工程と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記電子部品の第１の電極が、前記第１の配線層を介して前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とに接続され、
前記電子部品の第２の電極は、前記第２の配線層を介して前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とに接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which an electronic component that is an optical functional element is mounted on a substrate,
Forming the substrate from a semiconductor substrate;
Forming a semiconductor element comprising first and second regions of different conductivity types inside the semiconductor substrate;
Forming first and second through electrodes penetrating the semiconductor substrate;
A first wiring layer for connecting the first region of the semiconductor element and the first through electrode to the surface of the semiconductor substrate, and a second region of the semiconductor element and the second through electrode are connected. Forming a second wiring layer;
Mounting the electronic component on the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer is connected to one end of the first through electrode and connected to the first region through a first opening provided in the insulating layer,
The second wiring layer is connected to one end of the second through electrode and connected to the second region through a second opening provided in the insulating layer,
A first electrode of the electronic component is connected to the first region of the semiconductor element and the first through electrode of the semiconductor substrate via the first wiring layer;
The second electrode of the electronic component is connected to the second region of the semiconductor element and the second through electrode of the semiconductor substrate via the second wiring layer,
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
A method of manufacturing a semiconductor device, wherein bumps for connection to the outside are provided on the fourth wiring layer. 前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項７に記載の半導体装置の製造方法。 The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
8. The method of manufacturing a semiconductor device according to claim 7 , wherein the first region of the semiconductor element is made of the N layer, and the second region of the semiconductor element is made of the P layer. 前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項７または８に記載の半導体装置の製造方法。 The semiconductor substrate has a first through hole and a second through hole;
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
The first, the second through hole, said through an insulating layer first method of manufacturing a semiconductor device according to claim 7 or 8, characterized in that a second through electrode is formed . 前記電子部品を光透過性を有する光透過部材により前記基板上に封止する工程を有することを特徴とする請求項７乃至９の何れかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 7 to 9, characterized by comprising the step of sealing on the substrate of a light transmitting member having light transmission property the electronic component. 光機能素子である電子部品が実装される基板であって、
前記基板が半導体基板からなり、
前記半導体基板内部に形成された導電型の異なる第１、第２の領域からなる半導体素子と、
前記半導体基板を貫通する第１、第２の貫通電極と、
前記半導体基板表面に形成された第１、第２の配線層と、
を有し、
前記第１、第２の配線層は、前記半導体基板の電子部品実装面側に絶縁層を介して形成されており、
前記第１の配線層が前記半導体素子の第１の領域と前記半導体基板の第１の貫通電極とを接続し、前記第１の配線層は、前記第１の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第１の開口部を介して前記第１の領域に接続され、
前記第２の配線層が前記半導体素子の第２の領域と前記半導体基板の第２の貫通電極とを接続し、前記第２の配線層は、前記第２の貫通電極の一端部に接続されると共に、前記絶縁層に設けられた第２の開口部を介して前記第２の領域に接続され、
前記半導体基板の電子部品実装面とは反対の裏面側に、絶縁層を介して第３、第４の配線層が設けられており、
前記第３の配線層は、前記第１の貫通電極の他端部に接続され、
前記第４の配線層は、前記第２の貫通電極の他端部に接続され、
前記第３の配線層に外部との接続用のバンプが設けられ、
前記第４の配線層に外部との接続用のバンプが設けられていることを特徴とする基板。 A substrate on which electronic components that are optical functional elements are mounted,
The substrate comprises a semiconductor substrate;
A semiconductor element comprising first and second regions of different conductivity types formed in the semiconductor substrate;
First and second through electrodes penetrating the semiconductor substrate;
First and second wiring layers formed on the surface of the semiconductor substrate;
Have
The first and second wiring layers are formed on an electronic component mounting surface side of the semiconductor substrate via an insulating layer,
The first wiring layer connects the first region of the semiconductor element and the first through electrode of the semiconductor substrate, and the first wiring layer is connected to one end of the first through electrode. And connected to the first region through a first opening provided in the insulating layer,
The second wiring layer connects the second region of the semiconductor element and the second through electrode of the semiconductor substrate, and the second wiring layer is connected to one end of the second through electrode. And connected to the second region through a second opening provided in the insulating layer,
Third and fourth wiring layers are provided on the back side opposite to the electronic component mounting surface of the semiconductor substrate via an insulating layer,
The third wiring layer is connected to the other end of the first through electrode,
The fourth wiring layer is connected to the other end of the second through electrode,
Bumps for connection to the outside are provided on the third wiring layer,
A substrate characterized in that bumps for connection to the outside are provided on the fourth wiring layer. 前記半導体基板は、Ｐ層と、該Ｐ層の一部に設けられたＮ層とからなり、
前記半導体素子の第１の領域が前記Ｎ層からなり、前記半導体素子の第２の領域が前記Ｐ層からなることを特徴とする請求項１１に記載の基板。 The semiconductor substrate includes a P layer and an N layer provided in a part of the P layer,
The substrate according to claim 11 , wherein the first region of the semiconductor element is made of the N layer, and the second region of the semiconductor element is made of the P layer. 前記半導体基板が第１の貫通孔と第２の貫通孔を有し、
前記第１、第２の貫通孔内壁を含む半導体基板表面に絶縁層が設けられ、
前記第１、第２の貫通孔内に、前記絶縁層を介して前記第１、第２の貫通電極が形成されていることを特徴とする請求項１１または１２に記載の基板。 The semiconductor substrate has a first through hole and a second through hole;
An insulating layer is provided on the surface of the semiconductor substrate including the inner walls of the first and second through holes,
The first, the second through-hole, a substrate according to claim 1 1 or 1 2, characterized in that said first through said insulating layer, a second through-electrode is formed.
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