JP5377075B2 - Real-time delay line - Google Patents
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Description
本発明は、実時間遅延線路に関するものである。 The present invention relates to a real time delay line.
従来、例えば、レーダー等の大型APAA(Active Phased Array Antenna)においては、アンテナビーム走査角と、各増幅素子のアンテナ面内の配置位置に応じて、固有の実時間遅延量を運用回毎に設定する必要がある。この実時間遅延量は、複数のビットに量子化されており、遅延量をビット毎に多層基板で形成したトリプレート線路で引き回し、スイッチで切り替えて遅延量を決定し、運用している。 Conventionally, for example, in a large active phased array antenna (APAA) such as a radar, a specific real-time delay amount is set for each operation depending on the antenna beam scanning angle and the position of each amplifying element on the antenna surface. There is a need to. This real-time delay amount is quantized into a plurality of bits, and the delay amount is routed by a triplate line formed of a multilayer substrate for each bit, and the delay amount is determined by switching with a switch.
遅延装置で遅延量を決定する方法として、遅延線路の有するインダクタンス成分と容量成分により遅延時間を発生させる方式(例えば、特許文献1参照)や、遅延線路の経路長により、所望の周波数の遅延時間を決定する実時間遅延方式がある。 As a method of determining a delay amount by a delay device, a delay time of a desired frequency is determined by a method of generating a delay time using an inductance component and a capacitance component of the delay line (see, for example, Patent Document 1), or a path length of the delay line. There is a real-time delay method for determining
図8および図9を参照して、従来の実時間遅延線路の一例を説明する。図8は、従来の実時間遅延線路を模式的に示す斜視図、図9は、図8の実時間遅延線路の各誘電体層の平面図を示している。 An example of a conventional real time delay line will be described with reference to FIGS. FIG. 8 is a perspective view schematically showing a conventional real-time delay line, and FIG. 9 is a plan view of each dielectric layer of the real-time delay line in FIG.
図8および図9において、従来の実時間遅延線路は、GND層(導電層)113,114,115と、GND層113,114間に形成された誘電体層101〜106と、GND層114,115間に形成された誘電体層107〜112と、誘電体層103上に形成された第1のストリップ導体121と、誘電体層109上に形成された第2のストリップ導体122と、GND層113,114、115間を接続するGND用ビア131と、第1のストリップ導体121と第2のストリップ導体122を電気的に接続する接続用ビア(VIA)141と、電磁シールド用ビア142とを備えた多層基板構造になっている。
8 and 9, the conventional real-time delay line includes GND layers (conductive layers) 113, 114, and 115,
誘電体層103上に形成した第1のストリップ導体121と、GND層113,114とでトリプレート線路を構成し、また、誘電体層109上に形成された第2のストリップ導体122と、GND層114,115とでトリプレート線路を構成し、所望の遅延時間を得る構成となっている。
The
第1のストリップ導体121は、GND層113,114と、誘電体層101〜106の構造により、50Ωにインピーダンスがコントロールされている。同様に、第2のストリップ導体122は、GND層114,115と、誘電体層107〜112の構造により、50Ωにインピーダンスがコントロールされている。
The impedance of the
次に、RF信号の入出力経路を説明する。RF入力端子より入力されたRF信号は、第1のストリップ導体121を通過し、接続用ビア141を介して第2のストリップ導体122へと伝搬する。ストリップ導体122へと伝搬したRF信号は、RF出力端子を経て、外部回路へと出力される。
Next, the input / output path of the RF signal will be described. The RF signal input from the RF input terminal passes through the
しかしながら、上記従来の実時間遅延線路は、第1のストリップ導体121と、GND層111,112とでトリプレート線路を形成し、また、第2のストリップ導体122と、GND層112,113とでトリプレート線路を形成する構成であるので、基板厚が大きくなるため、小型化することが困難であるという問題がある。また、上記従来の実時間遅延線路は、大きな遅延時間を得るためにメアンダラインを形成する際、定期的にパターンを折り返す構造をとった場合、パターンの不連続部同士の距離に応じて定在波が発生し、損失および反射特性にリップルが発生するという問題がある。
However, in the conventional real-time delay line, the
本発明は、上記課題に鑑みてなされたものであり、小型化することが可能な実時間遅延線路を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a real-time delay line that can be miniaturized.
上述した課題を解決し、目的を達成するために、本発明は、第1のGND層および第2のGND層と、前記第1のGND層と前記第2のGND層間に、順次配置され、各々が単層または複層で形成される第1〜第3の誘電体層と、前記第1の誘電体層と前記第2の誘電体層間に形成された第1のストリップ導体と、前記第2の誘電体層と前記第3の誘電体層間に形成された第2のストリップ導体と、前記第1のストリップ導体と前記第2のストリップ導体とを接続するビアと、を備え、前記第1のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、また、前記第2のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、前記第1のストリップ導体と前記第2のストリップ導体とは、前記第2の誘電体層を介して、非対称に配置されると共に、略90°で交差するクロス配線部を形成し、前記第2の誘電体層には、前記第1のストリップ導体と前記第2のストリップ導体との前記クロス配線部間に、空気層を形成したことを特徴とする。 In order to solve the above-mentioned problems and achieve the object, the present invention is arranged sequentially between the first GND layer and the second GND layer, the first GND layer and the second GND layer, First to third dielectric layers each formed of a single layer or a plurality of layers; a first strip conductor formed between the first dielectric layer and the second dielectric layer; And a second strip conductor formed between the second dielectric layer and the third dielectric layer, and a via connecting the first strip conductor and the second strip conductor. The strip conductor forms a triplate line with the first and second GND layers, and the second strip conductor forms a triplate line with the first and second GND layers , The first strip conductor and the second strip conductor are: A cross wiring portion that is asymmetrically arranged and intersects at approximately 90 ° is formed via the second dielectric layer, and the second dielectric layer includes the first strip conductor and the first strip conductor. An air layer is formed between the cross wiring portions of the two strip conductors .
本発明にかかる実時間遅延線路は、第1のGND層および第2のGND層と、前記第1のGND層と前記第2のGND層間に、順次配置され、各々が単層または複層で形成される第1〜第3の誘電体層と、前記第1の誘電体層と前記第2の誘電体層間に形成された第1のストリップ導体と、前記第2の誘電体層と前記第3の誘電体層間に形成された第2のストリップ導体と、前記第1のストリップ導体と前記第2のストリップ導体を接続するためのビアと、を備え、前記第1のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、また、前記第2のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成することとしたので、小型化が容易な実時間遅延線路を提供することが可能になるという効果を奏する。 The real-time delay line according to the present invention is sequentially arranged between the first GND layer and the second GND layer, and between the first GND layer and the second GND layer, each of which is a single layer or multiple layers. First to third dielectric layers to be formed; a first strip conductor formed between the first dielectric layer and the second dielectric layer; the second dielectric layer; and the first dielectric layer. A second strip conductor formed between three dielectric layers, and a via for connecting the first strip conductor and the second strip conductor, wherein the first strip conductor includes the first strip conductor Since the first and second GND layers and the triplate line are formed, and the second strip conductor forms the first and second GND layers and the triplate line, the size can be easily reduced. A real-time delay line can be provided An effect.
以下に、この発明にかかる遅延線路の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。本実施の形態の実時間遅延線路は、APAA等のアンテナに好適に使用することができる。 Hereinafter, embodiments of a delay line according to the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. In addition, constituent elements in the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same. The real-time delay line of the present embodiment can be suitably used for an antenna such as APAA.
実施の形態1.
図1は、本発明の実施の形態1に係る実時間遅延線路を適用した実時間遅延装置の一例を示す構成図である。実施の形態1に係る実時間遅延装置は、図1に示すように、複数のSW(スイッチ)1と、複数のATT(減衰器)2と、複数の実時間遅延線路3とを備えている。実時間遅延線路3は、所望の周波数λに対して、1λ、2λ、・・・nλの位相量を有しており、APAA等の運用状態に合わせて所望の位相量を設定している。かかる構成において、複数のSW1で実時間遅延線路3とATT2とを切り替えることにより、所望の遅延時間および一定の通過損失特性を得ている。
FIG. 1 is a configuration diagram illustrating an example of a real time delay device to which the real time delay line according to the first embodiment of the present invention is applied. As shown in FIG. 1, the real-time delay device according to the first embodiment includes a plurality of SWs (switches) 1, a plurality of ATTs (attenuators) 2, and a plurality of real-
図1の実時間遅延装置の動作を説明する。RF入力端子4から入力されたRF信号は、複数のスイッチ1によりATT2または実時間遅延線路3が選択され、所望の減衰特性または遅延時間を得て、RF出力端子5から出力される。
The operation of the real time delay device of FIG. 1 will be described. The RF signal input from the
図2は、図1の実時間遅延線路3を模式的に示す斜視図である。図2では、実時間遅延線路3として、4λ用と1λ、2λ用の2つの実時間遅延線路が図示されているが、両者の基本構成および動作は同様であるので、ここでは、4λ用の実時間遅延線路について詳細に説明する。図3−1は、図2の透視図(4λ用の実時間遅延線路)、図3−2は、図2の各誘電層(4λ用の実時間遅延線路)の平面図を示している。なお、図3−1および図3−2においてGND用ビアの図示を省略している。
FIG. 2 is a perspective view schematically showing the real-
図2,図3−1,および図3−3に示すように、実時間遅延線路3は、GND層31,32,33と、GND層31,32間に順次形成された誘電体層11〜16と、誘電体層12と3誘電層13間に形成された第1のストリップ導体41と、誘電体層14と誘電層15間に形成された第2のストリップ導体42と、第1のストリップ導体41と第2のストリップ導体42間を接続するための接続用ビア43と、第1のストリップ導体41および第2のストリップ導体42の経路に沿ってその両側に形成された電磁シールド用ビア44と、GND層(導電層)31,32間を電気的に接続するGND用ビア45とを備えた多層基板構造になっている。
As shown in FIGS. 2, 3-1, and 3-3, the real-
なお、本実施例では、ストリップ導体間やストリップ導体とGND層間に複数(2つ)の誘電体層が形成されているが、これらの間に形成される誘電体層は、複層に限らず単層としてもよい。以下、誘電体層11、12を第1の誘電体層、誘電体層13、14を第2の誘電体層、誘電体層15,16を第3の誘電体層と称する。
In the present embodiment, a plurality (two) of dielectric layers are formed between the strip conductors or between the strip conductors and the GND layer. However, the dielectric layers formed between these are not limited to a plurality of layers. It may be a single layer. Hereinafter, the
第1のストリップ導体41と、GND層31,32とでトリプレート線路を構成し、また、第2のストリップ導体42と、GND層31,32とでトリプレート線路を構成して、所望の遅延時間を得る構成となっている。
The
また、第1のストリップ導体41は、GND層31,32と、誘電体層11〜16の構造により、50Ωにインピーダンスがコントロールされている。同様に、第2のストリップ導体32は、GND層31,32と、誘電体層11〜16の構造により、50Ωにインピーダンスがコントロールされている。
Further, the impedance of the
第1のストリップ導体41と第2のストリップ導体42は、誘電体層13,14を介して、非対称に配置されると共に、略90°で交差する複数のクロス配線部50を形成している。
The
電磁シールド用ビア44は、多層基板内を伝搬する平行平板モードを抑圧するために、第1のストリップ導体41および第2のストリップ導体42に沿って、その両側に少なくとも1列以上形成されている。
The electromagnetic shielding vias 44 are formed along at least one row on both sides along the
次に、上記実時間遅延線路3の信号経路について説明する。RF入力端子より入力されたRF信号は、第1のストリップ導体41を通過し、接続用ビア43を介して第2ストリップ導体42へと伝搬する。第2ストリップ導体42へと伝搬したRF信号は、RF出力端子を経て、外部回路へと出力される。
Next, the signal path of the real
なお、4λ用の実時間遅延線路3と同様に、1λ、2λ用の実時間遅延線路3は、図2に示すように、GND層32,33と、GND層32,33間に順次形成された誘電体層17〜22と、誘電体層18と誘電層19間に形成された第3のストリップ導体43と、誘電体層20と誘電体層21間に形成された第4のストリップ導体44等を備え、第3のストリップ導体43と、GND層32,33とでトリプレート線路を構成し、また、第4のストリップ導体44と、GND層32,33とでトリプレート線路を構成して、所望の遅延時間を得る構成となっている。
Similar to the 4λ real-
実施の形態1によれば、実時間遅延線路3は、GND層31(第1のGND層)およびGND層32(第2のGND層)と、GND層31とGND層32間に、順次配置される第1〜第3の誘電体層11〜16と、第1の誘電体層11,12と第2の誘電体層13,14間に形成された第1のストリップ導体41と、第2の誘電体層13,14と第3の誘電体層15,16間に形成された第2のストリップ導体42と、第1のストリップ導体41と第2のストリップ導体42を接続するための接続用ビア43と、を備え、第1のストリップ導体41は、GND層31,32とトリプレート線路を形成し、また、第2のストリップ導体42は、GND層31,32とトリプレート線路を形成することとしたので、基板厚を小さくすることができ、小型化が可能となる。付言すると、従来技術(上記図8および図9)に比して、同様の線路長および電気特性を略半分の基板厚にて実現可能となる。
According to the first embodiment, the real-
また、第1のストリップ導体41と第2のストリップ導体42とは、第2の誘電体層13,14を介して、非対称に配置されると共に、略90°で交差するクロス配線部50を形成することとしたので、第1のストリップ導体41と第2のストリップ導体42の磁界の向きを妨げない構造とすることで特性の劣化を防ぐことが可能となる。
Further, the
また、第1のストリップ導体41および第2のストリップ導体42に沿ってそれぞれの両側にシールド用のビアを形成したので、多層基板内を伝搬する平行平板モードを抑圧することで、性能の劣化を防ぐことが可能となる。
In addition, since shield vias are formed on both sides along the
なお、第1〜第3の誘電体層を複数の誘電体層で形成することとしたが、単層としてもよい。 Although the first to third dielectric layers are formed of a plurality of dielectric layers, they may be a single layer.
実施の形態2.
図4−1および図4−2を参照して、実施の形態2に係る実時間遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路3の斜視図は実施の形態1(図1および図2)と同様である。図4−1は、図2の透視図、図4−2は、図2の各誘電層の平面図を示している。なお、図4−1および図4−2においてGND用ビアの図示を省略している。実施の形態1と共通する部分の説明を省略し、異なる点についてのみ説明する。
A real-time delay line according to the second embodiment will be described with reference to FIGS. The configuration of the real time delay device and the perspective view of the real
実施の形態2では、図4−1および図4−2に示すように、複数形成されるクロス配線部50の間隔が不定期(不規則)となるように、第1のストリップ導体41と第2のストリップ導体42を構成および配置している。これにより、クロス配線部50間の定在波の発生を回避し、反射特性および通過損失特性のリップル発生を抑圧することが可能となる。
In the second embodiment, as shown in FIGS. 4A and 4B, the
実施の形態3.
図5−1〜図7−3を参照して、実施の形態3に係る遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路3の斜視図は実施の形態1(図1および図2)と同様である。図5−1は、図2の透視図、図5−2は、図2の各誘電層の平面図を示している。なお、図5−1および図5−2においてGND用ビアの図示を省略している。実施の形態3では、実施の形態2において、第1のストリップ導体41と第2のストリップ導体42のクロス配線部50間に、空気層を形成したものである。実施の形態2と共通する部分の説明を省略し、異なる点についてのみ説明する。
A delay line according to the third embodiment will be described with reference to FIGS. The configuration of the real time delay device and the perspective view of the real
実施の形態3では、図5−1および図5−2に示すように、第1のストリップ導体41と第2のストリップ導体42のクロス配線部50間の誘電層13,14の対応する位置に空気層60が形成されている。これにより、第1のストリップ導体41のクロス配線部50は、GND層31に対して、擬似的にマイクロストリップモードの50Ωの線路幅を有し、第2のストリップ導体42のクロス配線部50は、GND層32に対して、擬似的にマイクロストリップモードの50Ωの線路幅を有する。
In the third embodiment, as shown in FIG. 5A and FIG. 5B, the
図6は、クロス配線部50間に空気層60を有している場合(実施の形態3)と、空気層を有していない場合(実施の形態2)の電界分布を説明するための図であり、図6−1は、図4−1のA−A’断面図、図6−2は、図5−1のA−A’断面図を示しており、第2のストリップ導体41の電界分布を矢印で図示している。
FIG. 6 is a diagram for explaining the electric field distribution when the
図6−1に示すように、クロス配線部50間に空気層60を有していない場合には、クロス配線部50は、GND層31およびGND層32に対して、トリプレート線路のモードにてRF信号は伝搬する。この場合、クロス配線している他のストリップ導体の影響を受け、トリプレート線路の電界が乱される場合がある。
As shown in FIG. 6A, when the
これに対して、図6−2に示すように、クロス配線部50間に空気層60を有している場合には、第1のストリップ導体41のクロス配線部50では、GND層31に向かう電界が支配的となる。また、図示は省略するが、第2のストリップ導体42のクロス配線部50では、GND層32に向かう電界が支配的となる。これにより、第1および第2のストリップ導体41,42のクロス配線部50は、擬似的にマイクロストリップ線路を形成することができる。この結果、クロス配線部50での第1のストリップ導体41と第2のストリップ導体42の電磁結合の影響を軽減でき、インピーダンスミスマッチによる損失を発生することなくRF信号を伝送可能となる。
On the other hand, as shown in FIG. 6B, when the
図7−1は、従来方式(図8,図9)と実施の形態3のS21特性(入力から出力への伝達特性)の実験結果の一例を示す図であり、横軸は周波数[GHz]、縦軸はS21[dB]を示している。図7−2は、従来方式(図8,図9)と実施の形態3のS11特性(入射波反射係数)の実験結果の一例を示す図であり、横軸は周波数[GHz]、縦軸はS11[dB]を示している。図7−3は、従来方式(図8,図9)と実施の形態3の周波数−位相量特性の実験結果の一例を示す図であり、横軸は周波数[GHz]、縦軸は位相量[deg]を示している。 FIG. 7-1 is a diagram illustrating an example of experimental results of the conventional method (FIGS. 8 and 9) and the S21 characteristic (transfer characteristic from input to output) of the third embodiment, and the horizontal axis represents frequency [GHz]. The vertical axis represents S21 [dB]. FIG. 7-2 is a diagram illustrating an example of an experimental result of the conventional method (FIGS. 8 and 9) and the S11 characteristic (incident wave reflection coefficient) of the third embodiment, where the horizontal axis represents frequency [GHz] and the vertical axis. Indicates S11 [dB]. FIG. 7-3 is a diagram illustrating an example of experimental results of the frequency-phase amount characteristics of the conventional method (FIGS. 8 and 9) and the third embodiment, in which the horizontal axis represents frequency [GHz] and the vertical axis represents phase amount. [Deg] is shown.
実施の形態3は、図7−3に示すように、周波数−位相量特性が従来方式(図8,図9)と同等であることが確認された。また、実施の形態3は、図7−1および図7−2に示すように、従来方式に比して、S11およびS21特性が良好であることが確認された。 In the third embodiment, as shown in FIG. 7-3, it was confirmed that the frequency-phase amount characteristic is equivalent to that of the conventional method (FIGS. 8 and 9). Further, as shown in FIGS. 7-1 and 7-2, it was confirmed that the third embodiment has better S11 and S21 characteristics than the conventional method.
本発明による実時間遅延線路は、APAA等のアンテナに好適すると好適である。 The real-time delay line according to the present invention is preferably used for an antenna such as APAA.
1 SW(スイッチ)
2 ATT(減衰器)
3 実時間遅延線路
4 RF入力端子
5 RF出力端子
11〜22 誘電体層
31,32,33 GND層
41 第1のストリップ導体
42 第2のストリップ導体
43 接続用ビア
44 電磁シールド用ビア
45 GND用ビア
50 クロス配線部
60 空気層
1 SW (switch)
2 ATT (Attenuator)
3 Real-
Claims (3)
前記第1のGND層と前記第2のGND層間に、順次配置され、各々が単層または複層で形成される第1〜第3の誘電体層と、
前記第1の誘電体層と前記第2の誘電体層間に形成された第1のストリップ導体と、
前記第2の誘電体層と前記第3の誘電体層間に形成された第2のストリップ導体と、
前記第1のストリップ導体と前記第2のストリップ導体とを接続するビアと、
を備え、
前記第1のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、また、前記第2のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、
前記第1のストリップ導体と前記第2のストリップ導体とは、前記第2の誘電体層を介して、非対称に配置されると共に、略90°で交差するクロス配線部を形成し、
前記第2の誘電体層には、前記第1のストリップ導体と前記第2のストリップ導体との前記クロス配線部間に、空気層を形成した
ことを特徴とする実時間遅延線路。 A first GND layer and a second GND layer;
First to third dielectric layers sequentially disposed between the first GND layer and the second GND layer, each formed of a single layer or multiple layers;
A first strip conductor formed between the first dielectric layer and the second dielectric layer;
A second strip conductor formed between the second dielectric layer and the third dielectric layer;
A via connecting the first strip conductor and the second strip conductor;
With
The first strip conductor forms a triplate line with the first and second GND layers, and the second strip conductor forms a triplate line with the first and second GND layers. And
The first strip conductor and the second strip conductor are disposed asymmetrically via the second dielectric layer and form a cross wiring portion that intersects at approximately 90 °,
An air layer is formed in the second dielectric layer between the cross wiring portions of the first strip conductor and the second strip conductor.
A real-time delay line characterized by that.
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