JP5358165B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、接地された前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(h)前記工程(g)の後、前記半導体ウエハを第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置する工程;
(i)前記工程(h)の後、接地された前記第2の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第2のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(j)前記工程(i)の後、接地された前記第2の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(j)前記工程(g)の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、前記第1の下部電極の自己バイアスが10ボルト以下である低バイアス・プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(h)前記工程(g)の後、前記半導体ウエハを第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置する工程;
(i)前記工程(h)の後、前記第2の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第2のガス雰囲気下で、前記第1の主面に対して、前記第2の下部電極の自己バイアスが10ボルト以下である低バイアス・プラズマ処理を実行する工程;
(j)前記工程(i)の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(j)前記工程(g)の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(c)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(d)前記工程(c)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(e)前記工程(d)の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程;
(f)前記工程(e)の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとするガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(g)前記工程(f)の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(h)前記工程(g)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、接地された前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極または第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第1のガス雰囲気下で、前記第1の主面に対して、前記第1の下部電極の自己バイアスが20ボルト以下である低バイアス・プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極または第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたシリコンを主要な成分とするゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(c)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(d)前記工程(c)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(e)前記工程(d)の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程;
(f)前記工程(e)の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとするガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(g)前記工程(f)の後、前記半導体ウエハが前記第1の下部電極または第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(h)前記工程(g)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。
(x5)前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
(x6)前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本発明の一実施の形態の半導体集積回路装置の製造工程の図面を参照して説明する。図1〜図10は、本発明の一実施の形態である半導体集積回路装置、例えばCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)を有する半導体集積回路装置の製造工程中の要部断面図である。
次に、絶縁膜21の形成工程について、より詳細に説明する。
図14は、絶縁膜21の形成工程を示す製造プロセスフロー図である。絶縁膜21の形成工程は、成膜装置41を用いて次のように行われる。
MSi+Si→MSi2
の反応が生じ、MSi2の部分が異常成長する。
セクション3に詳述した不活性ガス雰囲気下のシリサイド膜13上面への低バイアス・プラズマ処理(窒化シリコン成膜前の低バイアス・プラズマ処理)は、図9のタングステン・プラグ工程中のチタン成膜前(チタン成膜前の低バイアス・プラズマ処理)にも適用して、有効である。これらの低バイアス・プラズマ処理は、本実施の形態のように両方実行してもよいが、必要に応じて、いずれか一方のみ実行してもよい。
これまでに説明した窒化シリコン成膜前の低バイアス・プラズマ処理およびチタン成膜前の低バイアス・プラズマ処理において、アルゴン・プラズマ雰囲気下の低バイアス・プラズマ処理が好適な理由について説明する。
以上本発明者によってなされた発明を前記実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a 半導体ウエハのデバイス面(第1の主面)
2 素子分離領域
2a 溝(素子分離溝)
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6 多結晶シリコン膜(またはシリコン膜)
6a、6b ゲート電極
6w ポリシリコン配線
7a n−型半導体領域(N型エクステンション領域)
7b n+型半導体領域(N型高濃度ソース・ドレイン領域)
8a p−型半導体領域(P型エクステンション領域)
8b p+型半導体領域(P型高濃度ソース・ドレイン領域)
9 側壁スペーサまたはサイド・ウォール・スペーサ(側壁絶縁膜)
11 金属膜
12 バリア膜
13 金属シリサイド層
21 絶縁膜(窒化シリコン膜)
22 厚い絶縁膜(酸化シリコン膜系のプリ・メタル層間絶縁膜)
23 コンタクト・ホール(貫通孔、孔)
24 プラグ
24a バリア導体膜(下層チタン膜、上層窒化チタン膜)
24b 主導体膜(タングステン・プラグ本体)
31 ストッパ絶縁膜
32 配線形成用の絶縁膜
33 配線溝
34 バリア導体膜(バリア・メタル膜)
35 配線
41 マルチ・チャンバ型ウエハ処理装置
42 搬送室
42a 搬送用ロボット
43 ゲートバルブ
44a,44b ロードロック室
46、46a,46b,47a,47b,48a,48b チャンバ(処理室、反応室)
51,51a,51b ウエハ搬入出室
52a,52b フープ
53 ポート
54 ウエハ受け渡しステーション
61 下部電極(基板電極)
62 上部電極(高周波電極)
62a ガス導入口
63 上部電極用高周波電源
64 マスフローコントローラ(ガス流量制御装置)
65 ガス排気口
66 下部電極用高周波電源
67 ブロッキング・コンデンサ
101 プラズマ処理・成膜プロセス
201 真空引き工程
202 チタンCVD工程
203 水素プラズマ処理工程
204 ガス・パージ工程
205 アンモニア・プラズマ処理(窒化処理)
c リーク・パス
d エクステンション領域の深さ
D 高濃度ソース・ドレイン領域の深さ
g ゲート絶縁膜の厚さ
h ポリシリコン・ゲート電極の厚さ
L ゲート電極のチャネル方向の幅(チャネル長)
m ゲート電極上のシリサイド層の厚さ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SW 半導体ウエハ
S1 ウエハのロード
S2 不活性ガス中でのプラズマ処理(不活性ガスを主要な成分の一つとするガス中でのノン・バイアス・プラズマ処理)
S3 窒化シリコン膜の成膜
S4 ウエハのアンロード
S31 窒素パージ
S32 ウエハ移送
S33 成膜キュア繰り返し処理
S34 UVキュア
t ソース・ドレイン領域上のシリサイド層の厚さ
w サイド・ウォール絶縁膜の下端幅(最大部の幅)
Claims (19)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、接地された前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まない第1のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。 - 請求項1に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
- 請求項2に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的にアンモニア・ガスを含まない。
- 請求項1に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
- 請求項1に記載の半導体集積回路装置の製造方法において、前記MISFETは、
(x5)前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
(x6)前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。 - 請求項1に記載の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(h)前記工程(g)の後、前記半導体ウエハを第2の気相処理チャンバ内の第2の下部電極上に、前記第1の主面を上に向けて設置する工程;
(i)前記工程(h)の後、接地された前記第2の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとする第2のガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(j)前記工程(i)の後、接地された前記第2の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。 - 請求項1に記載の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(e)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(f)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(g)前記工程(f)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(j)前記工程(g)の後、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(k)前記工程(j)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。 - 請求項6に記載の半導体集積回路装置の製造方法において、前記工程(i)の前記不活性ガスはアルゴン・ガスである。
- 請求項6に記載の半導体集積回路装置の製造方法において、前記第2のガス雰囲気は、実質的に水素を含まない。
- 請求項6に記載の半導体集積回路装置の製造方法において、前記第2のガス雰囲気は、実質的に水素ガスおよびアンモニア・ガスを含まない。
- 請求項6に記載の半導体集積回路装置の製造方法において、前記第2のガス雰囲気は、実質的に窒素ガスを含まない。
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記工程(a)の後、前記半導体ウエハを第1の気相処理チャンバ内の第1の下部電極上に、前記第1の主面を上に向けて設置する工程;
(c)前記工程(b)の後、前記第1の下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まない第1のガス雰囲気下で、前記第1の主面に対して、前記第1の下部電極の自己バイアスが10ボルト以下である低バイアス・プラズマ処理を実行する工程;
(d)前記工程(c)の後、前記半導体ウエハが前記第1の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記第1の主面上に、CVD処理により窒化シリコン膜を形成する工程。 - 請求項12に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
- 請求項12に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、実質的にアンモニア・ガスを含まない。
- 請求項12に記載の半導体集積回路装置の製造方法において、前記第1のガス雰囲気は、窒素ガスを主要な成分の一つとして含む。
- 請求項12に記載の半導体集積回路装置の製造方法において、前記MISFETは、
(x5)前記ゲート電極の側壁に設けられたサイド・ウォール絶縁膜、
(x6)前記サイド・ウォール絶縁膜の下方領域に設けられた半導体領域であるエクステンション領域、
を更に有し、前記サイド・ウォール絶縁膜の下端幅は、前記エクステンション領域の深さよりも小さい。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面の近傍領域にMISFETを形成する工程、
ここで、前記MISFETは
(x1)前記第1の主面の表面領域に設けられたソース・ドレイン領域、
(x2)前記第1の主面上に設けられたゲート絶縁膜、
(x3)前記ゲート絶縁膜上に設けられたゲート電極、および
(x4)前記ソース・ドレイン領域上に設けられたシリサイド膜を有する;
(b)前記窒化シリコン膜上に、酸化シリコン膜系のプリ・メタル層間絶縁膜を形成する工程;
(c)前記窒化シリコン膜をエッチング・ストップ膜として、前記プリ・メタル層間絶縁膜にコンタクト・ホールを開口する工程;
(d)前記工程(c)の後、前記窒化シリコン膜をエッチングすることによって、前記コンタクト・ホールを前記ソース・ドレイン領域上に設けられた前記シリサイド膜上面まで延長する工程;
(e)前記工程(d)の後、前記半導体ウエハを気相処理チャンバ内の下部電極上に、前記第1の主面を上に向けて設置する工程;
(f)前記工程(e)の後、接地された前記下部電極上に、前記半導体ウエハが前記第1の主面を上に向けて設置されている状態で、不活性ガスを主要な成分の一つとし、実質的に水素を含まないガス雰囲気下で、前記第1の主面に対して、プラズマ処理を実行する工程;
(g)前記工程(f)の後、前記半導体ウエハが前記第1の下部電極上に、前記第1の主面を上に向けて設置されている状態で、前記コンタクト・ホールの内部表面にバリア・メタル膜を形成する工程;
(h)前記工程(g)の後、タングステンを主要な成分とする金属で前記コンタクト・ホールを埋め込む工程。 - 請求項17に記載の半導体集積回路装置の製造方法において、前記不活性ガスはアルゴン・ガスである。
- 請求項17に記載の半導体集積回路装置の製造方法において、前記ガス雰囲気は、実質的に窒素ガスを含まない。
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