JP5231029B2

JP5231029B2 - 磁気論理素子

Info

Publication number: JP5231029B2
Application number: JP2008011440A
Authority: JP
Inventors: 雅彦市村; 宏昌高橋; 智之浜田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-01-22
Filing date: 2008-01-22
Publication date: 2013-07-10
Anticipated expiration: 2028-01-22
Also published as: JP2009177306A

Description

本発明は、電流誘起磁化反転機構を利用した演算論理素子の実現する固体磁気論理素子及びこれらを利用した装置に関する。

磁気抵抗効果は、磁性体に磁場を印加したとき、あるいは磁性体の磁化状態が変化したとき電気抵抗が変化する現象である。この効果を利用した磁気抵抗効果素子として、従来から磁気ヘッドや磁気センサが知られ、近年、不揮発性固体磁気メモリ素子（ＭＲＡＭ）なども試作されるようになってきている。最近、以下に説明する電流誘起磁化反転機構、つまりスピントルクが提案され（非特許文献１，２）、実際にスピントルクによる磁化反転が確認された（非特許文献３，４）。このスピントルクによる、メモリセルへの書き込みが提案されている。これら広い意味でのＭＲＡＭは、１）不揮発性、２）書き換え耐性が原理的に無限大、３）書き込み速度が現状のフラッシュメモリより速い、という特性ため、現在汎用記憶装置として用いられる半導体メモリ（ＤＲＡＭ）を置き換える利点を有する。

ここで、電流誘起磁化反転機構について説明する。電流誘起磁化反転機構は、それぞれが磁化固定層、磁化自由層として機能する少なくとも２つの磁性体を用いる。これら磁化固定層と磁化自由層は、非磁性金属あるいは非磁性絶縁体で接合される。電流印加時、伝導電子が磁化固定層を通り抜け、磁化自由層に進入する場合、伝導電子は固定層の磁化の向きに分極している。すなわちスピン流が流れる。そのため、分極した量に対応するスピン角運動量を磁化自由層に移行することができる。その結果、磁化自由層の磁化の向きを、磁化固定層のそれに平行に揃えることが出来る。また、伝導電子の進行方向が逆の場合には、磁化固定層からの反射が支配的となる。つまり磁化固定層の磁化と同じスピンの向きのスピン流は透過し、逆向きのスピンを持つスピン流が磁化自由層に進入するため、磁化自由層の磁化の向きを磁化固定層のそれと反平行に揃えることが出来る。結果的に、電流の極性により磁化自由層の磁化の向きを制御することが可能であり、磁化固定層の磁化に対する相対的な磁化の向きが引き起こす磁化抵抗効果をメモリ素子として応用できる。

Phys. Rev.B 39, 6995-7002 (1989) Phys. Rev.B 54, 9353-9358 (1996) Phys. Rev. Lett.84, 3149-3152 (2000) Appl. Phys. Lett.78, 3663-3665 (2001)

一方、近年の半導体ＶＬＳＩ技術は、１チップ上に億単位のトランジスタを構成可能にしたが、１チップ上に占めるマイクロプロセッサユニット（ＭＰＵ）の相対面積は少ない。ＤＲＡＭにアクセスするために、数少ないＩ／Ｏピンを通さなければならず、キャッシュメモリとその制御回路を必要とするためである。そのため、Ｉ／Ｏピンの動作クロックによるメモリアクセスのボトルネックが生じ、メモリバンド幅が減少してしまう。したがって、ＤＲＡＭをＭＲＡＭに置き換えるだけではメモリアクセスの改善にはならず、また多数のトランジスタを有効に論理演算に用いることが出来ない。ＭＲＡＭを有効活用するには、ＭＰＵを構成するＣＭＯＳ論理回路を、ＭＲＡＭと同じプロセスで、また同様の動作クロックで機能する論理回路を構成する必要がある。

本発明の目的は、スピントルク磁化反転過程によるメモリセルへの書き込み、読み出し動作と同様にして、論理素子の演算を行い、メモリ、論理素子いずれの動作速度もほぼ等しい装置を提供することにある。また、メモリ、論理素子いずれも不揮発とし、ＤＲＡＭのようなリフレッシュを不要とし、さらに処理待ち時間に電源を遮断することにより、消費電力の低い素子及び装置を提供することにある。

本発明の論理回路は、第１磁化固定層、第１絶縁層、磁化自由層、第２絶縁層、及び第２磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、ＮＡＮＤ素子及びＮＯＲ素子を含む。

例えばインバータ素子は、第１及び第２の二重トンネル障壁素子を並列に配置し、第１及び第２の二重トンネル障壁素子の第１磁化固定層が信号入力端子に接続され、第１の二重トンネル障壁素子の第２磁化固定層が電源端子に接続され、第２の二重トンネル障壁素子の第２磁化固定層がグランドに接続され、第１及び第２の二重トンネル障壁素子の磁化自由層が信号出力端子に接続され、第１の二重トンネル障壁素子の第１磁化固定層の磁化の向き向きのみ反転させ、他の磁化固定層の磁化の向きを揃え、電流誘起磁化反転機構により動作する。

上記構成において、不揮発ＮＯＴ素子の動作が可能となり、更にＣ−ＭＯＳ論理回路構成と同様にして不揮発ＮＡＮＤ素子、不揮発ＮＯＲ素子が構成可能となる。また、不揮発メモリ素子（ＭＲＡＭ）と同様の動作原理で不揮発演算素子を構成できるため、動作速度がほぼ等しい演算回路とメモリを同一基板上に混載可能となる。

本発明の不揮発磁気論理素子と不揮発メモリ素子の組み合わせによれば、電源をオフしてもデータが残り、再び電源をオンにすれば素早く動作を開始できる。さらに論理回路の不揮発化により処理待ち時間に電源を遮断することが可能で、低消費電力化が可能である。さらに、動作速度がほぼ等しい演算素子とメモリ素子を同一基板上に混載することで、Ｉ／Ｏピンの動作クロックによるメモリアクセスのボトルネックが発生せず、高いメモリバンド幅を実現することが可能となる。

以下、図面を参照しつつ本発明の実施の形態について説明する。
（プロセッサとメモリの混載集積回路への応用）
図１は、本発明のプロセッサとメモリの混載集積回路１０の平面構造を示す図である。図中点線で囲まれた部分１１が演算器、同様に点線で囲まれた部分１２が制御回路で、図の上、下を横に貫くのがそれぞれアドレスバス１３、データバス１４である。これら２つのバス１３，１４は演算器、制御回路と接続され、更に、アドレスレジスタ１５、データレジスタ１６を介し、メインメモリ１７と接続される。なお、図１では説明の都合上プロセッサ部を簡略化し、搭載する素子の代表として、以下に説明するＮＯＴ素子のみを示した。

演算器１１は算術演算ユニット、アキュムレータ、汎用レジスタからなるが、図１はその演算器の１部である汎用レジスタのそれぞれのバスへの出力となるＮＯＴゲート１１１＿１、１１１＿２、１１１＿３のみが記してある。ここで、ＮＯＴゲート１１１は、以下の図３で詳述するように、黒塗りの矢印は強磁性体の磁化の向きが固定されている磁化固定層を表し、白抜きの矢印は、この矢印から向かって左側の黒塗り矢印から流れ込むスピン流により磁化の向きが変化する磁化自由層を表す。

メインメモリ１７は、磁気抵抗効果素子を用いたメモリセル１７５をＸ−Ｙマトリクス状に配列した例として縦２列、横２列の場合のメモリセル配列を示す。メモリセル１７５も、ＮＯＴゲート１１１同様、黒塗りの矢印は強磁性体の磁化の向きが固定されている磁化固定層を表し、白抜きの矢印は、向かって左側の黒塗り矢印から流れ込むスピン流により磁化の向きが変化する磁化自由層を表す。

図１に示したＮＯＴゲート１１１、メモリセル１７５において、磁化固定層／トンネルバリア／磁化自由層からなるトンネル接合は強磁性体／絶縁体／強磁性体としたが、磁化固定層には反強磁性体の膜を付加し、より磁化のピンニングを強固にしたものが望ましい。また、磁化自由層には、積層フェリ構造と呼ばれる強磁性体／Ｒｕ／強磁性体とした構造を用いて、臨界磁化反転電流を小さくすることが望ましい。

プロセッサからのアドレス信号は、行アドレスデコーダ１７１と列アドレスデコーダ１７２に入力する。メモリへの読み出し、あるいは書き込みは、行アドレスデコーダ１７１によりワード線１７３＿１，１７３＿２のうち１本が選択され、列アドレスデコーダ１７２によりビット線１７４＿１，１７４＿２のうち１本が選択されることにより、それらの交点にあるメモリセル１７５が指定される。ビット線の選択は、ＭＯＳ−ＦＥＴ１７６＿１，１７６＿２の開閉により行われるが、このとき同時にデータ線１７７に選択的に接続されるので、プロセッサとの間にデータのやり取りが可能になる。

本発明のプロセッサとメモリの混載集積回路１０は、９０ｎｍルールのプロセス技術で作成される。１．８Ｖの動作電圧に対し、プロセッサの動作クロックは０．１ＧＨｚで、動作速度に換算すると１０ｎｓである。メモリへの書き込み時間は７ｎｓｅｃ、読み出し時間は５ｎｓｅｃである。以下の図２で詳述するように、プロセッサを構成する各トランジスタとメモリセルを構成する各トランジスタいずれもがスピン流による磁化反転機構により動作するため、動作速度はほぼ等しい。つまり、従来の半導体で構成されるＭＰＵとＤＲＡＭの場合のようなキャッシュメモリを必要としない。そのため、基板面積のメインメモリを除いた部分は、ほぼプロセッサに利用することが可能である。また、プロセッサとメモリを混載したことにより、従来の半導体で構成されるＭＰＵチップ、ＤＲＡＭチップと分離された場合のＩ／Ｏピンを必要としない。そのため、Ｉ／Ｏピンの動作クロックによるメモリアクセスのボトルネックが発生せず、メモリバンド幅にして１００ＧＢｙｔｅ／ｓｅｃが達成可能である。同一基板上に混載された論理回路１１とメモリ１７は、同一の制御回路１２から共通のクロックを取る。なお、メモリ部では、論理素子部の組み合わせ段数による遅延時間を考慮する。

プロセッサ−メモリ混載集積回路１０は、メモリだけでなくプロセッサも不揮発素子で構成されているため、算術演算ユニット、レジスタに蓄えられる命令、演算も不揮発情報として蓄えることが可能である。演算の途中で電源を切り３分後に電源を投入すると、演算が再開し正しい数値解を出力することが確認できた。

図２は、プロセッサ−メモリ混載集積回路１０の断面構造を示す図で、メモリ部とプロセッサ部の隣接部分を示す。中央にあるＭＯＳ−ＦＥＴ１７６は、図１におけるそれに対応する。メモリセル１７５が図１におけるそれに対応し、磁化固定層２２３、トンネルバリア２２４、磁化自由層２２５からなるトンネル接合を形成する。ビット線２３とワード線２２６の間に、Ｃｕ電極２２１，２２２を介してメモリセル１７５が形成される。メモリセル１７５は図の左方向と紙面手前、あるいは奥の方向に周期的に配列される。この図では、プロセッサ部の代表として、データバス２５に接続されるデータレジスタのＮＯＴゲート２４のみが記してある。ＮＯＴゲート２４は、磁化固定層２４２、トンネルバリア２４３、磁化自由層２４４、トンネルバリア２４５、磁化固定層２４６の二重トンネル接合、及び磁化固定層２５２、トンネルバリア２５３、磁化自由層２５４、トンネルバリア２５５、磁化固定層２５６の二重トンネル接合が並列に配置され、これら２つの二重トンネル接合の磁化自由層２４４，２５４が電極２５７で、これら２つの二重トンネル接合の最上部磁化固定層２４６，２５６が電極２４７で接合された構造である。

図２におけるＮＯＴゲート２４では、磁化固定層２４２、トンネルバリア２４３が、図１と異なり二重トンネル接合が直線状に配列した構造をとっている。図２の構造の方が、集積化には有利に働き、また積層構造で作成されるため、プロセス技術も容易になる。電極２６，２４１，２５１，２５８は、ＮＯＴゲート２４に対する端子で、それぞれ出力、グランド、電源、入力端子になる。ＮＯＴゲートの動作に関しては、以下の図３で詳述する。図２の断面構造から明らかなように、プロセッサを構成する各トランジスタとメモリセルを構成する各トランジスタいずれもがスピン流による磁化反転機構により動作するため、動作クロックはほぼ等しくなる。

なお、ここで用いた電圧値は素子の設計により変化するものであり、特にプロセスルールの微細化は低電圧駆動に対し有効に働く。また、ここで用いた磁化自由層は単一のＣｏＦｅＢ膜からなり、いわゆる面内磁化膜であるが、磁化反転臨界電流値低減のためには、積層フェリ構造を有する磁化自由層、あるいは垂直磁化膜を用いた磁化自由層を用いてもよい。

（インバータ素子への応用）
図３は、本発明の磁気論理素子であるインバータ素子、ＮＯＴゲート３０の平面構造を示す図である。２５８は入力端子、２６は出力端子、２５１は電源端子である。２４２，２４３，２４４，２４５、及び２４６は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。また、２５２，２５３，２５４，２５５、及び２５６は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。このとき、それぞれの磁化自由層２４４，２５４が出力端子に接続される。図３では、磁化固定層の磁化の向きを黒矢印で、磁化自由層の磁化の向きを白矢印で示してある。このとき、４つある磁化固定層のうち、１つの磁化固定層２５６の磁化の向きが他に対し逆向きあることが重要である。

ＮＯＴゲートとしての機能について説明する。図３に示した磁化自由層の磁化状態を出発点とする。電源端子２５１に１Ｖを印加する。このとき、入力端子２５８に正の電圧１Ｖを印加すると、出力端子２６には、約０．２Ｖの出力電圧が得られる。これは、トンネル接合２４２−２４４間は磁化の向きが揃っているためほぼ導通状態に近く、一方、トンネル接合２５２−２５４間は磁化の向きが互いに反平行なため絶縁状態が実現しているためと考えられる。入力端子２５８に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子２６には、約０．８Ｖの出力電圧が得られる。これは、最初の負の電圧１．８Ｖ印加により、磁化自由層２４４，２５４の磁化の向きが、入力端子付近の磁化固定層２４６，２５６の磁化の向きに対して反平行になったためと考えられる。というのは、入力端子付近の磁化固定層の磁化に対して反平行になれば、電源２５１とグランドの間におけるトンネル接合の磁化配列は、正の入力信号の場合と比べ全く反対の組み合わせとなるからである。さらに、入力端子２５８に正の電圧１．８Ｖを印加した後、正の電圧１Ｖを印加すると、出力端子２６には、約０．２Ｖの出力電圧が得られ、出発点として図３の磁化配置が実現する。

以上、図３に示した本発明の磁気論理素子の動作をまとめると、入力端子２５８に正、あるいは負の電圧１．８Ｖの印加に対し、出力端子２６には０．２Ｖ、０．８Ｖの出力電圧が得られるので、これはＮＯＴゲートとして機能する。これを表１にまとめる。

（ＮＡＮＤ素子への応用）
図４は、図３において説明したインバータ素子を組み合わせた、ＮＡＮＤゲート４０の平面構造を示す図である。４０１，４０２は入力端子、４０３は出力端子、４０４は電源端子である。４１１，４１２，４１３，４１４、及び４１５は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。他の二重トンネル接合も同様の構成であるが、磁化固定層の磁化の向きが重要である。

ＮＡＮＤゲートとしての機能について説明する。図４に示した磁化自由層の磁化状態を出発点とする。電源端子４０４に１Ｖを印加する。このとき、入力端子４０１，４０２の両者に正の電圧１Ｖを印加すると、出力端子４０３には、約０．２Ｖの出力電圧が得られる。これは、トンネル接合４１１−４１３間、及び４２１−４２３間の磁化の向きが揃っているため、グランドと出力端子４０３間はほぼ導通状態に近い。一方、トンネル接合４３１−４３３間、及び４４１−４４３間は磁化の向きが互いに反平行なため、電源端子４０４と出力端子４０３の間は絶縁される。入力端子４０１に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子４０３には、約０．８Ｖの出力電圧が得られる。これは、最初の負の電圧１．８Ｖ印加により、磁化自由層４１３，４３３の磁化の向きが、入力端子付近の磁化固定層４１５，４３５の磁化の向きに対して反平行になったためと考えられる。さらに、入力端子４０１に正の電圧１．８Ｖを印加した後、正の電圧１Ｖを印加すると、出力端子４０３には、約０．２Ｖの出力電圧が得られ、出発点として図４の磁化配置が実現する。

同様に、図４の磁化自由層の磁化状態を出発点とし、電源端子４０４に１Ｖを印加する。入力端子４０２に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子４０３には、約０．８Ｖの出力電圧が得られる。これは、最初の負の電圧１．８Ｖ印加により、磁化自由層４２３，４４３の磁化の向きが、入力端子付近の磁化固定層４２５，４４５の磁化の向きに対して反平行になったためと考えられる。さらに、入力端子４０２に正の電圧１．８Ｖを印加した後、正の電圧１Ｖを印加すると、出力端子４０３には、約０．２Ｖの出力電圧が得られる。また、この状態から、入力端子４０１，４０２に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子４０３には、約０．８Ｖの出力電圧が得られる。これは、上述したように、入力端子４０１，４０２に独立に負の電圧１．８Ｖを印加した後実現される磁化自由層の組み合わせから明らかな動作である。

以上、図４に示した本発明の磁気論理素子の動作をまとめると、入力端子４０１，４０２の印加電圧１．８Ｖの極性がいずれも正であった場合、出力端子４０３には０．２Ｖの出力電圧が得られ、印加電圧１．８Ｖの極性の組み合わせがそれ以外の場合、０．８Ｖの出力電圧が得られるので、これはＮＡＮＤゲートとして機能する。これを表２にまとめる。

（ＮＯＲ素子への応用）
図５は、図３において説明したインバータ素子を組み合わせた、ＮＯＲゲート５０の平面構造を示す図である。５０１，５０２は入力端子、５０３は出力端子、５０４は電源端子である。５１１，５１２，５１３，５１４、及び５１５は、それぞれ磁化固定層、トンネルバリア、磁化自由層、トンネルバリア、及び磁化固定層である。他の二重トンネル接合も同様の構成であるが、磁化固定層の磁化の向きが重要である。

ＮＯＲゲートとしての機能について説明する。図５に示した磁化自由層の磁化状態を出発点とする。電源端子５０４に１Ｖを印加する。このとき、入力端子５０１，５０２の両者に正の電圧１Ｖを印加すると、出力端子５０３には約０．２Ｖの出力電圧が得られる。これは、トンネル接合５１１−５１３間、及び５２１−５２３間の磁化の向きが揃っているため、グランドと出力端子５０３間はほぼ導通状態に近い。一方、トンネル接合５３１−５３３間、及び５４１−５４３間は磁化の向きが互いに反平行なため、電源端子５０４と出力端子５０３の間は絶縁される。入力端子５０１に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子５０３には、約０．２Ｖの出力電圧が得られる。最初の負の電圧１．８Ｖ印加により、磁化自由層５１３，５３３の磁化の向きが、入力端子付近の磁化固定層５１５，５３５の磁化の向きに対して反平行になったと考えられる。しかしながら、依然５２１−５２３間の磁化の向きが揃っているため、グランドと出力端子５０３間はほぼ導通状態に近い。さらに、入力端子５０１に正の電圧１．８Ｖを印加した後、正の電圧１Ｖを印加すると、出力端子５０３には、約０．２Ｖの出力電圧が得られ、出発点として図５の磁化配置が実現する。

同様に、図５の磁化自由層の磁化状態を出発点とし、電源端子５０４に１Ｖを印加する。入力端子５０２に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子５０３には約０．２Ｖの出力電圧が得られる。最初の負の電圧１．８Ｖ印加により、磁化自由層５２３，５４３の磁化の向きが、入力端子付近の磁化固定層５２５，５４５の磁化の向きに対して反平行になったと考えられる。しかしながら、依然５１１−５１３間の磁化の向きが揃っているため、グランドと出力端子５０３間はほぼ導通状態に近い。さらに、入力端子５０２に正の電圧１．８Ｖを印加した後、正の電圧１Ｖを印加すると、出力端子５０３には、約０．２Ｖの出力電圧が得られる。また、この状態から、入力端子５０１，５０２に負の電圧１．８Ｖを印加した後、負の電圧１Ｖを印加すると、出力端子５０３には、約０．８Ｖの出力電圧が得られる。これは、上述したように、入力端子５０１，５０２に独立に負の電圧１．８Ｖを印加した後実現される磁化自由層の組み合わせからわかるように、磁化自由層の磁化の向きは図５に示した向きとは全く反対の向きを示すため、電源端子５０４と出力端子５０３の間はほぼ導通状態となる。

以上、図５に示した本発明の磁気論理素子の動作をまとめると、入力端子５０１，５０２の印加電圧１．８Ｖの極性がいずれも負であった場合、出力端子５０３には０．８Ｖの出力電圧が得られ、印加電圧１．８Ｖの極性の組み合わせがそれ以外の場合、０．２Ｖの出力電圧が得られるので、これはＮＯＲゲートとして機能する。これを表３にまとめる。

本発明のプロセッサとメモリの混載素子の平面構造を示す図。本発明のプロセッサ−メモリ混載素子のメモリ部とプロセッサ部の隣接部分を示す断面摸式図。本発明の磁気論理素子であるＮＯＴゲートの平面構造を示す図。本発明のインバータ素子を組み合わせた、ＮＡＮＤゲートの平面構造を示す図。本発明のインバータ素子を組み合わせた、ＮＯＲゲートの平面構造を示す図。

符号の説明

１０プロセッサ−メモリの混載集積回路
１１演算器
１２制御回路
１３アドレスバス
１４データバス
１５アドレスレジスタ
１６データレジスタ
１７メインメモリ
２３ビット線
２４ＮＯＴゲート
２５データバス
２６出力端子
３０ＮＯＴゲート
４０ＮＡＮＤゲート
５０ＮＯＲゲート
１７１行アドレスデコーダ
１７２列アドレスデコーダ
１７５メモリセル
１７６ＭＯＳ−ＦＥＴ
２２１，２２２，２４１，２４７，２５１，２５７，２５８電極
２２３，２４２，２４６，２５２，２５６磁化固定層
２２４，２４３，２４５，２５３，２５５トンネルバリア
２２５，２４４，２５４磁化自由層
２２６ワード線
２５１電源端子
２５８入力端子
４０１，４０２入力端子
４０３出力端子
４０４電源端子
４１１，４１５，４２１，４２５，４３１，４３５，４４１，４４５磁化固定層
４１２，４１４，４２２，４２４，４３２，４３４，４４２，４４４トンネルバリア
４１３，４２３，４３３，４４３磁化自由層
５０１，５０２入力端子
５０３出力端子
５０４電源端子
５１１，５１５，５２１，５２５，５３１，５３５，５４１，５４５磁化固定層
５１２，５１４，５２２，５２４，５３２，５３４，５４２，５４４トンネルバリア
５１３，５２３，５３３，５４３磁化自由層

Claims

第１磁化固定層、第１絶縁層、磁化自由層、第２絶縁層、及び第２磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、ＮＡＮＤ素子及びＮＯＲ素子を含み、
前記インバータ素子は、第１及び第２の二重トンネル障壁素子と、信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第１及び第２の二重トンネル障壁素子は並列に配置され、
前記第１及び第２の二重トンネル障壁素子の第１磁化固定層が前記信号入力端子と接続され、
前記第１の二重トンネル障壁素子の第２磁化固定層が前記電源端子に接続され、
前記第２の二重トンネル障壁素子の第２磁化固定層が前記グランドに接続され、
前記第１及び第２の二重トンネル障壁素子の磁化自由層が前記信号出力端子に接続され、
前記第１の二重トンネル障壁素子の第１磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。
第１磁化固定層、第１絶縁層、磁化自由層、第２絶縁層、及び第２磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、ＮＡＮＤ素子及びＮＯＲ素子を含み、
前記ＮＡＮＤ素子は、第１、第２、第３及び第４の二重トンネル障壁素子と、第１及び第２の信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第１、第２の二重トンネル障壁素子の第１磁化固定層がそれぞれ前記第１、第２の信号入力端子に接続され、
前記第３、第４の二重トンネル障壁素子の第１磁化固定層がそれぞれ前記第１、第２の入力端子に接続され、
前記第１、第２の二重トンネル障壁素子の磁化自由層が互いに接続され、
前記第２の二重トンネル障壁素子の第２磁化固定層と前記第３、第４の二重トンネル障壁素子の磁化自由層が前記信号出力端子に接続され、
前記第３、第４の二重トンネル障壁素子の第２磁化固定層が前記電源端子に接続され、
前記第１の二重トンネル障壁素子の第２磁化固定層が前記グランドに接続され、
前記第３、第４の二重トンネル障壁素子の第１磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。
第１磁化固定層、第１絶縁層、磁化自由層、第２絶縁層、及び第２磁化固定層を積層してなる二重トンネル障壁素子を複数組み合わせて構成されたインバータ素子、ＮＡＮＤ素子及びＮＯＲ素子を含み、
前記ＮＯＲ素子は、第１、第２、第３及び第４の二重トンネル障壁素子と、第１及び第２の信号入力端子と、信号出力端子と、電源端子と、グランドとを有し、
前記第１、第２の二重トンネル障壁素子の第１磁化固定層がそれぞれ前記第１、第２の信号入力端子に接続され、
前記第３、第４の二重トンネル障壁素子の第１磁化固定層がそれぞれ前記第１、第２の入力端子に接続され、
前記第１、第２の二重トンネル障壁素子の磁化自由層と前記第３の二重トンネル障壁素子の第２磁化固定相が前記信号出力端子に接続され、
前記第３、第４の二重トンネル障壁素子の磁化自由層が互いに接続され、
前記第１、第２の二重トンネル障壁素子の第２磁化固定層が前記グランドに接続され、
前記第４の二重トンネル障壁素子の第２磁化固定層が前記電源端子に接続され、
前記第３、第４の二重トンネル障壁素子の第１磁化固定層の磁化の向きが他の磁化固定層の磁化の向きに対して反転しており、
電流誘起磁化反転機構により動作することを特徴とする論理回路。