JP5200373B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5200373B2 JP5200373B2 JP2006338982A JP2006338982A JP5200373B2 JP 5200373 B2 JP5200373 B2 JP 5200373B2 JP 2006338982 A JP2006338982 A JP 2006338982A JP 2006338982 A JP2006338982 A JP 2006338982A JP 5200373 B2 JP5200373 B2 JP 5200373B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- trench
- semiconductor device
- semiconductor region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体装置のターンオフ時のサージ電圧を抑制する技術に関する。
半導体装置のターンオフ時にサージ電圧が発生し、半導体装置に悪影響を及ぼすことがある。
特許文献１に、サージ電圧を抑制するＩＧＢＴが開示されている。このＩＧＢＴは、本明細書に添付した図１６に示すように、ｐ型のコレクタ領域４００とバッファ領域３０２を備えている。このＩＧＢＴ１００では、ｎ−型のドリフト領域の中間位置に、ｎ＋型のバッファ領域３０１が追加されており、そのｎ＋型のバッファ領域３０１によって、表面側の第１ドリフト領域２０１と裏面側の第２ドリフト領域２０２とに分離されている。この構成により、コレクタ領域４００から放出されるホールを、第２ドリフト領域２０２に蓄積することができる。
ＩＧＢＴ１００がオン状態の時、ｐ−型のボディ領域５００のうち、ゲート電極１１４とゲート絶縁膜１１２を介して対向している部分にチャネル領域が形成される。すると、ｎ＋型のエミッタ領域６００から放出された電子が、チャネル領域を介して、第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に移動する。そこで、コレクタ領域４００からバッファ領域３０２と第２ドリフト領域２０２とバッファ領域３０１と第１ドリフト領域２０１にホールが注入される。第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に注入された電子とホールにより、伝導度変調現象が発生し、エミッタ領域６００とコレクタ領域４００の間に電流が流れる。
ＩＧＢＴ１００がオン状態からオフ状態に移行する時（ターンオフ時）には、ｐ−型のボディ領域５００とｎ−型の第１ドリフト領域２０１の間のｐｎ接合面から、空乏層が広がる。既存のＩＧＢＴでは、ターンオフ時に、空乏層が一気にバッファ領域３０２にまで広がることにより、ピーク値の高いサージ電圧が発生していた。ＩＧＢＴ１００では、バッファ領域３０１が追加されているために、空乏層はｐｎ接合から下方に広がるものの、バッファ領域３０１でその広がりが停止する。その結果、ターンオフが終了するまで、第２ドリフト領域２０２に多くのホールを残しておくことができる。ＩＧＢＴ１００を用いれば、ターンオフ時に空乏層が一気にバッファ領域３０２まで広がることがなく、サージ電圧を抑制することができる。
特許文献１に、サージ電圧を抑制するＩＧＢＴが開示されている。このＩＧＢＴは、本明細書に添付した図１６に示すように、ｐ型のコレクタ領域４００とバッファ領域３０２を備えている。このＩＧＢＴ１００では、ｎ−型のドリフト領域の中間位置に、ｎ＋型のバッファ領域３０１が追加されており、そのｎ＋型のバッファ領域３０１によって、表面側の第１ドリフト領域２０１と裏面側の第２ドリフト領域２０２とに分離されている。この構成により、コレクタ領域４００から放出されるホールを、第２ドリフト領域２０２に蓄積することができる。
ＩＧＢＴ１００がオン状態の時、ｐ−型のボディ領域５００のうち、ゲート電極１１４とゲート絶縁膜１１２を介して対向している部分にチャネル領域が形成される。すると、ｎ＋型のエミッタ領域６００から放出された電子が、チャネル領域を介して、第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に移動する。そこで、コレクタ領域４００からバッファ領域３０２と第２ドリフト領域２０２とバッファ領域３０１と第１ドリフト領域２０１にホールが注入される。第１ドリフト領域２０１とバッファ領域３０１と第２ドリフト領域２０２とバッファ領域３０２に注入された電子とホールにより、伝導度変調現象が発生し、エミッタ領域６００とコレクタ領域４００の間に電流が流れる。
ＩＧＢＴ１００がオン状態からオフ状態に移行する時（ターンオフ時）には、ｐ−型のボディ領域５００とｎ−型の第１ドリフト領域２０１の間のｐｎ接合面から、空乏層が広がる。既存のＩＧＢＴでは、ターンオフ時に、空乏層が一気にバッファ領域３０２にまで広がることにより、ピーク値の高いサージ電圧が発生していた。ＩＧＢＴ１００では、バッファ領域３０１が追加されているために、空乏層はｐｎ接合から下方に広がるものの、バッファ領域３０１でその広がりが停止する。その結果、ターンオフが終了するまで、第２ドリフト領域２０２に多くのホールを残しておくことができる。ＩＧＢＴ１００を用いれば、ターンオフ時に空乏層が一気にバッファ領域３０２まで広がることがなく、サージ電圧を抑制することができる。
先行技術文献に記載されているＩＧＢＴ１００では、ターンオフ時のサージ電圧を抑制するために、ｎ−型の第１ドリフト領域２０１とｎ−型の第２ドリフト領域２０２の間に、ｎ＋型のバッファ領域３０１が設けられる。ここで、これらの領域を形成する方法を考察する。
１つの方法としては、ｎ−型半導体層を準備する。そして、ｎ−型半導体層の裏面から特定の位置にｎ型不純物をインプラントし、バッファ領域３０１を形成する。先行技術文献のＩＧＢＴ１００では、バッファ領域３０１を、裏面から約１０μｎの位置に形成している。この位置に裏面から不純物をインプラントするためには高エネルギーが必要となり、製造コストが増大する。
他の方法としては、ｎ−型の第２ドリフト領域２０２の上にｎ＋型のバッファ領域３０１をエピタキシャル成長させる。そして、その上にｎ−型の第１ドリフト領域２０１をエピタキシャル成長させる。順次にエピタキシャル成長させてこれらの領域を形成するには時間がかかり、半導体装置の製造コストが上昇する。
本発明は、上記の問題点を解決するために創案された。本発明では、比較的に簡単に製造でき、しかもターンオフ時のサージ電圧を抑制できる半導体装置を実現する。なお、上記ではＩＧＢＴを例にして説明したが、本発明の技術はＩＧＢＴに限定されるものでない。
１つの方法としては、ｎ−型半導体層を準備する。そして、ｎ−型半導体層の裏面から特定の位置にｎ型不純物をインプラントし、バッファ領域３０１を形成する。先行技術文献のＩＧＢＴ１００では、バッファ領域３０１を、裏面から約１０μｎの位置に形成している。この位置に裏面から不純物をインプラントするためには高エネルギーが必要となり、製造コストが増大する。
他の方法としては、ｎ−型の第２ドリフト領域２０２の上にｎ＋型のバッファ領域３０１をエピタキシャル成長させる。そして、その上にｎ−型の第１ドリフト領域２０１をエピタキシャル成長させる。順次にエピタキシャル成長させてこれらの領域を形成するには時間がかかり、半導体装置の製造コストが上昇する。
本発明は、上記の問題点を解決するために創案された。本発明では、比較的に簡単に製造でき、しかもターンオフ時のサージ電圧を抑制できる半導体装置を実現する。なお、上記ではＩＧＢＴを例にして説明したが、本発明の技術はＩＧＢＴに限定されるものでない。
本発明の半導体装置は、半導体層の表面に臨んで形成されている第１導電型の第１半導体領域と、第１半導体領域を取り囲んで形成されている第２導電型の第２半導体領域と、第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域と、第１半導体領域の表面から第２半導体領域を貫通しており、その底面が第３半導体領域に突出しているとともに、幅を隔てて向かい合っている一対の側面を備えているトレンチと、トレンチの内面を覆っている絶縁層と、絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極と、トレンチの側面に沿って形成されているとともに、トレンチの側面に接する第２半導体領域を残存させている埋め込み絶縁体を備えている。
なお、本発明は、トレンチゲート電極を有し、縦方向にキャリアが移動するＩＧＢＴやＭＯＳＦＥＴ等の半導体装置に適用することができる。
ＩＧＢＴの場合には、、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。ＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。
ＩＧＢＴの場合には、、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。ＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。
埋め込み絶縁体は、トレンチの側面に沿って形成されていればよく、第２半導体領域内と第３半導体領域内のうち少なくとも一方の領域内に形成されていればよい。したがって、半導体装置は、以下の（ａ）から（ｇ）の構成を全て含む。
なお、以下の「底部」という記載は、トレンチを断面図で見たときに、半導体層の深さ方向（下方向）に直線状に伸びている側面の下端部を意味する。トレンチの内面は、その「底部」を境に互いに向かって伸び、トレンチを閉じている。また、以下の「底面」という記載は、トレンチを閉じている面を意味する。「底面」は、平面でもよいし曲面でもよい。
（１）埋め込み絶縁体が、第２半導体領域内に形成されている構成として、
（ａ）埋め込み絶縁体が、第２半導体領域と第３半導体領域の界面よりも上の位置（あるいはその界面の位置）から、トレンチの側面に沿って第１半導体領域の方向に伸びている構成。
（２）埋め込み絶縁体が、第３半導体領域内に形成されている構成として、
（ｂ）埋め込み絶縁体が、トレンチの底部よりも上の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（ｃ）埋め込み絶縁体が、トレンチの底部の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（ｄ）埋め込み絶縁体がトレンチの底面を覆っているとともに、トレンチの底部の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（３）埋め込み絶縁体が、第２半導体領域内と第３半導体領域内に亘って形成されている構成として、
（ｅ）埋め込み絶縁体が、トレンチの底部よりも上の位置から、トレンチの側面に沿って第２半導体領域に至るまで伸びている構成。
（ｆ）埋め込み絶縁体が、トレンチの底部の位置から、トレンチの側面に沿って第２半導体領域に至るまで伸びている構成。
（ｇ）埋め込み絶縁体がトレンチの底面を覆っているとともに、トレンチの底部の位置から、トレンチの側面に沿って第２半導体領域内に至るまで伸びている構成。
なお、以下の「底部」という記載は、トレンチを断面図で見たときに、半導体層の深さ方向（下方向）に直線状に伸びている側面の下端部を意味する。トレンチの内面は、その「底部」を境に互いに向かって伸び、トレンチを閉じている。また、以下の「底面」という記載は、トレンチを閉じている面を意味する。「底面」は、平面でもよいし曲面でもよい。
（１）埋め込み絶縁体が、第２半導体領域内に形成されている構成として、
（ａ）埋め込み絶縁体が、第２半導体領域と第３半導体領域の界面よりも上の位置（あるいはその界面の位置）から、トレンチの側面に沿って第１半導体領域の方向に伸びている構成。
（２）埋め込み絶縁体が、第３半導体領域内に形成されている構成として、
（ｂ）埋め込み絶縁体が、トレンチの底部よりも上の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（ｃ）埋め込み絶縁体が、トレンチの底部の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（ｄ）埋め込み絶縁体がトレンチの底面を覆っているとともに、トレンチの底部の位置から、トレンチの側面に沿って第３半導体領域に留まる範囲（第２半導体領域と第３半導体領域の界面も含む。）で伸びている構成。
（３）埋め込み絶縁体が、第２半導体領域内と第３半導体領域内に亘って形成されている構成として、
（ｅ）埋め込み絶縁体が、トレンチの底部よりも上の位置から、トレンチの側面に沿って第２半導体領域に至るまで伸びている構成。
（ｆ）埋め込み絶縁体が、トレンチの底部の位置から、トレンチの側面に沿って第２半導体領域に至るまで伸びている構成。
（ｇ）埋め込み絶縁体がトレンチの底面を覆っているとともに、トレンチの底部の位置から、トレンチの側面に沿って第２半導体領域内に至るまで伸びている構成。
一般的に、半導体装置の出力側には、配線の寄生インダクタンスが存在する。この寄生インダクタンスをＬａとし、半導体装置のコレクタとエミッタの間を流れる電流Ｉｃｅとすると、ターンオフ時にコレクタとエミッタの間に、Ｌａ×（ｄＩｃｅ／ｄｔ）のサージ電圧が発生する。
したがって、サージ電圧は、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少すれば、そのピーク値が低減する。立下り速度（ｄＩｃｅ／ｄｔ）は、ゲートとエミッタの間の容量Ｃｇｅを増加させるとともに、ゲートとコレクタの間の容量Ｃｇｃを減少させると、その値が減少する。
したがって、サージ電圧は、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少すれば、そのピーク値が低減する。立下り速度（ｄＩｃｅ／ｄｔ）は、ゲートとエミッタの間の容量Ｃｇｅを増加させるとともに、ゲートとコレクタの間の容量Ｃｇｃを減少させると、その値が減少する。
なお、上記では、コレクタとエミッタを利用するバイポーラ型の場合について説明したが、ドレインとソースを利用するユニポーラ型の半導体装置にも成立する。ゲートとソースの間の容量を増加させると、ドレインとソース間の電流のターンオフ時の立下り速度が減少し、サージ電圧が抑制される。
以下の説明において、容量Ｃｇｅは、バイポーラ型ではゲートとエミッタの間の容量をいい、ユニポーラ型ではゲートとソースの間の容量をいう。容量Ｃｇｃは、バイポーラ型ではゲートとコレクタの間の容量をいい、ユニポーラ型ではゲートとドレインの間の容量をいう。電流Ｉｃｅは、バイポーラ型ではコレクタとエミッタの間の電流をいい、ユニポーラ型ではドレインとソースの間の電流をいう。
以下の説明において、容量Ｃｇｅは、バイポーラ型ではゲートとエミッタの間の容量をいい、ユニポーラ型ではゲートとソースの間の容量をいう。容量Ｃｇｃは、バイポーラ型ではゲートとコレクタの間の容量をいい、ユニポーラ型ではゲートとドレインの間の容量をいう。電流Ｉｃｅは、バイポーラ型ではコレクタとエミッタの間の電流をいい、ユニポーラ型ではドレインとソースの間の電流をいう。
図１７に示すように、容量Ｃｇｅの値は、半導体装置がオン状態の場合に形成されるチャネル領域の長さＬ１とエミッタ領域の深さＬ３の和に依存して変化する。容量Ｃｇｅの値は、これらの和の値（Ｌ１＋Ｌ３）が大きいほど大きくなる。容量Ｃｇｃの値は、ボディ領域の裏面からトレンチゲート電極の底部まで（トレンチゲート電極がドリフト領域内に突出している部分）の長さＬ２に依存して変化する。容量Ｃｇｃの値は、長さＬ２の値が大きいほど大きくなる。
サージ電圧を抑制するために容量Ｃｇｅを増加させる場合、チャネル領域の長さＬ１とエミッタ領域の深さＬ３の和の値（Ｌ１＋Ｌ３）を大きくするとよい。そのために、エミッタ領域の深さＬ３の値を大きくすると、ラッチアップ耐量の低下が懸念される。そこで、図１８に示すように、エミッタ領域の深さＬ３の値は変更せずにボディ領域の深さを深くすることがある。長さＬ１の値が大きくなることにより上記した和の値（Ｌ１＋Ｌ３）が大きくなるとともに、長さＬ２の値は小さくなる。容量Ｃｇｅが増加するとともに容量Ｃｇｃが減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）は小さくなる。ラッチアップ耐量を低下させることなく、ターンオフ時のサージ電圧を抑制することができる。
サージ電圧を抑制するために容量Ｃｇｅを増加させる場合、チャネル領域の長さＬ１とエミッタ領域の深さＬ３の和の値（Ｌ１＋Ｌ３）を大きくするとよい。そのために、エミッタ領域の深さＬ３の値を大きくすると、ラッチアップ耐量の低下が懸念される。そこで、図１８に示すように、エミッタ領域の深さＬ３の値は変更せずにボディ領域の深さを深くすることがある。長さＬ１の値が大きくなることにより上記した和の値（Ｌ１＋Ｌ３）が大きくなるとともに、長さＬ２の値は小さくなる。容量Ｃｇｅが増加するとともに容量Ｃｇｃが減少し、これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）は小さくなる。ラッチアップ耐量を低下させることなく、ターンオフ時のサージ電圧を抑制することができる。
しかしながら、図１８に示すように、単にボディ領域の深さを深くすると、トレンチよりも下方のドリフト領域（第３半導体領域）の体積が少なくなり、コレクタ領域から放出されたホールを蓄積し難くなる。ドリフト領域でのホール量が低下すると活発な伝導度変調現象が生ぜず、オン電圧が上昇してしまう。単にボディ領域の深さを深くすると、ターンオフ時のサージ電圧を抑制することができるものの、オン電圧が上昇してしまう。
なお、ボディ領域の深さを深くしても、さらに深いトレンチを形成することができれば、トレンチよりも下方のドリフト領域に充分な量のホールを蓄積することはできる。しかしながら、トレンチを深く形成することには、トレンチの製造方法に基づく限界がある。
なお、ボディ領域の深さを深くしても、さらに深いトレンチを形成することができれば、トレンチよりも下方のドリフト領域に充分な量のホールを蓄積することはできる。しかしながら、トレンチを深く形成することには、トレンチの製造方法に基づく限界がある。
上記課題を解決するために、本発明の半導体装置は埋め込み絶縁体を備えている。埋め込み絶縁体は、トレンチの側面に沿ってボディ領域（第２半導体領域）とドリフト領域（第３半導体領域）の少なくとも一方の領域内に形成されている。埋め込み絶縁体は、トレンチの側面に接するボディ領域を残存させている。半導体装置がオン状態のときには、ここにチャネル領域が形成される。
埋め込み絶縁体は、トレンチの深さ方向と交差する方向に突出している。半導体装置がＩＧＢＴの場合には、コレクタ領域から放出されたホールが、ドリフト領域からボディ領域を通って半導体装置外に抜ける。したがって、埋め込み絶縁体は、このホールの通路に突出していることとなる。埋め込み絶縁体は、ホールの通路を狭くしている。これにより、ホールが抜けにくくなり、トレンチよりも下方の第３半導体領域内に多くのホールを残留させておくことができる。上記長さＬ１を長くするとともに上記長さＬ２を短くし、ボディ領域を深い位置まで形成しても、トレンチよりも下方部のドリフト領域に多数のホールを残存させておくことができる。
これにより、容量Ｃｇｅを増加させるとともに、容量Ｃｇｃを減少させ、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少させ、ターンオフ時のサージ電圧を抑制することができる。また、半導体装置がＩＧＢＴの場合には、ドリフト領域にホールを蓄積しておくことができるので、オン電圧の上昇を抑制することができる。
さらに、埋め込み絶縁体は、半導体基板の露出表面から浅い位置に形成されている。したがって、埋め込み絶縁体は、ｎ型の半導体基板の表面にボディ領域やトレンチ等を形成する過程で、容易に形成することができる。
埋め込み絶縁体は、トレンチの深さ方向と交差する方向に突出している。半導体装置がＩＧＢＴの場合には、コレクタ領域から放出されたホールが、ドリフト領域からボディ領域を通って半導体装置外に抜ける。したがって、埋め込み絶縁体は、このホールの通路に突出していることとなる。埋め込み絶縁体は、ホールの通路を狭くしている。これにより、ホールが抜けにくくなり、トレンチよりも下方の第３半導体領域内に多くのホールを残留させておくことができる。上記長さＬ１を長くするとともに上記長さＬ２を短くし、ボディ領域を深い位置まで形成しても、トレンチよりも下方部のドリフト領域に多数のホールを残存させておくことができる。
これにより、容量Ｃｇｅを増加させるとともに、容量Ｃｇｃを減少させ、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少させ、ターンオフ時のサージ電圧を抑制することができる。また、半導体装置がＩＧＢＴの場合には、ドリフト領域にホールを蓄積しておくことができるので、オン電圧の上昇を抑制することができる。
さらに、埋め込み絶縁体は、半導体基板の露出表面から浅い位置に形成されている。したがって、埋め込み絶縁体は、ｎ型の半導体基板の表面にボディ領域やトレンチ等を形成する過程で、容易に形成することができる。
埋め込み絶縁体が、少なくとも、トレンチの底部から第２半導体領域内に至るまで伸びていることが好ましい。
埋め込み絶縁体は、その製造方法上の制約により、上面にエッジ部（角部）ができる場合が多い。埋め込み絶縁体が第２半導体領域内に至るまで伸びている構成であれば、埋め込み絶縁体の上面は第２半導体領域内に配置される。これにより、主電極間（例えば、コレクタとエミッタ間）に逆方向の電圧が印加される際、上面のエッジ部にかかる電界を軽減することができる。したがって、コレクタとエミッタ間の耐圧が高い。
埋め込み絶縁体は、その製造方法上の制約により、上面にエッジ部（角部）ができる場合が多い。埋め込み絶縁体が第２半導体領域内に至るまで伸びている構成であれば、埋め込み絶縁体の上面は第２半導体領域内に配置される。これにより、主電極間（例えば、コレクタとエミッタ間）に逆方向の電圧が印加される際、上面のエッジ部にかかる電界を軽減することができる。したがって、コレクタとエミッタ間の耐圧が高い。
埋め込み絶縁体が、トレンチの底面を覆っていることが好ましい。
トレンチの側面のみに埋め込み絶縁体を確実に形成することは、製造する上で難しい。上記した構成であれば、容易に製造することができる。
また、容量Ｃｇｃの値は、第３半導体領域に突出している部分のトレンチに沿って形成されている絶縁物の厚みが厚いほど小さくなる。トレンチの底面を覆う埋め込み絶縁体が形成されているということは、この絶縁物の厚みが、トレンチ内面に形成されているゲート絶縁層の厚みに、埋め込み絶縁体の厚みを加えたものとなる。したがって、絶縁物の厚みが厚く、容量Ｃｇｃの値が小さい。これにより、容量Ｃｇｃを充電する（あるいは放電する）ミラー領域が小さくなり、スイッチング損失を低減することができる。
トレンチの側面のみに埋め込み絶縁体を確実に形成することは、製造する上で難しい。上記した構成であれば、容易に製造することができる。
また、容量Ｃｇｃの値は、第３半導体領域に突出している部分のトレンチに沿って形成されている絶縁物の厚みが厚いほど小さくなる。トレンチの底面を覆う埋め込み絶縁体が形成されているということは、この絶縁物の厚みが、トレンチ内面に形成されているゲート絶縁層の厚みに、埋め込み絶縁体の厚みを加えたものとなる。したがって、絶縁物の厚みが厚く、容量Ｃｇｃの値が小さい。これにより、容量Ｃｇｃを充電する（あるいは放電する）ミラー領域が小さくなり、スイッチング損失を低減することができる。
第３半導体領域の裏面側に第２導電型の第４半導体領域を備えていてもよい。この場合、ＩＧＢＴとして機能する半導体装置が得られる。
上記第３半導体領域と上記第４半導体領域に挟まれて形成されている第１導電型の第５半導体領域を備えていてもよい。この場合、パンチスルー型のＩＧＢＴが得られる。
上記第３半導体領域と上記第４半導体領域に挟まれて形成されている第１導電型の第５半導体領域を備えていてもよい。この場合、パンチスルー型のＩＧＢＴが得られる。
本発明の半導体装置によると、比較的簡単に製造することができ、ターンオフ時のサージ電圧を抑制することができる。
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 半導体装置は、ＩＧＢＴである。
（第２特徴） 半導体装置は、パワーＭＯＳＦＥＴである。
（第１特徴） 半導体装置は、ＩＧＢＴである。
（第２特徴） 半導体装置は、パワーＭＯＳＦＥＴである。
本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図１１を参照して説明する。本実施例は、本発明を、トレンチゲート電極を有するパンチスルー型のＩＧＢＴに適用したものである。
図１は、本実施例の半導体装置１０の断面図である、図２〜図５は、半導体装置１０のターンオフ時のサージ電圧が抑制される現象を説明する図である。図６〜図１１は、半導体装置１０の製造工程を説明する図である。
図１は、本実施例の半導体装置１０の断面図である、図２〜図５は、半導体装置１０のターンオフ時のサージ電圧が抑制される現象を説明する図である。図６〜図１１は、半導体装置１０の製造工程を説明する図である。
まず、図１の断面図を参照して半導体装置１０の構成を説明する。
図１に示すように、半導体装置１０は、ｎ−型のドリフト領域４０（第３半導体領域）を備えている。ドリフト領域４０の裏面側（図１に示す下側）には、ｎ＋型のバッファ領域３０（第５半導体領域）が設けられている。バッファ領域３０の裏面側には、ｐ＋型のコレクタ領域２０（第４半導体領域）が設けられている。
またドリフト領域４０の表面側（図１に示す上側）には、ｐ−型のボディ領域（第２半導体領域）５０が設けられている。ボディ領域５０の表面の一部には、ｎ＋型のエミッタ領域６０，６０（第１半導体領域）が形成されている。一対のエミッタ領域６０，６０の間には、エミッタ領域６０，６０に隣接するトレンチ１４が形成されている。トレンチ１４は、半導体装置１０の表面からボディ領域５０を貫通してドリフト領域４０に突出している。トレンチ１４は、紙面の垂直方向に長く伸びている。
トレンチ１４は、幅を隔てて向かい合っている一対の側面を備えている。
各側面は、半導体層の深さ方向（図１に示す下方向）に直線状に伸びている。側面の下端部を底部１５という。トレンチ１４の内面は、その底部１５を境に互いに向かって伸び、トレンチ１４を閉じている。このようにトレンチを閉じている面を底面１６という。トレンチ１４の内面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。
図１に示すように、半導体装置１０は、ｎ−型のドリフト領域４０（第３半導体領域）を備えている。ドリフト領域４０の裏面側（図１に示す下側）には、ｎ＋型のバッファ領域３０（第５半導体領域）が設けられている。バッファ領域３０の裏面側には、ｐ＋型のコレクタ領域２０（第４半導体領域）が設けられている。
またドリフト領域４０の表面側（図１に示す上側）には、ｐ−型のボディ領域（第２半導体領域）５０が設けられている。ボディ領域５０の表面の一部には、ｎ＋型のエミッタ領域６０，６０（第１半導体領域）が形成されている。一対のエミッタ領域６０，６０の間には、エミッタ領域６０，６０に隣接するトレンチ１４が形成されている。トレンチ１４は、半導体装置１０の表面からボディ領域５０を貫通してドリフト領域４０に突出している。トレンチ１４は、紙面の垂直方向に長く伸びている。
トレンチ１４は、幅を隔てて向かい合っている一対の側面を備えている。
各側面は、半導体層の深さ方向（図１に示す下方向）に直線状に伸びている。側面の下端部を底部１５という。トレンチ１４の内面は、その底部１５を境に互いに向かって伸び、トレンチ１４を閉じている。このようにトレンチを閉じている面を底面１６という。トレンチ１４の内面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。
本実施例の半導体装置１０では、埋め込み絶縁体７０が形成されている。埋め込み絶縁体７０は、トレンチ１４の底面１６を覆っている。また、埋め込み絶縁体７０は、トレンチ１４の底部１５から、トレンチ１４の側面に沿って、ドリフト領域４０からボディ領域５０に至るまで形成されている。埋め込み絶縁体７０は、トレンチ１４の側面に接するボディ領域５０を残存させるように、エミッタ領域６０に接することなく形成されている。したがって、埋め込み絶縁体７０は、トレンチ１４の下部を取り囲むように形成されている。
半導体装置１０は、ｎ＋型のエミッタ領域６０とｐ−型のボディ領域５０にエミッタ電極が接続され、ｐ＋型のコレクタ領域２０にコレクタ電極が接続される。そして、エミッタ電極を接地し、コレクタ電極に数百Ｖ〜１０００Ｖ程度の正電圧を印加した状態で、トレンチゲート電極１３に印加するゲート電圧をオンオフ制御する。
トレンチゲート電極１３にしきい値以上のゲート電圧を印加すると、トレンチゲート電極１３に直接的に対向するｐ−型のボディ領域５０と、埋め込み絶縁体７０を介してトレンチゲート電極１３に対向するｐ−型のボディ領域５０がｎ型に反転し、チャネル領域が形成される（図中にバツ印で模式的に記載してある。）。埋め込み絶縁体７０の厚みＬ４は、埋め込み絶縁体７０を介してトレンチゲート電極１３に対向するｐ−型のボディ領域５０に、チャネル領域が形成される厚みに設定されている。これにより、ｎ＋型のエミッタ領域６０から流出した電子が、形成されたチャネル領域を介して、ドリフト領域４０に向けて移動する。また、ｐ＋型のコレクタ領域２０からは、ドリフト領域４０に向けてホール（正孔）が移動する。したがって、ドリフト領域４０には、電子とホールが注入された状態となる。そこでドリフト領域４０に伝導度変調現象が生じ、半導体装置１０はオン状態となる。
トレンチゲート電極１４に印加している電圧がしきい値未満になると、チャネル領域が形成されなくなる。そして、ボディ領域５０とドリフト領域４０間等のｐｎ接合面から広く空乏層が形成され、半導体装置１０はオフ状態となる。
トレンチゲート電極１４に印加している電圧がしきい値未満になると、チャネル領域が形成されなくなる。そして、ボディ領域５０とドリフト領域４０間等のｐｎ接合面から広く空乏層が形成され、半導体装置１０はオフ状態となる。
ｐ＋型のコレクタ領域２０からドリフト領域４０に向けて移動したホールは、いずれボディ領域５０を通って半導体装置１０の外部に抜ける。トレンチ１４の下方のドリフト領域４０に多くのホールを蓄積しておくことにより、半導体装置１０のオン電圧を低減することができることが知られている。
半導体装置１０の埋め込み絶縁体７０は、トレンチ１４の深さ方向と交差する方向（図１の左右方向）に突出している。コレクタ領域２０から放出されたホールは、前述したようにドリフト領域４０に移動するが、いずれは、ドリフト領域４０からボディ領域５０を通って半導体装置１０の外に抜ける。したがって、埋め込み絶縁体７０は、ホールの通路に突出していることとなる。埋め込み絶縁体７０は、ホールの通路を狭くしている。これにより、ホールが抜けにくくなり、トレンチ１４よりも下方のドリフト領域４０内に多くのホールを残留させておくことができる。埋め込み絶縁体７０を形成しない場合と比較して、ボディ領域５０を深く形成してもオン電圧が上昇しない。したがって、埋め込み絶縁体７０を形成しない場合と比較して、ボディ領域５０を深く形成することができる。これにより、容量Ｃｇｅを増加させるとともに容量Ｃｇｃを減少させ、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少させることができる。オン電圧の上昇を抑制しながら、ターンオフ時のサージ電圧を抑制することができる。
半導体装置１０の埋め込み絶縁体７０は、トレンチ１４の深さ方向と交差する方向（図１の左右方向）に突出している。コレクタ領域２０から放出されたホールは、前述したようにドリフト領域４０に移動するが、いずれは、ドリフト領域４０からボディ領域５０を通って半導体装置１０の外に抜ける。したがって、埋め込み絶縁体７０は、ホールの通路に突出していることとなる。埋め込み絶縁体７０は、ホールの通路を狭くしている。これにより、ホールが抜けにくくなり、トレンチ１４よりも下方のドリフト領域４０内に多くのホールを残留させておくことができる。埋め込み絶縁体７０を形成しない場合と比較して、ボディ領域５０を深く形成してもオン電圧が上昇しない。したがって、埋め込み絶縁体７０を形成しない場合と比較して、ボディ領域５０を深く形成することができる。これにより、容量Ｃｇｅを増加させるとともに容量Ｃｇｃを減少させ、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）を減少させることができる。オン電圧の上昇を抑制しながら、ターンオフ時のサージ電圧を抑制することができる。
次に図２〜図４を参照し、半導体装置１０がオン状態に移行するターンオン時と、オフ状態に移行するターンオフ時の特徴を、従来の半導体装置と比較して説明する。また、以下では、半導体装置１０の出力側にＬ負荷が接続されている場合について説明する。
図２には、ターンオン時とターンオフ時のゲートとエミッタ間の電圧Ｖｇｅの変化を示している。図２では、従来の半導体装置のゲートとエミッタ間の電圧Ｖｇｅの変化を実線で示し、半導体装置１０のゲートとエミッタ間の電圧Ｖｇｅの変化を破線で示している。
まず、図２に実線で示す従来の半導体装置について説明する。
時刻ｔ０で、ゲート電極にオン電圧が印加される。時刻ｔ０から時刻ｔ１では、電圧Ｖｇｅは時間に比例して増加する。そして、時刻ｔ１から時刻ｔ２では、ゲートとコレクタ間の容量Ｃｇｃが充電されており、電圧Ｖｇｅはほぼ一定の値を保っている。この期間は、ミラー領域と呼ばれている。そして、時刻ｔ２で容量Ｃｇｃの充電が終わり、時刻ｔ２から時刻ｔ３では、再び、電圧Ｖｇｅが時間に比例して増加している。そして、時刻ｔ３で、電圧Ｖｇｅがオン状態の定常値Ｖｇｅｓに達し、半導体装置１０が完全にオン状態となる。
時刻ｔ４でゲート電極に電圧が印加されなくなると、時刻ｔ４から時刻ｔ５までは、時間に比例して電圧Ｖｇｅが減少する。そして、時刻ｔ５から時刻ｔ６では、容量Ｃｇｃに蓄積された電荷が放電され、電圧Ｖｇｅはほぼ一定の値を保っている。そして、時刻ｔ６で容量Ｃｇｃの放電が終わり、時刻ｔ６から時刻ｔ７では、再び、電圧Ｖｇｅが時間に比例して減少する。そして、時刻ｔ７で、電圧Ｖｇｅが０に達し、これにより、半導体装置１０が完全にオフ状態となる。
まず、図２に実線で示す従来の半導体装置について説明する。
時刻ｔ０で、ゲート電極にオン電圧が印加される。時刻ｔ０から時刻ｔ１では、電圧Ｖｇｅは時間に比例して増加する。そして、時刻ｔ１から時刻ｔ２では、ゲートとコレクタ間の容量Ｃｇｃが充電されており、電圧Ｖｇｅはほぼ一定の値を保っている。この期間は、ミラー領域と呼ばれている。そして、時刻ｔ２で容量Ｃｇｃの充電が終わり、時刻ｔ２から時刻ｔ３では、再び、電圧Ｖｇｅが時間に比例して増加している。そして、時刻ｔ３で、電圧Ｖｇｅがオン状態の定常値Ｖｇｅｓに達し、半導体装置１０が完全にオン状態となる。
時刻ｔ４でゲート電極に電圧が印加されなくなると、時刻ｔ４から時刻ｔ５までは、時間に比例して電圧Ｖｇｅが減少する。そして、時刻ｔ５から時刻ｔ６では、容量Ｃｇｃに蓄積された電荷が放電され、電圧Ｖｇｅはほぼ一定の値を保っている。そして、時刻ｔ６で容量Ｃｇｃの放電が終わり、時刻ｔ６から時刻ｔ７では、再び、電圧Ｖｇｅが時間に比例して減少する。そして、時刻ｔ７で、電圧Ｖｇｅが０に達し、これにより、半導体装置１０が完全にオフ状態となる。
次に、図２に破線で示す本実施例の半導体装置１０について説明する。
半導体装置１０は、トレンチ１４の深さと比較し、ボディ領域５０の相対的な深さを、従前の半導体装置よりも深く形成することができる。これにより、従前の半導体装置よりも容量Ｃｇｃが減少している。したがって、容量Ｃｇｃが充電又は放電するミラー領域（時刻ｔ１ａ〜時刻ｔ２ａと、時刻ｔ５ａ〜時刻ｔ６ａ）が短くなり、時間に比例して増減する部分の傾き（ｄ（Ｖｇｅ）／ｄｔ）が緩やかになっている。
半導体装置１０は、トレンチ１４の深さと比較し、ボディ領域５０の相対的な深さを、従前の半導体装置よりも深く形成することができる。これにより、従前の半導体装置よりも容量Ｃｇｃが減少している。したがって、容量Ｃｇｃが充電又は放電するミラー領域（時刻ｔ１ａ〜時刻ｔ２ａと、時刻ｔ５ａ〜時刻ｔ６ａ）が短くなり、時間に比例して増減する部分の傾き（ｄ（Ｖｇｅ）／ｄｔ）が緩やかになっている。
図３には、ターンオン時とターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの変化を示している。
図３では、実線により、従来の半導体装置によるときの電流Ｉｃｅの変化を示している。
時刻ｔ０で、ゲート電極にオン電圧が印加されると、少し遅れてから電流Ｉｃｅが流れ始める。この半導体装置１０の出力側にはＬ負荷が接続されており、電流Ｉｃｅは時間経過とともに増加する。時刻ｔ４（併せて図２参照）でゲート電極に電圧が印加されなくなると、電流Ｉｃｅは、少し遅れてから急激に減少した後、流れなくなる。
また、図３では、破線により、本実施例の半導体装置１０によるときの電流Ｉｃｅの変化を示している。半導体装置１０は、ボディ領域５０を深く形成することにより、容量Ｃｇｃが減少するとともに容量Ｃｇｅが増加している。ゲート電極に電圧を印加しなくなった時から電流Ｉｃｅが０となるまでの応答時間は、容量Ｃｇｅとゲート電極に接続されているゲート抵抗（特に図示していない。）の積と比例するので、容量Ｃｇｅが増加することにより長くなる。したがって、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少する。
図３では、実線により、従来の半導体装置によるときの電流Ｉｃｅの変化を示している。
時刻ｔ０で、ゲート電極にオン電圧が印加されると、少し遅れてから電流Ｉｃｅが流れ始める。この半導体装置１０の出力側にはＬ負荷が接続されており、電流Ｉｃｅは時間経過とともに増加する。時刻ｔ４（併せて図２参照）でゲート電極に電圧が印加されなくなると、電流Ｉｃｅは、少し遅れてから急激に減少した後、流れなくなる。
また、図３では、破線により、本実施例の半導体装置１０によるときの電流Ｉｃｅの変化を示している。半導体装置１０は、ボディ領域５０を深く形成することにより、容量Ｃｇｃが減少するとともに容量Ｃｇｅが増加している。ゲート電極に電圧を印加しなくなった時から電流Ｉｃｅが０となるまでの応答時間は、容量Ｃｇｅとゲート電極に接続されているゲート抵抗（特に図示していない。）の積と比例するので、容量Ｃｇｅが増加することにより長くなる。したがって、電流Ｉｃｅのターンオフ時の立下り速度（ｄＩｃｅ／ｄｔ）が減少する。
図４には、ターンオン時とターンオフ時のコレクタとエミッタ間の電圧Ｖｃｅの変化を示している。
図４では、実線により、従来の半導体装置によるときの電圧Ｖｃｅの変化を示している。オフ時の半導体装置の電圧ＶｃｅをＶｃｅ０（Ｖ）とする。コレクタとエミッタ間の電流Ｉｃｅが流れ始めると（併せて図３参照）、電圧Ｖｃｅは急激に減少した後、０になる。時刻ｔ４（併せて図２参照）でゲート電極に電圧が印加されなくなると、電圧Ｖｃｅは、少し遅れてから急激に増加し、オフ時のＶｃｅ０（Ｖ）を超え、時刻ｔ６付近でピーク値に達している。その後、Ｖｃｅ０Ｖ）に戻っている。このＶｃｅ０（Ｖ）を超えた部分が、半導体装置のターンオフ時に発生するサージ電圧である。図４では、従来の半導体装置によるときのサージ電圧Ｖｓｕｒｇｅ１のピーク値が、Ｖ１（Ｖ）であることを示している。サージ電圧のピーク値がどこまで達するかは、図３に示したターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの立下り速度（ｄ（Ｉｃｅ）／ｄｔ）と関連している。電流Ｉｃｅの立下り速度（ｄ（Ｉｃｅ）／ｄｔ）が大きい程、サージ電圧のピーク値は大きくなる。
図４では、破線により、本実施例の半導体装置１０によるときの電圧Ｖｃｅの変化を示している。半導体装置１０では、ボディ領域５０を深く形成することにより、容量Ｃｇｅを増加するとともに容量Ｃｇｃが減少している。これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄ（Ｉｃｅ）／ｄｔ）が減少している。したがって、ターンオフ時に発生するサージ電圧のピーク値が抑制される。図４では、半導体装置１０のサージ電圧Ｖｓｕｒｇｅ２のピーク値が、Ｖ１（Ｖ）よりも小さいＶ２（Ｖ）であることを示している。
図４では、実線により、従来の半導体装置によるときの電圧Ｖｃｅの変化を示している。オフ時の半導体装置の電圧ＶｃｅをＶｃｅ０（Ｖ）とする。コレクタとエミッタ間の電流Ｉｃｅが流れ始めると（併せて図３参照）、電圧Ｖｃｅは急激に減少した後、０になる。時刻ｔ４（併せて図２参照）でゲート電極に電圧が印加されなくなると、電圧Ｖｃｅは、少し遅れてから急激に増加し、オフ時のＶｃｅ０（Ｖ）を超え、時刻ｔ６付近でピーク値に達している。その後、Ｖｃｅ０Ｖ）に戻っている。このＶｃｅ０（Ｖ）を超えた部分が、半導体装置のターンオフ時に発生するサージ電圧である。図４では、従来の半導体装置によるときのサージ電圧Ｖｓｕｒｇｅ１のピーク値が、Ｖ１（Ｖ）であることを示している。サージ電圧のピーク値がどこまで達するかは、図３に示したターンオフ時のコレクタとエミッタ間に流れる電流Ｉｃｅの立下り速度（ｄ（Ｉｃｅ）／ｄｔ）と関連している。電流Ｉｃｅの立下り速度（ｄ（Ｉｃｅ）／ｄｔ）が大きい程、サージ電圧のピーク値は大きくなる。
図４では、破線により、本実施例の半導体装置１０によるときの電圧Ｖｃｅの変化を示している。半導体装置１０では、ボディ領域５０を深く形成することにより、容量Ｃｇｅを増加するとともに容量Ｃｇｃが減少している。これにより電流Ｉｃｅのターンオフ時の立下り速度（ｄ（Ｉｃｅ）／ｄｔ）が減少している。したがって、ターンオフ時に発生するサージ電圧のピーク値が抑制される。図４では、半導体装置１０のサージ電圧Ｖｓｕｒｇｅ２のピーク値が、Ｖ１（Ｖ）よりも小さいＶ２（Ｖ）であることを示している。
図５に、ボディ領域５０の深さと、サージ電圧のピーク値Ｖｓｕｒｇｅと、オン電圧Ｖｏｎの関係を示す。横軸は、ボディ領域５０の深さの基準値（デフォルト値）からの変化量（％）を示す。なお、トレンチの深さは一定としている。
一点鎖線のグラフは、左側に示す縦軸に対するものであり、サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値（０％のところ）からの変化量（％）を示す。サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。実線のグラフは、右側の縦軸に対するものであり、従来の半導体装置の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。オン電圧Ｖｏｎのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合であり、ゲート電極にオン電圧を加えたときのコレクタとエミッタ間の電圧を意味する。
一点鎖線のグラフは、左側に示す縦軸に対するものであり、サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値（０％のところ）からの変化量（％）を示す。サージ電圧のピーク値Ｖｓｕｒｇｅのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合の値を意味する。実線のグラフは、右側の縦軸に対するものであり、従来の半導体装置の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。オン電圧Ｖｏｎのデフォルト値とは、ボディ領域５０の深さがデフォルト値の場合であり、ゲート電極にオン電圧を加えたときのコレクタとエミッタ間の電圧を意味する。
破線のグラフは、右側の縦軸に対するものであり、本実施例の半導体装置１０の、オン電圧Ｖｏｎのデフォルト値（０％のところ）からの変化量（％）を示す。
一般的には、オン電圧Ｖｏｎはドリフト領域の容積によって影響を受ける。ボディ領域を深く形成することでドリフト領域の容積が減少すると、ホールの蓄積量が減少する。これにより、オン電圧が高くなる。しかしながら、半導体装置１０は、ボディ領域を深く形成しても、ホールの通路が狭く、ホールの蓄積量の減少が抑制される。この結果、本実施例の半導体装置１０では、実線のグラフでなく、破線のグラフが得られる。ボディ領域５０を深くしても、オン電圧Ｖｏｎの上昇率が小さいことがわかる。
半導体装置１０を用いれば、オン電圧Ｖｏｎの上昇を抑制しながら、サージ電圧のピーク値を効果的に低減することができることが確認される。
一般的には、オン電圧Ｖｏｎはドリフト領域の容積によって影響を受ける。ボディ領域を深く形成することでドリフト領域の容積が減少すると、ホールの蓄積量が減少する。これにより、オン電圧が高くなる。しかしながら、半導体装置１０は、ボディ領域を深く形成しても、ホールの通路が狭く、ホールの蓄積量の減少が抑制される。この結果、本実施例の半導体装置１０では、実線のグラフでなく、破線のグラフが得られる。ボディ領域５０を深くしても、オン電圧Ｖｏｎの上昇率が小さいことがわかる。
半導体装置１０を用いれば、オン電圧Ｖｏｎの上昇を抑制しながら、サージ電圧のピーク値を効果的に低減することができることが確認される。
次に、図６〜図１１を参照して、半導体装置１０の製造工程の一部を説明する。
まず、図６に示すように、ｎ−型のＳｉ基板で構成されるドリフト領域４０の裏面から不純物イオンを注入し、ｎ＋型のバッファ領域３０とｐ＋型のコレクタ領域２０をそれぞれ形成する。なお、この工程は、ＭＯＳ構造を実現するための各半導体領域を形成した後に実施してもよい。また、ｐ＋型のコレクタ領域２０とｎ＋型のバッファ領域３０とｎ−型のドリフト領域４０の積層構造が既に形成されているパンチスルー型ＩＧＢＴ用のＳｉ基板を準備してもよい。
次に、図７に示すように、ドリフト領域４０の上に、厚い酸化膜７１を形成する。酸化膜７１は、埋め込み絶縁体７０（併せて図１参照）の深さ方向の寸法と同じ厚みで形成する。
そして、埋め込み絶縁体７０を形成する位置の酸化膜７１表面にレジストでマスクを形成する。そして、エッチングを行いマスクを除去する。これにより、図８に示すように、マスクを形成した部分に埋め込み絶縁体７０が形成される。
次に、図９に示すように、エピタキシャル成長により、ドリフト領域４０の表面と埋め込み絶縁体７０を覆うｎ−型半導体領域５１を形成する。ｎ−型半導体領域５１は、表面が平らではない状態となっているので、表面を研磨する。
図１０に示すように、ｎ−型半導体領域５１の表面からｐ型不純物のボロンをインプラントする。埋め込み絶縁体７０の横のｎ−型半導体領域５１が、埋め込み絶縁体７０の厚みよりも薄い状態で残るように、ボロンの打ち込みエネルギーを設定する。これにより、ボディ領域５０を形成する半導体領域にｐ型不純物がインプラントされる。次いで、熱拡散によりｐ−型のボディ領域５０を形成する。埋め込み絶縁体７０の横のｎ−型半導体領域５１は、ドリフト領域４０と連続していると見ることができる。
図１１に示すように、ボディ領域５０の表面の一部に、ｎ型不純物のリンを高濃度にインプラントする。次いで、熱拡散によりｎ＋型のエミッタ領域６０を形成する。
そして、トレンチ１４を形成する位置以外の表面にレジストでマスクを形成し、ドライエッチングを行なう。エミッタ領域６０を貫通して埋め込み絶縁体７０内に至るまでトレンチ１４を形成する。
次に、熱酸化により、トレンチ１４の内面にゲート絶縁膜１２となる酸化膜を形成する。その後、トレンチ１４内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１３を形成する。この時点では、ゲート酸化膜１２が形成されるのと同時に、半導体層の表面にも酸化膜が形成されている。そこで、半導体層の表面の酸化膜を除去する。
後は、特に図示していないが、従来のＩＧＢＴと同様に、エミッタ電極やコレクタ電極等を形成する。
埋め込み絶縁体７０は、半導体層の露出表面から浅い位置に形成されている。したがって、埋め込み絶縁体７０は、ｎ型の半導体基板の表面にボディ領域５０やトレンチ１４等を形成する過程で、容易に形成することができる。
まず、図６に示すように、ｎ−型のＳｉ基板で構成されるドリフト領域４０の裏面から不純物イオンを注入し、ｎ＋型のバッファ領域３０とｐ＋型のコレクタ領域２０をそれぞれ形成する。なお、この工程は、ＭＯＳ構造を実現するための各半導体領域を形成した後に実施してもよい。また、ｐ＋型のコレクタ領域２０とｎ＋型のバッファ領域３０とｎ−型のドリフト領域４０の積層構造が既に形成されているパンチスルー型ＩＧＢＴ用のＳｉ基板を準備してもよい。
次に、図７に示すように、ドリフト領域４０の上に、厚い酸化膜７１を形成する。酸化膜７１は、埋め込み絶縁体７０（併せて図１参照）の深さ方向の寸法と同じ厚みで形成する。
そして、埋め込み絶縁体７０を形成する位置の酸化膜７１表面にレジストでマスクを形成する。そして、エッチングを行いマスクを除去する。これにより、図８に示すように、マスクを形成した部分に埋め込み絶縁体７０が形成される。
次に、図９に示すように、エピタキシャル成長により、ドリフト領域４０の表面と埋め込み絶縁体７０を覆うｎ−型半導体領域５１を形成する。ｎ−型半導体領域５１は、表面が平らではない状態となっているので、表面を研磨する。
図１０に示すように、ｎ−型半導体領域５１の表面からｐ型不純物のボロンをインプラントする。埋め込み絶縁体７０の横のｎ−型半導体領域５１が、埋め込み絶縁体７０の厚みよりも薄い状態で残るように、ボロンの打ち込みエネルギーを設定する。これにより、ボディ領域５０を形成する半導体領域にｐ型不純物がインプラントされる。次いで、熱拡散によりｐ−型のボディ領域５０を形成する。埋め込み絶縁体７０の横のｎ−型半導体領域５１は、ドリフト領域４０と連続していると見ることができる。
図１１に示すように、ボディ領域５０の表面の一部に、ｎ型不純物のリンを高濃度にインプラントする。次いで、熱拡散によりｎ＋型のエミッタ領域６０を形成する。
そして、トレンチ１４を形成する位置以外の表面にレジストでマスクを形成し、ドライエッチングを行なう。エミッタ領域６０を貫通して埋め込み絶縁体７０内に至るまでトレンチ１４を形成する。
次に、熱酸化により、トレンチ１４の内面にゲート絶縁膜１２となる酸化膜を形成する。その後、トレンチ１４内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１３を形成する。この時点では、ゲート酸化膜１２が形成されるのと同時に、半導体層の表面にも酸化膜が形成されている。そこで、半導体層の表面の酸化膜を除去する。
後は、特に図示していないが、従来のＩＧＢＴと同様に、エミッタ電極やコレクタ電極等を形成する。
埋め込み絶縁体７０は、半導体層の露出表面から浅い位置に形成されている。したがって、埋め込み絶縁体７０は、ｎ型の半導体基板の表面にボディ領域５０やトレンチ１４等を形成する過程で、容易に形成することができる。
本実施例の半導体装置１０を用いれば、前述したように、ボディ領域５０を深く形成することができるので、オン電圧の上昇を抑制しながらも、ターンオフ時のサージ電圧を抑制することができる。
また、埋め込み絶縁体７０の上面が第２半導体領域内に配置されている。したがって、コレクタとエミッタ間に逆方向の電圧が印加される際、埋め込み絶縁体７０の上面のエッジ部にかかる電界を軽減することができる。したがって、コレクタとエミッタ間の耐圧が高い。
また、トレンチ１４の底面１６を覆うように埋め込み絶縁体７０が形成されていることから、底面１６を覆っていない場合と比較して容量Ｃｇｃの値が小さい。したがって、スイッチング時のミラー領域が小さくなり、スイッチング損失を低減することができる。また、埋め込み絶縁体は、トレンチ１４の側面にのみ形成するよりも、底面１６も覆うように形成した方が、埋め込み絶縁体７０の厚みの精度とトレンチ１４の深さの精度が厳密ではなくてもよく、簡単に製造をすることができる。
また、埋め込み絶縁体７０の上面が第２半導体領域内に配置されている。したがって、コレクタとエミッタ間に逆方向の電圧が印加される際、埋め込み絶縁体７０の上面のエッジ部にかかる電界を軽減することができる。したがって、コレクタとエミッタ間の耐圧が高い。
また、トレンチ１４の底面１６を覆うように埋め込み絶縁体７０が形成されていることから、底面１６を覆っていない場合と比較して容量Ｃｇｃの値が小さい。したがって、スイッチング時のミラー領域が小さくなり、スイッチング損失を低減することができる。また、埋め込み絶縁体は、トレンチ１４の側面にのみ形成するよりも、底面１６も覆うように形成した方が、埋め込み絶縁体７０の厚みの精度とトレンチ１４の深さの精度が厳密ではなくてもよく、簡単に製造をすることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本実施例の半導体装置１０は、埋め込み絶縁体１０が、トレンチ１４の底面を覆うとともに、トレンチ１４の底部１５からボディ領域５０内に至るまで形成されている場合について説明したが、埋め込み絶縁体は、以下のように形成されていてもよい。
図１２に示す半導体装置１０ａでは、埋め込み絶縁体７０ａが、トレンチ１４の底部１５からトレンチ１４の側面に沿って形成されている。埋め込み絶縁体７０ａは、ドリフト領域４０に留まる範囲（ドリフト領域４０とボディ領域５０の界面よりも下）に、形成されている。半導体装置１０ａがオン状態のときには、トレンチゲート電極１３がゲート絶縁膜１２を介して対向しているボディ領域５０に、チャネル領域（図１２にバツ印で示している。）が形成される。この構成によれば、トレンチ１４の深さと比較し、ボディ領域５０の相対的な深さが浅いので、サージ電圧の抑制効果は劣るが、チャネル直列抵抗は小さくなる。埋め込み絶縁体７０ａは、底部１５よりも上から形成されていてもよい。
図１２に示す半導体装置１０ａでは、埋め込み絶縁体７０ａが、トレンチ１４の底部１５からトレンチ１４の側面に沿って形成されている。埋め込み絶縁体７０ａは、ドリフト領域４０に留まる範囲（ドリフト領域４０とボディ領域５０の界面よりも下）に、形成されている。半導体装置１０ａがオン状態のときには、トレンチゲート電極１３がゲート絶縁膜１２を介して対向しているボディ領域５０に、チャネル領域（図１２にバツ印で示している。）が形成される。この構成によれば、トレンチ１４の深さと比較し、ボディ領域５０の相対的な深さが浅いので、サージ電圧の抑制効果は劣るが、チャネル直列抵抗は小さくなる。埋め込み絶縁体７０ａは、底部１５よりも上から形成されていてもよい。
また、図１３に示す半導体装置１０ｂでは、埋め込み絶縁体７０ｂが、トレンチ１４の底部１５の位置から、ボディ領域５０内に至るまで伸びている。この構成でも、半導体装置１０と同様、サージ電圧を抑制できるとともに、オン電圧の上昇を抑制することができる。埋め込み絶縁体７０ｂは、底部１５よりも上から形成されていてもよい。
また、図１４に示す半導体装置１０ｃでは、図１２に示す半導体装置１０ａに加え、トレンチ１４の底面１６を覆う埋め込み絶縁体が付加され、埋め込み絶縁体７０ｃが形成されている。この構成によれば、トレンチ１４の深さと比較し、ボディ領域５０の相対的な深さが浅いので、サージ電圧の抑制効果は劣るが、チャネル直列抵抗は小さくなる。
また、図１５に示す半導体装置１０ｄでは、埋め込み絶縁体７０ｄが、ボディ領域５０とドリフト領域４０の界面の位置から、トレンチ１４の側面に沿ってボディ領域５０内に形成されている。なお、トレンチ１４の側面に接するボディ領域５０（チャネル領域が形成される領域）は残している。この構成では、半導体装置１０ｄをオフ状態にしたとき、あるいはコレクタとエミッタ間に逆電圧が印加されたときに、トレンチ１４の周囲に形成される空乏層が、概ね屈曲することなくフラットに形成される。したがって、このときに空乏層内に存在する埋め込み絶縁体７０の下端面のエッジ部には、強電界がかかり難い。これにより、半導体装置１０ｄのコレクタとエミッタ間の耐圧が高い。なお、埋め込み絶縁体７０ｄは、ボディ領域５０とドリフト領域４０の界面よりも上の位置からエミッ領域６０方向に形成されていてもよい。
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ 半導体装置
１２ ゲート酸化膜
１３ トレンチゲート電極
１４ トレンチ
１５ 底部
１６ 底面
２０ コレクタ領域
３０ バッファ領域
４０ ドリフト領域
５０ ボディ領域
５１ ｎ−型半導体領域
６０ エミッタ領域
７０，７０ａ，７０ｂ，７０ｃ，７０ｄ 埋め込み絶縁体
７１ 酸化膜
１２ ゲート酸化膜
１３ トレンチゲート電極
１４ トレンチ
１５ 底部
１６ 底面
２０ コレクタ領域
３０ バッファ領域
４０ ドリフト領域
５０ ボディ領域
５１ ｎ−型半導体領域
６０ エミッタ領域
７０，７０ａ，７０ｂ，７０ｃ，７０ｄ 埋め込み絶縁体
７１ 酸化膜
Claims (4)
- 半導体層の表面に臨んで形成されている第１導電型の第１半導体領域と、
第１半導体領域を取り囲んで形成されている第２導電型の第２半導体領域と、
第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域と、
第１半導体領域の表面から第２半導体領域を貫通しているトレンチであって、第３半導体領域に突出している底面、及び、一定の幅を隔てて向かい合っている一対の側面を備えているトレンチと、
トレンチの内面を覆っている絶縁層と、
絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極と、
トレンチの側面に沿って形成されているとともに、トレンチの前記側面に接する第２半導体領域を残存させている埋め込み絶縁体、
を備えており、
前記埋め込み絶縁体が、少なくとも、前記トレンチの底面から前記第２半導体領域内に至るまで伸びており、さらに、トレンチの深さ方向と交差する方向において、トレンチの内側に向けて突出することなく、トレンチの外側に向けて突出している、ことを特徴とする半導体装置。 - 前記埋め込み絶縁体が、前記トレンチの底面を覆っていることを特徴とする請求項１の半導体装置。
- 前記第３半導体領域の裏面側に第２導電型の第４半導体領域を備えていることを特徴とする請求項１又は２の半導体装置。
- 前記第３半導体領域と前記第４半導体領域に挟まれて形成されている第１導電型の第５半導体領域を備えていることを特徴とする請求項３の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006338982A JP5200373B2 (ja) | 2006-12-15 | 2006-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006338982A JP5200373B2 (ja) | 2006-12-15 | 2006-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008153389A JP2008153389A (ja) | 2008-07-03 |
| JP5200373B2 true JP5200373B2 (ja) | 2013-06-05 |
Family
ID=39655264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006338982A Active JP5200373B2 (ja) | 2006-12-15 | 2006-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5200373B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7871882B2 (en) * | 2008-12-20 | 2011-01-18 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| US20100155831A1 (en) * | 2008-12-20 | 2010-06-24 | Power Integrations, Inc. | Deep trench insulated gate bipolar transistor |
| US20120028425A1 (en) * | 2010-08-02 | 2012-02-02 | Hamilton Lu | Methods for fabricating trench metal oxide semiconductor field effect transistors |
| JP5246302B2 (ja) * | 2010-09-08 | 2013-07-24 | 株式会社デンソー | 半導体装置 |
| JP5779025B2 (ja) * | 2010-11-08 | 2015-09-16 | 株式会社東芝 | 半導体装置 |
| JP2012156295A (ja) * | 2011-01-26 | 2012-08-16 | Sanken Electric Co Ltd | 半導体装置の製造方法、半導体装置 |
| US8415729B2 (en) * | 2011-04-07 | 2013-04-09 | Nanya Technology Corp. | Power device with trenched gate structure and method of fabricating the same |
| JP5609939B2 (ja) | 2011-09-27 | 2014-10-22 | 株式会社デンソー | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230414A (ja) * | 2000-02-16 | 2001-08-24 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置およびその製造方法 |
| JP4460741B2 (ja) * | 2000-09-27 | 2010-05-12 | 株式会社東芝 | 電力用半導体素子及びその製造方法 |
| JP4053738B2 (ja) * | 2001-04-26 | 2008-02-27 | 株式会社東芝 | 半導体メモリ装置 |
| JP4093042B2 (ja) * | 2002-12-09 | 2008-05-28 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
-
2006
- 2006-12-15 JP JP2006338982A patent/JP5200373B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008153389A (ja) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7279770B2 (ja) | 半導体装置 | |
| JP5762689B2 (ja) | 半導体装置 | |
| JP5200373B2 (ja) | 半導体装置 | |
| JP5647420B2 (ja) | 半導体装置 | |
| WO2017033315A1 (ja) | 半導体素子 | |
| JP5480084B2 (ja) | 半導体装置 | |
| CN102804385A (zh) | 半导体器件 | |
| JP7435645B2 (ja) | 半導体装置 | |
| US9054152B2 (en) | Semiconductor device | |
| JP2007324539A (ja) | トレンチ型絶縁ゲート半導体装置 | |
| CN111341772A (zh) | 半导体装置 | |
| JP6287407B2 (ja) | 半導体装置 | |
| JP2023099104A (ja) | 半導体装置 | |
| US9123770B2 (en) | Charge reservoir IGBT top structure | |
| JP7325931B2 (ja) | 半導体装置 | |
| US9059237B2 (en) | Semiconductor device having an insulated gate bipolar transistor | |
| JP2006245477A (ja) | 半導体装置 | |
| JP7010184B2 (ja) | 半導体装置 | |
| JP2015037188A (ja) | 電力半導体素子及びその製造方法 | |
| JP2008177297A (ja) | 半導体装置 | |
| JP6173987B2 (ja) | 半導体装置 | |
| JP2008124309A (ja) | 半導体装置とその製造方法 | |
| JP2014063931A (ja) | 電力用半導体素子 | |
| US9391183B2 (en) | Semiconductor device | |
| KR20160098385A (ko) | 전력용 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120802 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130128 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5200373 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160222 Year of fee payment: 3 |