JP5288852B2 - 半導体素子の製造方法 - Google Patents
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Description
成長基板の上に該第1の導電型層を成長させ、該第1の導電型層の上に該第2の導電型層を成長させることにより、該半導体層を形成する工程と、
該第2の導電型層の上に、最表面がAuからなる該第1の電極を形成する工程と、
該第1の電極の上に、該第1の電極に剥離可能に接着されるTiW、TiN、NbN、VN、ZrNのいずれかの金属からなる接着層を積層する工程と、
該接着層の上に該支持基体を積層する工程と、
前記成長基板の少なくとも一部を除去して該半導体素子構造体を形成する工程と、
該半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることにより、該半導体素子構造体を該第1の電極と該接着層との界面で分割して前記半導体素子を得る工程とを備えることを特徴とする。
また、接着層は、TiW、TiN、NbN、VN、ZrNのいずれかの金属からなるので、第1の電極の最表面のAuと反応せず、第1の電極から容易に剥離可能である。このため、前記半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることで該半導体素子構造体の第1の電極から接着層が剥離しやすく、それによって半導体素子構造体が第1の電極と接着層との界面で容易に分割される。従って、前記半導体層と第1の電極とを備える半導体素子を歩留まりよく製造することができる。
第2の電極を前記第2の導電型層の側に形成する場合には、前記第2の導電型層側の一部を除去して、前記第1の導電型層の一部を露出させる工程と、露出された該第1の導電型層の上に第2の電極を形成する工程と、前記第1の電極及び該第2の電極の上に、該第1の電極及び該第2の電極に剥離可能に接着される接着層を積層する工程とを行う。
Claims (6)
- 第1の導電型層及び該第1の導電型層の上に形成された第2の導電型層を有する半導体層と、該第2の導電型層の上に形成された第1の電極と、該第1の電極の上に積層された支持基体とを備える半導体素子構造体を介して、該半導体層と該第1の電極とを備える半導体素子を製造する方法において、
成長基板の上に該第1の導電型層を成長させ、該第1の導電型層の上に該第2の導電型層を成長させることにより、該半導体層を形成する工程と、
該第2の導電型層の上に、最表面がAuからなる該第1の電極を形成する工程と、
該第1の電極の上に、該第1の電極に剥離可能に接着されるTiW、TiN、NbN、VN、ZrNのいずれかの金属からなる接着層を積層する工程と、
該接着層の上に該支持基体を積層する工程と、
該成長基板の少なくとも一部を除去して該半導体素子構造体を形成する工程と、
該半導体素子構造体に超音波、熱、振動、物理的衝撃のいずれかを加えることにより、該半導体素子構造体を該第1の電極と該接着層の界面で分割して前記半導体素子を得る工程とを備えることを特徴とする半導体素子の製造方法。 - 請求項1記載の半導体素子の製造方法において、
前記第2の導電型層側の一部を除去して、前記第1の導電型層の一部を露出させる工程と、
露出された該第1の導電型層の上に第2の電極を形成する工程と、
前記第1の電極及び該第2の電極の上に、該第1の電極及び該第2の電極に剥離可能に接着される接着層を積層する工程と
を備えることを特徴とする製造方法。 - 請求項1記載の半導体素子の製造方法において、
前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に第2の電極を形成する工程を備えることを特徴とする製造方法。 - 請求項1〜3のいずれか1項に記載の半導体素子において、
前記成長基板の少なくとも一部を除去して露出した前記半導体素子構造体の面に、前記接着層に到達する深さを有するとともに該半導体素子構造体を前記半導体素子ごとに区画する素子区画溝を形成する工程と、
区画された該半導体素子構造体を、前記第1の電極と前記接着層との界面で分割することにより、個々の該半導体素子を得る工程と
を備えることを特徴とする製造方法。 - 請求項4記載の半導体素子の製造方法において、
前記第1の電極の上に、所定のエッチャントにより除去可能な補助接着層を形成する工程と、
該補助接着層及び該第1の電極の上に前記接着層を積層する工程と、
前記所定のエッチャントにより該補助接着層を除去する工程と
を備えることを特徴とする製造方法。 - 請求項5記載の半導体素子の製造方法において、
前記第1の電極の上に、該第1の電極の一部を被覆する絶縁体層を形成する工程と、
該絶縁体層の上に前記補助接着層を形成する工程と
を備えることを特徴とする製造方法。
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