JP5287175B2

JP5287175B2 - 半導体装置の製造方法

Info

Publication number: JP5287175B2
Application number: JP2008301313A
Authority: JP
Inventors: 正裕戸塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-11-26
Filing date: 2008-11-26
Publication date: 2013-09-11
Anticipated expiration: 2028-11-26
Also published as: CN101740356A; CN101740356B; US20110031587A1; JP2010129690A; US8237244B2; US20100127350A1; US7838382B2

Description

本発明は、比誘電率が１０以上のhigh-k材料から構成されるＭＩＭキャパシタの高誘電率膜がトランジスタや配線の設けられる箇所に形成されない半導体装置を容易に製造できる方法に関するものである。また、本発明は、ＭＩＭキャパシタの高誘電率膜や上地電極が剥がれることを防止できる半導体装置及び半導体装置の製造方法に関するものである。

従来、半導体基板上に大容量のＭＩＭキャパシタを形成する場合や、より小さな面積にＭＩＭキャパシタを形成する場合には、Ｔａ_２Ｏ_５等のような、比誘電率が１０以上のhigh-k材料から構成される高誘電率膜をＭＩＭキャパシタの誘電体膜として適用している（例えば、特許文献１、２）。

特開平１１−１４５３８７号公報特開２００４−１５２７９６号公報

比誘電率が１０以上のhigh-k材料は特に化学的安定性が高く、このようなhigh-k材料から構成される高誘電率膜はエッチングにより加工することが困難である。このため、このような高誘電率膜からＭＩＭキャパシタの誘電体膜を形成する場合には、トランジスタや配線が設けられる箇所に成膜される高誘電率膜を除去することが困難であった。この結果、トランジスタの寄生容量が増大し、配線遅延が生じるといった問題が生じていた。

また、このような高誘電率膜を厚く形成する場合にはスパッタ法が適用される。スパッタ法を適用して高誘電率膜を成膜する場合には、成長面での反応性が高いＣＶＤ法を適用する場合よりも、ＭＩＭキャパシタの高誘電率膜と下地電極との密着性が弱くなる。このため、このような高誘電率膜が下地電極から剥がれ易くなるという問題が生じていた。さらに、ＭＩＭキャパシタの上地電極がこのような高誘電率膜上に形成される場合には、ＭＩＭキャパシタの誘電体膜として一般的に使用されるＣＶＤ絶縁膜上に形成される場合よりも、上地電極が剥がれ易くなるという問題も生じていた。

本発明は、上述した課題を解決するためになされた。本発明の第１の目的は、比誘電率が１０以上のhigh-k材料から構成されるＭＩＭキャパシタの高誘電率膜がトランジスタや配線の設けられる箇所に形成されない半導体装置を容易に製造できる方法を提供することである。また、本発明の第２の目的は、ＭＩＭキャパシタの高誘電率膜や上地電極が剥がれることを防止できる半導体装置及び半導体装置の製造方法を提供することである。

本発明に係る半導体装置の製造方法は、半導体基板上にトランジスタを形成する工程と、前記半導体基板上に、前記トランジスタから離間した下地電極を形成する工程と、前記トランジスタと前記下地電極を覆うＣＶＤ絶縁膜を形成する工程と、前記ＣＶＤ絶縁膜上にフォトレジストを塗布する工程と、前記下地電極に対向して前記下地電極の外周部より中央側において前記フォトレジストに開口部を形成する工程と、前記開口部内及び前記フォトレジスト上に比誘電率が１０以上のhigh-k材料から構成される高誘電率膜を成膜する工程と、前記下地電極の前記外周部より中央側のみに前記高誘電率膜が残るように、前記フォトレジスト及び前記フォトレジスト上の前記高誘電率膜を除去するリフトオフを行なう工程と、前記リフトオフにより残された前記高誘電率膜上に上地電極を形成する工程と、を備え、前記高誘電率膜として、Ｔａ _２Ｏ _５、ＺｒＯ _２、ＨｆＯ _２のいずれか１つから構成される膜を用いることを特徴とするものである。

第１の発明により、比誘電率が１０以上のhigh-k材料から構成されるＭＩＭキャパシタの高誘電率膜がトランジスタや配線の設けられる箇所に形成されない半導体装置を容易に製造できる。また、第２〜第５の発明により、ＭＩＭキャパシタの高誘電率膜や上地電極が剥がれることを防止できる。

実施の形態１．
［実施の形態１の半導体装置］
以下に、実施の形態１に係る半導体装置について説明する。図１は、実施の形態１に係る半導体装置を示す上面図である。図２は、図１のＡ−Ａ´における断面図である。

図１及び図２に示すように、半導体基板１０上にＧａＡｓ高電子移動度トランジスタ（ＨＥＭＴ:High Electron Mobility Transistor、以下、トランジスタと略記する）１２及びＭＩＭ（Metal Insulator Metal）キャパシタ１４が設けられている。トランジスタ１２及びＭＩＭキャパシタ１４はＭＭＩＣ（Monolithic Microwave IC）を構成する。

ＭＩＭキャパシタ１４は、下地電極１６、ＣＶＤ絶縁膜１８、高誘電率膜２０及び上地電極２２を備える。下地電極１６は絶縁膜２４を介して半導体基板１０上に設けられている。ＣＶＤ絶縁膜１８は下地電極１６上に設けられている。高誘電率膜２０はＣＶＤ絶縁膜１８上において下地電極１６の外周部より中央側に設けられている。上地電極２２は高誘電率膜２０上に設けられている。また、下地電極１６にコンタクトホール３６を介し接続された配線２６が設けられている。上地電極２２に接続された配線２８が設けられている。そして、トランジスタ１２及びＭＩＭキャパシタ１４を覆うように保護膜３０が設けられている。

ＣＶＤ絶縁膜１８はＳｉＮから構成される。ＣＶＤ絶縁膜１８は、図１内の符号aで示した、高誘電率膜２０が設けられていない領域においても下地電極１６と上地電極２２の配線２８との間に設けられている。高誘電率膜２０は、比誘電率が１０以上のhigh-ｋ材料（ＺｒＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２等）から構成される。

図２において、ＣＶＤ絶縁膜１８の膜厚をｄ１で示し、高誘電率膜２０及びＣＶＤ絶縁膜１８の合計の膜厚をｄ２で示す。ここでは、ＣＶＤ絶縁膜１８の膜厚ｄ１を３０ｎｍとする。そして、高誘電率膜２０の膜厚を２７０ｎｍとし、高誘電率膜２０及びＣＶＤ絶縁膜１８の合計の膜厚ｄ２を３００ｎｍとする。

［実施の形態１の半導体装置の製造方法］
以下に、実施の形態１に係る半導体装置の製造方法について説明する。図３〜８は、実施の形態１に係る半導体装置の製造方法を示す工程断面図である。

まず、図３に示すように、半導体基板１０上に、トランジスタ１２と下地電極１６を形成する。そして、トランジスタ１２及び下地電極１６を覆うように、ＣＶＤ絶縁膜１８をＣＶＤ法により成膜する。ＣＶＤ絶縁膜１８としては、ＭＩＭキャパシタの誘電体膜として一般的に使用されるＳｉＮから構成される膜を用いる。そして、ＣＶＤ絶縁膜１８の膜厚を３０ｎｍとする。

次に、図４に示すように、ＣＶＤ絶縁膜１８上にフォトレジスト３２を塗布し、露光及び現像により、下地電極１６の外周部より中央側においてフォトレジスト３２に開口部３４を形成する。そして、開口部３４の内側、及びフォトレジスト３２の上に、比誘電率が１０以上のhigh-ｋ材料（ＺｒＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２等）から構成される高誘電率膜２０をスパッタリング法により成膜する。そして、高誘電率膜２０の膜厚を２７０ｎｍとする。

次に、図５に示すように、下地電極１６の外周部より中央側に高誘電率膜２０が残るように、フォトレジスト３２及びフォトレジスト３２上の高誘電率膜２０を除去するリフトオフを行なう。次に、図６に示すように、ＣＶＤ絶縁膜１８にコンタクトホール３６を形成する。

次に、図７に示すように、リフトオフにより残された高誘電率膜２０上に上地電極２２を形成する。この際、上地電極２２とともに、下地電極１６の配線２６、及び上地電極２２の配線（図示せず）を形成する。

次に、図８に示すように、トランジスタ１２及びＭＩＭキャパシタ１４を覆うように保護膜３０を形成する。以上により、実施の形態１に係る半導体装置を製造する。

［実施の形態１の効果］
以下に、実施の形態１の効果について説明する。
まず、リフトオフ法及びＣＶＤ法を適用したことによる効果を第１の比較例と対比しながら説明する。図９は、第１の比較例に係る半導体装置を示す上面図である。図１０は、図９のＡ−Ａ´における断面図である。

図９及び図１０に示すように、第１の比較例の半導体装置は、実施の形態１とは異なり、ＭＩＭキャパシタ４０の誘電体膜が高誘電率膜３８のみから構成されている。そして、高誘電率膜３８は比誘電率が１０以上のhigh-ｋ材料（ＺｒＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２等）から構成されている。当該high-k材料から構成された膜は化学的安定性が高く、エッチングするのが難しい。さらに、高誘電率膜３８は、ＭＩＭキャパシタを１００〜１５０Ｖの高耐圧にするために２００〜３００ｎｍの膜厚を有する。この膜厚のため特に、高誘電率膜３８は、ＲＩＥ(reactive ion etching)等のエッチングにより加工することが困難である。この結果として、エッチングにより、高誘電率膜３８を下地電極１６の外周部より中央側にのみ残るように形成することは困難となる。

このため第１の比較例においては、トランジスタ１２や下地電極１６は高誘電率膜３８によって覆われ、配線２６は高誘電率膜３８上に形成される。また、高誘電率膜３８を構成する当該high-ｋ材料は、ＭＩＭキャパシタの誘電体膜として一般的に使用されるＣＶＤ絶縁膜（ＳｉＮ等）よりも比誘電率が大きい。従って、第１の比較例に係るトランジスタ１２の寄生容量は、ＣＶＤ絶縁膜（ＳｉＮ等）を誘電体膜として使用した場合よりも大きくなる。また、この場合には、第１の比較例に係る配線２６で配線遅延が生じる。なお、エッチングにより高誘電率膜３８にコンタクトホールを開口することも困難である。

また、比誘電率が１０以上のhigh-k材料から構成され、２００〜３００ｎｍの厚い膜厚を有する高誘電率膜３８を成膜する場合には、一般的に、スパッタリング法が用いられる。このため、高誘電率膜３８は、成長面での反応性が高いＣＶＤ法を用いて成膜される場合よりも下地電極１６との密着性は弱い。従って、高誘電率膜３８が下地電極１６から剥がれる。

一方、実施の形態１においてはリフトオフ法を用いることにより、高誘電率膜２０が下地電極１６の外周部より中央側に残るように形成される。高誘電率膜２０がトランジスタ１２や配線２６の設けられる箇所に形成されない半導体装置を容易に製造できる。この結果として、トランジスタ１２は高誘電率膜２０により覆われることがなくなり、トランジスタ１２の寄生容量が大きくなるのを防止できる。また、高誘電率膜２０が配線２６の近傍に設けられなくなり、配線遅延が生じるのを防止できる。

また、実施の形態１に係るＣＶＤ絶縁膜１８は、スパッタリング法により成膜された第１の比較例に係る高誘電率膜３８とは異なり、成長面での反応性が高いＣＶＤ法を用いて成膜される。このため、実施の形態１に係るＣＶＤ絶縁膜１８は、第１の比較例に係る高誘電率膜３８よりも下地電極１６との密着性が強い。従って、実施の形態１においては、高誘電率膜２０が剥がれることを防止できる。

次に、ＣＶＤ絶縁膜１８の膜厚ｄ１を３０ｎｍとしたことによる効果を説明する。ＣＶＤ絶縁膜１８は比誘電率が７のＳｉＮから構成され、比誘電率が１０以上のhigh-ｋ材料から構成される高誘電率膜２０よりも比誘電率が低い。このため、ＭＩＭキャパシタを大容量化するためにはＣＶＤ絶縁膜１８の膜厚ｄ１を薄くすればよい。そして、ＭＩＭキャパシタの大容量化のためには、膜厚ｄ１を５０ｎｍ以下にする必要がある。一方、図１内の符号aで示した、高誘電率膜２０が設けられていない領域においては、下地電極１６と上地電極２２の配線２８との間にＣＶＤ絶縁膜１８が設けられている。そして、下地電極１６と上地電極２２の配線２８との間のＣＶＤ絶縁膜１８の絶縁耐圧として３０〜５０Ｖが必要である。そして、ＳｉＮから構成されるＣＶＤ絶縁膜１８の絶縁耐圧は１０ＭＶ／ｃｍである。このため、ＭＩＭキャパシタの絶縁耐圧を得るには、膜厚ｄ１を３０ｎｍ以上にする必要がある。

従って、ＣＶＤ絶縁膜１８の膜厚ｄ１を３０〜５０ｎｍの範囲に定めることにより、ＭＩＭキャパシタ１４を大容量化することができ、ＣＶＤ絶縁膜１８の絶縁耐圧を得ることができる。実施の形態１においては、膜厚ｄ１を３０ｎｍとしたので、膜厚ｄ１は当該範囲に収まり、この効果が得られる。

なお、ＳｉＯ又はＳｉＯＮから構成されるＣＶＤ絶縁膜１８の絶縁耐圧も１０ＭＶ／ｃｍである。このため、ＣＶＤ絶縁膜１８をＳｉＮではなくＳｉＯ又はＳｉＯＮから構成してもよい。この場合も同様に、膜厚ｄ１を３０〜５０ｎｍの範囲に定めることにより、ＭＩＭキャパシタ１４を大容量化することができ、ＣＶＤ絶縁膜１８の絶縁耐圧を得ることができる。これは以下の他の実施の形態においても同様である。

次に、高誘電率膜２０及びＣＶＤ絶縁膜１８の合計の膜厚ｄ２を３００ｎｍとしたことによる効果を第２の比較例と対比しながら説明する。図１１は、第２の比較例に係るＭＩＭキャパシタを有する半導体装置を示す断面図である。第２の比較例に係るＭＩＭキャパシタ４２は誘電体膜がＣＶＤ絶縁膜４４のみから構成される。これ以外の第２の比較例に係る構成は、実施の形態１と同様である。第２の比較例に係るＣＶＤ絶縁膜４４の膜厚は、図１に示した高誘電率膜２０及びＣＶＤ絶縁膜１８の合計の膜厚ｄ２と同一である。図１２は、実施の形態１に係るＳｉＮから構成されるＣＶＤ絶縁膜を含むＭＩＭキャパシタの面積縮小率を示した図である。面積縮小率は、同じ容量値を得る上で、実施の形態１に係るＭＩＭキャパシタ１４の面積を、第２の比較例に係るＭＩＭキャパシタ４２に対して、どれくらい縮小できるかを示す。面積縮小率は、実施の形態１に係る高誘電率膜２０を含むＭＩＭキャパシタ１４及び第２の比較例に係る高誘電率膜２０を含まないＭＩＭキャパシタ４２の両方を同じ面積にした上で両方の容量値を測定し、それら容量値の比率を計算することによって求められる。そして、面積縮小率は、図１に示した膜厚ｄ１を３０ｎｍの一定値にして、図１及び図１１に示した膜厚ｄ２を３０〜６００ｎｍの各値に設定して求めた。また、面積縮小率は、比誘電率（図１２内でkで示す）が１０〜５０の高誘電率膜２０のそれぞれについて求めた。

図１２に示すように、面積縮小率は、どの比誘電率においても、膜厚ｄ２を大きくすると小さくなる。これは、膜厚ｄ２を大きくすると、高誘電率膜２０を適用したＭＩＭキャパシタ１４の面積を、高誘電率膜２０を適用しない場合と比較してより小さくできることを示す。ところが、どの比誘電率の場合においても、膜厚ｄ２を、膜厚ｄ１と膜厚ｄ２との比率が１：１０となる厚さ（３００ｎｍ）よりも大きくしても、面積縮小率は、当該比率が１：１０となる場合と比較してそれほど変わらなくなる（飽和する）。

一般に、ＭＩＭキャパシタ１４を必要な絶縁耐圧が得られるまで高耐圧化するためには、膜厚ｄ２を３００ｎｍ程度まで厚くする必要がある。また、高耐圧化とともにＭＩＭキャパシタ１４を大容量化したいという要望がある。上述したように面積縮小率は、膜厚ｄ２が３００ｎｍになるまでは小さくなっていくが、膜厚ｄ２がそれより大きくなると飽和する。これは、膜厚ｄ２が３００ｎｍになるまでは、高誘電率膜２０の適用による大容量化の効果が顕著であるが、膜厚ｄ２が３００ｎｍよりも大きくなると、膜厚ｄ２が大きくなることを原因として容量が小さくなる影響が強まることを示す。

従って、膜厚ｄ１と膜厚ｄ２との比率を１：１０とすることにより（膜厚ｄ１を３０ｎｍとし、膜厚ｄ２を３００ｎｍとすることにより）、最も有利に、ＭＩＭキャパシタ１４の高耐圧化と大容量化の両方を実現できる。また、面積縮小率が飽和する比率には幅があるので、膜厚ｄ１と膜厚ｄ２との比率が１：９〜１：１１の範囲ならば、高耐圧化と大容量化の両方を実現できる効果が得られる。

なお、成膜装置によりＣＶＤ絶縁膜１８及び高誘電率膜２０を成膜する場合には、膜厚に±１０％の誤差が生じうる。しかし、この場合においても、高耐圧化と大容量化のために膜厚ｄ１と膜厚ｄ２との比率が１：１０となることを目標値として成膜して構わない。誤差が生じたとしても、当該比率を１：９〜１：１１の範囲に収めることができる可能性が高い。これは以下の他の実施の形態においても同様である。

実施の形態２．
［実施の形態２の半導体装置］
以下に、実施の形態２に係る半導体装置について説明する。図１３は、実施の形態２に係る半導体装置を示す断面図である。

図１３に示すように、ＭＩＭキャパシタ４６は、下地電極１６、第１のＣＶＤ絶縁膜４８、高誘電率膜２０、第２のＣＶＤ絶縁膜５０及び上地電極２２を備える。下地電極１６は絶縁膜２４を介して半導体基板１０上に設けられている。第１のＣＶＤ絶縁膜４８は下地電極１６上に設けられている。高誘電率膜２０は第１のＣＶＤ絶縁膜４８上において下地電極１６の外周部より中央側に設けられている。第２のＣＶＤ絶縁膜５０は高誘電率膜２０上に設けられている。上地電極２２は第２のＣＶＤ絶縁膜５０上において高誘電率膜２０が下に位置する箇所に設けられている。第１のＣＶＤ絶縁膜４８及び第２のＣＶＤ絶縁膜５０はＳｉＮから構成される。高誘電率膜２０は、比誘電率が１０以上のhigh-ｋ材料（ＺｒＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２等）から構成される。

図１３において、第１のＣＶＤ絶縁膜４８及び第２のＣＶＤ絶縁膜５０の合計の膜厚をｄ３で示した。また、第１のＣＶＤ絶縁膜４８、高誘電率膜２０及び第２のＣＶＤ絶縁膜５０の合計の膜厚ｄ４で示した。ここでは、膜厚ｄ３を３０ｎｍとし、膜厚ｄ４を３００ｎｍとした。以上を除き、実施の形態２に係る半導体装置の構成は実施の形態１に係る半導体装置と同一である。

［実施の形態２の半導体装置の製造方法］
以下に、実施の形態２に係る半導体装置の製造方法について説明する。図１４〜１９は、実施の形態２に係る半導体装置の製造方法を示す工程断面図である。

まず、実施の形態１と同様に、図１４〜図１６に示すように、トランジスタ１２、ＭＩＭキャパシタ４０の下地電極１６、第１のＣＶＤ絶縁膜４８及び高誘電率膜２０を形成する。

次に、図１７に示すように、高誘電率膜２０を覆うように、第２のＣＶＤ絶縁膜５０を形成する。そして、第１のＣＶＤ絶縁膜４８及び第２のＣＶＤ絶縁膜５０を貫通するコンタクトホール５２を形成する。

次に、図１８に示すように、第２のＣＶＤ絶縁膜５０上に上地電極２２を形成する。この際、上地電極２２とともに、下地電極の配線２６、及び上地電極２２の配線（図示せず）を形成する。

次に、図１９に示すように、トランジスタ１２及びＭＩＭキャパシタ４６を覆うように保護膜３０を形成する。以上の工程により、実施の形態２に係る半導体装置を製造する。以上を除き、実施の形態２に係る半導体装置の製造方法は実施の形態１と同一である。

［実施の形態２の効果］
以下に、実施の形態２の効果について説明する。
まず、ＣＶＤ法を適用し、第２のＣＶＤ絶縁膜５０を形成したことによる効果を上述した第１の比較例と対比しながら説明する。

図９及び図１０に示すように、上述した第１の比較例に係る上地電極２２は、高誘電率膜３８上に成膜されているため、ＭＩＭキャパシタの誘電体膜として一般的に使用されるＣＶＤ絶縁膜上に成膜される場合よりも剥がれ易くなることがある。

一方、実施の形態２においては、第２のＣＶＤ絶縁膜５０が、成長面での反応性が高いＣＶＤ法により高誘電率膜２０を覆うように成膜される。上地電極２２は、高誘電率膜２０上ではなく第２のＣＶＤ絶縁膜５０上に形成される。従って、上地電極２２は、第１の比較例とは異なり高誘電率膜２０上に直接形成されない。このため、上地電極２２が剥がれ易くなることを防止できる。

次に、第１のＣＶＤ絶縁膜４８及び第２のＣＶＤ絶縁膜５０の合計の膜厚ｄ３を３０ｎｍとすることによる効果を説明する。膜厚ｄ３を３０〜５０ｎｍの範囲に定めることにより、実施の形態１において図１に示されたＣＶＤ絶縁膜１８の膜厚ｄ１を３０〜５０ｎｍの範囲に定めることにより得られた効果と同様の効果を得られる。つまり、ＭＩＭキャパシタ４６を大容量化することができ、第１のＣＶＤ絶縁膜４８及び第２のＣＶＤ絶縁膜５０の絶縁耐圧を得ることができる。実施の形態２においては、膜厚ｄ３を３０ｎｍとしたので、膜厚ｄ３はこの範囲に収まり、この効果が得られる。

次に、第１のＣＶＤ絶縁膜４８、高誘電率膜２０及び第２のＣＶＤ絶縁膜５０の合計の膜厚ｄ４を３００ｎｍとしたことによる効果を説明する。上述した膜厚ｄ３と膜厚ｄ４との比率を１：１０とすることにより（膜厚ｄ３を３０ｎｍとし、膜厚ｄ４を３００ｎｍとすることにより）、実施の形態１と同様に、ＭＩＭキャパシタ４６の高耐圧化と大容量化の両方を最も有利に実現できる。また、膜厚ｄ３と膜厚ｄ４との比率が１：９〜１：１１の範囲ならば、高耐圧化と大容量化の両方を実現できる効果が得られる。実施の形態２においては、膜厚ｄ３及び膜厚ｄ４をそれぞれ３０ｎｍ、３００ｎｍとしたので、当該比率は当該範囲に収まり、この効果が得られる。

実施の形態１に係る半導体装置を示す上面図である。図１のＡ−Ａ´における断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。実施の形態１に係る半導体装置の製造方法を示す工程断面図である。第１の比較例に係る半導体装置を示す上面図である。図９のＡ−Ａ´における断面図である。第２の比較例に係るＭＩＭキャパシタを有する半導体装置を示す断面図である。実施の形態１に係るＳｉＮから構成されるＣＶＤ絶縁膜を含むＭＩＭキャパシタの面積縮小率を示した図である。実施の形態２に係る半導体装置を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。実施の形態２に係る半導体装置の製造方法を示す工程断面図である。

符号の説明

１０半導体基板
１２トランジスタ
１４，４０ＭＩＭキャパシタ
１６下地電極
１８ＣＶＤ絶縁膜
２０，３８高誘電率膜
２２上地電極
３２フォトレジスト
３６，５２コンタクトホール
４８第１のＣＶＤ絶縁膜
５０第２のＣＶＤ絶縁膜

Claims

半導体基板上にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタから離間した下地電極を形成する工程と、
前記トランジスタと前記下地電極を覆うＣＶＤ絶縁膜を形成する工程と、
前記ＣＶＤ絶縁膜上にフォトレジストを塗布する工程と、
前記下地電極に対向して前記下地電極の外周部より中央側において前記フォトレジストに開口部を形成する工程と、
前記開口部内及び前記フォトレジスト上に比誘電率が１０以上のhigh-k材料から構成される高誘電率膜を成膜する工程と、
前記下地電極の前記外周部より中央側のみに前記高誘電率膜が残るように、前記フォトレジスト及び前記フォトレジスト上の前記高誘電率膜を除去するリフトオフを行なう工程と、
前記リフトオフにより残された前記高誘電率膜上に上地電極を形成する工程と、
を備え、
前記高誘電率膜として、Ｔａ _２Ｏ _５、ＺｒＯ _２、ＨｆＯ _２のいずれか１つから構成される膜を用いることを特徴とする半導体装置の製造方法。