JP5254386B2

JP5254386B2 - ゲート駆動回路、およびパワー半導体モジュール

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Publication number: JP5254386B2
Application number: JP2011052784A
Authority: JP
Inventors: 和人高尾; 昌武釜我
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2013-08-07
Anticipated expiration: 2031-03-10
Also published as: US8638134B2; JP2012191408A; US20120229200A1

Description

本発明の実施の形態は、電圧制御型スイッチング素子のゲート駆動回路およびパワー半導体モジュールに関する。

電気自動車や太陽光発電システムなどにはインバータに代表される電力変換装置が使用されており、システム全体の効率向上のために、電力変換装置の損失を小さくすることが要求される。

電力変換装置の損失の約５０％は半導体スイッチング素子の損失であり、半導体スイッチング素子の低損失化が重要な技術である。

近年、電力変換装置には半導体スイッチング素子として、電圧制御型トランジスタであるＭＯＳＦＥＴ(Metal Oxide
Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate
Bipolar Transistor)が広く用いられている。

これらのスイッチング素子はゲート・ソース間（またはゲート・エミッタ間）にゲート駆動回路から＋１５Ｖ程度の電圧を印加することにより、ゲート・ソース間（またはゲート・エミッタ間）の電圧が閾値をこえて、ドレイン・ソース間（またはコレクタ・エミッタ間）が導通状態となりオン状態となる。

また、スイッチング素子をオフさせるときはゲート駆動回路の出力電圧を０Ｖまたは−１５Ｖ程度の電圧とすることにより、ゲート・ソース間（またはゲート・エミッタ間）の電圧を閾値以下にする。

ＭＯＳＦＥＴおよびＩＧＢＴのゲート電極は酸化膜で覆われる構造となっており、ゲート電極とソース電極（またはエミッタ電極）の間にゲート・ソース間キャパシタンス（またはゲート・エミッタ間キャパシタンス）および、ゲート電極とドレイン電極（またはコレクタ電極）間のゲート・ドレイン間キャパシタンス（またはゲート・コレクタ間キャパシタンス）が形成される。

したがって、スイッチング素子のゲート側の等価回路はゲート・ソース間キャパシタンス（またはゲート・エミッタ間キャパシタンス）とゲート・ドレイン間キャパシタス（またはゲート・コレクタ間キャパシタンス）の並列接続となる。

通常、ゲート駆動回路とスイッチング素子のゲート電極間にゲート抵抗が接続される。したがって、スイッチング素子をオンさせるためにゲート駆動回路から＋１５Ｖ程度の電圧を印加するとゲート抵抗を介してゲート・ソース間キャパシタンス（またはゲート・エミッタ間キャパシタンス）とゲート・ドレイン間キャパシタス（またはゲート・コレクタ間キャパシタンス）を充電することになる。

標準的なハードスイッチング回路ではゲート回路の値を変化させることにより、上記キャパシタンスの充電時間を変化させ、スイッチング素子のスイッチング時間を調整する。

スイッチング損失はスイッチング時間を短くすることにより小さくできるので、スイッチング素子の低損失化のため、ゲート抵抗の値を小さくし、スイッチング時間を短縮させる方法がとられている。

特開２００９−２９０２８７号公報

図１に示すインバータ回路では、スイッチング素子をハイサイドとローサイドに設置して上下アームを構成し、ハイサイドスイッチング素子がオン状態のとき、ローサイドスイッチング素子はオフ状態、また、ハイサイドスイッチング素子がオフ状態のとき、ローサイドスイッチング素子はオン状態となるように、どちらか一方がオンのときはもう片方はオフ状態になるように制御される。また、両方のスイッチング素子が同時にオンすると上下アームにスイッチング素子の定格電流以上の短絡電流が流れてしまい、スイッチング素子が破壊してしまう可能性がある。したがって、同時にオン状態にならないように、両方の素子が同時にオフ状態になる期間（デッドタイム）をもうける。

ここで、図２に示すように、一方のスイッチング素子がオフ状態からオン状態になるともう片方のスイッチング素子のドレイン・ソース間（またはコレクタ・エミッタ間）電圧は、０Ｖから入力直流電圧に自動的に変化する。それにともない、ゲート・ドレイン間（またはゲート・コレクタ間）キャパシタンスがほぼ入力直流電圧と同じ値まで充電される。

このとき、ゲート・ドレイン間（またはゲート・コレクタ間）キャパシタンスに変位電流が流れ、この電流がゲート・ソース間（またはゲート・エミッタ間）キャパシタンスを充電し、ゲート電圧が閾値をこえてしまい、スイッチング素子がオンしてしまうことがある。

変位電流のピーク値はスイッチング素子のドレイン・ソース間（またはコレクタ・エミッタ間）電圧の時間変化の割合（ｄＶ／ｄｔ）に比例するので、スイッチング素子のスイッチング損失を小さくするためにスイッチング時間を短くすると変位電流のピーク値が大きくなり、先に説明した原理でスイッチング素子がオンしやすくなる。

そこで、ゲート・ソース間（またはゲート・エミッタ間）を半導体スイッチング素子で短絡することにより、ゲート電圧が閾値をこえないようにするゲート駆動回路が検討されている。

しかしながら、このような回路では、通常必要なゲート駆動回路を構成する部品の他に、ダイオードを２個、抵抗を１個、スイッチング素子を１個などの素子を少なくとも追加する必要がある。また、上記スイッチング素子は通常のゲート駆動回路の制御信号に同期して動作させる必要があり、同期信号を発生させるための制御装置が必要になることと、それらの回路全体の設計が複雑になる。

本発明の実施の形態はこのような課題を解決するためのものであり、スイッチング素子を誤動作させずに高速低損失動作が可能なゲート駆動回路を、部品点数の少ない簡易な回路構成で実現することを目的とする。

上記目的を達成するための第１の実施の形態であるゲート駆動回路は、ローサイドゲート駆動回路の出力端子にトランスの１次側を接続し、ハイサイドスイッチング素子のゲート・ソース間にトランスの１次側電圧と反対の極性の電圧が発生するようにトランスの２次側を接続する。これによって、ローサイドゲート駆動回路から正極性のゲート駆動電圧が出力されるとトランスを介してハイサイドスイッチング素子のゲート・ソース間に負極性の電圧パルスが印加され、ゲート・ソース間電圧は閾値以下の電圧となり、ローサイドスイッチング素子がターンオンするときに、ハイサイドスイッチング素子がオフ状態を保持するようにしたものである。

従来のインバータ回路の１レグ分を示す等価回路図である。従来のインバータ回路におけるスイッチング素子のゲート・ソース間に発生するゲート電圧波形図である。実施例１のゲート駆動回路の等価回路図である。実施例１のシミュレーション波形図である。実施例２のゲート駆動回路の等価回路図である。実施例３のゲート駆動回路の等価回路図である。

以下，本発明の実施形態について図面を用いて説明する。

［第１の実施の形態］
まず、第１の実施の形態に係わるゲート駆動回路について説明する。
図３は、本発明の実施の形態に係わるゲート駆動回路の等価回路である。ローサイドゲート駆動回路２の出力端子にトランス１５の１次側を接続し、ハイサイドスイッチング素子５のゲート・ソース間にトランスの１次側電圧と反対の極性の電圧が発生するようにトランス１５の２次側が接続される。

ローサイドゲート駆動回路２から正極性のゲート駆動電圧が出力されるとトランス１５を介してハイサイドスイッチング素子５のゲート・ソース間に負極性の電圧パルスが印加され、ゲート・ソース間電圧は閾値以下の電圧となり、ローサイドスイッチング素子６がターンオンするときに、ハイサイドスイッチング素子５がオフ状態を保持する。

図４は、実施例１のゲート駆動回路の回路シミュレーション結果である。ローサイドゲート・エミッタ電圧が０Ｖから＋１５Ｖの電圧に変化する期間において、ハイサイドゲート・エミッタ電圧には負極性のパルス電圧が印加されていることが確認できる。また、ハイサイドコレクタ電流も流れていないことから、ハイサイドスイッチング素子はオフ状態を維持していることが確認できる。

この実施の形態によれば、ターンオンする側のスイッチング素子の各種電圧・電流の状態を検出して、その状態をゲート駆動側へフィードバックするための外部制御回路を追加することなく、自動的に、ターンオンしない側のスイッチング素子のオフ状態を保持できる点で好ましい効果が得られる。

かかる第１の実施の形態におけるトランスとしては、空芯トランスを用いることが好ましい。これは、磁性体コアを有するトランスでは、ヒステリシス損失が発生し、損失低下に寄与しないからである。また空芯トランスを使用すると、比較的コスト面で有利である。

また、この実施の形態で、ゲート駆動回路は、スイッチング素子がオフ状態は０Ｖ、オン状態は正極性の電圧を出力するものであることが好ましい。
その理由は、以下の通りである。すなわち、本実施の形態で解決しようとする課題は、変位電流によりゲート・ソース間キャパシタンスが充電され、ゲート・ソース間で電圧が閾値を越えてしまい誤動作するおそれがあることを解消するものである。この現象を防止する簡単な方法として、スイッチング素子がオフ状態の時に、ゲート・ソース間にマイナスバイアス（負極性の電圧を印加する）ことにより、充電電圧が閾値を越えないようにする方法がある。この場合、負極性の電源が別に必要なため、ゲート回路のコストが上昇するという欠点がある。本実施の形態によれば、負極性の電源が不要となるので、電力変換装置のコストを下げることが可能になる。

［第２の実施の形態］
図５は、第２の実施の形態に係わるゲート駆動回路の等価回路である。ハイサイドスイッチング素子５のゲート・ソース間にＮｃｈノーマリーオン型スイッチング素子１３のドレイン・ソースを接続し、トランス１５の１次側をハイサイドゲート駆動回路１の出力に接続し、ハイサイドゲート駆動回路１から正極性のゲート駆動電圧が出力されるとＮｃｈノーマリーオン型スイッチング素子１３のゲート・ソース間に負極性の電圧パルスが印加されるようにトランス１５の２次側をＮｃｈノーマリーオン型スイッチング素子１３のゲート・ソース間に接続する。なお、ローサイドもハイサイドと同様な構成・動作原理であるので、説明は省略する。

ローサイドゲート駆動回路２から正極性の電圧が出力されるとハイサイドゲート駆動回路１は０Ｖを維持または負極性の電圧を出力し、ローサイドゲート駆動回路２からの出力が０Ｖまたは負極性の電圧を出力する時はハイサイドゲート駆動回路１から正極性の電圧が出力されるようにハイサイドゲート駆動回路１とローサイドゲート駆動回路２が制御する。

ローサイドゲート駆動回路２から正極性の電圧が出力され、ローサイドスイッチング素子６がターンオンしたときに、Ｎｃｈノーマリーオン型スイッチング素子１３のゲート・ソース間電圧は０Ｖまたは正極性となりオン状態となりハイサイドスイッチング素子５のゲート・ソース間が短絡され、ハイサイドスイッチング素子５がオフ状態を維持する。

この実施の形態によれば、特にターンオンする側のスイッチング素子の各種電圧・電流の状態を検出して、その状態をゲート駆動側へフィードバックするための外部制御回路を追加することなく、自動的に、ターンオンしない側のスイッチング素子のオフ状態を保持できる点で好ましい効果が得られる。また、ローサイドスイッチング素子６のターンオン動作終了後もハイサイドスイッチング素子５のゲート・ソース間は短絡された状態であるので、外部から何らかのノイズが侵入した場合でもハイサイドスイッチング素子５はオフ状態を保持できる点で好ましい効果が得られる。

かかる第１の実施の形態におけるトランスとしては、空芯トランスを用いることが好ましい。これは、磁性体コアを有するトランスでは、ヒステリシス損失が発生し、損失低下に寄与しないからである。

また、この実施の形態においても、前述の第1の実施形態と同様にゲート駆動回路は、スイッチング素子がオフ状態は０Ｖ、オン状態は正極性の電圧を出力するものであることが好ましい。

［第３の実施の形態］
図６は、本発明の第３の実施の形態に係わるゲート駆動回路の等価回路である。ハイサイドスイッチング素子５のゲート・ソース間にＰｃｈノーマリーオン型スイッチング素子１４のドレイン・ソースを接続し、ハイサイドゲート駆動回路１で前記Ｐｃｈノーマリーオン型スイッチング素子１４のゲートを駆動する。なお、ローサイドもハイサイドと同様な構成・動作原理であるので、説明は省略する。

ローサイドゲート駆動回路２から正極性の電圧が出力されるとハイサイドゲート駆動回路１は０Ｖを維持または負極性の電圧を出力し、ローサイドゲート駆動回路２からの出力が０Ｖまたは負極性の電圧を出力する時はハイサイドゲート駆動回路１から正極性の電圧が出力されるようにハイサイドゲート駆動回路１とローサイドゲート駆動回路２を制御する。

ローサイドゲート駆動回路２から正極性の電圧が出力され、ローサイドスイッチング素子６がターンオンしたときに、Ｐｃｈノーマリーオン型スイッチング素子１４のゲート・ソース間電圧は０Ｖまたは正極性となりオン状態となりハイサイドスイッチング素子５のゲート・ソース間が短絡され、ハイサイドスイッチング素子５がオフ状態を維持する。

以上、３つの実施の形態について説明したが、これらの構成によれば、スイッチング素子のゲート・ソース間（またはゲート・エミッタ間）電圧を閾値以下に保持するための回路を付加したゲート駆動回路を部品点数の少ない簡易な回路構成で実現することができる。

［半導体素子チップ、モジュール、パッケージ］
上記各実施の形態においては、この発明の実施の形態として駆動回路として説明したが、この実施の形態の駆動回路は、パルス出力の遅延、波形の鈍り、配線抵抗の増加などを防止するために、可能な限り配線長さが短い方が好ましい。同一の半導体チップ上に形成できる素子は、集合させて同一ＩＣチップ上に形成することが好ましい。また、パッケージとしても同一パッケージに封入しモジュールとすることが好ましい。

より具体的には、上述のゲート駆動回路において、トランスを、ローサイドゲート駆動回路、ハイサイドゲート駆動回路、Nch型ノーマリーオン型スイッチング素子、あるいはPchノーマリーオン型スイッチング素子と同一のパッケージに封入してゲート駆動ＩＣとすることができる。また、Nch型ノーマリーオン型スイッチング素子、Pch型ノーマリーオン型スイッチング素子をメインスイッチング素子と同一の半導体チップに集積化してスイッチング素子とすることができる。

さらに、ハイサイドゲート駆動回路、ローサイドゲート駆動回路、トランス、ハイサイドメインスイッチング素子、ローサイドメインスイッチング素子を同一のパッケージに封入してパワー半導体モジュールとすることができる。
あるいは、ハイサイドゲート駆動回路、ローサイドゲート駆動回路、トランス、Nchノーマリーオン型スイッチング素子、ハイサイドメインスイッチング素子、ローサイドメインスイッチング素子を同一のパッケージに封入してパワー半導体モジュールとすることができる。
また、ハイサイドゲート駆動回路、ローサイドゲート駆動回路、Pchノーマリーオン型スイッチング素子、ハイサイドメインスイッチング素子、ローサイドメインスイッチング素子を同一のパッケージに封入してパワー半導体モジュールとすることができる。

上記モジュール化、同一パッケージ化によって、以下の効果が期待される。すなわち、（１）回路技術者にとっては、空芯トランスの接続作業が不要化される。（２）各種パワー半導体（スイッチング素子）のパラメータに合わせて最適なパラメータの空芯トランスを組み合わせることにより、回路技術者は特性が最適化されたパワー半導体モジュールなどの部品を採用することができる。（３）パワー半導体チップと空芯トランスの特性が向上する。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ハイサイドゲート駆動回路
２…ローサイドゲート駆動回路
３、４、１４…抵抗
５…ハイサイドスイッチング素子
６…ローサイドスイッチング素子
７、８…ダイオード
９、１０、１１、１２…キャパシタ
１３…Nｃｈノーマリーオン型スイッチング素子
１４…Ｐｃｈノーマリーオン型スイッチング素子
１５…トランス

Claims

２つのスイッチング素子を直列に接続し、接続点よりも高電位側をハイサイドスイッチング素子、低電位側をローサイドスイッチング素子として、ローサイドゲート駆動回路から正極性の電圧が出力されるとハイサイドゲート駆動回路は0Vを維持または負極性の電圧を出力し、ローサイドゲート駆動回路からの出力が0Vまたは負極性の電圧を出力する時はハイサイドゲート駆動回路から正極性の電圧が出力されるようにハイサイドとローサイドゲート駆動回路が制御される電力変換回路において、ローサイドゲート駆動回路の出力端子にトランスの1次側を接続し、ハイサイドスイッチング素子のゲート・ソース間にトランスの1次側電圧と反対の極性の電圧が発生するようにトランスの2次側を接続することを特徴とするゲート駆動回路。
前記トランスは空芯トランスであることを特徴とする請求項１に記載のゲート駆動回路。
ゲート駆動回路は0Vと正極性の電圧を出力することを特徴とする請求項１に記載のゲート駆動回路。
請求項１に記載のゲート駆動回路におけるハイサイドゲート駆動回路、ローサイドゲート駆動回路、トランス、ハイサイドメインスイッチング素子、ローサイドメインスイッチング素子を同一のパッケージに封入したことを特徴とするパワー半導体モジュール。