JP5252627B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造技術に関し、特に、ゲート電極材料にメタルを用いたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)およびpチャネル型MISFETでCMIS(Complementary MIS)素子を構成する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and in particular, a semiconductor device in which a CMIS (Complementary MIS) element is configured by an n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) using a metal as a gate electrode material and a p-channel MISFET. It is related to technology effective when applied to.
CMIS素子においては、nチャネル型MISFET(以下、n型MISトランジスタという)とpチャネル型MISFET(以下、p型MISトランジスタという)の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数(ポリシリコンの場合、フェルミ準位)を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。例えば、n型MISトランジスタとp型MISトランジスタのゲート電極を形成しているポリシリコン膜に対して、それぞれn型不純物とp型不純物を導入することにより、n型MISトランジスタのゲート電極材料の仕事関数(フェルミ準位)をシリコンの伝導体近傍にして、またp型MISトランジスタのゲート電極材料の仕事関数(フェルミ準位)をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。 In the CMIS element, in order to realize a low threshold voltage in both an n-channel MISFET (hereinafter referred to as an n-type MIS transistor) and a p-channel MISFET (hereinafter referred to as a p-type MIS transistor), different work functions are used. So-called dual gate formation is performed in which a gate electrode is formed using a material having (Fermi level in the case of polysilicon). For example, by introducing an n-type impurity and a p-type impurity into a polysilicon film forming the gate electrodes of an n-type MIS transistor and a p-type MIS transistor, respectively, the work of the gate electrode material of the n-type MIS transistor is achieved. The threshold voltage is lowered by setting the function (Fermi level) near the silicon conductor and the work function (Fermi level) of the gate electrode material of the p-type MIS transistor near the valence band of silicon. ing.
近年、半導体集積回路を構成するMISトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。このため、MISトランジスタをオン状態にするためにポリシリコンのゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、オン電流の確保が難しくなり、MISトランジスタの動作速度の低下が顕著になってきた。 In recent years, with the miniaturization of MIS transistors constituting a semiconductor integrated circuit, the gate oxide film has been rapidly thinned. For this reason, when a voltage is applied to the polysilicon gate electrode in order to turn on the MIS transistor, the influence of depletion occurring in the gate electrode near the gate oxide film interface becomes more prominent. As a result of the apparent increase in thickness, it has become difficult to ensure on-current, and the operating speed of the MIS transistor has been significantly reduced.
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、p型MISトランジスタにおいては、ゲート電極(多結晶シリコン膜)中のホウ素がゲート酸化膜を通じて半導体基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。 Further, when the thickness of the gate oxide film is reduced, electrons are allowed to pass through the gate oxide film due to a quantum effect called direct tunneling, so that a leakage current increases. Further, in the p-type MIS transistor, boron in the gate electrode (polycrystalline silicon film) diffuses into the semiconductor substrate through the gate oxide film, and the threshold voltage fluctuates in order to increase the impurity concentration in the channel region.
そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜(高誘電体膜、high−k膜)に置き換えると共に、ゲート電極材料をポリシリコンからメタルあるいはメタルシリサイドに置き換える検討が進められている。 Therefore, studies are being made to replace the gate insulating film material from silicon oxide with an insulating film having a higher dielectric constant (high dielectric film, high-k film) and the gate electrode material from polysilicon to metal or metal silicide. ing.
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を(高誘電体膜の誘電率/酸化シリコン膜の誘電率)倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体膜材料としては、Hf(ハフニウム)系絶縁膜やZr(ジルコニウム)系絶縁膜といった種々の金属酸化物が検討されている。また、ポリシリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるオン電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。 This is because, when the gate insulating film is composed of a high dielectric film, the actual physical film thickness (dielectric constant of the high dielectric film / dielectric constant of the silicon oxide film) is obtained even if the silicon oxide film thickness conversion capacity is the same. This is because the leakage current can be reduced as a result. As high dielectric film materials, various metal oxides such as Hf (hafnium) insulating films and Zr (zirconium) insulating films have been studied. In addition, by forming the gate electrode with a material that does not contain polysilicon, problems such as the reduction of on-current due to the influence of depletion and the leakage of boron from the gate electrode to the substrate can be avoided.
R.Mitsuhashi et al.,ISAGST,2007(非特許文献1)には、HfSiO(N)上のメタルゲート電極に窒素濃度が15at.%のTaCNを用いて、実効仕事関数が4.7eV付近のFETを実現する記述がされている。 In R. Mitsuhashi et al., ISAGST, 2007 (Non-patent Document 1), the nitrogen concentration of the metal gate electrode on HfSiO (N) is 15 at. It is described that an FET having an effective work function of about 4.7 eV is realized by using% TaCN.
また、V.S.Chang et al.,IEDM,2007,p.535.(非特許文献2)には、HfO2上のメタルゲート電極に窒素濃度が8at.%のTaCNを用いて、実効仕事関数が4.8eV付近のFETを実現する記述がされている。
HfSiO(N)、HfO2などのHf−Oから構成されるHf−O系絶縁膜上にTaCxゲート電極を設けたMISトランジスタの実効仕事関数は、N(窒素)を添加することで実効仕事関数を変化することができると考えられる。しかしながら、TaCxにNを添加したTaCNゲート電極を形成する際に、活性化アニールの高温熱処理によりTaCNからHf−O系絶縁膜中へNが拡散し、Hf−O結合に対してHf−N結合が、導電性を有し、あるいは欠陥となり、ゲート絶縁膜としての信頼性が低下する懸念がある。 The effective work function of a MIS transistor in which a TaC x gate electrode is provided on an Hf—O-based insulating film composed of Hf—O such as HfSiO (N) and HfO 2 is obtained by adding N (nitrogen). The function can be changed. However, when forming the TaCN gate electrode with the addition of N to the TaC x, N is diffused from TaCN to Hf-O-based insulating film by high-temperature heat treatment activation annealing, Hf-N with respect to Hf-O bond The bond has conductivity or becomes a defect, and there is a concern that reliability as a gate insulating film is lowered.
本発明の目的は、Hf−O系絶縁膜上に、TaCx膜を用いたメタルゲート電極を備えたMISトランジスタの実効仕事関数を制御することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of controlling the effective work function of a MIS transistor having a metal gate electrode using a TaC x film on a Hf—O-based insulating film.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明の一実施の形態は、活性化のための温度より低温の熱処理により、TaCxに酸素を添加してメタルゲート電極を構成するものである。 In one embodiment of the present invention, a metal gate electrode is formed by adding oxygen to TaC x by heat treatment at a temperature lower than the temperature for activation.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
この一実施の形態によれば、TaCx中の酸素濃度の変化により、MISトランジスタの実効仕事関数を制御することができる。 According to this embodiment, the effective work function of the MIS transistor can be controlled by changing the oxygen concentration in TaC x .
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof may be omitted.
(実施の形態1)
本実施の形態におけるHf−O系絶縁膜上に導電性を有する金属炭化物であるTaCx電極をメタルゲート電極として備えたMISトランジスタを有する半導体装置の製造方法について図面を参照して説明する。まず、図1に示すように、半導体基板である例えばFD(Full Depletion)−SOI(Silicon On Insulator)基板(以下、SOI基板という)1を準備する。このSOI基板1は、支持基板1aに設けられた酸化シリコン層1b上にシリコン層(SOI層ともいう)1cを有して構成されている。なお、半導体基板として、単結晶シリコン基板などを用いても良い。
(Embodiment 1)
A method for manufacturing a semiconductor device having a MIS transistor provided with a TaC x electrode, which is a metal carbide having conductivity, as a metal gate electrode on the Hf—O-based insulating film in the present embodiment will be described with reference to the drawings. First, as shown in FIG. 1, for example, an FD (Full Depletion) -SOI (Silicon On Insulator) substrate (hereinafter referred to as an SOI substrate) 1 which is a semiconductor substrate is prepared. The SOI substrate 1 includes a silicon layer (also referred to as an SOI layer) 1c on a silicon oxide layer 1b provided on a support substrate 1a. Note that a single crystal silicon substrate or the like may be used as the semiconductor substrate.
本実施の形態では、半導体基板として、FD−SOIを用いている。このFD−SOIは、空乏化する領域を区画でき、しきい値電圧の制御を容易に行うことができるので、TaCxを用いたメタルゲート電極を備えたMISトランジスタの実効仕事関数を制御することに適している。 In this embodiment mode, FD-SOI is used as the semiconductor substrate. The FD-SOI can partition the region depleted, so it is possible to easily control the threshold voltage, controlling the effective work function of the MIS transistor having a metal gate electrode using TaC x Suitable for
続いて、図2に示すように、SOI基板1のシリコン層1c側よりゲート絶縁膜2を形成する。具体的には、シリコン層1c上に例えばCVD(Chemical Vapor Deposition)法によって2〜10nm程度の酸化シリコン膜2aを堆積し、その酸化シリコン膜2a上に例えば、H2OガスとTDMAHのHf原料を用いたALD(Atomic Layer Deposition)法によって1〜8nm程度の酸化ハフニウム膜2bを堆積した後、アニール処理を施してゲート絶縁膜2を形成する。このアニール処理は、例えば、100PaのN2雰囲気中で800℃、1秒間行う。 Subsequently, as shown in FIG. 2, a gate insulating film 2 is formed from the silicon layer 1 c side of the SOI substrate 1. More specifically, by on the silicon layer 1c e.g. CVD (Chemical Vapor Deposition) method to deposit a silicon oxide film 2a of about 2 to 10 nm, the over the silicon oxide film 2a for example, Hf raw material of the H 2 O gas and TDMAH After depositing a hafnium oxide film 2b having a thickness of about 1 to 8 nm by an ALD (Atomic Layer Deposition) method using AA, an annealing process is performed to form the gate insulating film 2. This annealing treatment is performed, for example, at 800 ° C. for 1 second in an N 2 atmosphere of 100 Pa.
本実施の形態では、ゲート絶縁膜2を構成する高誘電体膜(high−k膜)として、酸化ハフニウムを用いている。この酸化ハフニウムは、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、物理膜厚を(酸化ハフニウム膜の誘電率/酸化シリコン膜の誘電率)倍だけ厚くできるので、結果としてリーク電流を低減することができる。このため、リーク電流を低減するためであれば、シリコン層1c上に酸化ハフニウム膜2bを形成しても良い。なお、本実施の形態では、高誘電体膜として酸化ハフニウムを用いるが、窒化ハフニウムシリケート、Hf-Si-O、Hf-Al-O、Hf-Al-O-Nなどの高誘電体膜も用いることができる。 In the present embodiment, hafnium oxide is used as the high dielectric film (high-k film) constituting the gate insulating film 2. This hafnium oxide has a higher dielectric constant than silicon oxide film and silicon oxynitride film, so the physical film thickness can be increased by (dielectric constant of hafnium oxide film / dielectric constant of silicon oxide film) times, resulting in leakage current. Can be reduced. For this reason, in order to reduce the leakage current, the hafnium oxide film 2b may be formed on the silicon layer 1c. In this embodiment, hafnium oxide is used as the high dielectric film, but high dielectric films such as hafnium nitride silicate, Hf—Si—O, Hf—Al—O, and Hf—Al—O—N are also used. be able to.
また、本実施の形態では、ゲート絶縁膜2には、SOI基板1と酸化ハフニウム膜2bとの間に設けられた酸化シリコン膜2aが含まれている。この酸化シリコン膜2aは、その上に設けた酸化ハフニウム膜2bが薄くなるに従い、MISトランジスタの実効仕事関数が高くなることから、特に、p型MISトランジスタの実効仕事関数のオフセットとしての役割をするものと考えられる。 In the present embodiment, the gate insulating film 2 includes a silicon oxide film 2a provided between the SOI substrate 1 and the hafnium oxide film 2b. Since the effective work function of the MIS transistor increases as the hafnium oxide film 2b provided thereon becomes thinner, the silicon oxide film 2a particularly serves as an offset of the effective work function of the p-type MIS transistor. It is considered a thing.
続いて、図3に示すように、ゲート絶縁膜2上にメタルゲート電極3を形成する。具体的には、室温スパッタ法によって5.1〜18.4nm程度の炭化タンタル(TaCx)膜を堆積して、メタルゲート電極3を形成する。後述するが、TaCx膜の膜厚によって膜中の酸素濃度が変化し、さらにMISトランジスタの実効仕事関数が変化する。このため、所望の実効仕事関数となる膜厚のTaCx膜が堆積される。 Subsequently, as shown in FIG. 3, a metal gate electrode 3 is formed on the gate insulating film 2. Specifically, a metal gate electrode 3 is formed by depositing a tantalum carbide (TaC x ) film of about 5.1 to 18.4 nm by room temperature sputtering. As will be described later, the oxygen concentration in the film changes depending on the thickness of the TaC x film, and the effective work function of the MIS transistor also changes. For this reason, a TaC x film having a film thickness that provides a desired effective work function is deposited.
続いて、図4に示すように、メタルゲート電極3上にアモルファス状態のシリコン膜を堆積した後、アニールによってそのアモルファス状態のシリコン膜を多結晶化してシリコン膜4を形成する。具体的には、まず、室温スパッタ法によって21nm程度のアモルファスシリコン膜を堆積し、アニール処理を施して多結晶化してシリコン膜4を形成する。このアニール処理は、例えば、100atmのN2雰囲気中で600℃、5分間行う。その後、アニール処理で形成されたシリコン膜4の表面の酸化物を除去するために、1%フッ酸処理を施した後、現像液によってシリコン膜4を除去する。 Subsequently, as shown in FIG. 4, after depositing an amorphous silicon film on the metal gate electrode 3, the amorphous silicon film is polycrystallized by annealing to form a silicon film 4. Specifically, first, an amorphous silicon film having a thickness of about 21 nm is deposited by a room temperature sputtering method, and annealed to be polycrystallized to form a silicon film 4. This annealing process is performed, for example, at 600 ° C. for 5 minutes in an N 2 atmosphere of 100 atm. Thereafter, in order to remove the oxide on the surface of the silicon film 4 formed by the annealing treatment, the silicon film 4 is removed by a developer after performing 1% hydrofluoric acid treatment.
先の工程で室温スパッタ法によって堆積されたままのTaCx膜は構造的に安定していないので、その構造の安定化および成膜時のダメージを回復する必要がある。そこで、本実施の形態では、熱処理を施し、TaCx膜の構造を安定化している。具体的には、TaCx膜上に、熱によるダメージを防止するため、TaCx膜の酸化を防止するための保護膜としてアモルファス状態のシリコン膜を堆積した後、アニール処理を施している。仮に、TaCx膜上にアモルファスシリコン膜ではなく、多結晶シリコン膜を堆積した場合、その堆積時の熱によって、TaCx膜が酸化膜となり、導電性を有しないものと考えられる。 Since the TaC x film as deposited by the room temperature sputtering method in the previous step is not structurally stable, it is necessary to stabilize the structure and recover damage during film formation. Therefore, in the present embodiment, heat treatment is performed to stabilize the structure of the TaC x film. Specifically, on TaC x film, to prevent damage due to heat, after depositing a silicon film in an amorphous state as a protective film for preventing the oxidation of TaC x film is annealed. If a polycrystalline silicon film is deposited on the TaC x film instead of an amorphous silicon film, it is considered that the TaC x film becomes an oxide film due to heat during the deposition and does not have conductivity.
続いて、図5に示すように、メタルゲート電極3の加工を行う。具体的には、フォトリソグラフィ技術によって形成されたレジスト膜(図示しない)をマスクとして、メタルゲート電極3およびその下のゲート絶縁膜2をドライエッチングすることによってゲート加工を行う。その後、レジスト膜はアッシングによって除去される。 Subsequently, as shown in FIG. 5, the metal gate electrode 3 is processed. Specifically, gate processing is performed by dry etching the metal gate electrode 3 and the gate insulating film 2 therebelow using a resist film (not shown) formed by photolithography as a mask. Thereafter, the resist film is removed by ashing.
続いて、シリコン層1cと酸化シリコン膜2aの界面の欠陥回復のために、アニール処理を施す。このアニール処理は、例えば、3%のH2雰囲気中で400℃、30分間行う。 Subsequently, an annealing process is performed to recover defects at the interface between the silicon layer 1c and the silicon oxide film 2a. This annealing treatment is performed, for example, at 400 ° C. for 30 minutes in a 3% H 2 atmosphere.
続いて、メタルゲート電極3に酸素を添加する。本実施の形態では、20%のO2雰囲気中で400℃の低温酸化でメタルゲート電極3を構成するTaCx膜に酸素を添加する。 Subsequently, oxygen is added to the metal gate electrode 3. In the present embodiment, oxygen is added to the TaC x film constituting the metal gate electrode 3 by low-temperature oxidation at 400 ° C. in a 20% O 2 atmosphere.
本発明者らの検討によると、TaCx膜中の酸素濃度は、図6に示すように、その膜厚によって変化し、TaCx膜厚が薄くなるに従い、TaCx膜中の酸素濃度が増加することがわかる。また、図7に示すように、TaCx膜中の酸素濃度が増加するに従い、実効仕事関数が高くなることがわかる。これは膜中のTaが酸化することによって電気陰性度が低下して実効仕事関数が高くなると考えられる。本実施の形態では、導電性を有する金属炭化物として、TaCxを用いた場合について説明しているが、Taと同等の電気陰性度のTi、Zr、Hf、V、Nb、Mo、Wを炭化したTiCx、ZrCx、HfCx、VCx、NbCx、MoCx、WCxのいずれかを用いても同様の効果を有すると考えられる。 According to the study of the present inventors, the oxygen concentration in the TaC x film, as shown in FIG. 6, varies depending on the film thickness, in accordance with TaC x film thickness decreases, increasing the oxygen concentration in the TaC x film I understand that In addition, as shown in FIG. 7, it can be seen that the effective work function increases as the oxygen concentration in the TaC x film increases. This is thought to be due to the fact that Ta in the film is oxidized and the electronegativity is lowered and the effective work function is increased. In the present embodiment, the case where TaC x is used as the metal carbide having conductivity is described, but Ti, Zr, Hf, V, Nb, Mo, and W having the same electronegativity as Ta are carbonized. Even if any one of TiC x , ZrC x , HfC x , VC x , NbC x , MoC x , and WC x is used, the same effect is considered to be obtained.
図7に示したように、TaCx膜中の酸素濃度が0〜23at.%へ増加するに伴い、メタルゲート電極の実効仕事関数も4.4〜5.2eVと変化する可能性がある。 As shown in FIG. 7, the oxygen concentration in the TaC x film is 0 to 23 at. As the ratio increases to%, the effective work function of the metal gate electrode may also change from 4.4 to 5.2 eV.
そこで、本実施の形態では、n型MISトランジスタを形成する場合、TaCx膜中の酸素濃度を0at.%より大きく5at.%以下とする。すなわち、n型MISトランジスタを形成する場合、n型MISトランジスタのゲート電極材料の実効仕事関数をシリコンの伝導帯近傍となるように、低温スパッタ法により形成するTaCx膜の膜厚を、7nm〜18.4nm程度とすれば良い。18.4nmより厚い場合、図6に示したように、酸化ハフニウム膜2b側のTaCx膜には、酸素が充分に含まれないことが考えられる。このことから、酸化ハフニウム膜2b(Hf−O系絶縁膜)との界面で所望の酸素濃度のTaCx膜を設けることで、実効仕事関数を制御することができる。 Therefore, in the present embodiment, when forming an n-type MIS transistor, the oxygen concentration in the TaC x film is set to 0 at. % Greater than 5%. % Or less. That is, when forming an n-type MIS transistor, the film thickness of the TaC x film formed by the low-temperature sputtering method is set to 7 nm to so that the effective work function of the gate electrode material of the n-type MIS transistor is close to the conduction band of silicon. What is necessary is just to be about 18.4 nm. When it is thicker than 18.4 nm, as shown in FIG. 6, it is considered that the TaC x film on the hafnium oxide film 2b side does not contain oxygen sufficiently. Therefore, the effective work function can be controlled by providing a TaC x film having a desired oxygen concentration at the interface with the hafnium oxide film 2b (Hf—O-based insulating film).
また、p型MISトランジスタを形成する場合、TaCx膜中の酸素濃度を9at.%以上23at.%以下とする。すなわち、p型MISトランジスタを形成する場合、p型MISトランジスタのゲート電極材料の仕事関数をシリコンの価電子帯近傍となるように、低温スパッタ法により形成するTaCx膜の膜厚を、1〜5.5nm程度とすれば良い。 When forming a p-type MIS transistor, the oxygen concentration in the TaC x film is set to 9 at. % Or more and 23 at. % Or less. That is, when forming a p-type MIS transistor, the thickness of the TaC x film formed by low-temperature sputtering is set to 1 to 1 so that the work function of the gate electrode material of the p-type MIS transistor is close to the valence band of silicon. What is necessary is just to be about 5.5 nm.
このようにして、酸化ハフニウム膜2b(Hf−O系絶縁膜)上に、TaCx膜を用いたメタルゲート電極3を備えたMISトランジスタの実効仕事関数を制御することができる。実効仕事関数を制御するために、TaCxに窒素(N)を添加してメタルゲート電極を形成する場合、活性化アニールの高温熱処理によりTaCNからHf−O系絶縁膜中へNが拡散し、ゲート絶縁膜としての信頼性が低下することが考えられる。そこで、本実施の形態では、ゲート絶縁膜2を構成するHf−O系絶縁膜に酸素を添加して、ゲート絶縁膜2の信頼性が低下するのを防止している。これは、形成後のHf−O系絶縁膜では酸素が欠損している状態であるところ、メタルゲート電極3への酸素添加によって拡散した酸素がHf−O系絶縁膜へ酸素を供給し、修復するものと考えられる。図8を参照して説明する。 In this manner, the effective work function of the MIS transistor including the metal gate electrode 3 using the TaC x film on the hafnium oxide film 2b (Hf—O-based insulating film) can be controlled. When a metal gate electrode is formed by adding nitrogen (N) to TaC x in order to control the effective work function, N diffuses from TaCN into the Hf-O insulating film by high-temperature heat treatment of activation annealing, It can be considered that the reliability of the gate insulating film is lowered. Therefore, in this embodiment, oxygen is added to the Hf—O-based insulating film constituting the gate insulating film 2 to prevent the reliability of the gate insulating film 2 from being lowered. This is a state in which oxygen is deficient in the formed Hf—O-based insulating film, and oxygen diffused by the addition of oxygen to the metal gate electrode 3 supplies oxygen to the Hf—O-based insulating film, thereby repairing it. It is thought to do. This will be described with reference to FIG.
図8は酸素添加したTaCx電極/HfO2/SiO2構造におけるフラットバンド電圧VFBと酸化シリコン換算膜厚EOTHfO2の関係を示す説明図である。図8ではSiO2の膜厚を一定(4nm)とし、HfO2の膜厚をパラメータ(1〜8nm)とした。また、フラットバンド電圧はMISキャパシタの容量(C)−ゲート電圧(VG)特性から算出した。なお、容量C−ゲート電圧VG特性では、TaCx膜中の酸素濃度によらず、測定値は理想カーブで再現された。 FIG. 8 is an explanatory diagram showing the relationship between the flat band voltage V FB and the silicon oxide equivalent film thickness EOT HfO 2 in the TaC x electrode / HfO 2 / SiO 2 structure with oxygen added. In FIG. 8, the thickness of SiO 2 is constant (4 nm), and the thickness of HfO 2 is a parameter (1 to 8 nm). Also, the flat band voltage capacitance (C) of the MIS capacitor - was calculated from the gate voltage (V G) characteristics. In the capacitance C- gate voltage V G characteristics, regardless of the oxygen concentration in the TaC x film, measurements were reproduced by the ideal curve.
図8に示すように、TaCx膜中の酸素濃度が増加するに伴い、フラットバンド電圧VFBが正方向へシフトしていることがわかる。これは、HfO2では酸素が欠損して正電荷が過剰であるところ、TaCx膜から酸素が供給されて正電荷が減少するため、ゲート電圧VGに印加する負電圧が低電圧となるからであると考えられる。 As shown in FIG. 8, it can be seen that the flat band voltage V FB shifts in the positive direction as the oxygen concentration in the TaC x film increases. This is where the HfO 2 oxygen is excessive to positive charge deficiency, because positive charge is supplied oxygen from TaC x film is decreased, because the negative voltage applied to the gate voltage V G becomes a low voltage It is thought that.
続いて、図9に示すように、SOI基板1のシリコン層1cに不純物を注入した後、その不純物を活性化アニール(熱処理)によって拡散させて、メタルゲート電極3の両側に拡散層5を形成する。このようにして、Hf−O系絶縁膜上にTaCxを用いたメタルゲート電極を備えたMISトランジスタを形成することができる。以下に、本実施の形態におけるMISトランジスタの特性について図面を参照して説明する。 Subsequently, as shown in FIG. 9, after an impurity is implanted into the silicon layer 1 c of the SOI substrate 1, the impurity is diffused by activation annealing (heat treatment) to form a diffusion layer 5 on both sides of the metal gate electrode 3. To do. In this way, a MIS transistor having a metal gate electrode using TaC x on the Hf—O-based insulating film can be formed. The characteristics of the MIS transistor in this embodiment will be described below with reference to the drawings.
図10はTaCx膜中に添加した酸素をパラメータとしたX線回折パターンによるTaCx/HfO2構造の説明図である。図10からはTaCx膜中の酸素濃度0〜12at.%によらず、構造に違いが見られないことから、酸素を添加したTaCxをメタルゲート電極として用いることができる。 FIG. 10 is an explanatory diagram of a TaC x / HfO 2 structure based on an X-ray diffraction pattern using oxygen added to the TaC x film as a parameter. FIG. 10 shows that the oxygen concentration in the TaC x film is 0 to 12 at. Since no difference is seen in the structure regardless of%, TaC x to which oxygen is added can be used as the metal gate electrode.
図11はTaCx膜中の酸素濃度と膜厚の関係を示す説明図である。図11からもわかるように、TaCx膜中の酸素濃度の増加に伴い、TaCx膜の抵抗率を減少することができる。 FIG. 11 is an explanatory diagram showing the relationship between the oxygen concentration in the TaC x film and the film thickness. As can be seen from Figure 11, with an increase of the oxygen concentration in the TaC x film, it is possible to reduce the resistivity of the TaC x film.
図12は酸素添加したTaCx電極のNBTI(Negative Bias Temperature Instability)による信頼性の説明図である。ここでは、ゲート絶縁膜として2nm厚のHfO2/2nm厚のSiO2を用いている。図12からはTaCx膜中の酸素濃度0at.%と、12at.%のNBTIに違いはほとんど見られないことから、TaCx電極へ添加した酸素が信頼性に影響を及ぼさないことがわかる。すなわち、酸素添加したTaCx膜はメタルゲート電極として信頼性を確保することができる。 FIG. 12 is an explanatory diagram of the reliability of an oxygen-added TaC x electrode by NBTI (Negative Bias Temperature Instability). Here, using the SiO 2 of 2 nm HfO 2/2 nm thick thickness as the gate insulating film. FIG. 12 shows that the oxygen concentration in the TaC x film is 0 at. %, 12 at. % NBTI shows almost no difference, indicating that the oxygen added to the TaC x electrode does not affect the reliability. That is, the TaC x film added with oxygen can ensure reliability as a metal gate electrode.
図13は酸素添加したTaCx電極のn型MISトランジスタおよびp型MISトランジスタの容量(C)とゲート電圧(VG)の関係を示す説明図である。ここでは、ゲート絶縁膜として2nm厚のHfO2/2nm厚のSiO2を用いている。図13からはTaCx膜中の酸素濃度12at.%において、n型MISトランジスタおよびp型MISトランジスタによらず、蓄積領域と反転領域の容量が同程度となり、ゲート電極の空乏化は見られない。このことから、オン電流を確保することができ、MISトランジスタの動作速度を維持することができる。 FIG. 13 is an explanatory diagram showing the relationship between the capacitance (C) and the gate voltage (V G ) of an oxygen-added TaC x electrode n-type MIS transistor and p-type MIS transistor. Here, using the SiO 2 of 2 nm HfO 2/2 nm thick thickness as the gate insulating film. FIG. 13 shows that the oxygen concentration in the TaC x film is 12 at. %, The capacitances of the storage region and the inversion region are almost the same regardless of the n-type MIS transistor and the p-type MIS transistor, and the gate electrode is not depleted. Thus, an on-current can be secured and the operation speed of the MIS transistor can be maintained.
図14は酸素添加したTaCx電極のn型MISトランジスタおよびp型MISトランジスタのしきい値電圧(Vth)とTaCx膜中の酸素濃度の関係を示す説明図である。ここでは、ゲート絶縁膜として2nm厚のHfO2/2nm厚のSiO2を用いている。また、しきい値電圧(Vth)はドレイン電圧を0.1Vとした時のドレイン電流(ID)−ゲート電圧(VG)特性から算出した。図14からはn型MISトランジスタおよびp型MISトランジスタによらず、TaCx膜中の酸素濃度が増加するに従い、しきい値電圧(Vth)が正方向へシフトすることがわかる。すなわち、HfO2膜上のMISトランジスタにおいて、TaCx膜中の酸素濃度を0〜12at.%と変化させることにより、しきい値電圧(Vth)を0.5〜0.6V変化することができる。 FIG. 14 is an explanatory diagram showing the relationship between the threshold voltage (V th ) of the oxygen-added TaC x electrode n-type MIS transistor and p-type MIS transistor and the oxygen concentration in the TaC x film. Here, using the SiO 2 of 2 nm HfO 2/2 nm thick thickness as the gate insulating film. The threshold voltage (V th) is the drain current (I D) when the drain voltage is 0.1 V - was calculated from the gate voltage (V G) characteristics. FIG. 14 shows that the threshold voltage (V th ) shifts in the positive direction as the oxygen concentration in the TaC x film increases regardless of the n-type MIS transistor and the p-type MIS transistor. That is, in the MIS transistor on the HfO 2 film, the oxygen concentration in the TaC x film is set to 0 to 12 at. By changing it to%, the threshold voltage (V th ) can be changed by 0.5 to 0.6 V.
図15は酸素添加したTaCx電極を用いたMISトランジスタにおいて、TaCx膜中の酸素濃度をパラメータとした電子移動度およびホール移動度を示す説明図である。ここでは、ゲート絶縁膜として2nm厚のHfO2/2nm厚のSiO2を用いている。図15からは電子移動度とホール移動度においてTaCx膜中の酸素濃度による依存性が見られない。このことからも図13を参照して説明したように、オン電流を確保することができ、MISトランジスタの動作速度を維持することができる。 FIG. 15 is an explanatory diagram showing electron mobility and hole mobility with the oxygen concentration in the TaC x film as a parameter in a MIS transistor using an oxygen-added TaC x electrode. Here, using the SiO 2 of 2 nm HfO 2/2 nm thick thickness as the gate insulating film. FIG. 15 shows that the electron mobility and the hole mobility do not depend on the oxygen concentration in the TaC x film. For this reason as well, as described with reference to FIG. 13, the on-current can be secured and the operation speed of the MIS transistor can be maintained.
このように、本実施の形態の半導体装置によれば、32nmテクノロジー以降のトランジスタ特性に優れたMISトランジスタを備えた半導体装置を製造することが可能となる。 Thus, according to the semiconductor device of the present embodiment, it is possible to manufacture a semiconductor device including a MIS transistor having excellent transistor characteristics after 32 nm technology.
(実施の形態2)
本実施の形態では、Hf−O系絶縁膜上にTaCx電極(メタルゲート電極)を備えたCMIS素子を有する半導体装置について図面を参照して説明する。図16は本実施の形態におけるn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。
(Embodiment 2)
In the present embodiment, a semiconductor device having a CMIS element including a TaC x electrode (metal gate electrode) on an Hf—O-based insulating film will be described with reference to the drawings. FIG. 16 is a cross-sectional view schematically showing a main part of a semiconductor device in which the n-type MIS transistor Qn and the p-type MIS transistor Qp in this embodiment form a CMIS element.
例えばp型単結晶のシリコン基板11から構成される半導体基板の主面には、素子分離領域12によって周囲を規定されたp型ウエル13およびn型ウエル14が形成されている。p型ウエル13上にはn型MISトランジスタQnが形成され、n型ウエル14上にはp型MISトランジスタQpが形成されている。なお、本実施の形態では、半導体基板としてシリコン基板11を用いるが、SOI基板を用いても良い。 For example, a p-type well 13 and an n-type well 14 whose periphery is defined by an element isolation region 12 are formed on the main surface of a semiconductor substrate composed of a p-type single crystal silicon substrate 11. An n-type MIS transistor Qn is formed on the p-type well 13, and a p-type MIS transistor Qp is formed on the n-type well 14. In this embodiment, the silicon substrate 11 is used as the semiconductor substrate, but an SOI substrate may be used.
n型MISトランジスタQnは、p型ウエル13の表面に形成されたゲート絶縁膜15と、このゲート絶縁膜15上に形成されたn型ゲート電極16と、p型ウエル13に形成されたn型拡散層(ソース・ドレイン)17とを備えている。また、p型MISトランジスタQpは、n型ウエル14の表面に形成されたゲート絶縁膜15と、このゲート絶縁膜15上に形成されたp型ゲート電極18と、n型ウエル14に形成されたp型拡散層(ソース・ドレイン)19とを備えている。 The n-type MIS transistor Qn includes a gate insulating film 15 formed on the surface of the p-type well 13, an n-type gate electrode 16 formed on the gate insulating film 15, and an n-type formed on the p-type well 13. A diffusion layer (source / drain) 17 is provided. The p-type MIS transistor Qp is formed in the gate insulating film 15 formed on the surface of the n-type well 14, the p-type gate electrode 18 formed on the gate insulating film 15, and the n-type well 14. A p-type diffusion layer (source / drain) 19 is provided.
n型MISトランジスタQnのn型拡散層(ソース・ドレイン)17には、例えば酸化シリコンから構成される層間絶縁膜23に形成されたコンタクトホール20内のプラグ21を介してメタル配線22が接続されている。同様に、p型MISトランジスタQpのp型拡散層(ソース・ドレイン)19には、層間絶縁膜23に形成されたコンタクトホール20内のプラグ21を介してメタル配線22が接続されている。 A metal wiring 22 is connected to the n-type diffusion layer (source / drain) 17 of the n-type MIS transistor Qn via a plug 21 in a contact hole 20 formed in an interlayer insulating film 23 made of, for example, silicon oxide. ing. Similarly, a metal wiring 22 is connected to the p-type diffusion layer (source / drain) 19 of the p-type MIS transistor Qp through a plug 21 in a contact hole 20 formed in the interlayer insulating film 23.
n型MISトランジスタQnおよびp型MISトランジスタQpのそれぞれのゲート絶縁膜15は、シリコン基板11の主面上の酸化シリコン膜15aと、その酸化シリコン膜15a上のHf−O系絶縁膜である酸化ハフニウム膜15bとを含むものである。 The gate insulating film 15 of each of the n-type MIS transistor Qn and the p-type MIS transistor Qp includes a silicon oxide film 15a on the main surface of the silicon substrate 11 and an oxide that is an Hf-O-based insulating film on the silicon oxide film 15a. A hafnium film 15b.
また、n型MISトランジスタQnのn型ゲート電極16は、酸化ハフニウム膜15b上の酸素が添加された炭化タンタル膜16a(第1金属膜)と、その炭化タンタル膜16a上の導電性のポリシリコン膜16bとを含むものである。また、p型MISトランジスタQpのp型ゲート電極18は、酸化ハフニウム膜15b上の酸素が添加された炭化タンタル膜18a(第2金属膜)と、その炭化タンタル膜18a上の導電性のポリシリコン膜18bとを含むものである。 The n-type gate electrode 16 of the n-type MIS transistor Qn includes a tantalum carbide film 16a (first metal film) doped with oxygen on the hafnium oxide film 15b and conductive polysilicon on the tantalum carbide film 16a. And the film 16b. The p-type gate electrode 18 of the p-type MIS transistor Qp includes a tantalum carbide film 18a (second metal film) doped with oxygen on the hafnium oxide film 15b and conductive polysilicon on the tantalum carbide film 18a. And a film 18b.
本実施の形態では、炭化タンタル膜16a(第1金属膜)中の酸素濃度が、炭化タンタル膜18a(第2金属膜)中の酸素濃度より低いものとなっている。前記実施の形態1で示した図7から炭化タンタル(TaCx)膜中の酸素濃度が増加するに従い、実効仕事関数が高くなることから、炭化タンタル膜16a(第1金属膜)中の酸素濃度を、炭化タンタル膜18a(第2金属膜)中の酸素濃度より低くなるようにして、n型ゲート電極16およびp型ゲート電極18を構成している。このように炭化タンタル膜中の酸素濃度を調整することによって、n型ゲート電極16およびp型ゲート電極18を構成することができ、単一のメタルゲート電極材料を用いたn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成することができる。 In the present embodiment, the oxygen concentration in the tantalum carbide film 16a (first metal film) is lower than the oxygen concentration in the tantalum carbide film 18a (second metal film). Since the effective work function increases as the oxygen concentration in the tantalum carbide (TaC x ) film increases from FIG. 7 shown in the first embodiment, the oxygen concentration in the tantalum carbide film 16a (first metal film). The n-type gate electrode 16 and the p-type gate electrode 18 are configured so that the oxygen concentration is lower than the oxygen concentration in the tantalum carbide film 18a (second metal film). Thus, by adjusting the oxygen concentration in the tantalum carbide film, the n-type gate electrode 16 and the p-type gate electrode 18 can be formed, and the n-type MIS transistor Qn using a single metal gate electrode material and A CMIS element can be constituted by the p-type MIS transistor Qp.
さらに、n型ゲート電極16では、炭化タンタル膜16a中の酸素濃度を0at.%より大きく5at.%以下とし、p型ゲート電極18では、炭化タンタル膜18a中の酸素濃度を9at.%以上23at.%以下とすることが好ましい。これにより、n型MISトランジスタQnのn型ゲート電極16の実効仕事関数をシリコンの伝導帯近傍となるように、一方、p型MISトランジスタQpのp型ゲート電極18の実効仕事関数をシリコンの荷電子帯近傍となるようにすることができる。これによって、CMIS素子のしきい値を低減することができ、高いオン電流を有し、かつ消費電力の低いCMIS素子を実現することができる。 Further, in the n-type gate electrode 16, the oxygen concentration in the tantalum carbide film 16a is set to 0 at. % Greater than 5%. %, And in the p-type gate electrode 18, the oxygen concentration in the tantalum carbide film 18a is 9 at. % Or more and 23 at. % Or less is preferable. As a result, the effective work function of the n-type gate electrode 16 of the n-type MIS transistor Qn becomes close to the conduction band of silicon, while the effective work function of the p-type gate electrode 18 of the p-type MIS transistor Qp is changed to the silicon load. It can be made near the electronic band. Thereby, the threshold value of the CMIS element can be reduced, and a CMIS element having a high on-current and low power consumption can be realized.
本実施の形態では、炭化タンタル膜16a(第1金属膜)の膜厚が、炭化タンタル膜18a(第2金属膜)の膜厚より厚いものとなっている。前記実施の形態1で示したように図6および図7から炭化タンタル(TaCx)の膜厚が薄くなるに従い、炭化タンタル膜中の酸素濃度が増加し、それに伴い実効仕事関数が高くなることから、炭化タンタル膜16a(第1金属膜)の膜厚を、炭化タンタル膜18a(第2金属膜)の膜厚より厚くなるようにして、n型ゲート電極16およびp型ゲート電極18を構成している。このように炭化タンタルの膜厚を調整することによって、n型ゲート電極16およびp型ゲート電極18を構成することができ、単一のメタルゲート電極材料を用いたn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成することができる。 In the present embodiment, the tantalum carbide film 16a (first metal film) is thicker than the tantalum carbide film 18a (second metal film). As shown in the first embodiment, the oxygen concentration in the tantalum carbide film increases as the film thickness of tantalum carbide (TaC x ) decreases from FIGS. 6 and 7, and the effective work function increases accordingly. Thus, the n-type gate electrode 16 and the p-type gate electrode 18 are configured such that the film thickness of the tantalum carbide film 16a (first metal film) is larger than the film thickness of the tantalum carbide film 18a (second metal film). doing. Thus, by adjusting the film thickness of tantalum carbide, the n-type gate electrode 16 and the p-type gate electrode 18 can be configured, and the n-type MIS transistor Qn and the p-type using a single metal gate electrode material. A CMIS element can be formed by the MIS transistor Qp.
さらに、n型ゲート電極16の実効仕事関数をシリコンの伝導帯近傍とするために、酸素が添加された炭化タンタル膜16aの膜厚を、7nm〜18.4nmとし、p型ゲート電極18の実効仕事関数をシリコンの価電子帯近傍とするために、酸素が添加された炭化タンタル膜18aの膜厚を、1〜5.5nmとすることが好ましい。これによって、CMIS素子のしきい値を低減することができ、高いオン電流を有し、かつ消費電力の低いCMIS素子を実現することができる。 Further, in order to make the effective work function of the n-type gate electrode 16 in the vicinity of the conduction band of silicon, the film thickness of the tantalum carbide film 16a to which oxygen is added is set to 7 nm to 18.4 nm. In order to make the work function near the valence band of silicon, the film thickness of the tantalum carbide film 18a to which oxygen is added is preferably set to 1 to 5.5 nm. Thereby, the threshold value of the CMIS element can be reduced, and a CMIS element having a high on-current and low power consumption can be realized.
なお、本実施の形態における半導体装置の製造方法は、前記実施の形態1示した半導体装置の製造方法と同様の工程を用いることができる。特に相違する点は、前記実施の形態1で示した図3を参照してメタルゲート電極3を形成する際に、n型MISトランジスタQnの炭化タンタル膜16aを所定の膜厚(7nm〜18.4nm)で堆積し、またp型MISトランジスタQpの炭化タンタル膜18aを所定の膜厚(1〜5.5nm)で堆積することである。その後は、図5を参照して説明したように、20%のO2雰囲気中で400℃の低温酸化で炭化タンタル膜16aおよび炭化タンタル膜18aに酸素を添加すれば良い。 Note that the manufacturing method of the semiconductor device in this embodiment mode can employ the same steps as the manufacturing method of the semiconductor device shown in Embodiment Mode 1. The difference is that the tantalum carbide film 16a of the n-type MIS transistor Qn has a predetermined film thickness (7 nm to 18 nm) when the metal gate electrode 3 is formed with reference to FIG. 3 shown in the first embodiment. 4 nm), and the tantalum carbide film 18a of the p-type MIS transistor Qp is deposited with a predetermined film thickness (1 to 5.5 nm). Thereafter, as described with reference to FIG. 5, oxygen may be added to the tantalum carbide film 16a and the tantalum carbide film 18a by low-temperature oxidation at 400 ° C. in a 20% O 2 atmosphere.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態では、室温スパッタ法によって、TaCx膜を堆積した場合について説明したが、CVD法によってTaCx膜を堆積しても良く、その後、酸素が添加されたTaCx膜から構成されるメタルゲート電極を形成する。CVD法では高温でTaCx膜が堆積されるので、アモルファスシリコン膜を保護膜として熱処理を行う工程を減らすことができる。 For example, in the above-described embodiment, the case where the TaC x film is deposited by the room-temperature sputtering method has been described. However, the TaC x film may be deposited by the CVD method, and thereafter, the TaC x film is configured by adding oxygen. A metal gate electrode to be formed is formed. In the CVD method, since the TaC x film is deposited at a high temperature, the number of steps for performing heat treatment using the amorphous silicon film as a protective film can be reduced.
また、前記実施の形態では、メタルゲート電極として、酸素添加したTaCxを用いたが、酸素添加したTiCx、ZrCx、HfCx、VCx、NbCx、MoCx、WCxのいずれかの金属膜であっても良い。この場合、n型ゲート電極を構成する金属膜中の酸素濃度が、p型ゲート電極を構成する金属膜中の酸素濃度より低くすることによって、CMIS素子を構成することができる。 In the above embodiment, TaC x with oxygen added is used as the metal gate electrode. However, any one of TiC x , ZrC x , HfC x , VC x , NbC x , MoC x , and WC x with oxygen added is used. It may be a metal film. In this case, the CMIS element can be configured by making the oxygen concentration in the metal film constituting the n-type gate electrode lower than the oxygen concentration in the metal film constituting the p-type gate electrode.
本発明は、半導体装置、特に、ゲート電極材料にメタルを用いたn型MISFETおよびp型MISFETでCMIS素子を構成する半導体装置の製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry of semiconductor devices, in particular, semiconductor devices in which a CMIS element is composed of an n-type MISFET and a p-type MISFET using metal as a gate electrode material.
1 SOI基板
1a 支持基板
1b 酸化シリコン層
1c シリコン層
2 ゲート絶縁膜
2a 酸化シリコン膜
2b 酸化ハフニウム膜
3 メタルゲート電極
4 シリコン膜
5 拡散層
11 シリコン基板
12 素子分離領域
13 p型ウエル
14 n型ウエル
15 ゲート絶縁膜
15a 酸化シリコン膜
15b 酸化ハフニウム膜
16 n型ゲート電極
16a 炭化タンタル膜(第1金属膜)
16b ポリシリコン膜
17 n型拡散層(ソース・ドレイン)
18 p型ゲート電極
18a 炭化タンタル膜(第2金属膜)
18b ポリシリコン膜
19 p型拡散層(ソース・ドレイン)
20 コンタクトホール
21 プラグ
22 メタル配線
23 層間絶縁膜
Qn n型MISトランジスタ
Qp p型MISトランジスタ
DESCRIPTION OF SYMBOLS 1 SOI substrate 1a Support substrate 1b Silicon oxide layer 1c Silicon layer 2 Gate insulating film 2a Silicon oxide film 2b Hafnium oxide film 3 Metal gate electrode 4 Silicon film 5 Diffusion layer 11 Silicon substrate 12 Element isolation region 13 P type well 14 N type well 15 Gate insulating film 15a Silicon oxide film 15b Hafnium oxide film 16 n-type gate electrode 16a Tantalum carbide film (first metal film)
16b Polysilicon film 17 n-type diffusion layer (source / drain)
18 p-type gate electrode 18a Tantalum carbide film (second metal film)
18b Polysilicon film 19 p-type diffusion layer (source / drain)
20 Contact hole 21 Plug 22 Metal wiring 23 Interlayer insulating film Qn n-type MIS transistor Qp p-type MIS transistor
Claims (9)
(a)前記第1領域において、前記半導体基板の主面上に第1ゲート絶縁膜を、前記第2領域において、前記半導体基板の主面上に第2ゲート絶縁膜を形成する工程と、
(b)前記第1領域において、前記第1ゲート絶縁膜上に第1メタルゲート電極を、前記第2領域において、前記第2ゲート絶縁膜上に第2メタルゲート電極を形成する工程と、
(c)前記第1メタルゲート電極上及び前記第2メタルゲート電極上にアモルファス状態のシリコン膜を形成する工程と、
(d)前記工程(c)の後、前記第1メタルゲート電極及び前記第2メタルゲート電極に熱処理を施す工程と、
(e)前記工程(d)の後、前記シリコン膜を除去する工程と、
(f)前記工程(e)の後、前記第1メタルゲート電極及び前記第2メタルゲート電極に酸素を添加する工程と、
を有し、
前記工程(b)では、前記第1メタルゲート電極の膜厚は、前記第2メタルゲート電極の膜厚よりも大とすることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising an n-channel MIS transistor in a first region of a main surface of a semiconductor substrate and a p-channel MIS transistor in a second region ,
(A) forming a first gate insulating film on the main surface of the semiconductor substrate in the first region, and forming a second gate insulating film on the main surface of the semiconductor substrate in the second region ;
(B) in the first region, the first metal gate electrode on the first gate insulating film, in the second region, forming a second metal gate electrode on the second gate insulating film,
(C) forming an amorphous silicon film on the first metal gate electrode and the second metal gate electrode;
(D) after the step (c), performing a heat treatment on the first metal gate electrode and the second metal gate electrode ;
(E) after the step (d), removing the silicon film;
(F) After the step (e), adding oxygen to the first metal gate electrode and the second metal gate electrode ;
I have a,
In the step (b), the thickness of the first metal gate electrode is larger than the thickness of the second metal gate electrode .
前記工程(b)では、前記第1メタルゲート電極及び前記第2メタルゲート電極は、金属炭化物からなることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (b), the first metal gate electrode and the second metal gate electrode, a method of manufacturing a semiconductor device which comprises a metal carbide.
前記工程(b)では、前記第1メタルゲート電極及び前記第2メタルゲート電極は、炭化タンタルからなることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step (b), the first metal gate electrode and the second metal gate electrode, the semiconductor device manufacturing method characterized by comprising the tantalum carbide.
前記工程(f)では、前記第1メタルゲート電極中の酸素濃度は0at.%より大きく5at.%以下となり、前記第2メタルゲート電極中の酸素濃度は9at.%以上23at.%以下となることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the step (f), the oxygen concentration in the first metal gate electrode is 0 at. % Greater than 5%. % , The oxygen concentration in the second metal gate electrode is 9 at. % Or more and 23 at. % Or less, a method for manufacturing a semiconductor device.
前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜は、Hf−O系絶縁膜からなることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device, wherein the first gate insulating film and the second gate insulating film are made of an Hf-O-based insulating film.
前記nチャネル型MISトランジスタおよび前記pチャネル型MISトランジスタのそれぞれのゲート絶縁膜には、Hf−O系絶縁膜が含まれており、
前記nチャネル型MISトランジスタのn型ゲート電極には、前記Hf−O系絶縁膜上に酸素が添加された炭化タンタルから構成される第1金属膜が含まれており、
前記pチャネル型MISトランジスタのp型ゲート電極には、前記Hf−O系絶縁膜上に、酸素が添加された炭化タンタルから構成される第2金属膜が含まれており、
前記第1金属膜の膜厚が、前記第2金属膜の膜厚より厚く、
前記第1金属膜中の酸素濃度が、前記第2金属膜中の酸素濃度より低いことを特徴とする半導体装置。 A CMIS element composed of an n-channel MIS transistor and a p-channel MIS transistor is provided on the main surface of the semiconductor substrate,
Each of the gate insulating films of the n-channel MIS transistor and the p-channel MIS transistor includes a H f-O-based insulating film,
The n-type gate electrode of the n-channel MIS transistor includes a first metal film made of tantalum carbide to which oxygen is added on the Hf-O-based insulating film,
The p-type gate electrode of the p-channel MIS transistor includes a second metal film made of tantalum carbide to which oxygen is added on the Hf-O insulating film,
The film thickness of the first metal film is thicker than the film thickness of the second metal film,
A semiconductor device, wherein an oxygen concentration in the first metal film is lower than an oxygen concentration in the second metal film.
前記第1金属膜中の前記酸素濃度が、0at.%より大きく5at.%以下であり、
前記第2金属膜中の前記酸素濃度が、9at.%以上23at.%以下であることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The oxygen concentration of the first metal film is, 0 atomic. % Greater than 5%. % Or less,
The oxygen concentration of the second metal film is, 9 atomic. % Or more and 23 at. % Or less of a semiconductor device.
前記ゲート絶縁膜には、前記半導体基板と前記Hf−O系絶縁膜との間に設けられた酸化シリコン膜が含まれていることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The semiconductor device, wherein the gate insulating film includes a silicon oxide film provided between the semiconductor substrate and the Hf-O-based insulating film.
前記半導体基板は、SOI基板であることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The semiconductor device, wherein the semiconductor substrate is an SOI substrate.
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