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JP5245485B2 - 半導体装置の製造方法 - Google Patents

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JP5245485B2 JP2008077478A JP2008077478A JP5245485B2 JP 5245485 B2 JP5245485 B2 JP 5245485B2 JP 2008077478 A JP2008077478 A JP 2008077478A JP 2008077478 A JP2008077478 A JP 2008077478A JP 5245485 B2 JP5245485 B2 JP 5245485B2
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semiconductor element
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春隆 谷口
良成 池田
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Fuji Electric Co Ltd
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Description

本発明は半導体装置の製造方法に関し、特に複数のパワー半導体素子を搭載した半導体装置の製造方法に関する。
インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して、パワー半導体素子を複数個搭載した半導体装置が使用されている。そして、最近では、より多くの大電流を通電させるために、ボンディングワイヤを使用しない、ワイヤレス構造の半導体装置が注目されている（例えば、特許文献１参照）。
図２１はワイヤレス構造の半導体装置の要部図である。
図示する半導体装置１００は、金属ベース板１０１、金属ベース板１０１上に接合された絶縁板１０２、絶縁板１０２上にパターニングされた導体パターン１０３ａ，１０３ｂ，１０３ｃ，１０３ｄと、を備え、導体パターン１０３ｂ上に、半導体素子１０５が半田層１０４ｂを介して接合されている。
また、導体パターン１０３ｄ上には、半田層１０４ｄを介してトランス１０６、コンデンサ１０７、抵抗１０８等の素子が電気的に接続されている。また、導体パターン１０３ａ上には、半導体装置１００外に導出させる外部導出端子１０９が半田層１０４ａを介して電気的に接続されている。
ここで、半導体素子１０５は、縦形のパワー半導体素子であって、裏面側の電極を半田層１０４ｂを介して、導体パターン１０３ｂに接続させた構成をなしている。
また、半導体装置１００においては、金属ベース板１０１にプリント基板１１０を対向させている。また、当該プリント基板１１０には、スルーホール１１０ａ、導体パターン１１１，１１３を設けている。
そして、導体パターン１１１に導通するポスト電極１１２ａが半導体素子１０５の上面側の電極に半田層１０４ｅを介して接合されている。更に、別の導体パターン１１１に導通するポスト電極１１２ｂが導体パターン１０３ｃに半田層１０４ｃを介して接合されている。また、導体パターン１１３上には、制御用ＩＣ１１４が実装されている。
このように、半導体装置１００は、ワイヤレス構造をなし、半導体素子１０５の上面側の電極及び導体パターン１０３ｃがポスト電極１１２ａ，１１２ｂを通じて、プリント基板１１０に電気的に接続されている。
特開２００４−２２８４０３号公報
しかしながら、上述した半田層１０４ｅにおいては、通常、フラックス成分を含有するペースト状の半田材を、印刷法で半導体素子１０５の電極上に塗布するために、リフロー後においては、電極表面のフラックス洗浄が必要であった。また、半田材がペースト状であるために、リフロー中に、フラックス成分或いは半田材が飛散したりするという問題が生じている。
また、最近の半導体素子の小型化に伴い、半導体素子１０５自体が軽量となり、印刷法により、ペースト状の半田材を塗布すると、半導体素子１０５が動いてしまい、ペースト状の半田の塗布位置にばらつきが生じるという問題が生じている。
更に、ポスト電極１１２ａの高さには、夫々ばらつきがあり、相対的に距離が短いポスト電極においては、そのポスト電極の下部と電極とが半田層を介して充分に接合しないという問題があった。
本発明は、このような点に鑑みてなされたものであり、高信頼性で、優れた動作特性を有する半導体装置を高い製造歩留まりをもって製造することができる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様では、少なくとも一つの第１の電極及び少なくとも一つの第２の電極と、前記第１の電極及び前記第２の電極に対向するように配設された第３の電極とを備え、前記第１の電極と前記第２の電極とが絶縁層により同一面内で電気的に分離されている半導体素子を準備する工程と、第１の導電性接合材を、絶縁板の主面に形成された金属箔上に配置し、前記第１の導電性接合材上に、前記第３の電極が接触するように前記半導体素子を載置する工程と、シート状の第２の導電性接合材を前記絶縁層により支持して、前記半導体素子の前記第１の電極及び前記第２の電極に対向させる工程と、配線基板に配設された配線層に導通する、少なくとも一つの第１のポスト電極の下端及び少なくとも一つの第２のポスト電極の下端のそれぞれを、前記第２の導電性接合材を介して、前記第１の電極上及び前記第２の電極上に対向させる工程と、リフロー処理を行って溶融させた前記第２の導電性接合材を前記絶縁層を隔てて第１の導電性接合層及び第２の導電性接合層に分離し、前記第１の導電性接合層を前記第１の電極上に、前記第２の導電性接合層を前記第２の電極上にそれぞれ形成し、前記第１の電極と前記第１のポスト電極とを、第１の導電性接合層を介して接合すると共に、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合し、前記第３の電極と前記金属箔とを、リフロー処理を行って溶融させた前記第１の導電性接合材から形成した第３の導電性接合層を介して接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
また、本発明の別の一態様では、少なくとも一つの第１の電極及び少なくとも一つの第２の電極を備え、前記第１の電極と前記第２の電極とが絶縁層により同一面内で電気的に分離されている半導体素子を準備する工程と、シート状の第１の導電性接合材を前記絶縁層により支持して、前記第１の電極及び前記第２の電極に対向させる工程と、配線基板に配設された配線層に導通する、少なくとも一つの第１のポスト電極の下端及び少なくとも一つの第２のポスト電極の下端のそれぞれを、前記第１の電極上及び前記第２の電極上に、前記第１の導電性接合材を介して載置する工程と、リフロー処理を行って溶融させた前記第１の導電性接合材を前記絶縁層を隔てて第１の導電性接合層及び第２の導電性接合層に分離し、前記第１の導電性接合層を前記第１の電極上に、前記第２の導電性接合層を前記第２の電極上にそれぞれ形成し、前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合すると共に、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
上記手段によれば、高信頼性で、優れた動作特性を有する半導体装置を高い製造歩留まりをもって製造することができる半導体装置の製造方法が実現する。
＜第１の実施の形態＞
以下、第１の実施の形態に係る半導体装置の製造方法を、図面を参照して詳細に説明する。
図１は第１の実施の形態に係る半導体装置の製造方法を説明するためのフロー図である。第１の実施の形態に係る半導体装置の製造方法では、例えば、半導体素子として、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を使用する場合が例示されているが、当該半導体装置の製造方法で使用する半導体素子としては、ＩＧＢＴ素子に限るものではない。
先ず、制御用の電極であるゲート電極（第１の電極）と、主電極であるエミッタ電極（第２の電極）とを、それぞれ少なくとも一つ配設し、ゲート電極及びエミッタ電極に対向するように配設された、他の主電極であるコレクタ電極（第３の電極）を備え、ゲート電極とエミッタ電極とが絶縁層を隔てて同一面内で電気的に分離されている半導体素子を準備する（ステップＳ１）。
次に、第１の導電性接合材（半田材）を、絶縁板の主面にＤＣＢ（Direct Copper Bonding）法により形成された金属箔上に配置し、更に、当該半田材に、上記半導体素子のコレクタ電極が接触するように、半導体素子を載置する（ステップＳ２）。
続いて、シート状の第２の導電性接合材（半田材）を上記絶縁層により支持して、半導体素子のゲート電極及びエミッタ電極に載置する（ステップＳ３）。
次に、配線基板（プリント基板）に配設された配線層に導通する、少なくとも一つのポスト電極（第１のポスト電極）の下端、及び少なくとも一つの別のポスト電極（第２のポスト電極）の下端のそれぞれを、上記半田材を介して、ゲート電極上及びエミッタ電極上に対向させる（ステップＳ４）。
そして、第１の導電性接合材及びシート状の第２の導電性接合材をリフロー処理により溶融し、シート状の第２の導電性接合材を絶縁層を隔てて分離した後、ゲート電極とポスト電極とを、ゲート電極上に形成させた第１の導電性接合層（半田層）を介して接合すると共に、エミッタ電極と別のポスト電極とを、エミッタ電極上に形成させた第２の導電性接合層（半田層）を介して接合する。更に、コレクタ電極と金属箔とを、第３の導電性接合層（半田層）を介して接合する（ステップＳ５）。
ここで、第２の導電性接合材を絶縁層を隔てて分離する前に、ゲート電極及びエミッタ電極、または、ポスト電極及び別のポスト電極に前処理を施してもよい（後述）。
また、シート状の第２の導電性接合材は、所定の厚さ範囲にある。
また、上記の半導体素子においては、絶縁層に対する第２の導電性接合材の接触角がゲート電極またはエミッタ電極に対する第２の導電性接合材の接触角より大きい（後述）。また、絶縁層に対する第２の導電性接合材の接触角がポスト電極または別のポスト電極に対する第２の導電性接合材の接触角より大きい（後述）。
このようなフローにより、高信頼性で、優れた動作特性を有する半導体装置が製造される。
尚、上述した、第１の電極から第３の電極が順に、ゲート電極、エミッタ電極、コレクタ電極であるのは、一例であり、特に、これらに配置に限定されるものではない。第１の電極から第３の電極の何れかが、ゲート電極、エミッタ電極、コレクタ電極の何れかであり、第１の電極から第３の電極は相互に異なる電極としてもよい。
続いて、図１に示すフロー図に基づき、第１の実施の形態に係る半導体装置の製造方法の具体的な製造方法を、図２〜図１３を用いて説明する。
図２〜図１３は第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
図２には当該半導体装置の製造方法で使用する半導体素子の要部図が例示されている。ここで、図２（ａ）には、半導体素子の平面要部図が示され、図２（ｂ）には、図２（ａ）のＸ−Ｙ破線に沿った位置での断面図が示されている。また、以下に示す具体例においても、縦型のＩＧＢＴ素子を用いた場合を例に説明する。但し、第１の実施の形態に係る半導体装置の製造方法において、使用される半導体素子は、ＩＧＢＴ素子に限定されるものではない。
例えば、ＩＧＢＴ素子に代えて、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子等を用いてもよい。また、上下の主面に正極と負極を配設したＦＷＤ（Free Wheeling Diode）素子を、半導体素子１０と共に半導体装置に組み込んでもよい。
図示する半導体素子１０においては、上面側に、制御電極であるゲート電極（第１の電極）１０ｇと、主電極であるエミッタ電極（第２の電極）１０ｅａ，１０ｅｂが配設され、下面側にコレクタ電極（第３の電極）１０ｃが配設されている。これらのゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂ、並びにコレクタ電極１０ｃの材質は、例えば、アルミニウム（Ａｌ）、或いは銅（Ｃｕ）を主たる成分としている。また、これらの電極の表面には、下層からニッケル（Ｎｉ）膜／金（Ａｕ）膜がコーティングされている場合もある。このようなコーティング層は、電極上に形成する半田材の濡れ性、接合性をより向上させるために形成されている。
尚、コーティング層は、例えば、無電解めっき、蒸着法、またはスパッタ法等によって形成される。
また、半導体素子１０においては、ゲート電極１０ｇとエミッタ電極１０ｅａとが、断面が矩形状の絶縁層（分離層）１０ｉを隔てて配設されている。更に、エミッタ電極１０ｅａ，１０ｅｂにおいては、断面が矩形状の絶縁層１０ｉを隔てて、２つの領域に分離されている。
ここで、絶縁層１０ｉの材質は、例えば、ポリイミド樹脂、または窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）等の何れかを主たる成分としている。また、絶縁層１０ｉは、３００℃以上の耐熱性を有している。
このような半導体素子１０のパワー容量は、例えば、定格電流５０Ａで、耐圧１２００Ｖである。また、そのサイズは、一例として、厚みが０．１３ｍｍ、平面形状が８．２ｍｍ×８．２ｍｍである。尚、本実施の形態では、半導体素子１０のサイズは、特に上記のサイズに限定されるものではなく、３ｍｍ×３ｍｍ〜１７ｍｍ×１７ｍｍのサイズで適用可能である。
尚、図２（ａ）において、矢印Ｐｇ，Ｐｅａ，Ｐｅｂで指示した破線のポイントは、ゲート電極１０ｇと、エミッタ電極１０ｅａ，１０ｅｂに導通させるポスト電極の接合位置である（後述）。
また、図３にはＩＧＢＴ素子に配設された電極表面での半田層形成の例が示されている。具体的には、鉛（Ｐｂ）フリーの半田材（融点約２２０℃）１１を使用して、電極表面に、導電性接合層としての半田層を形成する。例えば、導電性接合材である、シート状の半田材１１を半導体素子１０上に載置し、加熱処理を施して、各々の電極表面に半田層を形成する。
図３（ａ）に示すように、半田材１１の平面形状は、半導体素子１０の上面と同サイズ、或いは若干小さくすることが好ましく、平面形状は矩形状であることが好ましい。
尚、本実施の形態の例では、半田材１１の平面形状は、半導体素子１０の外端から０．６ｍｍの長さ分、短くしたものを用いている。例えば、本実施の形態では、平面形状が７．０ｍｍ×７．０ｍｍの半田材１１を用いている。
また、半田材１１の厚さは、５０μｍ、１００μｍ、１５０μｍの３種としている。
このような形状の半田材１１を、絶縁層１０ｉで支持しながら、半導体素子１０の上面側に対向させた後、加熱炉内にて２２０℃以上のリフロー処理を実施する。リフロー処理後、半田材１１の断面は、図３（ｂ）のようになる。
即ち、シート状の半田材１１にリフロー処理を施すと、当該半田材１１は、ゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂ及び絶縁層１０ｉとの濡れ性の差異、または半田材１１の自重、半田材１１の表面張力によって、絶縁層１０ｉを隔てて完全に分離される。そして、ゲート電極１０ｇの表面上、エミッタ電極１０ｅａ，１０ｅｂの表面上に、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
そして、図３（ｃ）に示す如く、３次元形状測定機により半田層１１ｇ，１１ｅａ，１１ｅｂのプロファイルを計測し、その最高値（半田層のトップの高さ）を求めると、図３（ｄ）のようになる。尚、図３（ｃ）の縦軸・横軸の単位はμｍである。
即ち、半田材１１の板厚として、５０μｍ、１００μｍ、１５０μｍを使用した場合、ゲート電極１０ｇ上においては、５７μｍ〜７３μｍの高さの半田層１１ｇが形成し、エミッタ電極１０ｅａ上においては、２２９μｍ〜２４９μｍの高さの半田層１１ｅａが形成し、エミッタ電極１０ｅｂ上においては、２４３μｍ〜４７５μｍの高さの半田層１１ｅｂが形成する。
尚、半田材１１の厚さが５０μｍより極端に薄くなり、０μｍに近くなると、半田層の絶対量が足りず、半田層１１ｇ，１１ｅａ，１１ｅｂが導電性接合材として機能しない場合がある。
また、半田材１１の厚さが１５０μｍより厚くなると、半田層の絶対量が過剰になり、半田層が絶縁層１０ｉをまたいで、ゲート電極１０ｇとエミッタ電極１０ｅａとを短絡させる傾向にある。或いは、半田層の高さが過剰に高いと、半導体素子１０の上方に配置する配線基板（後述）に、当該半田層が接触する場合もある。
従って、使用する半田材１１の厚さとしては、５μｍ〜１５０μｍが好ましく、より望ましくは、５０μｍ〜１５０μｍとすることが好ましい。
尚、絶縁層１０ｉとしてポリイミド材を使用した場合は、当該絶縁層１０ｉの厚さを０．１μｍ〜５００μｍとし、線幅を２００μｍ以上としている。
特に、半田層１１ｇ，１１ｅａ，１１ｅｂの中、最も高い半田層の高さより高い絶縁層１０ｉを、半導体素子１０に形成することにより、より確実に半田材１１が絶縁層１０ｉを隔てて、ゲート電極１０ｇ上、またはエミッタ電極１０ｅａ上に分離される。
また、後述するように、半田材の絶縁層１０ｉに対する濡れ性が悪い（低い）ことから、当該絶縁層１０ｉの高さが半田層１１ｇ，１１ｅａ，１１ｅｂより低くても、半田材１１が絶縁層１０ｉを隔てて、ゲート電極１０ｇ上、またはエミッタ電極１０ｅａ上に分離される。
但し、絶縁層１０ｉの厚さが０．１μｍより薄くなると、半田材の絶縁層１０ｉに対する濡れ性の悪さが緩和する傾向にあることから、絶縁層１０ｉ上に半田が濡れてしまい、ゲート電極１０ｇとエミッタ電極１０ｅａとが半田層を通じて短絡する傾向にある。
従って、絶縁層１０ｉの厚さは、０．１μｍ以上であることが望ましい。
また、絶縁層１０ｉによる、ゲート電極１０ｇとエミッタ電極１０ｅａとの耐圧を確保する上でも、絶縁層１０ｉの厚さは、０．１μｍ以上であることが望ましい。
また、絶縁層１０ｉの厚さが５００μｍより厚くなると、半導体素子１０の上方に配置する配線基板に、絶縁層１０ｉが接触して、半導体装置の薄型化が図れない。従って、絶縁層１０ｉの厚さは、半導体素子１０と配線基板との間隙（５００μｍ〜２ｍｍ）以下であることが望ましい。
また、半導体素子１０として、６００Ｖ、１２００Ｖ、１７００Ｖ等の耐圧のＩＧＢＴ素子またはパワーＭＯＳＦＥＴを使用する場合は、ポリイミド材の耐圧が１０Ｖ／μｍ程度であることから、ゲート電極１０ｇとエミッタ電極１０ｅａ間の耐圧を確保する上で、絶縁層１０ｉの線幅は、２００μｍ以上であることが望ましい。
更に、これ以上の高耐圧を要するＩＧＢＴ素子では、その耐圧に適合した線幅に適宜、調整すればよい。
尚、図４にはＦＷＤ素子に配設された電極表面での半田層形成の例が示されている。
即ち、図４（ａ）に示す如く、上記測定器で、ＦＷＤ素子の上面側の電極表面に形成した半田層のプロファイルを測定し、その高さの最高値を求めると、図４（ｂ）のようになる。尚、図４（ａ）の縦軸・横軸の単位はμｍである。
即ち、ＦＷＤ素子用に用いる半田材の板厚として、５０μｍ、１００μｍ、１５０μｍを使用した場合、ＦＷＤ素子の上面側の電極表面においては、３１４μｍ〜７６５μｍの高さの半田層が形成する。
これらの半田層の高さは、上記エミッタ電極１０ｅａ，１０ｅｂに形成させた半田層１１ｅａ，１１ｅｂより、相対的に高い方向にシフトしている。これは、ＦＷＤ素子のチップ面積がＩＧＢＴ素子のチップ面積より相対的に小さいことに起因している。
尚、ＦＷＤ素子の電極表面に形成する半田層の高さは、シート状の半田材の厚さを適宜調整することにより、自由に調整することができる。
続いて、図５に示すように、例えば、アルミナ（Ａｌ2Ｏ3）、或いは窒化シリコン（Ｓｉ3Ｎ4）を主たる成分とする絶縁板２０の上下の主面に、金属箔２１，２２ａ〜２２ｅがＤＣＢ法によりパターン形成された絶縁基板２３を準備する。当該絶縁基板２３は、例えば、カーボン製の固定用冶具（図示しない）により、その下面並びに側面が固定・支持されている。
次いで、金属箔２２ｂと金属箔２２ｄ上に、夫々、半田材（第１の導電性接合材）１２、半田材１７を載置する。当該半田材１２，１７の形状は、シート状であってもよく、ペースト状であってもよい。そして、半田材１２に上記半導体素子１０のコレクタ電極１０ｃが接触するように、半田材１２上に半導体素子１０を載置する。
また、ＦＷＤ素子等の別の半導体素子１５を準備し、半田材１７に半導体素子１５のカソード電極（第５の電極）１５ｃが接触するように、半田材１７上に半導体素子１５を載置する。
続いて、シート状の半田材（第２の導電性接合材）１１を、半導体素子１０の上面側に配置された絶縁層１０ｉにより支持して、半田材１１の主面をゲート電極１０ｇ及びエミッタ電極１０ｅａ，１０ｅｂに対向させる。同様に、シート状の半田材１６を、半導体素子１５の上面側に配置された絶縁層１５ｉにより支持して、半田材１６の主面を、半導体素子１５のアノード電極（第４の電極）１５ａに対向させる。
尚、この段階で使用した半田材１１，１６の厚さは、上述した如く、５０μｍ〜１５０μｍである。また、半田材１１，１６の平面サイズは、夫々、半導体素子１０，１５の主面と同サイズする。これにより、半田材１１，１６の半導体素子１０，１５に対する位置合わせが容易になる。
または、若干、半導体素子１０，１５の主面より小さいサイズの半田材１１，１６を使用してもよい。例えば、半導体素子１０，１５の主面の面積の６０％〜１００％の半田材１１，１６を使用してもよい。但し、半田材１１，１６の端が半導体素子１０，１５の外周に形成されている絶縁層１０ｉ，１５ｉに、必ず支持される程度にする。
尚、このような半田材１１，１２，１６，１７は、大判の半田シート板からの打ち抜きで作製される。また、半田材１１，１２，１６，１７には、フラックスが含有されていない。
また、半田材１１，１２，１６，１７の材質は、例えば、鉛（Ｐｂ）フリーの半田であり、具体的には、Ｓｎ３．５％Ａｇ半田等のＳｎＡｇ系半田、またはＳｎ５％Ｓｂ半田等のＳｎＳｂ系半田が該当する。または、ＳｎＡｇＣｕ系半田、ＳｎＡｇＢｉ系半田、ＳｎＡｇＩｎ系半田、ＳｎＣｕＢｉ系半田、ＳｎＣｕＩｎ系半田、ＳｎＡｇＣｕＮｉＧｅ系半田を用いてもよい。
または、必要に応じて、鉛（Ｐｂ）を含有する半田（共晶系半田）を用いてもよい。具体的には、Ｓｎ５％Ｐｂ半田、Ｓｎ６３％Ｐｂ半田、またはＳｎ３７％Ｐｂ半田を使用してもよい。
次に、図６に示すように、配線基板３０を準備する。この配線基板３０には、選択的に配線パターンが配設されている。そして、当該配線基板３０の配線層３０ｇに導通するポスト電極（第１のポスト電極）３１ｇの下端と、配線基板３０に配設された配線層３０ｅａ，３０ｅｂに導通するポスト電極（第２のポスト電極）３１ｅａ，３１ｅｂの下端のそれぞれを、半田材１１に接触させる。
即ち、半導体素子１０のゲート電極１０ｇ上及びエミッタ電極１０ｅａ，１０ｅｂ上に、半田材１１を介して、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの下端を対向させる。
同様に、半導体素子１５の上方においては、配線基板３０に配設された配線層３０ａａ，３０ａｂに導通するポスト電極（第３のポスト電極）３１ａａ，３１ａｂの下端を、半導体素子１５のアノード電極１５ａ上に、半田材１６を介して対向させる。
尚、配線層３０ｇ，３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂにおいては、配線基板３０の主面、或いは内部に形成されている電気回路（図示しない）との電気的な接続がなされている。
ここで、配線層３０ｇ，３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂ、並びにポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの材質は、例えば、銅（Ｃｕ）を主たる成分としている。
ところで、第１の実施の形態に係る半導体装置の製造方法で使用する、配線基板３０の構造については、他の図面を用いて詳細に説明する。
図７は配線基板の要部図であり、図７（ａ）には、平面上面図が例示され、図７（ｂ）には、ポスト電極付近の拡大断面図が例示されている。尚、図７（ｂ）では、一例として、上述したポスト電極３１ｇ付近の断面が例示されている。
当該配線基板３０は、所謂プリント基板の所望位置に、複数のポスト電極を選択的に立設させた基板であり、例えば、図７（ｂ）に示すように、ポスト電極３１ｇが配線基板３０に注入（圧入）され、配線基板３０に選択的に配設された配線層３０ｇと当該ポスト電極３１ｇとの導通が確保されている。
また、配線基板３０においては、ポスト電極３１ｇの他、図７（ａ）に示すように、ポスト電極３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂが配線基板３０に注入され、配線基板３０に選択的に配設された上記配線層３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂと夫々のポスト電極３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂとが導通している。
また、このようなポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂと配線層３０ｇ，３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂとの接合においては、上記の注入の他、半田付けを利用してもよい。これにより、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂと配線層３０ｇ，３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂとの電気的接続並びに機械的強度がより増加する。
尚、配線基板３０の材質は、例えば、ポリイミド樹脂、エポキシ樹脂等を主たる成分としている。また、必要に応じて、ガラスクロスを配線基板３０の内部に含浸させ、配線基板３０の強度補強を図ってもよい。
また、配線基板３０の剛性については、所定の剛性を備えた硬いタイプのものでもよく、配線基板３０全体が歪曲可能になるフレキシブルなものであってもよい。
また、配線基板３０の表面には、図７（ｂ）に示すように、樹脂製の保護層３２が形成されている。なお、図７（ａ）では、ポスト電極の配置を明確に説明するために、保護層３２を表示していない。
また、配線基板３０には、ポスト電極３１ｅａ，３１ｅｂ、並びにポスト電極３１ａａ，３１ａｂの夫々が横一列で、５個配設されている。夫々のポスト電極のピッチは、均一である。また、ポスト電極３１ｇは、ポスト電極３１ｅａに隣接して配置されている。
そして、図６に示す如く、半導体素子１０の上方に、配線基板３０を対向させた場合、複数のポスト電極３１ｅａ，３１ｅｂの下端が半導体素子１０のエミッタ電極１０ｅａ，１０ｅｂ上に位置するように配置されている。この場合、ポスト電極３１ｇの下端は、半導体素子１０のゲート電極１０ｇ上に位置する。
また、半導体素子１５の上方に、配線基板３０を配置した場合、複数のポスト電極３１ａａ，３１ａｂの下端が半導体素子１５のアノード電極１５ａ上に位置するように配置されている。
尚、上述したポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの個数については、図７に例示した個数に限らない。半導体素子１０，１５のパワー容量に応じて、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂを配置する個数を変えてもよい。また、ポスト電極３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの配列は、図７（ａ）に示す如く、横一列の他、ジグザグ状の配列であってもよい。
また、上述したポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの構造については、棒状とは限らず、その内部を中空にさせたパイプ状にしてもよい。また、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの外形については、円筒状であってもよく、角状にしてもよい。
第１の実施の形態に係る半導体装置の製造方法では、このような構造の配線基板３０を使用している。
尚、配線基板３０は、図６に示す工程では、上述した固定用冶具により、その側面が固定・支持されている。また、図６では、配線基板３０の構成を簡略化するために、上記保護層３２を表示していない。
また、配線基板３０を準備する順序については、上記絶縁基板２３、半導体素子１０，１５を準備する前に行ってもよい。
次に、半田材１１，１２，１６，１７の融点以上にまで、半導体素子１０，１５、配線基板３０等を加熱し、半田材１１，１２、並びに半田材１６，１７のリフロー処理を開始する。当該加熱により、図８に示すように、半田材１１，１２、並びに半田材１６，１７が溶融し始める。これにより、半田材１１，１６の剛性が緩和し、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの下端が、半導体素子１０，１５により接近する。
尚、当該リフロー処理は、真空リフロー装置を使用し、減圧下または希ガス、水素（Ｈ2）ガス、窒素（Ｎ2）ガス、または水素（Ｈ2）／窒素（Ｎ2）混合ガスの雰囲気下で実施する。これにより、リフロー処理中の半導体素子１０，１５の電極表面及びポスト電極表面の酸化が防止され、溶融した半田材１１，１２，１６，１７が電極表面及びポスト電極表面に円滑に濡れ拡がる。また、電極上に形成する半田層内にボイドが発生することもない。
また、溶融した半田材１１，１２，１６，１７の上記電極表面及びポスト電極表面に対する濡れ性を向上させるために、半田材１１，１２，１６，１７を溶融させる前に、前処理を施してもよい。
例えば、上記電極表面及びポスト電極表面に、希ガスまたは窒素（Ｎ2）を使用したプラズマ処理を施し、上記電極表面及びポスト電極表面を１ｎｍ〜２ｎｍ程度、エッチングしてもよい。または、２７０℃以上の水素（Ｈ2）雰囲気下で、上記電極表面及びポスト電極表面の還元処理を施してもよい。
これにより、上記電極表面及びポスト電極表面の自然酸化膜、または電極表面に析出・生成したニッケル（Ｎｉ）酸化物が除去され、溶融した半田材１１，１２，１６，１７の上記電極表面及びポスト電極表面に対する濡れ性が向上する。
そして、当該リフロー処理をしばらく実施すると、図９に示すように、上記半田材１１が絶縁層１０ｉを隔てて完全に分離される。
即ち、ゲート電極１０ｇ上のみに半田層（第１の導電性接合層）１１ｇが形成し、夫々のエミッタ電極１０ｅａ，１０ｅｂ上のみに半田層（第２の導電性接合層）１１ｅａ，１１ｅｂが形成する。また、アノード電極１５ａ上には、半田層（第４の導電性接合層）１６ａが形成する。
そして、ポスト電極３１ｇとゲート電極１０ｇとが半田層１１ｇを介して導通する。また、ポスト電極３１ｅａ，３１ｅｂとエミッタ電極１０ｅａ，１０ｅｂとが半田層１１ｅａ，１１ｅｂを介して導通する。また、ポスト電極３１ａａ，３１ａｂとアノード電極１５ａとが半田層１６ａを介して導通する。
また、半導体素子１０のコレクタ電極１０ｃと金属箔２２ｂとが半田層（第３の導電性接合層）１２ｃを介して導通し、半導体素子１５のカソード電極１５ｃと金属箔２２ｄとが半田層（第５の導電性接合層）１７ｃを介して導通する。
ここで、半田材の金属表面またはポリイミド材に対する濡れ性について補説する。ここでは、半田材の金属表面またはポリイミド材に対する濡れ性の差異を確認するために、半田材の金属表面またはポリイミド材に対する接触角を例示する。
例えば、図１０（ａ）に示す如く、半田層が金属またはポリイミドからなる基板と接触するときの接触角θが０＜θ≦９０°の範囲では、半田層は基板に対し、浸漬濡れの状態にある。また、図１０（ｂ）に示す如く、接触角θが９０°＜θ≦１８０°の範囲では、半田層は基板に対し、付着濡れの状態にある。また、θ＝０°の場合（図示しない）は、半田層は基板に対し、拡張濡れの状態にある。
即ち、接触角が小さいほど、半田層の基板に対する濡れ性はよく（高く）、接触角が大きいほど、半田層の基板に対する濡れ性は悪い（低い）ことになる。
図１１に半田材の金属表面またはポリイミド材に対する接触角の測定例を示す。ここで、接触角θの測定は、接触角計（協和界面科学製ＣＡ−Ｘ）により行った。また、リフロー処理後における半田層の金属表面またはポリイミド材に対する接触角θを測定した。
また、半田層と接触させる基板としては、市販のＩＧＢＴ素子のエミッタ電極表面と、アルミナ（Ａｌ2Ｏ3）板上に形成された銅（Ｃｕ）板と、ＩＧＢＴ素子の絶縁層１０ｉの代用であるポリイミドフィルムの３種を用いた。ここで、ＩＧＢＴ素子のエミッタ電極の材質は、アルミニウム（Ａｌ）であり、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金が施されている。従って、エミッタ電極上での接触角の測定は、金（Ａｕ）膜上での半田材の接触角を測定したことになる。
また、上記ポスト電極の材質は、上述した如く、銅（Ｃｕ）を主たる成分としている。従って、上記銅（Ｃｕ）板上での半田材の接触角を測定することにより、半田材のポスト電極に対する濡れ性も併せて知ることができる。
また、銅（Ｃｕ）板表面においては、自然酸化膜を除去するために、前処理として、窒素（Ｎ2）ガスによるプラズマ処理（４００Ｗ、３分）を施した。
また、リフロー温度は、鉛（Ｐｂ）フリー半田の場合は３４０℃であり、鉛（Ｐｂ）含有の半田の場合は２００℃とした。
図示するように、Ａｌ／Ｎｉ／Ａｕ電極表面上では、鉛（Ｐｂ）フリー半田、鉛（Ｐｂ）含有半田を問わず、接触角θが１０°以下になる。
銅（Ｃｕ）板上では、鉛（Ｐｂ）フリー半田で接触角θが６０°以下となり、鉛（Ｐｂ）含有半田では、接触角θが９°以下になる。
また、ポリイミドフィルム上では、鉛（Ｐｂ）フリー半田、鉛（Ｐｂ）含有半田を問わず、接触角θが８０°以上になる。尚、水のポリイミドフィルムに対する接触角θは、１００°前後となることから、半田材のポリイミドフィルム材に対する接触角は、水と同程度か、それ以上の接触角であることが分る。
尚、半導体素子のゲート電極は、エミッタ電極の材質と同じであることから、半田材のゲート電極表面に対する接触角は、上記エミッタ電極の場合と同様になる。
このような半田材の電極表面またはポリイミド材に対する接触角θの相違により、半田材は、上記絶縁層１０ｉ上に濡れず、絶縁層１０ｉを隔てて分離され、半導体素子１０のゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
言い換えれば、絶縁層１０ｉに対する半田材の接触角がゲート電極１０ｇまたはエミッタ電極１０ｅａ，１０ｅｂに対する半田材の接触角より大きいことから、半田材は絶縁層１０ｉを隔てて分離される。
また、半田材１１を分離する絶縁層１０ｉの高さ及び線幅は、必要に応じて、以下の如く、調節する。
例えば、第１の方法として、図９に示す半田層１１ｇ，１１ｅａ，１１ｅｂの中、最も高い半田層の高さよりも高い絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、配線基板３０の下面から突出している、複数のポスト電極３１ｇ，３１ｅａ，３１ｅｂの高さにばらつきがあり、最も低いポスト電極と最も高いポスト電極との高さの差が５０μｍ以上ある場合には、半田層１１ｇ，１１ｅａ，１１ｅｂの高さを５０μｍ以上にする必要がある。これにより、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの全てが、半田層１１ｇ，１１ｅａ，１１ｅｂを介して、ゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂに接合される。
そして、この場合には、第２の方法として、高さが５０μｍ以上の絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ（低さ）、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、最も低いポスト電極と最も高いポスト電極との高さの差が５０μｍより小さい場合（例えば、１０μｍ〜５０μｍ）には、半田層１１ｇ，１１ｅａ，１１ｅｂの高さを、その差以上にすることで足りる。これにより、半田層１１ｇ，１１ｅａ，１１ｅｂを介して、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの全てがゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂに接合される。
そして、この場合には、第３の方法として、その差以上の絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、第４の方法として、ポスト電極のばらつきが全くない場合には、半導体素子１０の絶縁層１０ｉの高さを、半田材の絶縁層１０ｉに対する濡れ性の悪さが損失せず、半田材をはじく程度にしてもよい。具体的には、絶縁層１０ｉの高さの下限を０．１μｍにする。
このような薄い絶縁層１０ｉにおいても、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
尚、半導体素子１５上に配置させた絶縁層１５ｉの高さについては、半田層１６ａが半導体素子１５のアノード電極１５ａから落下しない程度であればよい。具体的には、絶縁層１５ｉの高さの下限を０．１μｍにする。
また、絶縁層１０ｉ，１５ｉの高さの上限については、上述した如く、配線基板３０の主面に、当該絶縁層１０ｉ，１５ｉが接触しない程度にする。例えば、絶縁層１０ｉの高さの上限は、半導体素子１０と配線基板３０の間隙（５００μｍ〜２ｍｍ）程度とする。
また、絶縁層１０ｉの線幅においては、上記の理由により２００μｍ以上にする。
尚、図９に示す如く、絶縁基板２３及び配線基板３０は、上述した如く、固定用冶具により、それらの位置が固定・支持されているので、リフロー処理中に、金属箔２２ｂ，２２ｄ、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂが水平方向（絶縁基板２３及び配線基板３０の夫々の主面と平行な方向）に動くことはない。
また、ポスト電極３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂは、上述した如く、均一なピッチで複数個配置されている。これにより、半田層１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂは、リフロー処理中に、夫々のポスト電極に均等に濡れ拡がる。従って、当該半田層１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂに接触している半導体素子１０，１５においては、セルフアライメント（自己整合）効果が促進する。
これにより、リフロー処理中に、金属箔２２ｂ，２２ｄ上の半導体素子１０，１５の位置がずれることもない。
更に、所定の時間、リフロー処理を続けると、図１２に示すようになる。
図示するように、上記半田層１１ｇ，１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂがポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの側面にまで濡れ拡がり、半田層１１ｇ，１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂがフィレットを形成する。
これは、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの材質が銅（Ｃｕ）により構成され、上述した如く、半田層のポスト電極に対する濡れ性がよいことに起因する。
即ち、絶縁層１０ｉ，１５ｉに対する半田層の接触角がポスト電極３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂに対する半田層の接触角より大きいことから、当該リフロー処理を続けても、絶縁層１０ｉ，１５ｉ上に半田層が濡れ拡がることはない。
これにより、半田層１１ｇ，１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂは、半導体素子１０のゲート電極１０ｇ上、エミッタ電極１０ｅａ，１０ｅｂ上、及び半導体素子１５のアノード電極１５ａ上と、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂ上のみに濡れ拡がる。
そして、フィレットを形成した後においては、リフロー処理を停止し、上記固定用冶具を取り外す。そして、モールド成形により、絶縁基板２３と配線基板３０の間隙に、例えば、エポキシ樹脂等で構成される封止用樹脂を充填する（図示しない）。これにより、半導体素子１０，１５、並びにポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂ等が封止用樹脂により封止される。
尚、コレクタ電極１０ｃと金属箔２２ｂ、並びに、カソード電極１５ｃと金属箔２２ｄとの接合は、上記半田付けの他、圧接、超音波接合により行ってもよい。
このような製造方法により、図示する半導体装置１が完成する。また、当該半導体装置１をＰＰＳ（ポリ・フェニレン・サルファイド）等の樹脂ケースによりパッケージングし、汎用のパワーモジュールを構成してもよい。
また、半導体装置１においては、絶縁基板２３より広面積の数ミリ厚の金属ベース板を、この半導体装置１の基体としてもよい。このような金属ベース板を配置することにより、半導体装置１の放熱性がより向上する。
また、上述した配線基板３０には、ＩＣ回路部、コンデンサ、抵抗等の電子部品を設けてもよい。これにより半導体装置１を、温度センサー回路や過電圧・過電流保護回路等が組み込まれた、小型・薄型サイズのインテリジェントパワーモジュールとして機能させることもできる。
尚、図１３には、半田層のフィレット形状の拡大図が示されている。
当該フィレット形状においては、半田層が電極と接する最外周からポスト電極側面までの距離をｄとし、半田層の高さをｈとした場合、ｈは、図１３（ａ）に示す如く、ｈがｄと等しくなる状態から、図１３（ｂ）に示す如く、ｈがｄの２倍になる状態までの範囲にあることが好ましい。即ち、ｈとｄは、ｄ≦ｈ≦２ｄとなるように形成されている。ここで、ｄにおいては、１２５μｍ〜２５０μｍであることが好ましい。これにより、ポスト電極の電極に対する接合面積が増加し、導通経路のＬ成分の低抵抗化が図れる。また、ポスト電極と電極との接合強度が増加する。更に、ポスト電極の機械的強度が増加する。
このように、第１の実施の形態に係る半導体装置の製造方法においては、半田材１１，１６及び絶縁層１０ｉ，１５ｉの材質、半田材１１，１６及び絶縁層１０ｉ，１５ｉの形状、リフロー処理を最適条件に調節している。
例えば、半田材１１の電極表面及び絶縁層１０ｉに対する濡れ性の差、半田材１１の表面張力、半田材１１の自重を利用し、半田層を絶縁層１０ｉを隔てて、各々の電極上に分離させている。そして、各々の電極上に配置する半田層の量、形状を最適に調整している。
これにより、ポスト電極の高さにばらつきがあっても、全てのポスト電極と半導体素子の電極とを半田層を介して確実に電気的に接続させることができる。また、このような半田層は、半導体素子に設けられた絶縁層を隔てて確実に分離されるので、半導体素子の電極間で短絡が発生することもない。
また、使用した半田材１１，１６は、フラックス成分を含有しないことから、ポスト電極と電極とを接合した後においては、電極表面のフラックス洗浄が不要になる。
また、半田材１１，１６がシート状であり、フラックスレスであるために、リフロー処理中に、半導体素子１０，１５付近に、フラックス成分或いは半田材が飛散するもない。
また、半田材１１，１６はシート状であり、半導体素子１０，１５に対する位置合わせが容易である。また、半田材１１，１６を半導体素子１０，１５上に対向・配置させるだけなので、製造プロセス中に、半導体素子１０，１５の位置がずれることもない。
また、半田層のフィレット形状においては、半田層が電極と接する最外周からポスト電極側面までの距離をｄとし、半田層の高さをｈとした場合、ｄ≦ｈ≦２ｄとなるように、半田層と電極とを接合させていることから、従来のボンディングワイヤが電極と接合する面積以上の接合面積を有している。これにより、半導体素子１０，１５の定格通電電流をポスト電極及び当該フィレット部を通じて、通電させることができる。
従って、半導体素子１０，１５に大電流を通電させる際の発熱は、夫々のポスト電極及び当該フィレット部により分散され、ポスト電極、配線基板が熱膨張によって変形するというようなことはない。
尚、半導体装置１と、半導体装置１のポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂに代えて、アルミニウム（Ａｌ）製のボンディングワイヤを用いた半導体装置とでは、寿命が異なることを確認した。
具体的には、ΔＴｊ＝１２５℃の昇降温でのパワーサイクル試験において、後者の半導体装置の寿命は、約２０万回で特性不良になったのに対し、半導体装置１は、約５０万回まで、正常であった。
また、一度に複数のポスト電極を半田層を介して電極と接合するので、ワイヤボンディング工程に比べ、大幅に製造工程の時間を低減することできる。
これにより、高信頼性で、優れた動作特性を有し、且つ高い生産性を有する半導体装置及び半導体装置の製造方法が実現する。
このように、第１の実施の形態に係る半導体装置の製造方法によれば、高信頼性で、優れた動作特性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
＜第２の実施の形態＞
次に、第２の実施の形態に係る半導体装置の製造方法の具体的な製造方法を、図１４〜図１９を用いて説明する。尚、以下に示す全ての図においては、上記の図２〜図１３と、同一の部材には同一の符号を付し、その説明の詳細については省略する。
図１４〜図１９は第２の実施の形態に係る半導体装置の製造方法を説明するための図である。
先ず、図１４に示すように、半導体素子１０，１５を準備する。これらの半導体素子１０，１５は、カーボン製の固定用冶具（図示しない）により、固定・支持されている。
続いて、シート状の半田材（第１の導電性接合材）１１を、半導体素子１０の上面側に配置された絶縁層１０ｉにより支持して、半田材１１の主面をゲート電極１０ｇ及びエミッタ電極１０ｅａ，１０ｅｂに対向させる。同様に、シート状の半田材１６を、半導体素子１５の上面側に配置された絶縁層１５ｉにより支持して、半田材１６の主面を、半導体素子１５のアノード電極１５ａに対向させる。
尚、この段階で使用した半田材１１，１６の厚さは、上述した如く、５０μｍ〜１５０μｍである。また、半田材１１，１６の平面サイズは、夫々、半導体素子１０，１５の主面と同サイズにする。これにより、半田材１１，１６の半導体素子１０，１５に対する位置合わせが容易になる。
または、若干、半導体素子１０，１５の主面より小さいサイズの半田材１１，１６を使用してもよい。例えば、半導体素子１０，１５の主面の面積の６０％〜１００％の半田材１１，１６を使用してもよい。但し、半田材１１，１６の端が半導体素子１０，１５の外周に形成されている絶縁層１０ｉ，１５ｉに、必ず支持される程度にする。
続いて、配線基板３０を準備する。この配線基板３０には、選択的に配線パターンが配設されている。そして、当該配線基板３０の配線層３０ｇに導通するポスト電極３１ｇの下端と、配線基板３０に配設された配線層３０ｅａ，３０ｅｂに導通するポスト電極３１ｅａ，３１ｅｂの下端のそれぞれを、半田材１１に接触させる。
即ち、半導体素子１０のゲート電極１０ｇ上及びエミッタ電極１０ｅａ，１０ｅｂ上に、半田材１１を介して、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの下端を対向させる。
同様に、半導体素子１５の上方においては、配線基板３０に配設された配線層３０ａａ，３０ａｂに導通するポスト電極３１ａａ，３１ａｂの下端を、半導体素子１５のアノード電極１５ａ上に、半田材１６を介して対向させる。
これにより、半導体素子１０の上方に、複数のポスト電極３１ｅａ，３１ｅｂの下端が半導体素子１０のエミッタ電極１０ｅａ，１０ｅｂ上に位置するように配置される。また、ポスト電極３１ｇの下端は、半導体素子１０のゲート電極１０ｇ上に位置する。
また、半導体素子１５の上方に、複数のポスト電極３１ａａ，３１ａｂの下端が半導体素子１５のアノード電極１５ａ上に位置するように配置される。
次に、半田材１１，１６の融点以上にまで、半導体素子１０，１５、配線基板３０等を加熱し、半田材１１，１６のリフロー処理を開始する。当該加熱により、図１５に示すように、半田材１１，１６が溶融し始める。これにより、半田材１１，１６の剛性が緩和し、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの下端が、半導体素子１０，１５により接近する。
尚、当該リフロー処理は、真空リフロー装置を使用し、減圧下または希ガス、水素（Ｈ2）ガス、窒素（Ｎ2）ガス、または水素（Ｈ2）／窒素（Ｎ2）混合ガスの雰囲気下で実施する。これにより、リフロー処理中の半導体素子１０，１５の電極表面及びポスト電極表面の酸化が防止され、溶融した半田材１１，１６が電極表面及びポスト電極表面に円滑に濡れ拡がる。また、電極上に形成する半田層内にボイドが発生することもない。
また、溶融した半田材１１，１６の上記電極表面及びポスト電極表面に対する濡れ性を向上させるために、半田材１１，１６を溶融させる前に、前処理を施してもよい。
例えば、上記電極表面及びポスト電極表面に、希ガスまたは窒素（Ｎ2）を使用したプラズマ処理を施し、上記電極表面及びポスト電極表面を１ｎｍ〜２ｎｍ程度、エッチングしてもよい。または、２７０℃以上の水素（Ｈ2）雰囲気下で、上記電極表面及びポスト電極表面の還元処理を施してもよい。
これにより、上記電極表面及びポスト電極表面の自然酸化膜、または電極表面に析出・生成したニッケル（Ｎｉ）酸化物が除去され、溶融した半田材１１，１６の上記電極表面及びポスト電極表面に対する濡れ性が向上する。
そして、当該リフロー処理をしばらく実施すると、図１６に示すように、上記半田材１１が絶縁層１０ｉを隔てて完全に分離される。
即ち、ゲート電極１０ｇ上のみに半田層１１ｇが形成し、夫々のエミッタ電極１０ｅａ，１０ｅｂ上のみに半田層１１ｅａ，１１ｅｂが形成する。また、アノード電極１５ａ上には、半田層１６ａが形成する。
そして、ポスト電極３１ｇとゲート電極１０ｇとが半田層１１ｇを介して導通する。また、ポスト電極３１ｅａ，３１ｅｂとエミッタ電極１０ｅａ，１０ｅｂとが半田層１１ｅａ，１１ｅｂを介して導通する。また、ポスト電極３１ａａ，３１ａｂとアノード電極１５ａとが半田層１６ａを介して導通する。
尚、半田材１１を分離する絶縁層１０ｉの高さ及び線幅は、第１の実施の形態に係る半導体装置の製造方法と同様に調節する。
例えば、第１の方法として、図１６に示す半田層１１ｇ，１１ｅａ，１１ｅｂの中、最も高い半田層の高さよりも高い絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、配線基板３０の下面から突出している、複数のポスト電極３１ｇ，３１ｅａ，３１ｅｂの高さにばらつきがあり、最も低いポスト電極と最も高いポスト電極との高さの差が５０μｍ以上ある場合には、半田層１１ｇ，１１ｅａ，１１ｅｂの高さを５０μｍ以上にする必要がある。これにより、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの全てが、半田層１１ｇ，１１ｅａ，１１ｅｂを介して、ゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂに接合される。
そして、この場合には、第２の方法として、高さが５０μｍ以上の絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、最も低いポスト電極と最も高いポスト電極との高さの差が５０μｍより小さい場合（例えば、１０μｍ〜５０μｍ）には、半田層１１ｇ，１１ｅａ，１１ｅｂの高さを、その差以上にすることで足りる。これにより、半田層１１ｇ，１１ｅａ，１１ｅｂを介して、ポスト電極３１ｇ，３１ｅａ，３１ｅｂの全てがゲート電極１０ｇ、エミッタ電極１０ｅａ，１０ｅｂに接合される。
そして、この場合には、第３の方法として、その差以上の絶縁層１０ｉを配置した半導体素子１０を使用する。
このような絶縁層１０ｉを半導体素子１０に形成すれば、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力、半田材の自重により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
また、第４の方法として、ポスト電極のばらつきが全くない場合には、半導体素子１０の絶縁層１０ｉの高さを、半田材の絶縁層１０ｉに対する濡れ性の悪さが損失せず、半田材をはじく程度にしてもよい。具体的には、絶縁層１０ｉの高さの下限を０．１μｍにする。
このような薄い絶縁層１０ｉにおいても、半田材の絶縁層１０ｉに対する濡れ性の悪さ、半田材の表面張力により、上記半田材１１が確実に絶縁層１０ｉを隔てて分離される。即ち、ゲート電極１０ｇ上、或いはエミッタ電極１０ｅａ，１０ｅｂ上にのみ、半田層１１ｇ，１１ｅａ，１１ｅｂが形成する。
尚、半導体素子１５上に配置させた絶縁層１５ｉの高さについては、半田層１６ａが半導体素子１５のアノード電極１５ａから落下しない程度であればよい。具体的には、絶縁層１５ｉの高さの下限を０．１μｍにする。
また、絶縁層１０ｉ，１５ｉの高さの上限については、上述した如く、配線基板３０の主面に、当該絶縁層１０ｉ，１５ｉが接触しない程度にする。例えば、絶縁層１０ｉの高さの上限は、半導体素子１０と配線基板３０の間隙（５００μｍ〜２ｍｍ）程度とする。
また、絶縁層１０ｉの線幅においては、上記の理由により２００μｍ以上にする。
更に、所定の時間、リフロー処理を続けると、図１７に示すように、上記半田層１１ｇ，１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂがポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの側面にまで濡れ拡がり、半田層１１ｇ，１１ｅａ，１１ｅｂ，１６ａａ，１６ａｂがフィレットを形成する。これは、ポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂの材質が銅（Ｃｕ）により構成され、半田層のポスト電極に対する濡れ性がよいことに起因する。
そして、フィレットを形成した後においては、リフロー処理を停止し、上記固定用冶具を取り外す。
次に、図１８に示すように、例えば、アルミナ（Ａｌ2Ｏ3）、或いは窒化シリコン（Ｓｉ3Ｎ4）を主たる成分とする絶縁板２０の上下の主面に、金属箔２１，２２ａ〜２２ｅがＤＣＢ法によりパターン形成された絶縁基板２３を準備する。当該絶縁基板２３は、例えば、カーボン製の固定用冶具（図示しない）により、その下面並びに側面が固定・支持されている。
次いで、金属箔２２ｂと金属箔２２ｄ上に、夫々、半田材（第２の導電性接合材）１２と半田材１７を載置する。当該半田材１２，１７の形状は、シート状であってもよく、ペースト状であってもよい。そして、半田材１２に上記半導体素子１０のコレクタ電極１０ｃが接触するように、半田材１２上に半導体素子１０を載置する。
また、半田材１７に半導体素子１５のカソード電極１５ｃが接触するように、半田材１７上に半導体素子１５を載置する。
また、金属箔２２ａ，２２ｃ上に、夫々、半田材４０，４１を載置する。当該半田材４０，４１の形状は、シート状であってもよく、ペースト状であってもよい。
また、配線基板３０の配線層３０ｃに、制御用の接続用端子５０ｃを貫入する。そして、接続用端子５０ｃの下端を半田材４０に接触させる。また、配線基板３０の配線層３０ｖに、例えば、半導体素子１０の主電極に導通させるための接続用端子５０ｖを貫入する。そして、接続用端子５０ｖの下端を半田材４１に接触させる。
尚、接続用端子５０ｃを貫入した配線層３０ｃ上には、リング状の半田材４２を載置する。また、接続用端子５０ｖを貫入した配線層３０ｖ上には、リング状の半田材４３を載置する。ここで、接続用端子５０ｃ，５０ｖは、半田材４２，４３を貫通している。
また、半田材４０，４１，４２，４３の材質は、例えば、鉛（Ｐｂ）フリーの半田であり、具体的には、Ｓｎ３．５％Ａｇ半田等のＳｎＡｇ系半田、またはＳｎ５％Ｓｂ半田等のＳｎＳｂ系半田が該当する。または、ＳｎＡｇＣｕ系半田、ＳｎＡｇＢｉ系半田、ＳｎＡｇＩｎ系半田、ＳｎＣｕＢｉ系半田、ＳｎＣｕＩｎ系半田、ＳｎＡｇＣｕＮｉＧｅ系半田を用いてもよい。
または、必要に応じて、鉛（Ｐｂ）を含有する半田（共晶系半田）を用いてもよい。具体的には、Ｓｎ５％Ｐｂ半田、Ｓｎ６３％Ｐｂ半田、またはＳｎ３７％Ｐｂ半田を使用してもよい。
また、接続用端子５０ｃ，５０ｖの材質は、例えば、銅（Ｃｕ）を主たる成分としている。
続いて、再度、リフロー処理を実施すると、図１９に示すように、半田材１２，１７、並びに上記半田材４０，４１，４２，４３が溶融する。
そして、半導体素子１０のコレクタ電極１０ｃと金属箔２２ｂとが半田層１２ｃを介して接合し、半導体素子１５のカソード電極１５ｃと金属箔２２ｄとが半田層１７ｃを介して接合する。
また、接続用端子５０ｃの下端と金属箔２２ａとが半田層４０ｃを介して接合し、接続用端子５０ｃの他の端と配線層３０ｃとが半田層４２ｃを介して接合する。
また、接続用端子５０ｖの下端と金属箔２２ｃとが半田層４１ｖを介して接合し、接続用端子５０ｖの他の端と配線層３０ｖとが半田層４３ｖを介して接合する。
尚、半田層４０ｃ，４１ｖにおいては、接続用端子５０ｃ，５０ｖの側面にまで濡れ拡がり、半田層４０ｃ，４１ｖがフィレットを形成する。
そして、この後においては、モールド成形により、絶縁基板２３と配線基板３０の間隙に、例えば、エポキシ樹脂等で構成される封止用樹脂を充填する（図示しない）。これにより、半導体素子１０，１５、並びにポスト電極３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂ等が封止用樹脂により封止される。
尚、コレクタ電極１０ｃと金属箔２２ｂ、並びに、カソード電極１５ｃと金属箔２２ｄとの接合は、上記半田付けの他、圧接、超音波接合により行ってもよい。
このような製造方法により、図示する半導体装置２が完成する。また、当該半導体装置２をＰＰＳ（ポリ・フェニレン・サルファイド）等の樹脂ケースによりパッケージングし、汎用のパワーモジュールを構成してもよい。
また、半導体装置２においては、絶縁基板２３より広面積の数ミリ厚の金属ベース板を、この半導体装置２の基体としてもよい。このような金属ベース板を配置することにより、半導体装置２の放熱性がより向上する。
また、上述した配線基板３０には、ＩＣ回路部、コンデンサ、抵抗等の電子部品を設けてもよい。これにより半導体装置２を、温度センサー回路や過電圧・過電流保護回路等が組み込まれた、小型・薄型サイズのインテリジェントパワーモジュールとして機能させることもできる。
このように、第２の実施の形態に係る半導体装置の製造方法においては、半田材１１，１６及び絶縁層１０ｉ，１５ｉの材質、半田材１１，１６及び絶縁層１０ｉ，１５ｉの形状、リフロー処理を最適条件に調節している。
例えば、半田材１１の電極表面及び絶縁層１０ｉに対する濡れ性の差、半田材１１の表面張力、半田材１１の自重を利用し、半田層を絶縁層１０ｉを隔てて、各々の電極上に分離させている。そして、各々の電極上に配置する半田層の量、形状を最適に調整している。
これにより、ポスト電極の高さにばらつきがあっても、全てのポスト電極と半導体素子の電極とを半田層を介して確実に電気的に接続させることができる。また、このような半田層は、半導体素子に設けられた絶縁層を隔てて確実に分離されるので、半導体素子の電極間で短絡が発生することもない。
また、使用した半田材１１，１６は、フラックス成分を含有しないことから、ポスト電極と電極とを接合した後においては、電極表面のフラックス洗浄が不要になる。
また、半田材１１，１６がシート状であり、フラックスレスであるために、リフロー処理中に、半導体素子１０，１５付近に、フラックス成分或いは半田材が飛散するもない。
また、半田材１１，１６はシート状であり、半導体素子１０，１５に対する位置合わせが容易である。また、半田材１１，１６を半導体素子１０，１５上に対向・配置させるだけなので、製造プロセス中に、半導体素子１０，１５の位置がずれることもない。
このように、第２の実施の形態に係る半導体装置の製造方法によれば、高信頼性で、優れた動作特性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
＜第３の実施の形態＞
次に、第３の実施の形態に係る半導体装置の製造方法の具体的な製造方法を、図２０を用いて説明する。尚、以下に示す全ての図においては、上記の図２〜図１９と、同一の部材には同一の符号を付し、その説明の詳細については省略する。
図２０には、第３の実施の形態に係る半導体装置の製造方法で使用される半導体素子１０の変形例が例示されている。ここで、図２０（ａ）、図２０（ｂ）、図２０（ｃ）においては、図２のＸ−Ｙ破線に沿った位置での半導体素子１０の断面図が示されている。
例えば、半導体素子１０のゲート電極１０ｇとエミッタ電極１０ｅａを分離する絶縁層１０ｉ、或いは、エミッタ電極１０ｅａ，１０ｅｂ間を分離する絶縁層１０ｉにおいては、図２０（ａ）に示す如く、テーパ状であってもよい。また、絶縁層１０ｉは、図２０（ｂ）に示す如く、先端が円形状であってもよい。また、絶縁層１０ｉは、図２０（ｃ）に示す如く、逆テーパ状（逆三角形状）であってもよい。
これらの絶縁層１０ｉの断面形状によれば、上記半田材１１にリフロー処理が施されると、より確実に上記半田層１１ｇと上記半田層１１ｅａ，１１ｅｂとに、分離される。
第１の実施の形態に係る半導体装置の製造方法を説明するためのフロー図である。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その１）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その２）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その３）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その４）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その５）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その６）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その７）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その８）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その９）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その１０）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その１１）。 第１の実施の形態に係る半導体装置の製造方法を説明するための図である（その１２）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その１）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その２）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その３）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その４）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その５）。 第２の実施の形態に係る半導体装置の製造方法を説明するための図である（その６）。 第３の実施の形態に係る半導体装置の製造方法を説明するための図である。 ワイヤレス構造の半導体装置の要部図である。
符号の説明
１，２ 半導体装置
１０，１５ 半導体素子
１０ｇ ゲート電極
１０ｃ コレクタ電極
１０ｅａ，１０ｅｂ エミッタ電極
１０ｉ，１５ｉ 絶縁層
１１，１２，１６，１７，４０，４１，４２，４３ 半田材
１１ｇ，１１ｅａ，１１ｅｂ，１２ｃ，１６ａ，１６ａａ，１６ａｂ，１７ｃ，４０ｃ，４１ｖ，４２ｃ，４３ｖ 半田層
１５ａ アノード電極
１５ｃ カソード電極
２０ 絶縁板
２１，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 金属箔
２３ 絶縁基板
３０ 配線基板
３０ｃ，３０ｇ，３０ｅａ，３０ｅｂ，３０ａａ，３０ａｂ，３０ｖ 配線層
３１ｇ，３１ｅａ，３１ｅｂ，３１ａａ，３１ａｂ ポスト電極
３２ 保護層
５０ｃ，５０ｖ 接続用端子

Claims (16)

  1. 少なくとも一つの第１の電極及び少なくとも一つの第２の電極と、前記第１の電極及び前記第２の電極に対向するように配設された第３の電極とを備え、前記第１の電極と前記第２の電極とが絶縁層により同一面内で電気的に分離されている半導体素子を準備する工程と、
    第１の導電性接合材を、絶縁板の主面に形成された金属箔上に配置し、前記第１の導電性接合材上に、前記第３の電極が接触するように前記半導体素子を載置する工程と、
    シート状の第２の導電性接合材を前記絶縁層により支持して、前記半導体素子の前記第１の電極及び前記第２の電極に対向させる工程と、
    配線基板に配設された配線層に導通する、少なくとも一つの第１のポスト電極の下端及び少なくとも一つの第２のポスト電極の下端のそれぞれを、前記第２の導電性接合材を介して、前記第１の電極上及び前記第２の電極上に対向させる工程と、
    リフロー処理を行って溶融させた前記第２の導電性接合材を前記絶縁層を隔てて第１の導電性接合層及び第２の導電性接合層に分離し、前記第１の導電性接合層を前記第１の電極上に、前記第２の導電性接合層を前記第２の電極上にそれぞれ形成し、前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合すると共に、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合し、前記第３の電極と前記金属箔とを、リフロー処理を行って溶融させた前記第１の導電性接合材から形成した第３の導電性接合層を介して接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の導電性接合材を前記絶縁層を隔てて分離する前に、前記第１の電極及び前記第２の電極、または、前記第１のポスト電極及び前記第２のポスト電極に前処理を施すことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 厚さが５０μｍ以上で１５０μｍ以下の前記第２の導電性接合材を使用することを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記絶縁層に対する前記第２の導電性接合材の接触角が前記第１の電極または前記第２の電極に対する前記第２の導電性接合材の接触角より大きい前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記絶縁層に対する前記第２の導電性接合材の接触角が前記第１のポスト電極または前記第２のポスト電極に対する前記第２の導電性接合材の接触角より大きい前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第２の電極上に形成させた前記第２の導電性接合層の高さより高く、前記半導体素子と前記配線基板の間隙より低い前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記絶縁層の高さが５０μｍ以上であり、前記半導体素子と前記配線基板の間隙より低い前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１記載の半導体装置の製造方法。
  8. 高さが５０μｍより低い前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１記載の半導体装置の製造方法。
  9. 線幅が２００μｍ以上の前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１，６，７，８の何れか一項に記載の半導体装置の製造方法。
  10. 断面形状が矩形状、三角状、円形状、逆三角形状の何れかである前記絶縁層を配置した前記半導体素子を使用することを特徴とする請求項１，２，３乃至９の何れか一項に記載の半導体装置の製造方法。
  11. 前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合し、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合し、前記第３の電極と前記金属箔とを前記第３の導電性接合層を介して接合すると共に、
    前記半導体素子とは別の半導体素子の第４の電極と前記配線基板の別の配線層に導通する第３のポスト電極とを、リフロー処理を行って、前記第４の電極に対向配置した第４の導電性接合材を溶融して形成した第４の導電性接合層を介して接合し、前記第４の電極に対向するように配設された前記別の半導体素子の第５の電極と前記絶縁板の主面に形成された別の金属箔とを、リフロー処理を行って、前記別の金属箔上に載置した第５の導電性接合材を溶融して形成した第５の導電性接合層を介して接合することを特徴とする請求項１記載の半導体装置の製造方法。
  12. 少なくとも一つの第１の電極及び少なくとも一つの第２の電極を備え、前記第１の電極と前記第２の電極とが絶縁層により同一面内で電気的に分離されている半導体素子を準備する工程と、
    シート状の第１の導電性接合材を前記絶縁層により支持して、前記第１の電極及び前記第２の電極に対向させる工程と、
    配線基板に配設された配線層に導通する、少なくとも一つの第１のポスト電極の下端及び少なくとも一つの第２のポスト電極の下端のそれぞれを、前記第１の電極上及び前記第２の電極上に、前記第１の導電性接合材を介して載置する工程と、
    リフロー処理を行って溶融させた前記第１の導電性接合材を前記絶縁層を隔てて第１の導電性接合層及び第２の導電性接合層に分離し、前記第１の導電性接合層を前記第１の電極上に、前記第２の導電性接合層を前記第２の電極上にそれぞれ形成し、前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合すると共に、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
  13. 前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合すると共に、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合した後、
    絶縁板の主面に形成された金属箔上に、前記第１の電極及び前記第２の電極に対向するように配設された、前記半導体素子の第３の電極が、第２の導電性接合材を介して、前記金属箔に接触するように前記半導体素子を載置する工程と、
    前記第３の電極と前記金属箔とを、リフロー処理を行って溶融させた前記第２の導電性接合材から形成した第３の導電性接合層を介して接合する工程と、
    を有することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１の電極と前記第１のポスト電極とを、前記第１の導電性接合層を介して接合し、前記第２の電極と前記第２のポスト電極とを、前記第２の導電性接合層を介して接合すると共に、
    前記半導体素子とは別の半導体素子の第４の電極と前記配線基板の別の配線層に導通する第３のポスト電極とを、リフロー処理を行って、前記第４の電極に対向配置した第４の導電性接合材を溶融して形成した第４の導電性接合層を介して接合することを特徴とする請求項１２記載の半導体装置の製造方法。
  15. 前記第１の電極及び前記第２の電極に対向するように配設された、前記半導体素子の第３の電極と絶縁板の主面に形成された金属箔とを、リフロー処理を行って、前記金属箔に配置した第２の導電性接合材を溶融して形成した第３の導電性接合層を介して接合すると共に、前記第４の電極と対向して配設された前記別の半導体素子の第５の電極と前記絶縁板の主面に形成された別の金属箔とを、リフロー処理を行って、前記別の金属箔に配置した第５の導電性接合材を溶融して形成した第５の導電性接合層を介して接合することを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 絶縁板の主面に形成された金属箔と前記第１の電極及び前記第２の電極に対向するように配設された、前記半導体素子の第３の電極とを、リフロー処理を行って前記金属箔上の第２の導電性接合材を溶融して形成した第３の導電性接合層を介して接合すると共に、前記配線基板に貫入させた接続用端子の一方の端と前記配線基板に配置された更に別の配線層とを第６の導電性接合層を介して接合し、前記接続用端子の他方の端と前記絶縁板の主面に形成された更に別の金属箔とを第７の導電性接合層を介して接合することを特徴とする請求項１２記載の半導体装置の製造方法。
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