JP5103467B2

JP5103467B2 - クロック同期式検出増幅器を備える記憶装置およびその動作方法

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Publication number: JP5103467B2
Application number: JP2009503113A
Authority: JP
Inventors: ザサード、ペリーエイチ．ペレー
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2006-03-29
Filing date: 2007-02-22
Publication date: 2012-12-19
Anticipated expiration: 2027-02-22
Also published as: WO2007117773A2; TWI455147B; EP2002443A2; US7430151B2; JP2009531805A; EP2002443B1; TW200741734A; CN101427319B; WO2007117773A3; US20070237021A1; EP2002443A4; KR20080107435A; CN101427319A; KR101384909B1

Description

本発明は回路、特に記憶回路に関する。

記憶回路は記憶装置のビット数を増やし続けてきたが、その主要な原因は記憶回路の作製時に用いるプロセスのスケーリングが絶えず行われたためである。形状寸法の尺度が０．１ミクロン以下にスケーリングされると、トランジスタ寸法と電源電圧のいずれも減少したが、それはまた異なる信号強度を供給するメモリセルを有するメモリアレイを生み出すに至った。異なる強度は動作速度に不利な影響を与えたが、このことは一般に読取動作を実行するのに必要とされる時間に直接関係する。これは特に動作周波数が１ギガヘルツを超えると悪化した。与えられた速度要件を維持するために、記憶回路は一般に読取動作を実行するために必要とされる種々の要素の各々に割当てられた特定量の時間を有する。主な時間割当は、有効なアドレスからワード線を有効化するまでの時間と、ビット線上で十分な信号を達成するための時間と、ビット線上の信号を検出してから出力を供給するまでの時間と、そして次の周期の準備のために有効化されたワード線にプリチャージする時間とである。動作速度を改善するための典型的な方策は、これらの動作に必要な時間、すなわち有効なアドレスに反応して開始されるサイクルを、短縮化することである。スケーリングによってトランジスタの切替速度が改善されたため、サイクルの短縮化は動作速度の改善を提供する点では有効であった。

しかし、動作速度はトランジスタの切替速度にだけ依存するのでなく、メモリセルの強度にも依存する。メモリセルの強度は統一的ではなく、しばしば幾つかのセルは脆弱すぎて動作速度要求を満たすことができず、欠陥品と見なされるデバイスもある。

それゆえ欠陥デバイスの数を減らすことと、スケーリングによる動作速度の改善を維持することとが必要である。

本発明の一側面において、記憶回路は検出増幅器を有効化することによってクロック周期を開始し、次に同じ周期において次の周期のためのアドレスを有効化する。検出されるべき信号は、ビット線上またはビット線のペア上に存在する。信号を生成するための時間が長いと、信号は大きくなる。その効果は、信号を生成するために一層多くの時間が利用できるならば、脆弱なメモリセルの論理状態の検出が容易になることである。クロック周期を開始することによって検出増幅器が有効化されると、信号を生成するための時間はクロック周期速度に基づき変化し得る。更に読取のためのその他の動作、たとえばアドレスに応答したワード線のプリチャージやドライブが一層速いと、ビット線上で信号を生成するための時間が多くなる。その結果、一層速い切替速度を有するデバイスは、信号生成のための時間が長くなり、よって脆弱なメモリセルの論理状態を検出できる。

本発明の前記その他の一層具体的な目的と利点は、以下の図面に基づく本発明の選好実施例に関する以下の詳細な記載から当業者にとって容易に明らかとなるであろう。

図１に示される記憶装置１０は、１ギガヘルツよりも速く動作できる。トランジスタのゲート長は、少なくとも０．１ミクロン以下に作られる。記憶装置１０はメモリアレイ１２、行デコーダ１４、列デコーダ１６、プリチャージ回路１８、検出増幅器２０、書込ドライバ２２、アドレスレジスタ２４、およびクロック生成器２６を含む。行デコーダ１４とプリチャージ回路１８は、それぞれメモリアレイ１２に接続（coupled）される。検出増幅器２０と書込ドライバ２２は、それぞれ列デコーダ１６に接続される。アドレスレジスタ２４は、行デコーダ１４と列デコーダ１６に接続される。クロック生成器２６は、アドレスレジスタ２４用のクロック信号を生成するための外部クロックであるシステムクロックＣｓｙｓに応答する。

図１に示すメモリアレイ１２内にはメモリセル２８，３０，３２，３４と、ワード線３６，３８と、ビット線４０，４２とがある。メモリセル２８，３０はワード線３６に接続される。メモリセル３２，３４はワード線３８に接続される。メモリセル２８，３４はビット線４０に接続される。メモリセル３０，３２はビット線４２に接続される。メモリアレイ１２は、図示されるよりも遥かに多くのビット線４０，４２とワード線３６，３８の交差位置に更に多くのメモリセル２８〜３４を有する。メモリアレイ１２は、数億個のメモリセル２８〜３４を有することも珍しくない。メモリアレイ１２、行デコーダ１４および列デコーダ１６の動作は特殊なものである必要なく、ＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）、または非揮発性メモリなど普通の記憶装置であってよい。ＳＲＡＭの場合、ビット線４０，４２は、各々１列に沿ったメモリセル２８〜３４に接続されるビット線の相補対であろう。

典型的な記憶回路の方式において、アドレスレジスタ２４は外部アドレスを受取り、それから列アドレスＣＯＬａｄｄを列デコーダ１６に供給し、行アドレスＲＯＷａｄｄを行デコーダ１４に供給する。行アドレスＲＯＷａｄｄによって選択されたワード線３６，３８は１行に沿ったセルを有効化し、これらのセルはそれぞれ接続される単数または複数のビット線４０，４２上に信号を生成する。列デコーダ１６は生成された信号を検出増幅器２０に接続する。検出増幅器２０は、選択された単数または複数のビット線４０，４２上に生成された信号を検出し、生成された信号に対応する出力、すなわち検出増幅器２０からのデータを供給する。

しかし読取動作のタイミングは、動作速度およびメモリセル２８〜３４の信号検出マージンの点で利点を提供する。よってデバイスは、記憶ビットが弱いという理由では欠陥があると見なされなくてよい。タイミングの記載の一助として、図２のタイミングダイアグラムに示された信号の参照を求める。

第１周期は、一般にシステムクロックＣｓｙｓとも呼ばれる外部クロックによって始まり、論理ｈｉｇｈに切替わる。本実施形態では第１周期が書込動作を終了し、読取動作を開始する。第１周期が開始するとクロック生成器２６は書込有効化クロックＣｗｅを有効化し、よって書込ドライバ２２に、信号内のデータをデータバスＤ上の列デコーダ１６に接続させる。列デコーダ１６は、先行周期で受取った列アドレスＣＯＬａｄｄに応答して、先行周期で選択されたビット線４０，４２上にデータが書込まれる。ワード線３６，３８は、同様に先行周期で受取った行アドレスＲＯＷａｄｄによって選択される。書込有効化クロックＣｗｅが無効にされた状態に戻るとき、書込動作は完了する。本実施形態では、論理ｈｉｇｈは有効化と見なされ、論理ｌｏｗは無効化と見なされるが、これは１つまたは複数の動作について逆転されてもよい。

第１周期における書込有効化クロックＣｗｅの立上エッジが、プリチャージクロックＣｐｃの生成を引き起こす。メモリアレイ１２のビット線４０，４２は、プリチャージクロックＣｐｃの論理ｈｉｇｈの間にプリチャージされる。書込有効化クロックＣｗｅの立上エッジはまた、アドレスクロックＣａｄｄの生成も引き起こす。アドレスクロックＣａｄｄの生成は、行アドレスＲＯＷａｄｄを生じさせて行デコーダ１４に接続させ、行デコーダ１４は逆にメモリアレイ１２のワード線３６，３８を生じさせる。選択されたワード線３６，３８に沿ったメモリセル２８〜３４は、それらが接続されるビット線４０，４２上に信号を生成させることによって応答する。少し遅れて列アドレスＣＯＬａｄｄは列デコーダ１６に接続され、列デコーダ１６は選択されたビット線４０，４２を検出増幅器２０に接続する。しかし検出増幅器２０は、次の周期である第２周期が開始するまでは有効化されない。

第２周期が開始すると、クロック生成器２６が応答して検出増幅器有効化クロックＣｓａを論理ｈｉｇｈに供給する。次に検出増幅器２０が応答して、選択されたビット線４０，４２上に生成された信号によって表現された論理状態を検出し、相応のデータ出力信号を供給する。このようにして検出増幅器２０は、第１周期で外部アドレスによって選択されたメモリセル２８〜３４の論理状態に対応する出力を、次の周期、この場合は第２周期の開始時に供給する。クロック生成器２６はまた第２周期の開始に応答して、アドレスクロックＣａｄｄを終了させ、よって行アドレスＲＯＷａｄｄと列アドレスＣＯＬａｄｄのクロックを無効化することによって、行デコーダ１４と列デコーダ１６を無効化する。このようにして、読取動作と書込動作のいずれもクロックエッジが重なっているにも関わらず、読取動作または書込動作の合計時間は１周期の時間を超えない。

読込動作が続くと、クロック生成器２６は、検出増幅器有効化クロックＣｓａの立上エッジに応答して、メモリアレイ１２のビット線４０，４２にプリチャージするためのプリチャージクロックＣｐｃを供給する。列デコーダ１６と行デコーダ１４はプリチャージ動作の間は無効化される。クロック生成器２６は検出増幅器有効化クロックＣｓａの有効化に応答して、アドレスクロックＣａｄｄを有効化する。アドレスレジスタ２４はアドレスクロックＣａｄｄの有効化に応答して、外部アドレスから引き出された行アドレスＲＯＷａｄｄを行デコーダ１４に供給し、行デコーダ１４は逆に行アドレスＲＯＷａｄｄによって選択されたワード線３６，３８を有効化することによって応答する。選択されたワード線３６，３８に沿ったメモリセル２８〜３４は、それらが接続されるビット線４０，４２上でメモリセル２８〜３４の論理状態を表す信号の生成を開始する。列デコーダ１６は、アドレスレジスタ２４によって供給され外部アドレスから引き出された列アドレスＣＯＬａｄｄに応答して、選択されたビット線４０，４２を検出増幅器２０に接続する。ビット線４０，４２上の信号は、行デコーダ１４と列デコーダ１６が有効化される間は生成を続ける。

第３周期が開始すると、クロック生成器２６は検出増幅器有効化クロックＣｓａを有効化する。よって検出増幅器２０は、選択されたビット線４０，４２上に生成された信号を検出し、第２周期で外部アドレスによって選択されたセルに対応して、データ出力信号を供給する。

クロック生成器２６は第３周期の開始に応答して、アドレスクロックＣａｄｄを終了させる。クロック生成器２６は、有効化された検出増幅器有効化クロックＣｓａに応答して、プリチャージクロックＣｐｃとアドレスクロックＣａｄｄを有効化する。プリチャージクロックＣｐｃはプリチャージ回路１８を有効化することによって、メモリアレイ１２のビット線４０，４２にプリチャージする。プリチャージクロックＣｐｃの終了は、セルフタイミングに決まる（ｓｅｌｆ−ｔｉｍｅｄ）。アドレスクロックＣａｄｄが検出増幅器有効化クロックＣｓａに応答するにもかかわらず、アドレスクロックＣａｄｄは遅延されるため、メモリアレイ１２内のメモリセル２８〜３４が行アドレスＲＯＷａｄｄに応答して有効化される前に、ビット線４０，４２のプリチャージが完了する。第３周期でアドレスクロックＣａｄｄが有効化されると、外部アドレスによって選択されたように、選択されたワード線３６，３８とビット線４０，４２上で選択されたセル信号が生成される。選択されたビット線４０，４２上の信号の生成は、次のサイクルが開始するまで終了しない。次のサイクルは、検出増幅器有効化クロックＣｓａの有効化、および第３周期で選択されたメモリセル２８〜３４の論理状態を表すデータの出力をもたらす。

この特定の実施例の効果は、システムクロックＣｓｙｓに示されるように、現在の周期が開始すると検出増幅器２０の有効化で始まる一連の動作が開始し、検出増幅器２０は先行周期で提供された外部（アドレス）によって選択されたメモリセル２８〜３４の論理状態を表す信号を供給する。また現在の周期の開始に応答して、ただし検出後に生じる形で、選択されたワード線３６，３８が有効化され、ビット線４０，４２上の信号が次の周期の開始まで連続的に生成され得る。

この方策の利点は幾つかある。典型的な記憶装置において、チャンネル長さが特定の製造プロセスに対する平均よりも短いと、与えられたプロセスに対して一層高い動作速度が生じる。チャンネル長さが短い結果として、切替速度が速くなり、アドレス指定、デコード、プリチャージに要する時間が短くなるという効果が得られる。しかし他方、トランジスタを切替えるためのチャンネル長さが短いことは、メモリセル２８〜３４が比較的脆弱であること、すなわちセルの信号強度が比較的小さいことと相関し得る。そのためビット線４０，４２上で十分な信号を生成するための時間が増加する。上記の例では、プリチャージ、アドレス指定およびデコードなどの動作が高速化されて、周期の比較的早い時点で信号生成が開始し、この信号生成は次の周期が始まるまで続く。従って信号生成のための時間が増え、比較的脆弱なセルが検出に必要な信号を生成できる。これらと同じセルは、信号の生成に割当てられる典型的な時間内では求められた信号を生成することはできないであろう。

別の利点は、脆弱なセルを有するデバイスが、その周期を長くして信号生成のために一層多くの時間を提供できることである。よってデバイスは欠陥があるのではなく、一層長い周期時間で動作するに過ぎなくなる。信号生成の時間がセルフタイミングで決まる場合、周期時間を長くしても実際には信号生成のために一層多くの時間を提供することはないであろう。同様の利点は、すべてのビットが強力であるために十分な信号を生成するための時間が平均よりも短い場合に起こり得る。このような場合は周期を短くして、当該デバイスを平均デバイスよりも高速の仕様にすることができる。一般に高速のデバイスは一層高額で販売できる。信号生成の時間がセルフタイミングで決まる場合、周期時間を短くすると、時間を短縮されてはならない他の動作、たとえばプリチャージから時間を奪うことになろう。

また一般にビット線４０，４２上の信号生成は高感度動作であり、このような動作においては信号マージンが重要であり得る。このような動作のマージンは単純に周期時間を増すことによって達成できる。しかし信号生成がセルフタイミングであると、周期時間を増しても信号生成のためのマージンを増す効果は得られず、むしろプリチャージなどの動作のためのマージンを増すことになるが、これらの動作は一般に密に制御されており、マージンの必要性は少ない。

本実施形態では、あるサイクルにおいて供給されたアドレスは、実際には次の周期に入ることに応答して供給されたメモリ内の位置に対するものである。読込周期の前の最後の書込周期は、最初の読込周期で読込まれるべき位置のアドレスを供給するために使用され得る。これによって一連の読込サイクルの開始時に使われない周期や、または１個の読込周期を実行するために２個の読込周期を要求するようなことが回避される。書込を実行するために、上記以外の択一的な実施例を用いてもよい。

説明の目的で選んだ上記の実施例の種々の変化と修正は、当業者には容易に思い浮かぶであろう。
たとえば外部アドレスを多重化して、最初に行アドレスが受取られ、その後に列アドレスが続くようにしてもよい。このような場合、図２に示すアドレスクロックは依然として、ワード線３６，３８が有効化されて信号が生成される時間全体を表す。

記憶装置１０は唯一のメモリアレイ１２を有するものとして示されるが、記憶装置１０は外部アドレスの追加的デコードを要求する他の多くのメモリアレイを有してもよい。
検出増幅器２０は１個のデータ出力信号を供給すると記載されたが、複数の出力信号を供給してもよい。

また１個のメモリセル２８〜３４が選択されると記載されたが、メモリアレイ１２と同じアレイまたは示されていない他のアレイにおいて２個以上のメモリセル２８〜３４が選択されてもよい。

プリチャージの形式は詳述されていないが、典型的には正の電源電圧であり、しかし他の電圧を選択することもできる。
このような修正や変化は本発明の本質から逸脱しない限りで、本発明の範囲内に含まれることが意図されており、この範囲は請求項の公正な解釈によってのみ評価される。

本発明の実施例に従う記憶回路。図１に示した記憶回路の動作を理解するために有用なタイミングダイアグラム。

Claims

記憶装置であって、前記記憶装置は、
複数列のビット線と複数行のワード線を有するメモリアレイであって、前記ワード線は前記ビット線に交差することと、
前記メモリアレイに接続される制御回路であって、前記制御回路は連続する記憶読取周期中に前記メモリアレイ内のメモリセル位置に連続的にアクセスすることと
を含み、
前記制御回路は所定の前記記憶読取周期の開始時に前記メモリアレイ内のデータを検出することを開始し、前記記憶読取周期のタイミングは１個の外部クロックエッジによって決定され、
前記制御回路は、前記所定の記憶読取周期の次の記憶読取周期の開始時に検出されるデータのためのアドレスで前記メモリセルをイネーブルするように構成され、
前記制御回路は、前記所定の記憶読取周期の開始に応答してかつ前記所定の記憶読取周期の開始時に起こるデータ検出の後に、前記次の記憶読取周期の開始時に検出されるデータのためのメモリセルをイネーブルするように構成される、
記憶装置。
前記記憶装置は、１個の前記記憶読取周期中に、前記次の記憶読取周期の前記開始時に検出されるべきデータのための信号を生成することを実行するように構成され、
前記信号を生成するための時間は、前記記憶読取周期の時間の増加に伴って増加するように構成される、
請求項１記載の記憶装置。
前記記憶装置はスタティック・ランダムアクセスメモリである、
請求項１記載の記憶装置。
前記記憶装置はダイナミック・ランダムアクセスメモリである、
請求項１記載の記憶装置。
前記記憶装置は１ＧＨｚよりも大きいクロック周期で作動する、
請求項１記載の記憶装置。
記憶ビットは、０．１ミクロンよりも小さいゲート長を有するトランジスタによって実装される、
請求項１記載の記憶装置。
連続する前記記憶読取周期の各々の時間周期は、前記記憶装置のシステムクロックの１周期を超えない、
請求項１記載の記憶装置。
前記メモリアレイ内のデータは、直前の前記記憶読取周期中に前記制御回路によって提供されたアドレスに割当てられる、
請求項１記載の記憶装置。
記憶装置であって、前記記憶装置は、
複数列のビット線と複数行のワード線を有するメモリアレイであって、前記ワード線は前記ビット線に交差することと、
前記メモリアレイに接続される制御回路であって、前記制御回路は複数の連続する記憶読取周期中に前記メモリアレイ内の所定のビット位置に連続的にアクセスすることと
を含み、
前記制御回路は前記記憶装置を制御することによって１個の前記記憶読取周期中において、
第１ビットの論理状態の検出を開始することと、
次いで複数列の前記ビット線をプリチャージすることと、
次いで第２ビット位置をアドレスすることと、および
次いで前記第２ビット位置から検出されるべき信号を生成することと
を少なくとも実行させ、
前記第２ビット位置の論理状態を検出することは、次の記憶読取周期の最初に開始される、
記憶装置。
前記記憶装置はスタティック・ランダムアクセスメモリである、
請求項９記載の記憶装置。
前記記憶装置はダイナミック・ランダムアクセスメモリである、
請求項９記載の記憶装置。
前記記憶装置は１ＧＨｚよりも大きいクロック周期で作動する、
請求項９記載の記憶装置。
記憶ビットは、０．１ミクロンよりも小さいゲート長を有するトランジスタによって実行される、
請求項９記載の記憶装置。
連続する前記記憶読取周期の各々の時間周期は、前記記憶装置のシステムクロックの１周期を超えない、
請求項９記載の記憶装置。
前記制御回路は、所定の記憶読取周期に対する直前の記憶読取周期中にアドレスを提供し、
前記メモリアレイ内のデータは、前記所定の記憶読取周期中に、前記提供されたアドレスに割当てられる、
請求項９記載の記憶装置。
記憶装置の動作方法であって、前記動作方法は、
メモリアレイを有する記憶装置を提供することであって、前記メモリアレイは複数列のビット線と複数行のワード線を備え、前記ビット線は前記ワード線に交差することと、
前記記憶装置にシステムクロック信号を接続することと、
前記記憶装置のセルフタイミングのために、システムクロック信号から複数の連続するメモリクロックを生成することと、
前記連続する複数の記憶読取周期中において、読取るために前記メモリアレイ内のメモリセル位置に連続的にアクセスすることと、
所定のメモリクロックの開始時に最初の動作として、前記メモリアレイ内のデータの検出を開始することと
を含み、
複数の連続するメモリクロックのタイミングは、前記システムクロック信号の１個のクロックエッジから決定され、
前記データは、前記所定の記憶読取周期の直前の記憶読取周期中に生成されたものであり、
前記動作方法は更に、
１個の記憶読取周期中に少なくとも最初に、前記記憶装置を検出することと、
次いで複数列の前記ビット線のプリチャージ機能と、
前記記憶装置のアドレス指定機能と、および
検出されるべき信号の生成機能と
を実行することを含む、
動作方法。
複数の連続する前記記憶読取周期の各々の時間周期は、前記システムクロックの周期を超えないように設定される、
請求項１６記載の動作方法。
前記動作方法は更に、前記記憶装置をスタティック・ランダムアクセスメモリとして実装することを含む、
請求項１６記載の動作方法。
前記動作方法は更に、前記記憶装置をダイナミック・ランダムアクセスメモリとして実装することを含む、
請求項１６記載の動作方法。