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JP5101059B2 - 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 - Google Patents

半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 Download PDF

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Description

本発明は、例えば液晶表示装置等の半導体装置の製造に好適な半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体に関する。
従来から、半導体装置の製造工程においては、所望部位のエッチングを行う際に、薬液を用いたウエットエッチングと、ガスを用いたドライエッチングが多用されている。ドライエッチングとしては、例えばエッチングガスのプラズマを発生させ、このプラズマの作用によってエッチングを行うプラズマエッチング等が知られている。
例えば液晶表示装置におけるアモルファスシリコンＴＦＴ（薄膜トランジスタ）の製造工程等では、金属膜をエッチングしてゲート電極、ソース電極及びドレイン電極を形成する工程、アモルファスシリコン膜等をエッチングして島状構造を形成する工程、チャンネルを形成する工程等において、適宜ウエットエッチングとドライエッチングが用いられている。なお、ウエットエッチングは、主に金属膜のエッチング工程に使用される場合が多い。また、上記のようなエッチング工程の間に、酸素ガスとフッ素元素を含むガスとを含む混合ガスによるアッシングを行い、半導体層周縁部の隆起層を除去して電流特性を改善する技術が知られている（例えば、特許文献１参照。）。
また、上記した液晶表示装置におけるアモルファスシリコンＴＦＴの製造工程では、段状に形成したレジストマスクを用いることにより、マスク数を削減させた省マスクプロセスへの移行が進んでいる。この省マスクプロセスでは、段状に形成されたレジストマスクを途中でアッシングすることによってその形状を変更し、２種類のマスクとして使用することにより、１回のマスク形成工程を削減することができる。
さらに、上記の段状に形成されたレジストマスクを使用した工程において、２回のウエットエッチング工程と２回のドライエッチング工程を行う方法から、２回目のウエットエッチング工程を、ドライエッチングに置き換えることで、配線幅、チャンネル長等の制御性の向上、ウエット薬液のランニングコストの低減、工程短縮などによって、生産性及び歩留まりの向上を図ることが可能となる。
しかしながら、例えば、１回ウエットエッチングを行った金属膜を、この後、ドライエッチングでエッチングすると、ウエットエッチングを行った際にエッチング液と接触することによって金属膜の縁部（露出部）に形成された変質層が、ドライエッチングの際にエッチングされずに残渣としてフェンス状に残り、以後の工程に悪影響を与えたり、デバイス特性に悪影響を与えるという課題があった。例えば、ソース−ドレイン間に上記の残渣が存在すると、ソース−ドレイン間の電気的短絡が生じる場合がある。
特開２００５−７２４４３号公報
上述したとおり、従来の技術では、金属膜をウエットエッチングする工程と、この後、この金属膜をドライエッチングする工程を有する場合、ウエットエッチングの際に薬液にさらされる金属膜の側面に形成された変質層が、ドライエッチングの際にエッチングされずに残渣としてフェンス状に残り、以後の工程に悪影響を与えたり、デバイス特性に悪影響を与えるという課題があった。
本発明は、上記課題を解決するためになされたもので、金属膜をウエットエッチングする工程と、この後、この金属膜をドライエッチングする工程を有する場合において、ウエットエッチング工程において金属膜に形成された変質層の残渣に起因する以後の工程に与える悪影響及びデバイス特性に与える悪影響を軽減することができ、良質な半導体装置を安定的に製造することのできる半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体を提供することを目的とする。
請求項１記載の半導体装置の製造方法は、基板に形成された金属膜をウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、前記ドライエッチング工程の前に、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程を行うことを特徴とする。
請求項２記載の半導体装置の製造方法は、請求項１項記載の半導体装置の製造方法であって、前記基板を処理チャンバー内に収容し、前記変質層除去工程と、前記ドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする。
請求項３記載の半導体装置の製造方法は、基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングするドライエッチング工程と、を具備したことを特徴とする。
請求項４記載の半導体装置の製造方法は、請求項３項記載の半導体装置の製造方法であって、前記基板を処理チャンバー内に収容し、前記アッシング工程と、前記変質層除去工程と、前記ドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする。
請求項５記載の半導体装置の製造方法は、基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、前記レジストマスクを介して前記金属膜の下層のアモルファスシリコン膜をドライエッチングする第１のドライエッチング工程と、前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングする第２のドライエッチング工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記アモルファスシリコン膜をドライエッチングする第３のドライエッチング工程と、を具備したことを特徴とする。
請求項６記載の半導体装置の製造方法は、請求項５項記載の半導体装置の製造方法であって、前記基板を処理チャンバー内に収容し、前記第１のドライエッチング工程と、前記アッシング工程と、前記変質層除去工程と、前記第２のドライエッチング工程と、前記第３のドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする。
請求項７記載の半導体装置の製造方法は、基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜の下層のアモルファスシリコン膜をドライエッチングする第１のドライエッチング工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングする第２のドライエッチング工程と、前記アッシング工程で形状を変更した前記レジストマスクを介して前記アモルファスシリコン膜をドライエッチングする第３のドライエッチング工程と、を具備したことを特徴とする。
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法であって、 前記第１のドライエッチング工程にて前記金属膜の一部をドライエッチングすることを特徴とする。
請求項９記載の半導体装置の製造方法は、請求項７又は８記載の半導体装置の製造方法であって、前記基板を処理チャンバー内に収容し、前記アッシング工程と、前記変質層除去工程と、前記第１のドライエッチング工程と、前記第２のドライエッチング工程と、前記第３のドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする。
請求項１０記載の半導体装置の製造方法は、請求項１乃至９いずれか１項記載の半導体装置の製造方法であって、前記金属膜は、アルミニウム又はその合金膜、モリブデン又はその合金膜、アルミニウム又はその合金膜とモリブデン又はその合金膜の積層膜のいずれかであることを特徴とする。
請求項１１記載の半導体装置の製造装置は、基板を収容する処理チャンバーと、前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、前記処理ガス供給手段から供給された前記処理ガスをプラズマ化して前記基板を処理するプラズマ生成手段と、前記処理チャンバー内で請求項１から請求項１０いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部とを備えたことを特徴とする。
請求項１２記載のコンピュータ記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、前記制御プログラムは、実行時に請求項１から請求項１０いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とする。
請求項１３記載の処理レシピが記憶された記憶媒体は、基板に形成された金属膜をウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を行う半導体装置の製造装置を制御するための処理レシピが記憶された記憶媒体であって、前記処理レシピが、前記ドライエッチング工程の前に、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程を具備したことを特徴とする。
本発明によれば、金属膜をウエットエッチングする工程と、この後、この金属膜をドライエッチングする工程を有する場合において、ウエットエッチング工程において金属膜に形成された変質層の残渣に起因する以後の工程に与える悪影響及びデバイス特性に与える悪影響を軽減することができ、良質な半導体装置を安定的に製造することのできる半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係る半導体装置の製造方法における基板１００の断面構成を拡大して示すものであり、図２は、本実施形態に係る半導体装置の製造装置としてのプラズマエッチング装置の構成を示すものである。まず、図２を参照してプラズマエッチング装置の構成について説明する。
プラズマエッチング装置１は、処理チャンバー２内に処理ガスのプラズマを発生させ、この処理チャンバー２内に配置された基板１００に、プラズマ中のイオンを引き出して作用させエッチングを行う反応性イオンエッチング（ＲＩＥ）装置として構成されている。また、この処理チャンバー２内では、プラズマエッチングに限らず、後述する変質層除去工程及びアッシング工程等を行うこともできるようになっている。
内部を気密に閉塞可能とされた処理チャンバー２は、角筒形状に成形されており、この処理チャンバー２内には、上下に配置された２種類の絶縁性支持部材３ａ，３ｂに支持されたサセプタ３が設けられている。そして、このサセプタ３上に、液晶表示装置用のガラス基板等の基板１００が載置されるようになっている。サセプタ３には、高周波電源４が接続されており、この高周波電源４からサセプタ３に所定周波数（例えば１３．５６ＭＨｚ）の高周波電力が供給されるようになっている。
処理チャンバー２の天井部には、対向電極５が設けられており、この対向電極５は、接地電位とされている。対向電極５は、多数の透孔５ａを有しており、これらの透孔５ａからガスインレット６に供給された処理ガスを、基板１００に向けてシャワー状に供給するように構成されている。ガスインレット６には、ガス供給管７が接続されている。さらにこのガス供給管７には、バルブ８、マスフローコントローラ９を介して、処理ガス供給源１０が接続されている。処理ガス供給源１０からは、所定の処理ガスが供給される。
処理チャンバー２の底部には、排気管１１が接続されており、この排気管１１には排気装置１２が接続されている。排気装置１２はターボ分子ポンプなどの真空ポンプを備えており、処理チャンバー２内を所定の減圧雰囲気まで真空引き可能なように構成されている。また、処理チャンバー２の側壁部にはゲートバルブ１３が設けられており、このゲートバルブ１３を開いた状態で、基板１００を隣接するロードロック室（図示せず）から搬入及び搬出するようになっている。
上記構成のプラズマエッチング装置１は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマエッチング装置１の各部を制御するプロセスコントローラ６１と、ユーザインタフェース６２と、記憶部６３とが設けられている。
ユーザインタフェース６２は、工程管理者がプラズマエッチング装置１を管理するためにコマンドの入力操作を行うキーボードや、プラズマエッチング装置１の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部６３には、プラズマエッチング装置１で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインタフェース６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマエッチング装置１での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
上記構成のプラズマエッチング装置１によって、基板１００のプラズマエッチング等のプラズマ処理を行う場合、まず、ゲートバルブ１３が開放された後、基板１００は、図示しないロードロック室から処理チャンバー２内へと搬入され、サセプタ３上に載置される。次いで、ゲートバルブ１３が閉じられ、排気装置１２によって、処理チャンバー２内が所定の真空度まで真空引きされる。
その後、バルブ８が開放されて、処理ガス供給源１０から所定の処理ガスが、マスフローコントローラ９によってその流量が調整されつつ、処理ガス供給管７、ガスインレット６を通って処理チャンバー２内に導入される。
そして、処理チャンバー２内の圧力が、所定の圧力に維持されるとともに、高周波電源４から所定の周波数の高周波電力がサセプタ３に印加される。これにより、処理ガスが解離して処理チャンバー２内にプラズマが発生するとともに、このプラズマ中のイオンが引き出されて被処理基板１００に到達し、プラズマエッチング等のプラズマ処理が行われる。
そして、所定のプラズマ処理が終了すると、高周波電力の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、基板１００が処理チャンバー２内から搬出される。
次に、図１を参照して、本実施形態に係る半導体装置の製造方法として、液晶表示装置におけるアモルファスシリコンＴＦＴの製造方法について説明する。図１は、本実施形態に係る基板１００の断面構成を模式的に示すものである。図１（ａ）に示すように、透明ガラス基板からなる基板１００には、まず、フォトレジストからなるマスク１０１を用いたエッチング（ウエットエッチング）により所定形状に形成された金属膜からなるゲート電極１０２が形成される。
次に、マスク１０１を除去した後、図１（ｂ）に示すように、絶縁膜１０３、ａ−Ｓｉ膜（アモルファスシリコン膜）１０４、ｎ＋ａ−Ｓｉ膜１０５、金属膜１０６が、下側からこの順で形成され、金属膜１０６の上に段状に形成されたレジストマスク１０７が形成される。金属膜としては、例えばＡｌ又はその合金膜、Ｍｏ又はその合金膜、Ｍｏ又はその合金／Ａｌ又はその合金の積層膜、Ｍｏ又はその合金／Ａｌ又はその合金／Ｍｏ又はその合金の積層膜等を使用することができる。
次に、図１（ｃ）に示すように、段状に形成されたレジストマスク１０７をマスクとして、金属膜１０６をウエットエッチングによってエッチングし、この後、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４をドライエッチングして島状部分を形成するアイランドエッチング工程を行う。上記のウエットエッチング工程では、ウエットエッチング用の薬液と接触した金属膜１０６の縁部（露出部）には、変質層(主に酸化物と推測される)１０８が形成される。
次に、図１（ｄ）に示すように、段状に形成されたレジストマスク１０７を途中までアッシングするハーフアッシング工程を行う。
この後、図１（ｅ）に示すように、変質層１０８を除去する変質層除去工程を行う。この変質層除去工程は、処理ガスとしてＳＦ6とＣｌ2とを含む混合ガス、又は、ＳＦ6とＯ2とを含む混合ガスを使用してそのプラズマにより行う。処理ガスとしてＳＦ6とＣｌ2の混合ガスを使用した場合、Ｃｌ2の流量は、例えば１００〜１５０ｓｃｃｍ、Ｃｌ2とＳＦ6との流量比は例えば５／１〜１５／１とし、圧力は例えば６．６５〜１３．３Ｐａ、高周波の電力は０．５８〜０．８６Ｗ／ｃｍ2 程度とする。また、処理ガスとしてＳＦ6とＯ2の混合ガスを使用した場合の処理条件の一例としては、ＳＦ6／Ｏ2＝５０／５０ｓｃｃｍ、圧力＝２．６６Ｐａ、高周波電力＝０．５８〜Ｗ／ｃｍ2 である。
この後、図１（ｆ）に示すように、ハーフアッシングした段状に形成されたレジストマスク１０７をマスクとして、金属膜１０６、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４の一部をドライエッチングにより順次エッチングし、チャンネル１０９を形成する。
そして、上記の工程の後、パッシベーション膜の形成及び第３のレジストマスクを使用したコンタクトホール形成のエッチング工程、ＩＴＯ膜の形成及び第４のレジストマスクを使用した画素電極形成のエッチング工程等を行い、液晶表示装置を製造する。
以上のとおり、本実施形態では、ウエットエッチングによって生じた金属膜の変質層１０８を、変質層除去工程によって除去するので、変質層１０８の残渣に起因する以後の工程に与える悪影響及びデバイス特性に与える悪影響を軽減することができる。
これに対して、変質層除去工程を行わない場合、図４に示すように、ウエットエッチングによって金属膜１０６に変質層１０８が形成された状態において（ａ）、次にハーフアッシング工程を行うと、段状に形成されたレジストマスク１０７が収縮（シュリンク）することによって金属膜１０６の一部が露出する（ｂ）。そして、この状態で金属膜１０６のドライエッチング工程が行われることによって露出部分にスパイク形状が形成され、外側の変質層１０８（残渣）のみがフェンス状に残ってしまう（ｃ）。このフェンス状の残渣は図４（ｃ）の上部（上面図）に示すように枠状に形成されるため、ソース−ドレイン間の電気的な短絡等が生じる場合がある。
上記実施形態において、段状に形成されたレジストマスク１０７をマスクとして、金属膜１０６をウエットエッチング（エッチング液＝リン酸＋酢酸＋硝酸）によってエッチングした後の一連の工程を、以下の条件で行った。
すなわち、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４をドライエッチングして島状部分を形成するアイランドエッチング工程をＳＦ6とＣｌ2の混合ガスを用いて行い、段状に形成されたレジストマスク１０７を途中までアッシングするハーフアッシング工程をＯ2ガスを用いて行った。この後、変質層１０８を除去する変質層除去工程を、処理ガスＣｌ2／ＳＦ6＝１５０／１０ＳＣＣＭ、圧力１０．６４Ｐａ、高周波電力０．５８〜０．８６Ｗ／ｃｍ2 の条件で行った。しかる後、ハーフアッシングした段状に形成されたレジストマスク１０７をマスクとして、金属膜１０６のうちＭｏ膜を、Ｃｌ2とＯ2の混合ガス、Ａｌ膜をＢＣｌ3とＣｌ2の混合ガスを用いてドライエッチングし、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４の一部をＣｌ2とＳＦ6の混合ガスによりドライエッチングしてチャンネル１０９を形成した。
この結果、変質層１０８の残渣に起因するスパイク形状やフェンス状構造物等のない良好な状態の薄膜トランジスタを製造することができた。なお、上記の一連の段状に形成されたレジストマスクを用いた工程において、最初のウエットエッチング以降の工程は、図２に示したプラズマエッチング装置１によって実施した。この際、一旦基板１００を処理チャンバー２内に収容した後は、処理ガス等の処理条件を順次変更することによって、基板１００を取り出すことなく処理を行うことができる。このため、途中でウエットエッチングを行う場合に比べて効率良く短時間で処理を行うことができる。
次に、図３を参照して他の実施形態について説明する。図３（ａ）に示すように、透明ガラス基板からなる基板１００には、まず、フォトレジストからなるマスク１０１を用いたエッチング（ウエットエッチング）により所定形状に形成された金属膜からなるゲート電極１０２が形成される。
次に、マスク１０１を除去した後、図３（ｂ）に示すように、絶縁膜１０３、ａ−Ｓｉ膜（アモルファスシリコン膜）１０４、ｎ＋ａ−Ｓｉ膜１０５、金属膜１０６が、下側からこの順で形成され、金属膜１０６の上に段状に形成されたレジストマスク１０７が形成される。金属膜としては、例えばＡｌ又はその合金膜、Ｍｏ又はその合金膜、Ｍｏ又はその合金／Ａｌ又はその合金の積層膜、Ｍｏ又はその合金／Ａｌ又はその合金／Ｍｏ又はその合金の積層膜等を使用することができる。
次に、図３（ｃ）に示すように、段状に形成されたレジストマスク１０７をマスクとして、金属膜１０６をウエットエッチングによってエッチングする。この工程では、ウエットエッチングした金属膜１０６の縁部（露出部）には、変質層１０８が形成される。
次に、図３（ｄ）に示すように、段状に形成されたレジストマスク１０７を途中までアッシングしてその形状を変更するハーフアッシング工程を行う。
この後、前記した実施形態と同様にして変質層１０８を除去する変質層除去工程を行い、しかる後、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４をドライエッチングして島状部分を形成し、さらに、金属膜１０６、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４の一部をドライエッチングによりエッチングしてチャンネル１０９を形成する。なお、ｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４をドライエッチングして島状部分を形成する時に、金属膜の種類によっては、チャンネル部分の金属膜の一部をエッチングすることもできる。
本実施形態では、ハーフアッシング工程とアイランドエッチング工程が、前述した実施形態と入れ替わっているが、ハーフアッシング工程の後に変質層除去工程を行うことにより、前述した実施形態と同様な効果を得ることができる。また、本実施形態では、変質層除去工程において処理ガスとしてＣｌ2／ＳＦ6を用いれば、このガス系でｎ＋ａ−Ｓｉ膜１０５、ａ−Ｓｉ膜１０４をエッチングすることができるので、そのまま引き続いてアイランドエッチング工程を行うことができ、実質的に工程数を削減することができる。
本発明の実施形態に係る基板の断面構成を模式的に示す図。 本発明の実施形態に係る半導体装置の製造装置の概略構成を示す図。 本発明の他の実施形態に係る基板の断面構成を模式的に示す図。 従来技術に係る基板の上面及び断面の構成を模式的に示す図。
符号の説明
１００……基板、１０１……マスク、１０２……ゲート電極、１０３……絶縁膜、１０４……ａ−Ｓｉ膜、１０５……ｎ＋ａ−Ｓｉ膜、１０６……金属膜、１０７……段状に形成されたレジストマスク、１０８……変質層、１０９……チャンネル。

Claims (13)

  1. 基板に形成された金属膜をウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、
    前記ドライエッチング工程の前に、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程を行うことを特徴とする半導体装置の製造方法。
  2. 請求項１項記載の半導体装置の製造方法であって、
    前記基板を処理チャンバー内に収容し、前記変質層除去工程と、前記ドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする半導体装置の製造方法。
  3. 基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、
    前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、
    前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングするドライエッチング工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  4. 請求項３項記載の半導体装置の製造方法であって、
    前記基板を処理チャンバー内に収容し、前記アッシング工程と、前記変質層除去工程と、前記ドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする半導体装置の製造方法。
  5. 基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、
    前記レジストマスクを介して前記金属膜の下層のアモルファスシリコン膜をドライエッチングする第１のドライエッチング工程と、
    前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、
    前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングする第２のドライエッチング工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記アモルファスシリコン膜をドライエッチングする第３のドライエッチング工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  6. 請求項５項記載の半導体装置の製造方法であって、
    前記基板を処理チャンバー内に収容し、前記第１のドライエッチング工程と、前記アッシング工程と、前記変質層除去工程と、前記第２のドライエッチング工程と、前記第３のドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする半導体装置の製造方法。
  7. 基板に形成された金属膜をレジストマスクを介してウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を有する半導体装置の製造方法であって、
    前記レジストマスクの一部をアッシングして前記レジストマスクの形状を変更するアッシング工程と、
    前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜の下層のアモルファスシリコン膜をドライエッチングする第１のドライエッチング工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記金属膜をドライエッチングする第２のドライエッチング工程と、
    前記アッシング工程で形状を変更した前記レジストマスクを介して前記アモルファスシリコン膜をドライエッチングする第３のドライエッチング工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法であって、
    前記第１のドライエッチング工程にて前記金属膜の一部をドライエッチングすることを特徴とする半導体装置の製造方法。
  9. 請求項７又は８記載の半導体装置の製造方法であって、
    前記基板を処理チャンバー内に収容し、前記アッシング工程と、前記変質層除去工程と、前記第１のドライエッチング工程と、前記第２のドライエッチング工程と、前記第３のドライエッチング工程を、前記基板を前記処理チャンバー内から搬出することなく続けて行うことを特徴とする半導体装置の製造方法。
  10. 請求項１乃至９いずれか１項記載の半導体装置の製造方法であって、
    前記金属膜は、アルミニウム又はその合金膜、モリブデン又はその合金膜、アルミニウム又はその合金膜とモリブデン又はその合金膜の積層膜のいずれかであることを特徴とする半導体装置の製造方法。
  11. 基板を収容する処理チャンバーと、
    前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、
    前記処理ガス供給手段から供給された前記処理ガスをプラズマ化して前記基板を処理するプラズマ生成手段と、
    前記処理チャンバー内で請求項１から請求項１０いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部と
    を備えたことを特徴とする半導体装置の製造装置。
  12. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ記憶媒体であって、
    前記制御プログラムは、実行時に請求項１から請求項１０いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とするコンピュータ記憶媒体。
  13. 基板に形成された金属膜をウエットエッチング工程でエッチングした後に前記金属膜をドライエッチングするドライエッチング工程を行う半導体装置の製造装置を制御するための処理レシピが記憶された記憶媒体であって、前記処理レシピが、
    前記ドライエッチング工程の前に、前記ウエットエッチング工程で露出した前記金属膜の縁部に形成された変質層を、ＳＦ 6 とＣｌ 2 とを含む混合ガス、又は、ＳＦ 6 とＯ 2 とを含む混合ガスのプラズマを用いて除去する変質層除去工程を具備したことを特徴とする処理レシピが記憶された記憶媒体。
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CN101630640B (zh) * 2008-07-18 2012-09-26 北京京东方光电科技有限公司 光刻胶毛刺边缘形成方法和tft-lcd阵列基板制造方法
JP5856543B2 (ja) 2012-06-27 2016-02-09 東京エレクトロン株式会社 エッチング方法
CN103137815A (zh) * 2013-02-28 2013-06-05 合肥彩虹蓝光科技有限公司 新型pss基版结构及其制作方法
JP6606476B2 (ja) * 2016-08-02 2019-11-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04157723A (ja) * 1990-10-22 1992-05-29 Kawasaki Steel Corp アルミニウム膜のドライエッチング方法
US6241739B1 (en) * 1999-11-12 2001-06-05 Altair Instruments, Inc. Microdermabrasion device and method of treating the skin surface
JP3425925B2 (ja) * 2000-03-28 2003-07-14 鹿児島日本電気株式会社 薄膜トランジスタの製造方法
JP2002064101A (ja) * 2000-08-21 2002-02-28 Casio Comput Co Ltd クロム層を有する配線の形成方法
JP2002151381A (ja) * 2000-11-09 2002-05-24 Nec Kagoshima Ltd パターン形成方法
JP4410951B2 (ja) * 2001-02-27 2010-02-10 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法および液晶表示装置の製造方法
TW561515B (en) * 2001-11-30 2003-11-11 Tokyo Electron Ltd Processing device, and gas discharge suppressing member
JP2005072443A (ja) * 2003-08-27 2005-03-17 Advanced Display Inc 薄膜トランジスタの製造方法及び表示装置の製造方法

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