JP5194273B2

JP5194273B2 - 半導体装置

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Publication number: JP5194273B2
Application number: JP2007243823A
Authority: JP
Inventors: 秀紀藤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2013-05-08
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Description

本発明は半導体装置に関し、特に、ＰＩＮダイオードを備えた半導体装置に関するものである。

近年、産業用電力装置などの分野でインバータ装置が使用されている。インバータ装置には、通常、商用電源（交流電源）が使用される。そのため、インバータ装置は、交流電源を一度直流に変換（順変換）するコンバータ部分と、平滑回路部分と、直流電圧を交流に変換（逆変換）するインバータ部分とから構成される。インバータ部分におけるメインのパワー素子としては、比較的高速でスイッチング動作が可能なゲート絶縁型トランジスタ（Insulated Gate Bipolar Transistor、以下「ＩＧＢＴ」と記す。）が主に適用されている。

インバータ装置の負荷は電動誘導機（誘導性負荷のモータ）の場合が多い。その誘導性負荷は上アーム素子と下アーム素子の中間電位点に接続されて、誘導性負荷に流す電流の方向は正と負の両方向とされる。そのため、誘導性負荷に流れる電流を負荷接続端から高電位の電源側へ戻したり、負荷接続端から接地側に流したりするために、その電流を誘導性負荷とアーム素子の閉回路間とで還流させるためのフリーホイールダイオードが必要とされる。そのようなフリーホイールダイオードの一つとして、ＰＩＮダイオードがある。

インバータ装置では、通常、ＩＧＢＴをスイッチとして動作させて、オフ状態とオン状態を繰り返すことで電力エネルギーが制御される。誘導性負荷によるインバータ回路のスイッチングでは、ターンオン過程を経てオン状態とされ、一方、ターンオフ過程を経てオフ状態とされる。ターンオン過程とはＩＧＢＴがオフ状態からオン状態へ遷移することをいい、ターンオフ過程とはＩＧＢＴがオン状態からオフ状態へ遷移することをいう。

ＩＧＢＴがオンの状態ではＰＩＮダイオードには電流は流れず、ＰＩＮダイオードはオフ状態にある。一方、ＩＧＢＴがオフの状態ではＰＩＮダイオードに電流が流れ、ＰＩＮダイオードはオン状態にある。インバータ装置のスイッチング特性を高めるには、ＰＩＮダイオードをオン状態からオフ状態へできるだけ速くスイッチさせる必要がある。そのため、ＰＩＮダイオードにはライフタイムを短くすることが求められる。一方、ライフタイムを短くすると、オン状態での抵抗（オン抵抗）が高くなるという問題がある。したがって、ＰＩＮダイオードのスイッチング特性を確保しながらオン抵抗を下げるには、ＰＩＮダイオードのライフタイムを精度よく制御することが求められる。なお、ＰＩＮダイオードを開示した文献として、たとえば、特許文献１，２がある。
特開平１１−２６７７９号公報特開２０００−３２３７２４号公報

しかしながら、上述した半導体装置では、次のような問題点があった。従来、ＰＩＮダイオードでは、電子線照射や白金拡散により、結晶欠陥や不純物トラップを形成することによってライフタイムが制御されていた。この種の方法では、基板全体のライフタイムが変えられることになる。すなわち、ＰＩＮダイオードの従来のライフタイムの制御は、基板全体のライフタイムを変えることによって、結果的にＰＩＮダイオードのライフタイムを制御していた。そのため、適用される装置の特性に対応したＰＩＮダイオードのライフタイムの最適化をすることが困難であるという問題があった。

本発明は上記問題点を解決するためになされたものであり、その目的はライフタイムの制御を精度よく行うことができる半導体装置を提供することである。

本発明に係る半導体装置は、アノード部とカソード部と中間部と結晶欠陥を有する所定の膜とを備えている。アノード部は、第１導電型の第１領域を含んでいる。カソード部は、第２導電型の第２領域を含んでいる。中間部はアノード部とカソード部との間に位置し、アノード部とカソード部にそれぞれ接合されている。結晶欠陥を有する所定の膜は、順バイアス状態において、中間部の厚み方向中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、アノード部の側の部分およびカソード部の側の部分のうち、少なくとも一方の側の部分に形成されている。

本発明に係る半導体装置によれば、順バイアス状態においてより濃度の高いキャリアが存在する部分に、再結合中心となる結晶欠陥を有する所定の膜が形成される。その所定の膜を形成する際に、膜厚を変えたり、形成する領域等を選択することによって、逆バイアス状態において、注入されたキャリアの全体に対する、キャリアの再結合による消滅の割合を変えることができる。その結果、適用される装置の特性に応じて、半導体装置のライフタイムを容易に制御することができる。

はじめに、各実施の形態に係る半導体装置の特徴について説明する。まず、誘導性負荷を制御するインバータ装置のインバータ回路を図１に示す。図１に示すように、インバータ装置では、誘導性負荷５１への電力の供給を制御するＩＧＢＴ５０と、誘導性負荷５１からの還流電流の通路としてＰＩＮダイオード２が設けられている。ＰＩＮダイオード２はＩＧＢＴ５０と並列に接続されている。図２に示すように、ＰＩＮダイオード２は、アノード電極６およびＰ層３（アノード部）と、Ｉ層４（中間部）と、Ｎ層５およびカソード電極７（カソード部）とにより構成される。

ＩＧＢＴ５０がオンして誘導性負荷５１に電流が流れた後にＩＧＢＴ５０がオフすると、誘導性負荷５１に蓄積されたエネルギーによりＰＩＮダイオード２を通って還流電流が流れ、ＰＩＮダイオード２は順バイアス状態（オン状態）となる。この順バイアス状態では、ＰＩＮダイオード２のＩ層４に、キャリアが注入されて飽和状態となる。図３に、順バイアス状態のＰＩＮダイオード２内におけるキャリアの濃度分布のグラフを示す。

図３に示すように、順バイアス状態におけるキャリア濃度のグラフ（分布）は、Ｐ層の端部とＮ層の端部とを結ぶ略双曲線関数の曲線となる。Ｐ層の端部では、キャリア濃度はＰ層の不純物濃度と同じ濃度となり、Ｎ層の端部では、キャリア濃度はＮ層の不純物濃度と同じ濃度となる。

次に、ＩＧＢＴ５０がオフからオンに切り替わると、ＰＩＮダイオード２は、順バイアス状態から逆バイアス電圧が印加された状態になる。ＰＩＮダイオード２に逆バイアス電圧が印加されると、Ｉ層に注入されたキャリアは最終的に消滅する。

このＰＩＮダイオード２では、Ｉ層４の厚み方向（ＰＮ方向）の中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、Ｐ層３側の部分およびＮ層５側の部分の少なくとも一方の部分に、キャリアの再結合中心となる結晶欠陥を有する膜が形成されている。より具体的には、順バイアス状態で注入されたキャリアの濃度が比較的高いｐｎ接合付近の領域Ａまたはｎ+ｎ接合付近の領域Ｂに、結晶欠陥を有するポリシリコン膜やアモルファスシリコン膜が形成されている。これにより、比較的キャリア濃度の高い領域に存在するキャリア（電子とホール）が結晶欠陥において再結合して短時間で消滅する。そして、残ったキャリアのうち、電子がＮ層５側から排出され、ホールがＰ層３側から排出されて、最終的に注入されたキャリアが消滅することになる。

すなわち、このＰＩＮダイオードでは、キャリアの再結合中心となる所定の膜を形成する領域（膜厚、面積等）やグレインサイズ等を変えることによって、注入されたキャリアの全体に対する、比較的キャリア濃度の高い領域Ａおよび領域Ｂに存在するキャリアの再結合による消滅の割合が変えられて、ＰＩＮダイオード２としてのライフタイムが制御されることになる。以下、再結合中心となる結晶欠陥を有する所定の膜が形成されたＰＩＮダイオードについて、具体的に説明する。

実施の形態１
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第１の例について説明する。

図４に示すように、ｎ^-型シリコン基板（ρｎ＝１×１０¹³〜１×１０¹⁵／ｃｍ³、ｔｎ＝１０〜７００μｍ）１０の一方の主表面上にｎ型ポリシリコン膜（Ｎ＝１×１０¹⁴〜１×１０¹⁶／ｃｍ³）１１（第３領域）が形成され、そのｎ型ポリシリコン膜１１上にｐ型ポリシリコン膜（Ｎ＝１×１０¹⁴〜１×１０¹⁷／ｃｍ³、Ｘｊ＝０．５〜５μｍ）１２（第１領域）が形成されている。そのｐ型ポリシリコン膜１２の表面に接触するように、ｐ型ポリシリコン膜１２と電気的に接続されるアノード電極６が形成されている。ｎ^-型シリコン基板１０の他方の主表面には、表面から所定の深さにわたりｎ⁺領域（Ｎ＝１×１０¹⁶〜１×１０¹⁹／ｃｍ³、Ｘｊ＝０．５〜５μｍ）１３（第２領域）が形成されている。さらに、そのｎ⁺型領域１３の表面に接触するように、ｎ⁺型領域１３に電気的に接続されるカソード電極７が形成されている。

ＰＩＮダイオード２におけるＰ層はｐ型ポリシリコン膜１２からなり、Ｉ層はｎ型ポリシリコン膜１１とｎ^-型シリコン基板１０からなり、Ｎ層はｎ⁺型領域１３からなる。また、ｐ型ポリシリコン膜１２とｎ型ポリシリコン膜１１との接合が第１接合（ｐｎ接合）となり、ｎ^-型シリコン基板とｎ⁺型領域１３との接合が第２接合（ｎ⁺ｎ接合）となる。

このように、本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が、ｐｎ接合を含むようにしてアノードの側に形成されている。そのＰＩＮダイオード２の順バイアス状態でのキャリアの濃度グラフ（分布）を図５に示す。図５に示すように、順バイアス状態におけるキャリア濃度のグラフ（実線）は、アノード側の端部とカソード側の端部とを結ぶ略双曲線関数の曲線となる。アノード側のキャリア濃度はｐ型ポリシリコン膜１２の不純物濃度と同じ濃度となり、カソード側のキャリア濃度はｎ⁺型領域１３の不純物濃度と同じ濃度となる。なお、点線は、ＰＩＮダイオードを構成する各領域の不純物濃度を示す。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。ＩＧＢＴがオフからオンに切り替わって、ＰＩＮダイオード２に逆バイアス電圧が印加されると、図６に示すように、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、図７に示すように、主表面を有するｎ^-型シリコン基板１０が用意される。次に、図８に示すように、そのｎ^-型シリコン基板１０の一方の表面にｎ型にドープされたポリシリコン膜１１が形成される。次に、図９に示すように、そのポリシリコン膜１１にｐ型の不純物がイオン注入法により注入される。次に、図１０に示すように、所定の熱処理を施してｐ型の不純物を熱拡散させることにより、ｐ型ポリシリコン膜１２が形成される。こうして、ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２とによりｐｎ接合が形成される。

次に、図１１に示すように、ｐ型ポリシリコン膜１２の表面上にバリアメタルとアルミニウムを形成することによってアノード電極６が形成される。次に、図１２に示すように、ｎ^-型シリコン基板１０の他方の主表面に、ｎ型の不純物がイオン注入によって注入される。次に、図１３に示すように、所定の熱処理を施してｎ型の不純物を熱拡散させることにより、ｎ⁺型領域１３が形成される。そのｎ⁺型領域１３の表面にアルミニウム等を形成することによってカソード電極７が形成される。こうして、図４に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、アノード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２が形成されている。これにより、キャリア濃度が比較的高い領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。

また、そのｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２の膜厚ｔやグレインサイズ等を変えることで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合が変えられる。たとえば、ポリシリコン膜の膜厚を厚くすると、再結合中心の数が増加してライフタイムはより短くなる。また、ポリシリコン膜のグレインサイズを大きくするとグレインの境界の領域が狭くなり、再結合中心の数が減少してライフタイムはより長くなる。こうして、ＰＩＮダイオード２のライフタイムが調整されて、ＰＩＮダイオード２の急激なスイッチングに伴うサージ等を抑えながら、ＰＩＮダイオード２のオン状態での抵抗（オン抵抗）が高くなるを抑制することができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の膜厚等を変えることで、ＰＩＮダイオード２のライフタイムが制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態２
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第２の例について説明する。

図１４に示すように、ｎ^-型シリコン基板１０の一方の主表面上には、ｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が選択的に形成されている。そのｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２の側壁上には絶縁膜１４が形成されている。ｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が形成されていない領域に露出するｎ^-型シリコン基板１０の表面と、ｐ型ポリシリコン膜１２の表面とに接触するようにアノード電極６が形成されている。なお、これ以外の構成については、図４に示すＰＩＮダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。

本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が、ｐｎ接合を含むようにしてアノードの側に選択的に形成されている。そのｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）は、図５に示すキャリア濃度のグラフと実質的に同じグラフとなる。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図１５に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図７〜図１０に示す工程と同様の工程を経て、図１６に示すように、ｎ^-型シリコン基板１０の一方の表面上に、ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２が形成される。次に、図１７に示すように、ｐ型ポリシリコン膜１２の表面上にレジストパターン３１が形成される。次に、図１８に示すように、レジストパターン３１をマスクとして、ｐ型ポリシリコン膜１２とｎ型ポリシリコン膜１１に異方性エッチングを施すことにより、所定の領域にだけｐ型ポリシリコン膜１２とｎ型ポリシリコン膜１１を残して、他の領域に位置するｐ型ポリシリコン膜１２とｎ型ポリシリコン膜１１の部分が除去されて、ｎ^-型シリコン基板１０の表面が露出する。その後、レジストパターン３１が除去される。

次に、図１９に示すように、所定の熱処理を施すことにより、それぞれ露出したｎ^-型シリコン基板１０の表面、ｎ型ポリシリコン膜１１の表面およびｐ型ポリシリコン膜１２の表面に絶縁膜１４が形成される。その絶縁膜１４に異方性エッチングを施すことにより、ｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２の側面上に位置する絶縁膜１４の部分を残して、絶縁膜１４の他の部分が除去される。次に、図２０に示すように、アノード電極６が形成される。その後、前述した図１２および図１３に示す工程と同様の工程を経て、図１４に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、アノード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。

しかも、そのｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２の膜厚ｔを変えることに加えて、これらのポリシリコン膜を選択的に形成することで、その形成領域の面積Ｓ（図１５参照）を変えることができ、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の形成領域の面積や膜厚等を変えることで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

なお、上述したＰＩＮダイオードの製造方法では、ｐ型ポリシリコン膜１２とｎ型ポリシリコン膜１１に異方性エッチングを施す際に、ｎ^-型シリコン基板１０の表面を露出する態様でエッチングを施す場合（ジャストエッチング）を例に挙げて説明した。エッチングの態様としては、これに限られるものではなく、図２１に示すように、たとえば、ｎ型ポリシリコン膜１１の一部を残すようなエッチングを施すことによって、膜厚の相対的に厚い部分と薄い部分とを選択的に形成するようにしてもよく、このような場合でも、同様の効果を得ることができる。

実施の形態３
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第３の例について説明する。

図２２に示すように、ｎ^-型シリコン基板１０の一方の主表面上には、ｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が選択的に形成されている。ｎ型ポリシリコン膜１１およびｐ型ポリシリコン膜１２が形成されていない領域に位置するｎ^-型シリコン基板１０の部分には、ｎ型領域（Ｎ＝１×１０¹⁴〜１×１０¹⁷／ｃｍ³、Ｘｊ＝０．５〜５μｍ）１５（第４領域）が形成されている。なお、これ以外の構成については、図１４に示すＰＩＮダイオードと同様なので、同一部材には同一符合を付しその説明を省略する。

本ＰＩＮダイオードは、ｎ型領域１５が形成されている点を除けば、図１４に示すＰＩＮダイオードと同様の構造とされる。また、ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）は、図５に示すキャリア濃度のグラフと実質的に同じグラフとなる。

そして、ＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動についても、図１４に示すＰＩＮダイオードの場合と実質的に同じである。図１５に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図７〜図１０および図１６〜図１８に示す工程と同様の工程を経た後、図２４に示すように、レジストパターン３１をマスクとして、露出したｎ^-型シリコン基板１０の表面にｎ型の不純物がイオン注入法によって注入される。その後、レジストパターン３１が除去される。

次に、図２５に示すように、所定の熱処理を施すことにより、それぞれ露出したｎ^-型シリコン基板１０の表面、ｎ型ポリシリコン膜１１の表面およびｐ型ポリシリコン膜１２の表面に絶縁膜１４が形成される。また、注入されたｎ型の不純物が熱拡散されて、ｎ型領域１５が形成される。その後、前述した図２０、図１２および図１３に示す工程と同様の工程を経て、図２２に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、特に、ｎ型領域１５が形成されていることで、逆バイアス状態において、ホールが電子と再結合して消滅する割合が増える。また、消滅させる電子の絶対量を減少させることができる。これにより、ポリシリコン膜の膜厚および形成領域の面積を変えることに加えて、ｎ型領域１５を形成することで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるポリシリコン膜（ｎ型ポリシリコン膜１１とｐ型ポリシリコン膜１２）の形成領域の面積や膜厚等を変えることで、さらには、ｎ型領域１５を形成することで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態４
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第４の例について説明する。

図２６に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１７（第５領域）が形成されている。そのｐ型領域１７の表面上にｐ型ポリシリコン膜１６が形成されている。そのｐ型ポリシリコン膜１６の表面に接触するように、ｐ型ポリシリコン膜１６と電気的に接続されるアノード電極６が形成されている。ｎ^-型シリコン基板１０の他方の主表面上にはｎ⁺型領域１３が形成され、そのｎ⁺型領域１３の表面に接触するように、ｎ⁺型領域１３に電気的に接続されるカソード電極７が形成されている。

ＰＩＮダイオード２におけるＰ層はｐ型ポリシリコン膜１６とｐ型領域１７からなり、Ｉ層はｎ^-型シリコン基板１０からなり、Ｎ層はｎ⁺型領域１３からなる。また、ｐ型領域１７とｎ^-型シリコン基板１０との接合が第１接合（ｐｎ接合）となり、ｎ^-型シリコン基板１０とｎ⁺型領域１３との接合が第２接合（ｎ⁺ｎ接合）となる。

このように、本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｐ型ポリシリコン膜１６が、ｐｎ接合の近傍に位置するようにアノードの側に形成されている。そのＰＩＮダイオード２の順バイアス状態でのキャリアの濃度のグラフ（分布）を図２７に示す。図２７に示すように、順バイアス状態におけるキャリア濃度のグラフ（実線）は、アノード側の端部とカソード側の端部とを結ぶ略双曲線関数の曲線となる。アノード側のキャリア濃度はｐ型ポリシリコン膜１６の不純物濃度と同じ濃度となり、カソード側のキャリア濃度はｎ⁺型領域１３の不純物濃度と同じ濃度となる。なお、点線は、ＰＩＮダイオードを構成する各領域の不純物濃度を示す。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図２８に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｐ型ポリシリコン膜１６の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、図２９に示すように、ｎ^-型シリコン基板１０の一方の表面に所定の厚さのポリシリコン膜３２が形成される。次に、図３０に示すように、そのポリシリコン膜３２にｐ型の不純物をイオン注入法により注入することによって、ｐ型ポリシリコン膜１６が形成される。次に、図３１に示すように、所定の熱処理を施してｐ型ポリシリコン膜１６中のｐ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｐ型領域１７が形成される。その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図２６に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、アノード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｐ型ポリシリコン膜１６が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。しかも、そのｐ型ポリシリコン膜１６の膜厚ｔを変えることで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合を精密に変えることができる。また、ｐｎ接合（第１接合）がポリシリコン膜（ｐ型ポリシリコン膜１６）中に位置していないことで、再結合によるキャリアの消滅を抑えて、リーク電流を低減することができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｐ型ポリシリコン膜１６の膜厚等を変えることで、ＰＩＮダイオード２のライフタイムが精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態５
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第５の例について説明する。

図３２に示すように、ｎ^-型シリコン基板１０の一方の主表面には、ｐ型ポリシリコン膜１６が選択的に形成されている。そのｐ型ポリシリコン膜１６に対応するように、ｐ型ポリシリコン膜１６の直下に位置するｎ^-型シリコン基板１０の部分では、ｎ^-型シリコン基板１０の表面から所定の深さにわたりｐ型領域１７が選択的に形成されている。ｐ型ポリシリコン膜１６の側壁上には絶縁膜１４が形成されている。ｐ型ポリシリコン膜１６が形成されていない領域に露出するｎ^-型シリコン基板１０の表面と、ｐ型ポリシリコン膜１６の表面とに接触するようにアノード電極６が形成されている。なお、これ以外の構成については図２６に示すＰＩＮダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。

本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｐ型ポリシリコン膜１６が、ｐｎ接合の近傍に位置するようにアノードの側に選択的に形成されている。そのｐ型ポリシリコン膜１６が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリアの濃度のグラフ（分布）は、図２７に示すキャリア濃度のグラフと実質的に同じグラフとなる。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図３３に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｐ型ポリシリコン膜１６の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図２９および図３０に示す工程と同様の工程を経て、図３４に示すように、ｎ^-型シリコン基板１０の一方の表面上に、ｐ型ポリシリコン膜１６が形成される。次に、図３５に示すように、ｐ型ポリシリコン膜１６の表面上にレジストパターン３１が形成される。次に、レジストパターン３１をマスクとして、ｐ型ポリシリコン膜１６に異方性エッチングを施すことにより、所定の領域にだけｐ型ポリシリコン膜１６を残して、他の領域に位置するｐ型ポリシリコン膜１６の部分が除去されて、ｎ^-型シリコン基板１０の表面が露出する。その後、レジストパターン３１が除去される。

次に、図３６に示すように、所定の熱処理を施して、ｐ型ポリシリコン膜１６中のｐ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｐ型領域１７が選択的に形成される。また、露出したｎ^-型シリコン基板１０の表面、ｐ型ポリシリコン膜１６の表面に絶縁膜１４が形成される。その後、前述した図２０、図１２、図１３に示す工程と同様の工程を経て、図３２に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、アノード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｐ型ポリシリコン膜１６が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。

しかも、そのｐ型ポリシリコン膜１６の膜厚ｔを変えることに加えて、このｐ型ポリシリコン膜１６を選択的に形成することで、その形成領域の面積Ｓ（図３３参照）を変えることができ、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｐ型ポリシリコン膜１６の形成領域の面積や膜厚等を変えることで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態６
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、アノード側に形成されたＰＩＮダイオードの第６の例について説明する。

図３７に示すように、ｎ^-型シリコン基板１０の一方の主表面には、ｐ型ポリシリコン膜１６が選択的に形成されている。そのｐ型ポリシリコン膜１６に対応するように、ｐ型ポリシリコン膜１６の直下に位置するｎ^-型シリコン基板１０の部分では、ｎ^-型シリコン基板１０の表面から所定の深さにわたりｐ型領域１７が選択的に形成されている。ｐ型ポリシリコン膜１６が形成されていない領域に位置するｎ^-型シリコン基板１０の部分には、ｎ型領域１５（第６領域）が形成されている。なお、これ以外の構成については、図３２に示すＰＩＮダイオードと同様なので、同一部材には同一符合を付しその説明を省略する。

本ＰＩＮダイオードは、ｎ型領域１５が形成されている点を除けば、図３２に示すＰＩＮダイオードと同様の構造とされる。また、ｐ型ポリシリコン膜１６が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリアの濃度のグラフ（分布）は、図２７に示すキャリア濃度のグラフと実質的に同じグラフとなる。

そして、ＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動についても、図３２に示すＰＩＮダイオードの場合と実質的に同じである。図３８に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｐ型ポリシリコン膜１６の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、カソード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図２９、図３０、図３４および図３５に示す工程と同様の工程を経た後、図３９に示すように、レジストパターン３１をマスクとして、露出したｎ^-型シリコン基板１０の表面にｎ型の不純物がイオン注入法によって注入される。その後、レジストパターン３１が除去される。

次に、図４０に示すように、所定の熱処理を施して、ｐ型ポリシリコン膜１６中のｐ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｐ型領域１７が選択的に形成される。また、露出したｎ^-型シリコン基板１０に注入されたｎ型の不純物を熱拡散させることにより、ｎ型領域１５が形成される。さらに、露出したｎ^-型シリコン基板１０の表面、ｐ型ポリシリコン膜１６の表面に絶縁膜１４が形成される。その後、前述した図２０、図１２、図１３に示す工程と同様の工程を経て、図３７に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、特に、ｎ型領域１５が形成されていることで、逆バイアス状態において、ホールが電子と再結合して消滅する割合が増える。また、消滅させる電子の絶対量を減少させることができる。これにより、ｐ型ポリシリコン膜１６の膜厚および形成領域の面積を変えることに加えて、ｎ型領域１５を形成することで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｐ型ポリシリコン膜１６の形成領域の面積や膜厚等を変えることで、さらには、ｎ型領域１５を形成することで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態７
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第１の例について説明する。

図４１に示すように、ｎ^-型シリコン基板（ρｎ＝１×１０¹³〜１×１０¹⁵／ｃｍ³、ｔｎ＝１０〜７００μｍ）１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８（Ｎ＝１×１０¹⁴〜１×１０¹⁷／ｃｍ³、Ｘｊ＝０．５〜５μｍ）が形成されている。そのｐ型領域１８の表面に接触するように、ｐ型領域１８と電気的に接続されるアノード電極６が形成されている。ｎ^-型シリコン基板１０の他方の主表面上には、所定の厚さのｎ型ポリシリコン膜（Ｎ＝１×１０¹⁴〜１×１０¹⁶／ｃｍ³）１９（第７領域）が形成されている。そのｎ型ポリシリコン膜１９の上に、ｎ⁺型ポリシリコン膜（Ｎ＝１×１０¹⁵〜１×１０¹⁹／ｃｍ³、Ｘｊ＝０．５〜５μｍ）２０（第２領域）が形成されている。そのｎ⁺型ポリシリコン膜２０の表面に接触するように、ｎ⁺型ポリシリコン膜２０に電気的に接続されるカソード電極７が形成されている。

ＰＩＮダイオード２におけるＰ層はｐ型領域１８からなり、Ｉ層はｎ型ポリシリコン膜１９とｎ^-型シリコン基板１０からなり、Ｎ層はｎ⁺型ポリシリコン膜２０からなる。また、ｐ型領域１８とｎ^-型シリコン基板１０との接合が第１接合（ｐｎ接合）となり、ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０の接合が第２接合（ｎ⁺ｎ接合）となる。

このように、本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０がｎ⁺ｎ接合を含むようにしてカソードの側に形成されている。そのＰＩＮダイオード２の順バイアス状態でのキャリアの濃度のグラフ（分布）を図４２に示す。図４２に示すように、順バイアス状態におけるキャリア濃度のグラフ（実線）は、アノード側の端部とカソード側の端部とを結ぶ略双曲線関数の曲線となる。アノード側のキャリア濃度はｐ型領域１８の不純物濃度と同じ濃度となり、カソード側のキャリア濃度はｎ⁺ポリシリコン膜２０の不純物濃度と同じ濃度となる。なお、点線は、ＰＩＮダイオードを構成する各領域の不純物濃度を示す。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図４３に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、図４４に示すように、ｎ^-型シリコン基板１０の一方の表面に、ｐ型の不純物がイオン注入法によって注入される。次に、図４５に示すように、所定の熱処理を施してｐ型の不純物を熱拡散させることにより、ｐ型領域１８が形成される。こうして、ｎ^-型シリコン基板１０とｐ型領域１８とによりｐｎ接合が形成される。次に、図４６に示すように、ｐ型領域１８の表面に接するようにｐ型領域１８に電気的に接続されるアノード電極６が形成される。

次に、図４７に示すように、ｎ^-型シリコン基板１０の他方の表面にｎ型にドープされたｎ型ポリシリコン膜１９が形成される。次に、図４８に示すように、そのｎ型ポリシリコン膜１９にｎ型の不純物がイオン注入法により注入される。次に、図４９に示すように、所定の熱処理を施してｎ型の不純物を熱拡散させることにより、ｎ⁺型ポリシリコン膜２０が形成される。次に、図５０に示すように、ｎ⁺型ポリシリコン膜２０の表面にカソード電極７が形成される。こうして、図４１に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、カソード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０が形成されている。これにより、キャリア濃度が比較的高い領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。また、そのｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０の膜厚ｔやグレインサイズ等を変えることで、再結合中心の数が増減し、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合を精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるポリシリコン膜（ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０）の形成領域の面積や膜厚等を変えることで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態８
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第２の例について説明する。

図５１に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８が形成されている。ｎ^-型シリコン基板１０の他方の主表面上には、所定の厚さのｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が選択的に形成されている。そのｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０の側壁上には絶縁膜１４が形成されている。ｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が形成されていない領域に露出するｎ^-型シリコン基板１０の表面と、ｎ⁺型ポリシリコン膜２０の表面とに接触するようにカソード電極７が形成されている。なお、これ以外の構成については図４１に示すＰＩＮダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。

本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が、ｎ⁺ｎ接合を含むようにしてカソードの側に選択的に形成されている。そのｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリアの濃度のグラフ（分布）は、図４２に示すキャリア濃度のグラフと実質的に同じグラフとなる。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図５２に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図４４〜図４９に示す工程と同様の工程を経た後に、図５３に示すように、ｎ⁺ポリシリコン膜２０の表面上にレジストパターン３１が形成される。次に、図５４に示すように、レジストパターン３１をマスクとして、ｎ⁺ポリシリコン膜２０とｎ型ポリシリコン膜１９に順次異方性エッチングを施すことにより、所定の領域にだけｎ⁺ポリシリコン膜２０とｎ型ポリシリコン膜１９を残して、他の領域に位置するｎ⁺ポリシリコン膜２０とｎ型ポリシリコン膜１９の部分が除去されて、ｎ^-型シリコン基板１０の表面が露出する。その後、レジストパターン３１が除去される。

次に、図５５に示すように、所定の熱処理を施すことにより、それぞれ露出したｎ^-型シリコン基板１０の表面、ｎ⁺ポリシリコン膜２０の表面およびｎ型ポリシリコン膜１９の表面に絶縁膜１４が形成される。その絶縁膜１４に異方性エッチングを施すことにより、ｎ⁺型ポリシリコン膜２０およびｎ型ポリシリコン膜１９の側面上に位置する絶縁膜１４の部分を残して、絶縁膜１４の他の部分が除去される。次に、図５６に示すように、カソード電極７が形成される。こうして、図５１に示すＰＩＮダイオードが完成する。

上述したＰＩＮダイオード２によれば、カソード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。

しかも、そのｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０の膜厚ｔを変えることに加えて、これらのポリシリコン膜を選択的に形成することで、その形成領域の面積Ｓ（図５２参照）を変えることができ、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

実施の形態９
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第３の例について説明する。

図５７に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８が形成されている。ｎ^-型シリコン基板１０の他方の主表面上には、ｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が選択的に形成されている。ｎ型ポリシリコン膜１９およびｎ⁺型ポリシリコン膜２０が形成されていない領域に位置するｎ^-型シリコン基板１０の部分には、ｐ型領域（Ｎ＝１×１０¹⁴〜１×１０¹⁷／ｃｍ³、Ｘｊ＝０．５〜５μｍ）２１（第８領域）が形成されている。

本ＰＩＮダイオードは、ｐ型領域２１が形成されている点を除けば、図５１に示すＰＩＮダイオードと同様の構造とされる。また、ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）は、図４２に示すキャリア濃度のグラフと実質的に同じグラフとなる。

そして、ＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動についても、図５１に示すＰＩＮダイオードの場合と実質的に同じである。図５８に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ポリシリコン膜（ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０）の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図４４〜図４９、図５３および図５４に示す工程と同様の工程を経た後、図５９に示すように、レジストパターン３１をマスクとして、露出したｎ^-型シリコン基板１０の表面にｐ型の不純物がイオン注入法によって注入される。その後、レジストパターン３１が除去される。

次に、図６０に示すように、所定の熱処理を施すことにより、それぞれ露出したｎ^-型シリコン基板１０の表面、ｎ型ポリシリコン膜１９の表面およびｎ⁺型ポリシリコン膜２０の表面に絶縁膜１４が形成される。また、注入されたｐ型の不純物が熱拡散されて、ｐ型領域２１が形成される。その後、前述した図５６に示す工程と同様の工程を経て、図５７に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、特に、ｐ型領域２１が形成されていることで、逆バイアス状態において、電子がホールと再結合して消滅する割合が増える。また、ｐ型領域２１とｎ^-型シリコン基板１０の部分とのｐｎ接合界面にホールが残るために、逆回復電流の減少率を小さく（ソフトリカバリー）することができる。これにより、ポリシリコン膜の膜厚および形成領域の面積を変えることに加えて、ｐ型領域２１を形成することで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができ、また、ソフトリカバリーとすることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるポリシリコン膜（ｎ型ポリシリコン膜１９とｎ⁺型ポリシリコン膜２０）の形成領域の面積や膜厚等を変えることで、さらには、ｐ型領域２１を形成することで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。また、逆バイアス電圧が印加された際に、ソフトリカバリーとすることができる。

なお、上述したＰＩＮダイオードの製造方法では、ｎ⁺型ポリシリコン膜２０とｎ型ポリシリコン膜１９に異方性エッチングを施す際に、ｎ^-型シリコン基板１０の表面を露出する態様でエッチングを施す場合（ジャストエッチング）を例に挙げて説明した。エッチングの態様としては、これに限られるものではなく、たとえば、図６１に示すように、ｎ型ポリシリコン膜１９の一部を残すようなエッチングを施すことにより、膜厚の相対的に厚い部分と薄い部分とを選択的に形成し、ｎ型ポリシリコン膜１９中にｐ型領域２１を形成するようにしてもよい。また、図６２に示すように、ｎ型ポリシリコン膜１９に同様のエッチングを施して、ｎ^-型シリコン基板１０の領域に達するようなｐ型領域２１を形成するようにしてもよい。これらのような場合でも、同様の効果を得ることができる。

実施の形態１０
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第４の例について説明する。

図６３に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８が形成されている。そのｐ型領域１８の表面に接触するように、ｐ型領域１８と電気的に接続されるアノード電極６が形成されている。ｎ^-型シリコン基板１０の他方の主表面には、表面から所定の深さにわたりｎ型領域２２（第９領域）が形成されている。そのｎ型領域２２の表面上にｎ⁺型ポリシリコン膜２０が形成されている。そのｎ⁺型ポリシリコン膜２０の表面に接触するように、ｎ⁺型ポリシリコン膜２０と電気的に接続されるカソード電極７が形成されている。

ＰＩＮダイオード２におけるＰ層はｐ型領域１８からなり、Ｉ層はｎ^-型シリコン基板１０およびｎ型領域２２からなり、Ｎ層はｎ⁺型領域２０からなる。また、ｐ型領域１８とｎ^-型シリコン基板１０との接合が第１接合（ｐｎ接合）となり、ｎ^-型シリコン基板１０とｎ⁺型ポリシリコン膜２０との接合が第２接合（ｎ⁺ｎ接合）となる。

このように、本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ⁺型ポリシリコン膜２０がｎ⁺ｎ接合に接触するようにカソードの側に形成されている。そのＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）を図６４に示す。図６４に示すように、順バイアス状態におけるキャリア濃度のグラフ（実線）は、アノード側の端部とカソード側の端部とを結ぶ略双曲線関数の曲線となる。アノード側のキャリア濃度はｐ型領域１８の不純物濃度と同じ濃度となり、カソード側のキャリア濃度はｎ⁺型ポリシリコン膜２０の不純物濃度と同じ濃度となる。なお、点線は、ＰＩＮダイオードを構成する各領域の不純物濃度を示す。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図６５に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｎ⁺型ポリシリコン膜２０の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図４４〜図４６に示す工程と同様の工程を経た後、図６６に示すように、ｎ^-型シリコン基板１０の他方の主表面に所定の厚さのポリシリコン膜３３が形成される。次に、図６７に示すように、そのポリシリコン膜３３にｎ型の不純物をイオン注入法により注入することによって、ｎ⁺型ポリシリコン膜２０が形成される。次に、図６８に示すように、所定の熱処理を施してｎ⁺型ポリシリコン膜２０中のｎ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｎ型領域２２が形成される。その後、前述した図５０に示す工程と同様の工程を経て、図６３に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、カソード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ⁺型ポリシリコン膜２０が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。しかも、そのｎ⁺型ポリシリコン膜２０の膜厚ｔを変えることで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合を精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｎ⁺型ポリシリコン膜２０の膜厚等を変えることで、ＰＩＮダイオード２のライフタイムが精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態１１
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第５の例について説明する。

図６９に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８が形成されている。ｎ^-型シリコン基板１０の他方の主表面には、ｎ⁺型ポリシリコン膜２０が選択的に形成されている。そのｎ⁺型ポリシリコン膜２０に対応するように、ｎ⁺型ポリシリコン膜２０の直下に位置するｎ^-型シリコン基板１０の部分では、ｎ^-型シリコン基板１０の表面から所定の深さにわたりｎ型領域２２が選択的に形成されている。ｎ⁺型ポリシリコン膜２０の側壁上には絶縁膜１４が形成されている。ｎ⁺型ポリシリコン膜２０が形成されていない領域に露出するｎ^-型シリコン基板１０の表面と、ｎ⁺型ポリシリコン膜２０の表面とに接触するようにカソード電極７が形成されている。なお、これ以外の構成については図６３に示すＰＩＮダイオードと同様なので、同一部材には同一符号を付しその説明を省略する。

本ＰＩＮダイオード２では、再結合中心となるグレイン界面を有するｎ⁺型ポリシリコン膜２０がｎ⁺ｎ接合に接するようにカソードの側に選択的に形成されている。また、そのｎ⁺型ポリシリコン膜２０が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）は、図６４に示すキャリア濃度のグラフと実質的に同じグラフとなる。

次に、このＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動について説明する。図７０に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｎ⁺型ポリシリコン膜２０の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図６６および図６７に示す工程と同様の工程を経て、図７１に示すように、ｎ^-型シリコン基板１０の他方の表面上にｎ⁺型ポリシリコン膜２０が形成される。

次に、図７２に示すように、ｎ⁺型ポリシリコン膜２０の表面上にレジストパターン３１が形成される。次に、レジストパターン３１をマスクとして、ｎ⁺型ポリシリコン膜２０に異方性エッチングを施すことにより、所定の領域にだけｎ⁺型ポリシリコン膜２０を残して、他の領域に位置するｎ⁺型ポリシリコン膜２０の部分が除去されて、ｎ^-型シリコン基板１０の表面が露出する。その後、レジストパターン３１が除去される。

次に、図７３に示すように、所定の熱処理を施して、ｎ⁺型ポリシリコン膜２０中のｎ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｎ型領域２２が選択的に形成される。また、露出したｎ^-型シリコン基板１０の表面、ｎ⁺型ポリシリコン膜２０の表面に絶縁膜１４が形成される。その後、前述した図５６に示す工程と同様の工程を経て、図６９に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、カソード側のキャリア濃度が比較的高い領域に、グレイン界面を有するｎ⁺型ポリシリコン膜２０が形成されていることで、その領域に存在するキャリアをグレイン界面において短時間で消滅させて、ＰＩＮダイオード２のライフタイムを短くすることができ、ＰＩＮダイオード２をより速くオン状態からオフ状態にすることができる。

しかも、そのｎ⁺型ポリシリコン膜２０の膜厚ｔを変えることに加えて、このｎ⁺型ポリシリコン膜２０を選択的に形成することで、その形成領域の面積Ｓ（図７０参照）を変えることができ、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｎ⁺型ポリシリコン膜２０の形成領域の面積や膜厚等を変えることで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。

実施の形態１２
ここでは、再結合中心となる結晶欠陥を有する所定の膜として、グレイン界面を有するポリシリコン膜が、カソード側に形成されたＰＩＮダイオードの第６の例について説明する。

図７４に示すように、ｎ^-型シリコン基板１０の一方の主表面には、表面から所定の深さにわたりｐ型領域１８が形成されている。ｎ^-型シリコン基板１０の他方の主表面には、ｎ⁺型ポリシリコン膜２０が選択的に形成されている。そのｎ⁺型ポリシリコン膜２０に対応するように、ｎ⁺型ポリシリコン膜２０の直下に位置するｎ^-型シリコン基板１０の部分では、ｎ^-型シリコン基板１０の表面から所定の深さにわたりｎ型領域２２が選択的に形成されている。ｎ⁺型ポリシリコン膜２０が形成されていない領域に位置するｎ^-型シリコン基板１０の部分には、ｐ型領域２１（第１０領域）が形成されている。なお、これ以外の構成については、図６９に示すＰＩＮダイオードと同様なので、同一部材には同一符合を付しその説明を省略する。

本ＰＩＮダイオードは、ｐ型領域２１が形成されている点を除けば、図６９に示すＰＩＮダイオードと同様の構造とされる。また、ｎ⁺型ポリシリコン膜２０が形成されている領域を含むＰＩＮダイオード２の順バイアス状態でのキャリア濃度のグラフ（分布）は、図６４に示すキャリア濃度のグラフと実質的に同じグラフとなる。

そして、ＰＩＮダイオード２の逆バイアス状態におけるキャリアの挙動についても、図６９に示すＰＩＮダイオードの場合と実質的に同じである。図７５に示すように、ＰＩＮダイオード２に逆バイアス電圧が印加されると、注入されたキャリアのうち、ｎ⁺型ポリシリコン膜２０の膜中に存在するキャリアは、グレイン界面を再結合中心として短時間で消滅する。一方、アノード側に存在するキャリアを含む残りのキャリアについては、電子はカソード電極から排出され、ホールはアノード電極から排出される。また、一部の電子とホールは再結合して消滅し、注入されたキャリアは最終的に消滅して、ＰＩＮダイオード２はオフ状態になる。

次に、上述したＰＩＮダイオードの製造方法の一例について説明する。まず、前述した図７１および図７２に示す工程と同様の工程を経た後、図７６に示すように、レジストパターン３１をマスクとして、露出したｎ^-型シリコン基板１０の表面にｐ型の不純物がイオン注入法によって注入される。その後、レジストパターン３１が除去される。

次に、図７７に示すように、所定の熱処理を施して、ｎ⁺型ポリシリコン膜２０中のｎ型の不純物をｎ^-型シリコン基板１０へ熱拡散させることにより、ｎ型領域２２が選択的に形成される。また、露出したｎ^-型シリコン基板１０に注入されたｐ型の不純物を熱拡散させることにより、ｐ型領域２１が形成される。さらに、露出したｎ^-型シリコン基板１０の表面、ｐ型ポリシリコン膜１６の表面に絶縁膜１４が形成される。その後、前述した図５６に示す工程と同様の工程を経て、図７４に示すＰＩＮダイオード２が完成する。

上述したＰＩＮダイオード２によれば、ｐ型領域２１が形成されていることで、逆バイアス状態において、電子がホールと再結合して消滅する割合が増える。また、ｐ型領域２１とｎ^-型シリコン基板１０の部分とのｐｎ接合界面にホールが残るために、逆回復電流の減少率を小さく（ソフトリカバリー）することができる。これにより、ポリシリコン膜の膜厚および形成領域の面積を変えることに加えて、ｐ型領域２１を形成することで、再結合によって消滅するキャリアの注入されたキャリア全体に対する割合をより精密に変えることができ、また、ソフトリカバリーとすることができる。

すなわち、本ＰＩＮダイオード２では、ＰＩＮダイオード２が適用されるインバータ装置等の特性に応じて、キャリアの再結合中心となるｎ⁺型ポリシリコン膜２０の形成領域の面積や膜厚等を変えることで、さらに、ｐ型領域２１を形成することで、ＰＩＮダイオード２のライフタイムがより精度よく制御されて、スイッチング特性を確保しながらオン抵抗を下げることができる。また、逆バイアス電圧が印加された際に、ソフトリカバリーとすることができる。

なお、上述した各実施の形態では、キャリアの再結合中心となる結晶欠陥を有する膜として、ポリシリコン膜を形成する場合を例に挙げて説明した。結晶欠陥を有する膜としてはポリシリコン膜に限られず、たとえば、アモルファスシリコン膜でもよい。アモルファスシリコン膜の場合には、シリコン基板にｐ型またはｎ型の不純物を導入する際に、アモルファス化された領域にレーザアニール処理を施すことによって、グレインサイズを変えたり、その領域の表面だけを選択的に再結晶化させることもできる。なお、アモルファスシリコン膜は、温度６００数１０℃程度のもとで、化学気相成長法によって形成することができる。

また、シリコン基板とポリシリコン膜との界面（ｎ^-型シリコン基板１０とｎ型ポリシリコン膜１１との界面、ｐ型領域１７（シリコン基板）とｐ型ポリシリコン膜１６との界面、ｎ^-型シリコン基板１０とｎ型領域１９との界面、ｎ型領域２２（シリコン基板）とｎ⁺型領域２０との界面）の状態によって、キャリアの挙動が変化し、ＰＩＮダイオードのライフタイムを制御することができる。たとえば、界面に自然酸化膜が形成されると、キャリアは動きにくくなり、一方、欠陥が多く存在するとキャリアは動きやすくなり、界面を所望の状態とすることにより、ライフタイムを制御することができる。

さらに、上述した各実施の形態では、結晶欠陥を有する膜がアノード側またはカソード側の一方の側に形成された場合を例に挙げて説明したが、アノード側とカソード側の双方に結晶欠陥を有する膜を形成するようにしてもよい。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の各実施の形態に係るＰＩＮダイオードが適用されるインバータ装置の回路の一例を示す回路図である。本発明の各実施の形態に係るＰＩＮダイオードの構造を示す断面図である。本発明の各実施の形態に係るＰＩＮダイオードの順バイアス状態におけるキャリア濃度の分布を示すグラフである。本発明の実施の形態１に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの順バイアス状態におけるキャリア濃度の分布を示すグラフである。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態２に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、変形例に係るＰＩＮダイオードの構造を示す断面図である。本発明の実施の形態３に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態４に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの順バイアス状態におけるキャリア濃度の分布を示すグラフである。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態５に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態６に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態７に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの順バイアス状態におけるキャリア濃度の分布を示すグラフである。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態８に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態９に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、変形例に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、他の変形例に係るＰＩＮダイオードの構造を示す断面図である。本発明の実施の形態１０に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの順バイアス状態におけるキャリア濃度の分布を示すグラフである。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態１１に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図７１に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。本発明の実施の形態１２に係るＰＩＮダイオードの構造を示す断面図である。同実施の形態において、ＰＩＮダイオードの逆バイアス状態におけるキャリアの挙動を説明するための図である。同実施の形態において、ＰＩＮダイオードの製造方法の一工程を示す断面図である。同実施の形態において、図７６に示す工程の後に行われる工程を示す断面図である。

符号の説明

２ＰＩＮダイオード、３Ｐ層、４Ｉ層、５Ｎ層、６アノード電極、７カソード電極、１０ｎ^-型シリコン基板、１１ｎ型ポリシリコン膜、１２ｐ型ポリシリコン膜、１３ｎ⁺型領域、１４絶縁膜、１５ｎ型領域、１６ｐ型ポリシリコン膜、１７ｐ型領域、１８ｐ型領域、１９ｎ型ポリシリコン膜、２０ｎ⁺型ポリシリコン膜、２１ｐ型領域、２２ｎ型領域、３１レジストパターン、３２，３３ポリシリコン膜、５０ＩＧＢＴ、５１誘導性負荷。

Claims

第１導電型の第１領域を含むアノード部と、
第２導電型の第２領域を含むカソード部と、
前記アノード部と前記カソード部との間に位置し、前記アノード部と前記カソード部にそれぞれ接合された中間部と、
順バイアス状態において、前記中間部の厚み方向中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、前記アノード部の側の部分および前記カソード部の側の部分のうち、少なくとも一方の側の部分に形成された、結晶欠陥を有する所定の膜と
を備え、
前記中間部は、
所定の基板と、
前記基板の表面に接触するように前記基板の表面上に形成され、前記第１領域と接合される第２導電型の第３領域と
を含み、
前記第１領域および前記第３領域が、前記所定の膜によって形成された、半導体装置。
前記第１領域および前記第３領域は、前記基板の表面上に選択的に形成された、請求項１記載の半導体装置。
前記第１領域および前記第３領域が形成されていない前記基板の部分には、前記基板の表面から所定の深さにわたり第２導電型の第４領域が形成された、請求項２記載の半導体装置。
前記第１領域および前記第３領域は、所定の厚みの第１部分と前記所定の厚みよりも薄い第２部分とを選択的に含むように前記基板の表面上に形成された、請求項１記載の半導体装置。
第１導電型の第１領域を含むアノード部と、
第２導電型の第２領域を含むカソード部と、
前記アノード部と前記カソード部との間に位置し、前記アノード部と前記カソード部にそれぞれ接合された中間部と、
順バイアス状態において、前記中間部の厚み方向中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、前記アノード部の側の部分および前記カソード部の側の部分のうち、少なくとも一方の側の部分に形成された、結晶欠陥を有する所定の膜と
を備え、
前記中間部は、
所定の基板と、
前記基板の表面から所定の深さにわたり形成され、前記第１領域と接合される第１導電型の第５領域と
を含み、
前記第１領域が前記所定の膜によって形成され、
前記第１領域は、前記基板の表面上に選択的に形成され、
前記第５領域は、前記第１領域に対応するように前記第１領域の直下に位置する前記基板の部分に選択的に形成された、半導体装置。
前記第１領域および前記第５領域が形成されていない前記基板の部分には、前記基板の表面から所定の深さにわたり第２導電型の第６領域が形成された、請求項５記載の半導体装置。
第１導電型の第１領域を含むアノード部と、
第２導電型の第２領域を含むカソード部と、
前記アノード部と前記カソード部との間に位置し、前記アノード部と前記カソード部にそれぞれ接合された中間部と、
順バイアス状態において、前記中間部の厚み方向中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、前記アノード部の側の部分および前記カソード部の側の部分のうち、少なくとも一方の側の部分に形成された、結晶欠陥を有する所定の膜と
を備え、
前記中間部は、
所定の基板と、
前記基板の表面に接触するように前記基板の表面上に形成され、前記第２領域と接合される第２導電型の第７領域と
を含み、
前記第２領域および前記第７領域が、前記所定の膜によって形成された、半導体装置。
前記第２領域および前記第７領域は、前記基板の表面上に選択的に形成された、請求項７記載の半導体装置。
前記第２領域および前記第７領域が形成されていない前記基板の部分には、前記基板の表面から所定の深さにわたり第１導電型の第８領域が形成された、請求項８記載の半導体装置。
前記第２領域および前記第７領域は、所定の厚みの第１部分と前記所定の厚みよりも薄い第２部分とを選択的に含むように前記基板の表面上に形成された、請求項７記載の半導体装置。
前記第２部分では、前記第２部分の表面から所定の深さにわたり第１導電型の第８領域が形成された、請求項１０記載の半導体装置。
第１導電型の第１領域を含むアノード部と、
第２導電型の第２領域を含むカソード部と、
前記アノード部と前記カソード部との間に位置し、前記アノード部と前記カソード部にそれぞれ接合された中間部と、
順バイアス状態において、前記中間部の厚み方向中央付近に存在するキャリアの濃度よりも高い濃度のキャリアが存在する、前記アノード部の側の部分および前記カソード部の側の部分のうち、少なくとも一方の側の部分に形成された、結晶欠陥を有する所定の膜と
を備え、
前記中間部は、
所定の基板と、
前記基板の表面から所定の深さにわたり形成され、前記第２領域と接合される第２導電型の第９領域と
を含み、
前記第２領域が前記所定の膜によって形成され、
前記第２領域は、前記基板の表面上に選択的に形成され、
前記第９領域は、前記第２領域に対応するように前記第２領域の直下に位置する前記基板の部分に選択的に形成された、半導体装置。
前記第２領域および前記第９領域が形成されていない前記基板の部分には、前記基板の表面から所定の深さにわたり第１導電型の第１０領域が形成された、請求項１２記載の半導体装置。
前記所定の膜は、ポリシリコン膜およびアモルファスシリコン膜の少なくともいずれかの膜を含む、請求項１〜１３のいずれかに記載の半導体装置。