JP5151585B2 - 半導体デバイス、表示パネル及び電子機器 - Google Patents

Description

この明細書で説明する発明は、絶縁基板上に単一チャネルの薄膜トランジスタを用いて形成される汎用型のバッファ回路に関する。なお、発明に係るバッファ回路は、特定の用途に限定されるものではなく、様々な用途、デバイス、製品に使用できる。因みに、この明細書で説明する発明は、半導体デバイス、表示パネル及び電子機器としての側面を有する。

低温ポリシリコン（ＬＴＰＳ：Low-temperature
poly-silicon)プロセスでは、ＮＭＯＳ型の薄膜トランジスタ（ＴＦＴ：thin film
transistor）とＰＭＯＳ型の薄膜トランジスタの両方を用いて回路を形成することができる。従って、低温ポリシリコンプロセスでは、これら２種類の薄膜トランジスタを用いて回路（いわゆる、ＣＭＯＳ回路）を製造するのが一般的である。

その反面、ＣＭＯＳ回路の場合、２種類の薄膜トランジスタを用いるので、どうしても工程数が増加してしまう。この工程数の増加は、生産効率を低下させ、製造コストを上昇させる一因となる。

従って、ポリシリコンプロセスを利用する場合でも、可能であれば、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路を実現できることが望まれる。
しかも、この種の単一チャネル回路は、アモルファスシリコンや有機半導体で回路を形成する場合にも応用することができる。

例えばアモルファスシリコンではＮＭＯＳ型の薄膜トランジスタでしか回路を製造できないし、有機ＴＦＴではＰＭＯＳ型の薄膜トランジスタでしか回路を製造できない。
このような背景により、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路の実現が望まれている。

この明細書では、特にバッファ回路に注目する。なお、言うまでもなくバッファ回路は、実に様々な回路内に搭載される汎用的な回路である。従って、バッファ回路は、基本的に、特定の用途に限定される回路ではない。ただし、以下の説明では便宜的に、表示パネルを駆動する駆動回路への応用を前提に説明する。

以下では、アクティブマトリクス駆動型の有機ＥＬパネルについて、バッファ回路の従来例を説明する。
図１に、有機ＥＬパネルのシステム構成例を示す。図１に示す有機ＥＬパネル１には、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部７と、第２の制御線駆動部９とが配置されている。

画素アレイ部３には、サブ画素１１が表示解像度に応じてマトリクス状に配置されている。図２及び図３に、サブ画素１１の等価回路例を示す。なお、各図に示すサブ画素１１は、いずれも薄膜トランジスタがＮＭＯＳのみで構成される場合の回路例である。
図中、Ｎ１はサンプリングトランジスタ、Ｎ２は駆動トランジスタ、Ｎ３は点灯制御トランジスタ、Ｃｓは保持容量である。また、ＷＳＬは書込制御線、ＬＳＬは点灯制御線に対応する。

因みに図２は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＮ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成に対応する。
一方、図３は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図３の場合、点灯制御線ＬＳＬは電流供給線としても機能する。

図４に、図２及び図３に示すサブ画素１１に信号電位Ｖsig （Ｄａｔａ）を書き込む際のタイミングチャートを示す。因みに、図４（Ａ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、画素階調Ｄａｔａに対応する信号電位Ｖsig が与えられる。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタN２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。

図４（Ｂ）は書込制御線ＷＳＬの駆動波形である。Ｈレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
図４（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。この電位の切り替えにより、有機ＥＬ素子ＯＬＥＤの点灯と消灯が切り替え制御される。

なお、図２に示すサブ画素１１と図３に示すサブ画素１１では、点灯制御線ＬＳＬの制御振幅が異なっている。図２の場合、点灯制御線ＬＳＬは駆動トランジスタＮ２を駆動できれば良いのに対し、図３の場合、点灯制御線ＬＳＬは駆動トランジスタＮ２と有機ＥＬ素子ＯＬＥＤの動作電圧を供給する必要があるためである。

図４に示すように、信号電位Ｖsig の書き込みが終了した後は、点灯制御線ＬＳＬがＨレベルのとき有機ＥＬ素子ＯＬＥＤは点灯し、点灯制御線ＬＳＬがＬレベルのとき有機ＥＬ素子ＯＬＥＤは消灯する。
なお、１フィールド期間に占める点灯期間の比率（Ｄｕｔｙ）を可変制御することにより、ピーク輝度レベルを制御することができる。

この他、点灯制御線ＬＳＬ（図４（Ｃ））は、動画特性の調整にも用いられる。動画特性の調整には、１フィールド期間内の点灯回数や点灯期間のタイミングを調整することが求められる。
従って、第２の制御線駆動部９には、複数種類のパルスを出力できることが求められる。

しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。
すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。

さて、図２及び図３に示すサブ画素１１では、前述した信号電位Ｖsig の書き込み動作時に、駆動トランジスタＮ２の閾値補正動作と移動度補正動作を伴う場合がある。図５に、図２に対応するサブ画素１１のタイミングチャートを示す。因みに、図２のサブ画素１１に補正機能がある場合、電流供給線ＰＳＬは図５（Ｃ）に示すように駆動される。また図６に、図３に対応するサブ画素１１のタイミングチャートを示す。なお、図２に示すサブ画素１１と図３に示すサブ画素１１の違いは、初期化動作と発光期間制御を切り離すか否かである。

発光期間制御では、ピーク輝度を調節するために発光期間と消灯期間の比率（Ｄｕｔｙ）を可変する動作が求められる。また、発光期間制御では、動画表示特性を調整するために、１フィールド期間内における発光期間と消灯期間の切り替え回数を変更する動作が求められる。これらの用途のため、第２の制御線駆動部９の回路構成は一般に複雑になる。

従って、出力パルスの転送タイミングがされる初期化パルスの供給線と点灯期間制御パルスの供給線を別に用意する図２の回路構成は、制御インターフェースの単純化に有利である。ただし、図２に示すように、制御線として書込制御線ＷＳＬ、点灯制御線ＬＳＬ、電流供給線ＰＳＬの３本が必要になる。

以下では、閾値補正動作と、移動度補正動作と、発光期間制御を含むサブ画素１１の制御動作を、図３に示す画素回路の場合について説明する。従って、図６を参照しながら説明する。
なお、図２に示す画素回路について使用する制御動作は、前述したように、初期化動作と発光期間制御を分離する以外は共通であるので説明を省略する。

図６（Ａ）は書込制御線ＷＳＬの駆動波形である。例えばＨレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
なお、図中の１回目のＨレベル期間は、駆動トランジスタＮ２の閾値電位Ｖthのバラツキを補正するために用いられる。

一方、図中の２回目のＨレベル期間は、画素階調に対応する信号電位Ｖsig の書き込みと共に、駆動トランジスタＮ２の移動度μのバラツキを補正するために用いられる。
因みに、２回目のＨレベル期間の立ち下げ時の波形が斜めになっているのは、高輝度（高信号電位）から低輝度（低信号電位）まですべての階調において最適な移動度補正期間を設定するためである。

移動度補正とは移動度μの高い駆動トランジスタＮ２と移動度μの小さい駆動トランジスタＮ２との移動度差を補正するための動作であり、その補正時間をこの書込制御線ＷＳＬのＨレベルの長さで決めている。そして、この補正期間は原理上、低輝度（低信号電位）ほど長い期間が必要になる。

図６（Ｂ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、２種類の電位が印加される。オフセット電位Ｖofs は、駆動トランジスタＮ２の閾値補正用である。信号電位Ｖsig は、画素階調を与える電位である。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。

図６（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。図中の１回目のＬレベル期間は、初期化期間を与えるのに用いられる。図中の２回目のＬレベル期間は、発光開始後の消灯期間を与えるのに用いられる。

ここでの初期化動作は、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsを閾値電圧Ｖthよりも広げるための動作である。この動作は、閾値補正の実行前に不可欠な動作である。以下では、補正準備動作という。

この補正準備動作の後、駆動トランジスタＮ２のゲート電極にオフセット電位Ｖofs
が印加されると共に、点灯制御線ＬＳＬの電位がＨレベルに切り替え制御される。この電位関係での動作が閾値補正動作である。閾値補正動作が開始すると、駆動トランジスタＮ２のソース電位Ｖｓは徐々に上昇し、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthに達した時点でソース電位Ｖｓの上昇は停止する。

なお、信号電位Ｖsig の書き込みが終了すると、次回の書き込み期間まで発光期間が開始される。発光期間においては、点灯制御線ＬＳＬがＨレベルのとき、有機ＥＬ素子ＯＬＥＤが点灯し、Ｌレベルのとき有機ＥＬ素子ＯＬＥＤが消灯する。１フィールド期間内における点灯期間長の比率を可変制御することにより、ピーク輝度レベルを制御することができる。

図６（Ｄ）は駆動トランジスタＮ２のゲート電極に現れる電位Ｖｇを示している。図６（Ｅ）は駆動トランジスタＮ２のソース電極（有機ＥＬ素子ＯＬＥＤの陽極）に現れる電位Ｖｓを示している。
前述したように、書込制御信号（図６（Ａ））や点灯制御信号（図６（Ｃ））のパルス長は、駆動動作の目的に応じて長さが異なる必要がある。

例えば前者の場合であれば、閾値補正動作と信号書込兼移動度補正動作ではパルス長が異なる必要がある。また例えば後者の場合であれば、補正準備動作の期間と発光期間中の点灯／消灯制御の場合とではパルス長が異なる必要がある。

従って、第１の制御線駆動部７と第２の制御線駆動部９のそれぞれには、複数種類のパルス長を出力できることが求められる。しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。

図７〜図１４に、前述した駆動条件を満たす制御線駆動回路の回路例と駆動動作例を示す。なお、制御線駆動回路は、シフトレジスタで構成される
図７に示すシフトレジスタは、２Ｎ個のレジスタ段ＳＲ（１）〜ＳＲ（２Ｎ）を縦列接続した構成を有し、それぞれ前後段に位置する他のレジスタ段の出力パルスを駆動パルスとして使用し、自段に入力されるクロック信号を出力パルスとして取り出すように動作する。

図８に、シフトレジスタの駆動パルス波形を示す。なお図８は、シフトレジスタがＮＭＯＳ型の薄膜トランジスタでのみ構成される場合のパルス波形である。
図８（Ａ）は、１段目のレジスタ段を駆動するためのスタートパルスｓｔであり、図８（Ｂ）は、２Ｎ段目のレジスタ段を駆動するためのエンドパルスｅｎｄである。図８（Ｃ）は、偶数段目に位置するレジスタ段用のクロック信号ｃｋ１である。

図８（Ｄ）は、奇数段目に位置するレジスタ段用のクロック信号ｃｋ２である。図８（Ｅ）は、１段目のレジスタ段ＳＲ（１）の出力パルスｏ１である。図８（Ｆ）は、ｋ−１段目のレジスタ段ＳＲ（ｋ−１）の出力パルスｏ（ｋ−１）である。以下、図８（Ｇ）〜図８（Ｉ）は、図中に示す符号段目の出力パルスｏである。

図９は、ｋ段目に位置するレジスタ段ＳＲの内部回路例である。図に示すように、レジスタ段ＳＲを構成する薄膜トランジスタは全てＮＭＯＳ型である。このレジスタ段ＳＲの出力段は、電源電位ＶＳＳとクロック入力端の間に直列接続されたＮＭＯＳ型の薄膜トランジスタＮ１１及びＮ１２で構成される。なお、薄膜トランジスタＮ１１とＮ１２の接続中点が出力ノードに接続される。また、薄膜トランジスタＮ１１のゲート電極と電源電位ＶＳＳとの間には補間容量Ｃｂ１が接続される。一方、薄膜トランジスタＮ１２のゲート電極とクロック入力端との間には補間容量Ｃｂ２が接続される。この補間容量Ｃｂ２が、ブートストラップ動作を補間する容量である。

図１０に、レジスタ段ＳＲに関連する入出力パルスとノードＡ点及びＢ点の電位関係を示す。なお、図１０（Ａ）はクロック信号ｃｋの波形である。図１０（Ｂ）は第１の駆動パルスｉｎ１（ｋ）（前段に位置するレジスタ段の出力パルスｏｕｔ（ｋ−１））の波形である。図１０（Ｃ）は第２の駆動パルスｉｎ１（ｋ）（後段に位置するレジスタ段の出力パルスｏｕｔ（ｋ＋１））の波形である。図１０（Ｄ）はノードＢの電位（薄膜トランジスタＮ１１のゲート電位）の波形である。図１０（Ｅ）はノードＡの電位（薄膜トランジスタＮ１２のゲート電位）の波形である。図１０（Ｆ）は出力ノードに現れる出力パルスｏｕｔの波形である。

図１０に示すように、ノードＡとノードＢの電位は、第１の駆動パルスｉｎ１（ｋ）がＨレベルに立ち上がるタイミングと第２の駆動パルスｉｎ２（ｋ）がＨレベルに立ち上がるタイミングのそれぞれにおいて相補的に切り換えられる。
この相補動作を実現するのが、薄膜トランジスタＮ１３〜Ｎ１６である。

例えば第１の駆動パルスｉｎ１（ｋ）がＨレベルで第２の駆動パルスｉｎ２（ｋ）がＬレベルのとき、薄膜トランジスタＮ１３とＮ１４がオン動作し、薄膜トランジスタＮ１５とＮ１６はオフ動作する。また例えば第１の駆動パルスｉｎ１（ｋ）がＬレベルで第２の駆動パルスｉｎ２（ｋ）がＨレベルのとき、薄膜トランジスタＮ１５とＮ１６がオン動作し、薄膜トランジスタＮ１３とＮ１４はオフ動作する。

ところで、ノードＡのＨレベルの間、補間容量Ｃｂ２は充電動作される。このため、ノードＡがＨレベルの期間に、クロック信号ｃｋがＨレベルに切り替わって、出力パルスｏｕｔ（ｋ）にＨレベルが現れると、ノードＡの電位は補間容量Ｃｂ２の充電電圧分だけ持ち上がるように変化する。このとき、薄膜トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓは、ブートストラップ動作により閾値電圧Ｖth以上に確保されるので、出力パルスｏｕｔ（ｋ）の電位波形は、クロック信号ｃｋと全く同じ電位波形になる。

すなわち、図７に示すシフトレジスタは、１段目のレジスタ段から順番にクロック信号ｃｋを抜き出して出力ノードに出力するように動作する。従って、このシフトレジスタの場合には、出力パルスｏｕｔのパルス幅の可変範囲は、クロック信号ｃｋのパルス幅を可変可能な１Ｈ期間（１水平走査期間）の範囲に限られる。
なお、１Ｈ期間内であれば、このシフトレジスタは、複数発のパルス信号を転送することもできる。

図１１に、クロック信号ｃｋが２つのパルス信号で構成される場合の転送動作例を示す。なお、図１１（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。
また、図１２に、この場合に対応するレジスタ段ＳＲの動作波形を示す。図１２（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１２（Ｅ）に示すように、ブートストラップ動作も、２つのパルス信号について実行される。

また、図７に示すシフトレジスタは、クロック信号ｃｋの立ち上がり速度と立ち下がり速度の調整により、出力パルスｏｕｔに同じ波形変化を再現することができる。
図１３に、クロック信号ｃｋに、台形形状のクロック信号ｃｋが入力される場合の転送動作例を示す。なお、図１３（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。

また、図１４に、この場合に対応するレジスタ段ＳＲの動作波形を示す。図１４（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１４（Ｅ）に示すように、ブートストラップ動作も、パルス信号ｃｋと全く同じ台形波形になり、その波形が出力パルスｏｕｔとして取り出される。
特開２００５−１４９６２４号公報

ところで、図７（図９）で説明したシフトレジスタの出力段を構成する薄膜トランジスタＮ１１及びＮ１２は相補的に動作する。従って出力段に貫通電流が流れることはなく、その消費電力も小さく済む。

しかし、図７（図９）で説明したシフトレジスタは、前述したように、外部から入力されるクロック信号ｃｋがそのまま出力クロック（転送クロック）として出力される。従って、図１５に示すように、シフトレジスタ７にクロック信号を供給するバッファ回路２１には、出力パルスの供給先である全画素を駆動できるだけの駆動能力が求められることになる。

一方、シフトレジスタ７にスタートパルスｓｔやエンドパルスｅｎｄを供給するバッファ回路２３の場合は、シフトレジスタ内のレジスタ段ＳＲだけを駆動できれば良い。
このため、バッファ回路２１の回路サイズは、バッファ回路２３の回路サイズよりも大きくならざるを得ない。

結果的に、図７（図９）に示すシフトレジスタ７の内部で消費される電力こそ低下できるものの、その前段に位置するバッファ回路２１で消費される電力が大きくなる欠点がある。
しかも、クロック信号ｃｋは、前述の通り、水平ライン上に位置する全ての画素を駆動する必要がある。従って、水平ライン上に並ぶ画素数が多いほど又は各画素の負荷が大きいほど、バッファ回路２１の画素サイズが大型化し、消費電力も大きくなる問題がある。

そこで、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路（半導体デバイス）として、第１及び第２の薄膜トランジスタを第１及び第２の電源間に直列に接続した出力段を有し、当該出力段の出力端電位が、第１の薄膜トランジスタを制御するセット信号と第２の薄膜トランジスタを制御するリセット信号の入力タイミングにより、第１の電源の電位又は第２の電源の電位に相補的に切り替え制御されるものを提案する。

この回路構成の場合、第１及び第２の薄膜トランジスタが相補動作するので、出力段に貫通電流が流れることはない。従って、バッファ回路で消費される電力は少なく済む。
また、セット信号とリセット信号は、第１及び第２の薄膜トランジスタを制御する。すなわち、薄膜トランジスタの制御端子に入力され、制御と出力が分離される。

このため、バッファ回路に接続される負荷が大きい場合にも、第１及び第２の薄膜トランジスタの駆動能力を高めるだけで対応でき、制御信号（セット信号とリセット信号）の出力元には影響しない。勿論、第１及び第２の薄膜トランジスタは相補動作するので、駆動能力の高い薄膜トランジスタを用いても消費電力が増加することはない。

なお、前述した第１の薄膜トランジスタ又は第２の薄膜トランジスタのオン電位は、出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられることが望ましい。ブートストラップ動作の利用により、セット信号及びリセット信号の低電圧化を実現できる。

例えばセット信号及びリセット信号の振幅を大幅に小さくすれば、その出力源の更なる低電力化を実現できる。また例えばセット信号及びリセット信号の駆動電位に、第１及び第２の電源の電位を用いれば、システム全体で必要とされる電源の数を削減することができる。

また、前述したバッファ回路には、以下に示す第１及び第２の入力段を搭載し、各出力端の電位を、前述した出力段のセット信号及びリセット信号として使用することが望ましい。
（ａ）セット信号及びリセット信号の入力タイミングにより出力端電位が相補的に切り替え制御される第１の入力段
（ｂ）セット信号及びリセット信号の入力タイミングにより出力端電位が相補的に切り替え制御される入力段であって、その出力端電位が前記第１の入力段の出力端電位の逆位相で変化する第２の入力段

この回路構成の場合、第１及び第２の入力段に有意レベルのセット信号とリセット信号が供給されていない期間にも、出力段を構成する第１及び第２の薄膜トランジスタの制御端子への給電状態を継続することができる。
従って、この場合には、バッファ回路を電流消費型の負荷に接続することが可能になる。電流出力に伴うリーク電流が第１又は第２の薄膜トランジスタに発生したとしても、その制御端子の電位を保持し続けることが可能になるためである。

なお、ここでの第１及び第２の入力段はそれぞれ、第１又は第２の電源に接続される第３の薄膜トランジスタと、当該第３の薄膜トランジスタと直列に接続され、他端が第３の電源に接続される第４の薄膜トランジスタとで構成されることが好ましい。この構成を採用する場合、第３の電源の設定によっては、入力段での消費電力を低く抑えることが可能になる。

また、ここでの第１及び第２の入力段はそれぞれ、ダイオード接続型の第３の薄膜トランジスタと、当該第３の薄膜トランジスタと直列に接続され、他端が前記第１又は第２の電源に接続される第４の薄膜トランジスタとで構成されることが望ましい。この構成の場合、電源配線が少なく済むのでバッファ回路のレイアウト面積を縮小できる。

なお、前述したセット信号とリセット信号は、それぞれ対応するシフトレジスタから供給されることが望ましい。すなわち、バッファ回路をシフトレジスタの出力段側に配置することで、シフトレジスタに対するクロック供給源の低消費電力化も実現できる。
もっとも、前述したセット信号とリセット信号の一方はシフトレジスタから供給され、他方はパルス源から供給される構成を採用しても良い。

なお、前述したバッファ回路の出力端電位は、自発光型の表示パネルの点灯制御に使用され、セット信号とリセット信号の入力タイミングの時間差が表示パネルの点灯時間長に対応することが望ましい。

この場合において、バッファ回路の出力端電位は、表示パネルにおけるサンプリングタイミングの制御に使用されることが望ましい。
また、バッファ回路の出力端電位は、表示パネルにおける電流供給線の制御に使用されることが望ましい。

また、前述したバッファ回路（半導体デバイス）は、表示パネルを構成する駆動回路の少なくとも一部に搭載することが望ましい。
また、この表示パネルは電子機器に搭載することが望ましい。電子機器は、表示パネルモジュールと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。

前述したバッファ回路（半導体デバイス）の採用により、出力負荷が大きい用途や電流負荷が大きい用途にも利用できる単一チャネル型の半導体デバイスを実現できる。

以下、明細書において提案する発明を、アクティブマトリクス駆動型の表示パネルにおける駆動回路に適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。

（Ａ）表示パネルのシステム構成
以下の形態例は、有機ＥＬパネルについて説明する。図１６に、形態例に係る有機ＥＬパネルのシステム構成例を示す。なお、図１６には、図１との対応部分に同一符号を付して示す。
形態例に係る有機ＥＬパネル３１は、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部３３と、第２の制御線駆動部３５で構成される。

すなわち、形態例に係るバッファ回路は、垂直方向に駆動パルスを転送する第１及び第２の制御線駆動部３３及び３５に搭載する。
ここでの制御線駆動部は、図１７に示すように、クロック信号に基づいてパルス信号を転送するシフトレジスタと、そのパルス信号に基づいて制御線を駆動するバッファ回路とで構成される。

後述するように、形態例に係るバッファ回路は、シフトレジスタの出力をセット信号とリセット信号として使用する。すなわち、シフトレジスタの出力パルスは、バッファ回路だけを駆動する能力を備えれば良い。
このため、シフトレジスタの前段に配置するクロック信号用のバッファ回路２１は、スタートパルスｓｔやエンドパルスｅｎｄ用のバッファ回路２３と同程度の駆動能力で良い。

なお、この形態例において、セット信号は、バッファ回路の出力パルスの電位をセット電位に切り換えるタイミングを与える信号をいう。
また、リセット信号は、バッファ回路の出力パルスの電位をリセット電位に切り換えるタイミングを与える信号をいう。

（Ｂ）制御線駆動部の構成（ＮＭＯＳ型）
図１８に、ＮＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図１８に示す制御線駆動部は、セット信号転送用のシフトレジスタ４１と、リセット信号転送用のシフトレジスタ４３と、各レジスタ段から出力されるセット信号とリセット信号に基づいて相補動作するバッファ回路４５とで構成される。

なお、バッファ回路４５は、セット信号の入力によりＨレベル（セット電位）を出力し、リセット信号の入力によりＬレベル（リセット電位）を出力する。
図１９に、この制御線駆動部の駆動パルス波形を示す。なお、図１９（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ４１の出力パルスscan1 を示す。また、図１９（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ４３の出力パルスscan2 を示す。また、図１９（Ｇ）〜（Ｉ）は、バッファ回路４５の出力パルスout を示す。

図１９（Ｇ）〜（Ｉ）に示すように、バッファ回路４５の出力パルスout
のパルス幅は、バッファ回路４５に入力されるセット信号とリセット信号の入力タイミングの時間差に一致する。従って、セット信号とリセット信号の転送間隔を制御することにより、バッファ回路４５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路４５の形態例を説明する。

（Ｂ−１）形態例１
図２０にバッファ回路４５の１つ目の形態例を示し、図２１に対応する駆動波形を示す。
図２０に示すバッファ回路４５は、第１の電源ＶＤＤ１と第２の電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ２１及びＮ２２を直列接続した構成を有している。なお、薄膜トランジスタＮ２１とＮ２２の接続中点が出力ノードＯＵＴになる。
因みに、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ２の２値で与えられる。一方、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ３の２値で与えられる。

ここで、ＶＤＤ２−ＶＤＤ１＞Ｖth(N21)と、ＶＤＤ３−ＶＳＳ＞Ｖth(N22)の２つの条件を満たす場合、バッファ回路４５は相補型の出力バッファとして機能する。すなわち、図２１（Ｃ）に示すように、バッファ回路４５の出力ノードＯＵＴには、第１の電源ＶＤＤ１か第２の電源ＶＳＳが現れる。

なお、図２１（Ａ）及び（Ｂ）に示すように、２つの薄膜トランジスタＮ２１とＮ２２は同時にオン状態に制御されることはない。従って、貫通電流が流れることはない。すなわち、ＣＭＯＳ型と同じ動作が可能な低消費電力型の片チャネル型のバッファ回路を実現することができる。

因みに、図２０に示すバッファ回路４５を動作させるには、少なくとも４つの電源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３及びＶＳＳが必要となる。
ただし、リセット信号の高電位ＶＤＤ３をセット信号の高電位ＶＤＤ２に設定するか、リセット信号の高電位ＶＤＤ３を第１の電位ＶＤＤ１に設定すると、バッファ回路４５の動作に必要な電源を３つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を４つから３つに減らすことができ、レイアウト面積を削減できる。

（Ｂ−２）形態例２
図２２にバッファ回路４５の２つ目の形態例を示し、図２３に対応する駆動波形を示す。
図２２に示すバッファ回路４５の出力段の構成は、１つ目の形態例（図２０）と同じである。違いは、ブートストラップ動作の利用により、電源数の削減を図っている点である。

なお、ブートストラップ容量には、薄膜トランジスタＮ２１のゲート容量が用いられる。図２２に示す容量Ｃｂ21は、ブートストラップ動作の補完用である。すなわち、容量Ｃｂ21は必要に応じて配置すれば良く、必須の構成ではない。
また、図２２の場合、セット信号ＩＮｓの入力端と薄膜トランジスタＮ２１のゲート電極との間に薄膜トランジスタＮ２３が配置される。薄膜トランジスタＮ２３のゲート電極は第１の電源ＶＤＤ１に接続され、主電極の一方はセット信号ＩＮｓの入力端に接続され、主電極の他方は薄膜トランジスタＮ２１のゲート電極に接続される。

ここでの薄膜トランジスタＮ２３は、カットオフ動作によってノードＡとセット信号ＩＮｓを切り離すために配置され、ブートストラップ動作中（図２３（Ｃ））におけるノードＡとセット信号ＩＮｓとの電位差の吸収に用いられる。
セット信号ＩＮｓがＨレベルに立ち上がると、薄膜トランジスタＮ２１のゲート容量及び容量Ｃｂ21が充電されると共に、薄膜トランジスタＮ２１がオン動作する。これに伴い、出力ノードＯＵＴの電位が上昇を開始する。この際、ノードＡの電位は、ブートストラップ動作に伴い上昇する。結果的に、出力ノードＯＵＴには第１の電源ＶＤＤ１が現れる。

なお、図２２の場合、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。一方、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ３の２値で与えられる。
ここで、Ｖｂ−ＶＤＤ１＞Ｖth(N21)と、ＶＤＤ３−ＶＳＳ＞Ｖth(N22)の２つの条件を満たす場合、バッファ回路４５は相補型の出力バッファとして機能する。因みに、Ｖｂは、ブートストラップ時のノードＡの電位である。

この電位関係を満たす場合、図２３（Ｄ）に示すように、バッファ回路４５の出力ノードＯＵＴには、第１の電源ＶＤＤ１か第２の電源ＶＳＳが現れる。
なお、図２３（Ａ）及び（Ｂ）に示すように、２つの薄膜トランジスタＮ２１とＮ２２は同時にオン状態に制御されることはない。従って、貫通電流が流れることもない。すなわち、ＣＭＯＳ型と同じ動作が可能な低消費電力型の片チャネル出力バッファを実現することができる。

因みに、図２２に示すバッファ回路４５を動作させるには、少なくとも３つの電源ＶＤＤ１、ＶＤＤ３及びＶＳＳが必要となる。この場合、形態例１よりも電源数は少なく済む。
ただし、リセット信号の電源ＶＤＤ３を第１の電源ＶＤＤ１に設定すると、バッファ回路４５の動作に必要な電源を２つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を３つから２つに減らすことができる。

（Ｂ−３）形態例３
図２４にバッファ回路４５の３つ目の形態例を示し、図２５に対応する駆動波形を示す。
図２４に示すバッファ回路４５の回路構成は、薄膜トランジスタＮ２３のゲート電極を電源ＶＤＤ２（ただし、ＶＤＤ２＜ＶＤＤ１）に接続する点を除き、形態例２のバッファ回路（図２２）と同じである。また、ブートストラップ動作を利用して出力段が相補動作する点や当該動作に必要な条件についても同じである。

薄膜トランジスタＮ２３のゲート電極に、第１の電源ＶＤＤ１より低い電源ＶＤＤ２を接続することで、セット信号ＩＮｓの最大電位をＶＤＤ１からＶＤＤ２に引き下げることができる。例えば負荷との関係でＶＤＤ１が１０Ｖであったとしても、ＶＤＤ２は３Ｖで済ませることができる。

このことは、出力段においてレベルシフトが行われることを意味する。従って、セット信号を転送するシフトレジスタ４１やリセット信号を転送するシフトレジスタ４３には低振幅で転送駆動するものを用いることができる。これにより、システム全体としての更なる低消費電力化を実現できる。

因みに、図２４に示すバッファ回路４５を動作させるには、少なくとも４つの電源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３及びＶＳＳが必要となる。
従って、形態例１の場合と同様、セット信号の高電位ＶＤＤ２とリセット信号の高位側電源ＶＤＤ３とを同じに設定するか、リセット信号の高位側電源ＶＤＤ３と第１の電源ＶＤＤ１とを同じに設定すると、バッファ回路４５の動作に必要な電源を３つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を４つから３つに減らすことができる。

（Ｂ−４）形態例４
前述した３つの形態例を複合的に組み合わせることで、様々なタイミング制御が可能なバッファ回路を実現することができる。

（ａ）並列配置（ブートストラップ無し）
図２６に、形態例１に係る２つのバッファ回路を並列接続した回路例を示す。図２６の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が並列に接続されている。この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｂ）直列配置（ブートストラップ無し）
図２７に、形態例１に係る２つのバッファ回路を直列に接続した回路構成を示す。図２７の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が直列に接続されている。この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｃ）混合配置（ブートストラップ無し）
図２８及び図２９に、前述した（ａ）項の直列配置と（ｂ）項の並列配置を組み合わせる混合配置の回路構成を示す。
図２８の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は並列に接続される。この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

一方、図２９の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は直列に接続される。この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｄ）並列配置（ブートストラップ有り）
図３０に、形態例２に係る２つのバッファ回路を並列接続した回路例を示す。図３０の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が並列に接続されている。
この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｅ）直列配置（ブートストラップ有り）
図３１に、形態例２に係る２つのバッファ回路を直列に接続した回路構成を示す。図３１の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が直列に接続されている。
この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｆ）混合配置（ブートストラップ有り）
図３２及び図３３に、前述した（ｄ）項の直列配置と（ｅ）項の並列配置を組み合わせる混合配置の回路構成を示す。
図３２の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は並列に接続される。
この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

一方、図３３の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は直列に接続される。
この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるバッファ回路を実現することができる。

（ｇ）並列配置（ブートストラップ有り）
図３４に、形態例３に係る２つのバッファ回路を並列接続した回路例を示す。図３４の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が並列に接続されている。
この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるレベルシフト機能付きのバッファ回路を実現することができる。

（ｈ）直列配置（ブートストラップ有り）
図３５に、形態例３に係る２つのバッファ回路を直列に接続した回路構成を示す。図３５の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２が直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２が直列に接続されている。
この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるレベルシフト機能付きのバッファ回路を実現することができる。

（ｉ）混合配置（ブートストラップ有り）
図３６及び図３７に、前述した（ｇ）項の直列配置と（ｈ）項の並列配置を組み合わせる混合配置の回路構成を示す。
図３６の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は直列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は並列に接続される。
この回路構成の場合、２つのセット信号が同時にＨレベルになる場合に限り出力パルスがＨレベルに立ち上がり、いずれか１つのリセット信号がＨレベルになることで出力パルスがＬレベルに立ち下がるレベルシフト機能付きのバッファ回路を実現することができる。

一方、図３７の場合、セット信号用の薄膜トランジスタＮ２１１とＮ２１２は並列に接続され、リセット信号用の薄膜トランジスタＮ２２１とＮ２２２は直列に接続される。
この回路構成の場合、いずれか１つのセット信号がＨレベルになることで出力パルスがＨレベルに立ち上がり、２つのリセット信号が同時にＨレベルになる場合に限り出力パルスがＬレベルに立ち下がるレベルシフト機能付きのバッファ回路を実現することができる。

（Ｂ−５）形態例５
前述したように、形態例１で説明したバッファ回路(図２０)には様々な変形が可能であり、各種の用途への応用が可能である。
ただし、形態例１〜４に説明したバッファ回路には、使用できる用途に制限がある。以下、制限がある理由と、その制限を取り除いたバッファ回路の形態例について説明する。

図３８に示すように、形態例１〜４で説明したバッファ回路では、セット信号やリセット信号の入力時に限り、出力ノードに電源ＶＤＤ１又はＶＳＳが供給される。そして、その他の期間は、出力ノードに対する電源の供給は無く、フローティング状態に制御されている。
勿論、出力ノードがフローティング状態であったとしても、出力ノードに接続されるのが電圧制御型の負荷の場合には問題なく動作する。

例えば出力ノードに接続されるのが書込制御線ＷＳＬの場合やサブ画素１１の画素構造が図２の場合における点灯制御線ＬＳＬの場合には、前述した形態例１〜４に示すバッファ回路付きの制御線駆動部を使用できる。
しかし、出力ノードが電流消費型の負荷に接続される場合には、出力ノードがフローティングの期間に電流の出力が継続すると、必要な電圧を維持することができず、電位の低下を招くことになる。

また、バッファ回路の駆動能力を高めるために薄膜トランジスタＮ２１及びＮ２２のサイズを大きくすると、セット信号やリセット信号が駆動すべき容量負荷が増加する。このことは、セット信号やリセット信号を出力する前段回路（この形態例の場合には、シフトレジスタ）の負担が大きくなる。
これらの観点から、以下の形態例においては、電流の連続供給が可能であり、かつ、前段回路への負担が小さく済むバッファ回路を例示する。

図３９にバッファ回路４５の５つ目の形態例を示し、図４０に対応する駆動波形を示す。
図３９に示すバッファ回路４５は、形態例１に係るバッファ回路（出力段）の前段に、ノードＡの電位を制御する第１の入力段と、ノードＢの電位を制御する第２の入力段を配置した構成を有している。

第１及び第２の入力段の回路構成も、基本的には出力段（薄膜トランジスタＮ２１及びＮ２２）の構成と同じである。
すなわち、第１の入力段は、第３の電源ＶＤＤ２と第２の電源ＶＳＳとの間に、ＮＭＯＳ型の薄膜トランジスタＮ２４及びＮ２５を直列接続した構成を有している。なお、この第１の入力段の出力ノードが、出力段を構成する薄膜トランジスタＮ２１のゲート電極に接続される。

因みに、薄膜トランジスタＮ２４のゲート電極にはセット信号が入力され、薄膜トランジスタＮ２５のゲート電極にはリセット信号が入力される。
結果的に、第１の入力段を構成する薄膜トランジスタＮ２４及びＮ２５は、後述する電圧関係を満たすセット信号とリセット信号の入力により相補的に動作する。

一方、第２の入力段は、やはり第３の電源ＶＤＤ２と第２の電源ＶＳＳとの間に、ＮＭＯＳ型の薄膜トランジスタＮ２６及びＮ２７を直列接続した構成を有している。なお、この第２の入力段の出力ノードが、出力段を構成する薄膜トランジスタＮ２２のゲート電極に接続される。

因みに、薄膜トランジスタＮ２６のゲート電極にはリセット信号が入力され、薄膜トランジスタＮ２７のゲート電極にはセット信号が入力される。
結果的に、第２の入力段を構成する薄膜トランジスタＮ２６及びＮ２７は、後述する電圧関係を満たすセット信号とリセット信号の入力により相補的に動作する。

ところで、第１の入力段と第２の入力段は、セット信号とリセット信号の入力関係が互いに逆である。すなわち、セット信号とリセット信号の入力関係が襷がけの関係にある。従って、第１の入力段の出力パルスは、セット信号がＨレベルに立ち上がってからリセット信号がＨレベルに立ち上がるまでの期間だけＨレベルになり、その他の期間はＬレベルになる（図４０（Ａ）、（Ｂ）、（Ｃ））。一方、第２の入力段の出力パルスは、セット信号がＨレベルに立ち上がってからリセット信号がＨレベルに立ち上がるまでの期間だけＬレベルになり、その他の期間はＨレベルになる（図４０（Ａ）、（Ｂ）、（Ｄ））。

なお、この第１及び第２の入力段の各出力ノードについても、前述したように、セット信号やリセット信号がＨレベルの期間以外はフローティング状態にある。しかし、各出力ノードが接続されるのは、出力段を構成する各薄膜トランジスタのゲート電極であって電流が流出することはない。従って、ノードＡ及びＢの電位は、フローティング状態も含めて一定の電位を保持することができる（図４０（Ｃ）、（Ｄ））。

この結果、出力段の出力ノードＯＵＴが電流消費型の負荷に接続される場合でも、出力ノードＯＵＴに対する第１の電源ＶＤＤ１の供給を継続することができ、電位の低下を避けることができる。
なお、この動作が可能になるためには、各電位が以下の条件を満たすことが必要である。

因みに、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ３の２値で与えられ、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ３の２値で与えられるものとする。
この場合、ＶＤＤ２−ＶＤＤ１＞Ｖth(N21)と、ＶＤＤ３−ＶＤＤ２＞Ｖth(N24)と、ＶＤＤ３−ＶＤＤ２＞Ｖth(N26)の３つの条件を満たす場合、この形態例に係るバッファ回路４５の出力ノードＯＵＴには、第１の電源ＶＤＤ１又は第２の電源ＶＳＳが相補的に出力される。

勿論、バッファ回路を構成する薄膜トランジスタは全てＮＭＯＳ型であり、片チャネル型の出力バッファが実現されている。
また、前述したように、この形態例に係るバッファ回路４５の場合には、セット信号やリセット信号がＬレベルの期間にも、出力段に対する給電状態が継続する。従って、出力ノードに接続されるのが電流消費型の負荷（例えば、サブ画素１１の画素構造が図３の場合における点灯制御線ＬＳＬ）の場合にも、この形態例に係るバッファ回路付きの制御線駆動部を使用することができる。

なお、点灯制御線ＬＳＬに接続される画素数が多い場合等、駆動する負荷が大きい場合には、出力段を構成する薄膜トランジスタＮ２１及びＮ２２の駆動能力を高めるため、そのサイズを大きくする必要がある。しかし、この場合にも、セット信号やリセット信号は、第１及び第２の入力段を形成する各２つの薄膜トランジスタを駆動できれば良い。従って、出力段を構成する薄膜トランジスタのサイズの増加によらず、セット信号とリセット信号の駆動能力は小さいままで済む。このため、前段回路（例えばシフトレジスタ）を含めたシステム全体の回路規模の縮小や低消費電力化を実現できる。

（Ｂ−６）形態例６
図４１にバッファ回路４５の６つ目の形態例を示し、図４２に対応する駆動波形を示す。
図４１に示すバッファ回路は、第１及び第２の入力段と出力段のそれぞれについてブートストラップ動作を利用する。ブートストラップ動作のための回路構成は形態例２と同じであるので詳細は省略する。

なお、図４１の場合、ブートストラップ容量には、薄膜トランジスタＮ２１、Ｎ２４、Ｎ２６の各ゲート容量が用いられる。図４１では、各ゲート容量を補完するための容量Ｃｂ31、Ｃｂ32、Ｃｂ33が接続された例を表している。なお、これらの容量は必要に応じて接続すれば良い。

この形態例６と前述した形態例５のその他の違いは、第１及び第２の入力段と出力段を構成する直列回路が第１の電源ＶＤＤ１と第２の電源ＶＳＳとの間に形成される点である。
これに伴い、セット信号（ＩＮｓ）とリセット信号（ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。

この場合、Ｖba−ＶＤＤ１＞Ｖth(N21)と、Ｖbd−ＶＤＤ１＞Ｖth(N24)と、Ｖbe−ＶＤＤ１＞Ｖth(N26)の３つの条件を満たす場合、この形態例に係るバッファ回路４５の出力ノードＯＵＴには、第１の電源ＶＤＤ１又は第２の電源ＶＳＳが相補的に出力される。なお、ＶbaはノードＡにおけるブートストラップ時の電位（図４２（Ｆ））であり、ＶbdはノードＤにおけるブートストラップ時の電位（図４２（Ｃ））であり、ＶbeはノードEにおけるブートストラップ時の電位（図４２（Ｄ））である。

これら３つの条件を満たす限り、このバッファ回路４５は、２種類の電源だけで正常に動作する。すなわち、出力ノードＯＵＴに第１の電源ＶＤＤ１又は第２の電源ＶＳＳを相補的に出力することができる。
なお、図４１では表していないが、ノードＢとＣには必要に応じて保持容量を配置することが望ましい。

（Ｂ−７）形態例７
図４３にバッファ回路４５の７つ目の形態例を示し、図４４に対応する駆動波形を示す。
図４３に示すバッファ回路は、第１及び第２の入力段と出力段のそれぞれについてブートストラップ動作を利用する点において形態例６と共通する。相違点は、形態例３の場合と同様、レベルシフト機能を搭載する点である。

すなわち、この形態例に係るバッファ回路では、薄膜トランジスタＮ３２とＮ３３のゲート電極に、第１の電源ＶＤＤ１より低い電源ＶＤＤ２を接続する。例えば第１の電源ＶＤＤ１が１０Ｖであったとしても、ＶＤＤ２には３Ｖを使用する。
この結果、セット信号及びリセット信号に求められる信号振幅は、ＶＤＤ１−ＶＳＳからＶＤＤ２−ＶＳＳに引き下げられることになる。

これにより、セット信号を転送するシフトレジスタ４１やリセット信号を転送するシフトレジスタ４３には低振幅で転送駆動するものを用いることができる。これにより、システム全体としての更なる低消費電力化を実現できる。
なお、ノードＢ、Ｄ、Ｅに求められるブートストラップ時の電位は、形態例６の場合と同じである。

（Ｂ−８）形態例８
図４５にバッファ回路４５の８つ目の形態例を示し、図４６に対応する駆動波形を示す。
図４５に示すバッファ回路も、ブートストラップ動作とレベルシフト機能を有する点で形態例７と共通する。

形態例７との違いは、レベルシフト機能を最終出力段（薄膜トランジスタＮ２１及びＮ２２）でのみ実行し、薄膜トランジスタＮ３１のゲート電極への給電や第１及び第２の入力段に対する給電を第３の電源ＶＤＤ２（＜ＶＤＤ１）により実現する点である。この結果、第１の入力段の出力振幅をＶＤＤ１−ＶＳＳからＶＤＤ２−ＶＳＳへと引き下げることが可能になる。例えば第１の電源ＶＤＤ１が１０Ｖ、第２の電源ＶＳＳが０Ｖ、第３の電源ＶＤＤ２が３Ｖであれば、最終出力段以外の振幅は１０Ｖから３Ｖに低減することができる。

これにより、バッファ回路での消費電力を前述した形態例７よりも低下させることができる。
なお、このバッファ回路が正常に動作するには、形態例７（図４３）は以下の条件を満たす必要がある。
Vba−VDD1＞Vth(N21)、Vbd−VDD１＞Vth(N24)、Vbe−VDD1＞Vth(N26)
また、形態例８（図４５）は以下の条件を満たす必要がある。
Vba−VDD1＞Vth(N21)、Vbd−VDD2＞Vth(N24)、Vbe−VDD2＞Vth(N26)
VDD2−VSS＞Vth(N22)、VDD2−VSS＞Vth(N25)、VDD2−VSS＞Ｖth(N27)

因みに、ＶbaはノードＡにおけるブートストラップ時の電位（図４６（Ｆ））であり、ＶbdはノードＤにおけるブートストラップ時の電位（図４６（Ｃ））であり、ＶbeはノードEにおけるブートストラップ時の電位（図４６（Ｄ））である。

（Ｂ−９）形態例９
図４７にバッファ回路４５の９つ目の形態例を示す。前述した形態例６〜８の場合には、動作の信頼性を高く保つため、第１及び第２の入力段と出力段の全てにおいてブートストラップ動作を採用した。
しかし、ブートストラップ動作は、これらの一部のみで実行する手法を採用しても良い。

因みに図４７は、最終出力段でのみブートストラップ動作を実行させる場合の回路例である。この場合、素子数が低減され、レイアウト面積も削減することができる。もっとも、実装時には、各薄膜トランジスタの動作マージンやトランジスタサイズを考慮して最適な回路構成を選択することになる。

この回路例の場合、ブートストラップ動作時以外でのノードＡのＨレベル電位は、ＶＤＤ２−Ｖth(N24)で与えられる。ただし、ブートストラップ動作によって持ち上がったノードＡの電位Ｖbaが、第２の電源ＶＤＤ２よりも閾値電圧Ｖth(N21)以上であれば、出力ノードＯＵＴにはＶＤＤ２の出力電位を発生させることができる。

（Ｂ−１０）形態例１０
図４８にバッファ回路の１０番目の形態例を示す。図４８に示すバッファ回路４５は、形態例９のバッファ回路４５にレベルシフト機能を追加した場合の回路例に相当する。
このため、第１及び第２の入力段に対する給電をＶＤＤ２−ＶＳＳとし、出力段についてはＶＤＤ１−ＶＳＳとしている。

この回路例の場合も、ブートストラップ動作時以外でのノードＡのＨレベル電位は、ＶＤＤ２−Ｖth(N24)で与えられる。ただし、ブートストラップ動作によって持ち上がったノードＡの電位Ｖbaが、第１の電源ＶＤＤ１よりも閾値電圧Ｖth(N21)以上であれば、出力ノードＯＵＴにはＶＤＤ１の出力電位を発生させることができる。

（Ｂ−１１）形態例１１
図４９にバッファ回路の１１番目の形態例を示す。図４９に示すバッファ回路４５は、形態例１０よりもレイアウト面積を削減する場合に好適な回路例である。具体的には、第１及び第２の入力段のうち高電位側に位置する薄膜トランジスタＮ２４及びＮ２６をダイオード接続する構成を採用する。この構成により、第３の電源ＶＤＤ２を供給する配線をレイアウト的に削減することができる。

（Ｂ−１２）形態例１２
図５０にバッファ回路の１２番目の形態例を示す。図５０に示すバッファ回路４５は、形態例５に係るバッファ回路４５の第１及び第２の入力段を並列接続とした場合の構成例に相当する。
このように、出力段の制御ノードに対する給電を継続できる構成のバッファ回路の場合にも、前述した形態例４の場合と同様に、並列型の構成、直列型の構成、混合型の構成を採用することができる。

（Ｂ−１３）形態例１３
図５１にバッファ回路の１３番目の形態例を示し、図５２に対応する駆動波形を示す。前述した形態例５〜１２では、出力ノードＯＵＴに現れる波形が矩形状に限られている。しかしながら、用途によっては、出力パルスの波形に調整が必要な場合がある。
このような用途への適用に際しては、形態例５（図３９）、形態例８（図４５）、形態例１０（図４８）、形態例１２（図５０）のように出力段の電源系が入力段の電源系とは別系統の回路構成において、第１の電源ＶＤＤ１をパルス電源Ｖpulse に置換すれば良い。

図５２の場合、パルス電源Ｖpulse の振幅は、ＶＤＤ１−ＶＳＳで与える。また、パルス電源Ｖpulse の立ち上がり立ち下がり速度（トランジェント）やパルス長を、出力パルスに求められる波形に調整する。
この場合、バッファ回路４５のブートストラップ動作は、図５２（Ｇ）に示すように、パルス電源Ｖpulse （図５２（Ｆ））の立ち上がりタイミングに同期して実行される。

結果的に、図５２（Ｉ）に示すように、セット信号の立ち上がりタイミングとリセット信号の立ち上がりタイミングで挟まれた期間で、パルス電源Ｖpulse の波形を抜き出した出力パルスが出力ノードＯＵＴに現れることになる。

（Ｃ）制御線駆動部の構成（ＰＭＯＳ型）
続いて、画素アレイ部や制御線駆動部がＰＭＯＳのみで構成される場合に好適な制御線駆動部の回路例について説明する。図５３及び図５４に、ＰＭＯＳ型のサブ画素１１の等価回路例を示す。

ここで、図５３及び図５４に示すサブ画素１１の構成は、図２及び図３の各薄膜トランジスタをＮＭＯＳ型からＰＭＯＳ型に置き換えた以外は、基本的に同じ回路構成である。従って、その駆動波形は、図５５に示すように、図４における書込制御線ＷＳＬと点灯制御線ＬＳＬのＨレベルとＬレベルをそれぞれ入れ替えた関係になる。

因みに、図５３は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＰ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成である。一方、図５４は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図５４の場合、点灯制御線ＬＳＬは電流供給線としても機能する。

図５６に、ＰＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図５６に示す制御線駆動部は、セット信号転送用のシフトレジスタ５１と、リセット信号転送用のシフトレジスタ５３と、各レジスタ段から出力されるセット信号とリセット信号に基づいて相補動作するバッファ回路５５とで構成される。

なお、バッファ回路５５は、セット信号の入力によりＬレベルを出力し、リセット信号の入力によりＨレベルを出力する。
図５７に、この制御線駆動部の駆動パルス波形を示す。なお、図５７（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ５１の出力パルスscan1 を示す。また、図５７（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ５３の出力パルスscan2 を示す。また、図５７（Ｇ）〜（Ｉ）は、バッファ回路５５の出力パルスout を示す。

図５７（Ｇ）〜（Ｉ）に示すように、バッファ回路５５の出力パルスout
のパルス幅は、バッファ回路５５に入力されるセット信号とリセット信号の入力タイミングの時間差に一致する。従って、セット信号とリセット信号の転送間隔を制御することにより、バッファ回路５５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路５５の形態例を説明する。

（Ｃ−１）形態例１
図５８にバッファ回路５５の１つ目の形態例を示し、図５８に対応する駆動波形を示す。
図５８に示すバッファ回路５５は、第１の電源ＶＤＤと第２の電源ＶＳＳ１の間に、ＰＭＯＳ型の薄膜トランジスタＰ２１及びＰ２２を直列接続した構成を有している。なお、薄膜トランジスタＰ２１とＰ２２の接続中点が出力ノードＯＵＴになる。
因みに、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳ２とＶＤＤの２値で与えられる。一方、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳ３とＶＤＤの２値で与えられる。

ここで、ＶＳＳ１−ＶＳＳ２＞｜Ｖth(P21)｜と、ＶＤＤ−ＶＳＳ３＞｜Ｖth(P22)｜の２つの条件を満たす場合、バッファ回路５５は相補型の出力バッファとして機能する。すなわち、図５９（Ｃ）に示すように、バッファ回路５５の出力ノードＯＵＴには、第１の電源ＶＤＤか第２の電源ＶＳＳ１が現れる。

なお、図５９（Ａ）及び（Ｂ）に示すように、２つの薄膜トランジスタＰ２１とＰ２２は同時にオン状態に制御されない。従って、貫通電流が流れることはない。すなわち、ＣＭＯＳ型と同じ動作が可能な低消費電力型の片チャネル型の出力バッファを実現することができる。

因みに、図５８に示すバッファ回路５５を動作させるには、少なくとも４つの電源ＶＤＤ、ＶＳＳ１、ＶＳＳ２及びＶＳＳ３が必要となる。
ただし、リセット信号の低電位ＶＳＳ３をセット信号の低電位ＶＳＳ２に設定するか、リセット信号の低電位ＶＳＳ３を第２の電位ＶＳＳ１に設定すると、バッファ回路５５の動作に必要な電源を３つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を４つから３つに減らすことができる。

（Ｃ−２）形態例２
図６０にバッファ回路５５の２つ目の形態例を示し、図６１に対応する駆動波形を示す。
図６０に示すバッファ回路５５の出力段の構成は、１つ目の形態例（図５８）と同じである。違いは、ブートストラップ動作の利用により、電源数の削減を図っている点である。

なお、ブートストラップ容量には、薄膜トランジスタＰ２１のゲート容量が用いられる。図６０に示す容量Ｃｂ21は、ブートストラップ動作の補完用である。従って、容量Ｃｂ21は必要に応じて配置する。
また、図６０の場合、セット信号ＩＮｓの入力端と薄膜トランジスタＰ２１のゲート電極との間に薄膜トランジスタＰ２３が配置される。薄膜トランジスタＰ２３のゲート電極は第２の電源ＶＳＳ１に接続され、主電極の一方はセット信号ＩＮｓの入力端に接続され、主電極の他方は薄膜トランジスタＰ２１のゲート電極に接続される。

ここでの薄膜トランジスタＰ２３は、カットオフ動作によってノードＡとセット信号ＩＮｓを切り離すために配置され、ブートストラップ動作中（図６１（Ｃ））におけるノードＡとセット信号ＩＮｓとの電位差の吸収に用いられる。
セット信号ＩＮｓがＬレベルに立ち下がると、薄膜トランジスタＰ２１のゲート容量及び容量Ｃｂ21が充電されると共に、薄膜トランジスタＰ２１がオン動作する。これに伴い、出力ノードＯＵＴの電位の低下が開始する。この際、ノードＡの電位は、ブートストラップ動作に伴い降下する。結果的に、出力ノードＯＵＴには第２の電源ＶＳＳ１が現れる。

なお、図６０の場合、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳ１とＶＤＤの２値で与えられる。一方、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳ３とＶＤＤの２値で与えられる。
ここで、ＶＳＳ１−Ｖｂ＞｜Ｖth(P21)｜と、ＶＤＤ−ＶＳＳ３＞｜Ｖth(P22)｜の２つの条件を満たす場合、バッファ回路５５は相補型の出力バッファとして機能する。因みに、Ｖｂは、ブートストラップ時のノードＡの電位である。

この電位関係を満たす場合、図６１（Ｄ）に示すように、バッファ回路５５の出力ノードＯＵＴには、第１の電源ＶＤＤか第２の電源ＶＳＳ１が現れる。
なお、図６１（Ａ）及び（Ｂ）に示すように、２つの薄膜トランジスタＰ２１とＰ２２は同時にオン状態に制御されることはない。従って、貫通電流が流れることはない。すなわち、ＣＭＯＳ型と同じ動作が可能な低消費電力型の片チャネル出力バッファを実現することができる。

因みに、図６０に示すバッファ回路５５を動作させるには、少なくとも３つの電源ＶＤＤ、ＶＳＳ１及びＶＳＳ３が必要となる。この場合、形態例１よりも電源数は少なく済む。
ただし、リセット信号の電源ＶＳＳ３を第２の電源ＶＳＳ１に設定すると、バッファ回路５５の動作に必要な電源を２つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を３つから２つに減らすことができる。

（Ｃ−３）形態例３
図６２にバッファ回路５５の３つ目の形態例を示し、図６３に対応する駆動波形を示す。
図６２に示すバッファ回路５５の回路構成は、薄膜トランジスタＰ２３のゲート電極を電源ＶＳＳ２（ただし、ＶＳＳ２＞ＶＳＳ１）に接続する点を除き、形態例２のバッファ回路（図６０）と同じである。また、ブートストラップ動作を利用して出力段が相補動作する点や当該動作に必要な条件についても同じである。

薄膜トランジスタＰ２３のゲート電極に、第２の電源ＶＳＳ１より高い電源ＶＳＳ２を接続することで、セット信号ＩＮｓの最低電位をＶＳＳ１からＶＳＳ２に引き上げることができる。
このことは、出力段においてレベルシフトが行われることを意味する。従って、セット信号を転送するシフトレジスタ５１やリセット信号を転送するシフトレジスタ５３には低振幅で転送駆動するものを用いることができる。これにより、システム全体としての更なる低消費電力化を実現できる。

因みに、図６２に示すバッファ回路５５を動作させるには、少なくとも４つの電源ＶＤＤ、ＶＳＳ１、ＶＳＳ２及びＶＳＳ３が必要となる。
従って、形態例１の場合と同様、セット信号の低位側電源ＶＳＳ２とリセット信号の低位側電源ＶＳＳ３とを同じに設定するか、リセット信号の低位側電源ＶＳＳ３と第２の電源ＶＳＳ１とを同じに設定すると、バッファ回路５５の動作に必要な電源を３つに減らすことができる。この場合、有機ＥＬパネルに搭載する電源回路の数を４つから３つに減らすことができる。

（Ｃ−４）形態例４
ＰＭＯＳ型の場合にも、前述した３つの形態例を複合的に組み合わせることで、様々なタイミング制御が可能なバッファ回路を実現することができる。以下では、一部の回路構成を説明する。

（ａ）並列配置（ブートストラップ無し）
図６４に、形態例１に係る２つのバッファ回路を並列接続した回路例を示す。図６４の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が並列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が並列に接続されている。この回路構成の場合、いずれか１つのセット信号がＬレベルになることで出力パルスがＬレベルに立ち下がり、いずれか１つのリセット信号がＬレベルになることで出力パルスがＨレベルに立ち上がるバッファ回路を実現することができる。

（ｂ）直列配置（ブートストラップ無し）
図６５に、形態例１に係る２つのバッファ回路を直列に接続した回路構成を示す。図６５の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が直列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が直列に接続されている。この回路構成の場合、２つのセット信号が同時にＬレベルになる場合に限り出力パルスがＬレベルに立ち下がり、２つのリセット信号が同時にＬレベルになる場合に限り出力パルスがＨレベルに立ち上がるバッファ回路を実現することができる。

（ｃ）混合配置（ブートストラップ無し）
ＰＭＯＳ型の場合にも、前述した（ａ）項の直列配置と（ｂ）項の並列配置を組み合わせる混合配置型のバッファ回路を構成することができる。

（ｄ）並列配置（ブートストラップ有り）
図６６に、形態例２に係る２つのバッファ回路を並列接続した回路例を示す。図６６の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が並列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が並列に接続されている。
この回路構成の場合、いずれか１つのセット信号がＬレベルになることで出力パルスがＬレベルに立ち下がり、いずれか１つのリセット信号がＬレベルになることで出力パルスがＨレベルに立ち上がるバッファ回路を実現することができる。

（ｅ）直列配置（ブートストラップ有り）
図６７に、形態例２に係る２つのバッファ回路を直列に接続した回路構成を示す。図６７の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が直列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が直列に接続されている。
この回路構成の場合、２つのセット信号が同時にＬレベルになる場合に限り出力パルスがＬレベルに立ち下がり、２つのリセット信号が同時にＬレベルになる場合に限り出力パルスがＨレベルに立ち上がるバッファ回路を実現することができる。

（ｆ）混合配置（ブートストラップ有り）
やはり、前述した（ｄ）項の直列配置と（ｅ）項の並列配置を組み合わせる混合配置型のバッファ回路を構成することができる。

（ｇ）並列配置（ブートストラップ有り）
図６８に、形態例３に係る２つのバッファ回路を並列接続した回路例を示す。図６８の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が並列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が並列に接続されている。
この回路構成の場合、いずれか１つのセット信号がＬレベルになることで出力パルスがＬレベルに立ち下がり、いずれか１つのリセット信号がＬレベルになることで出力パルスがＨレベルに立ち上がるレベルシフト機能付きのバッファ回路を実現することができる。

（ｈ）直列配置（ブートストラップ有り）
図６９に、形態例３に係る２つのバッファ回路を直列に接続した回路構成を示す。図６９の場合、セット信号用の薄膜トランジスタＰ２１１とＰ２１２が直列に接続され、リセット信号用の薄膜トランジスタＰ２２１とＰ２２２が直列に接続されている。
この回路構成の場合、２つのセット信号が同時にＬレベルになる場合に限り出力パルスがＬレベルに立ち下がり、２つのリセット信号が同時にＬレベルになる場合に限り出力パルスがＨレベルに立ち上がるレベルシフト機能付きのバッファ回路を実現することができる。

（ｉ）混合配置（ブートストラップ有り）
やはり、前述した（ｇ）項の直列配置と（ｈ）項の並列配置を組み合わせる混合配置型のバッファ回路を構成することができる。

（Ｃ−５）形態例５
前述したように、ＰＭＯＳ型のバッファ回路(図５８)の場合にも様々な変形が可能であり、各種の用途への応用が可能である。
しかし、形態例１〜４で説明したバッファ回路の場合にも、ＮＭＯＳ型のバッファ回路と同じ問題がある。

すなわち、セット信号やリセット信号の入力時に限り、出力ノードに電源が供給され、その他の期間は出力ノードに対する電源の供給は無く、フローティング状態に制御されている問題である。
このため、形態例１〜４に示したバッファ回路は、電流消費型の負荷に接続される場合には使用することができない。

そこで、図７０にバッファ回路５５の５つ目の形態例を示し、図７１に対応する駆動波形を示す。
図７０に示すバッファ回路５５は、形態例１に係るバッファ回路（出力段）の前段に、ノードＡの電位を制御する第１の入力段と、ノードＢの電位を制御する第２の入力段を配置した構成を有している。

第１及び第２の入力段の回路構成も、基本的には出力段（薄膜トランジスタＰ２１及びＰ２２）の構成と同じである。
すなわち、第１の入力段は、第１の電源ＶＤＤと第３の電源ＶＳＳ２との間に、ＰＭＯＳ型の薄膜トランジスタＰ２４及びＰ２５を直列接続した構成を有している。なお、この第１の入力段の出力ノードが、出力段を構成する薄膜トランジスタＰ２１のゲート電極に接続される。

因みに、薄膜トランジスタＰ２４のゲート電極にはセット信号が入力され、薄膜トランジスタＰ２５のゲート電極にはリセット信号が入力される。
結果的に、第１の入力段を構成する薄膜トランジスタＰ２４及びＰ２５は、後述する電圧関係を満たすセット信号とリセット信号の入力により相補的に動作する。

一方、第２の入力段は、やはり第１の電源ＶＤＤと第３の電源ＶＳＳ２との間に、ＰＭＯＳ型の薄膜トランジスタＮ２６及びＮ２７を直列接続した構成を有している。なお、この第２の入力段の出力ノードが、出力段を構成する薄膜トランジスタＰ２２のゲート電極に接続される。

因みに、薄膜トランジスタＰ２６のゲート電極にはリセット信号が入力され、薄膜トランジスタＰ２７のゲート電極にはセット信号が入力される。
結果的に、第１の入力段を構成する薄膜トランジスタＰ２４及びＰ２５は、後述する電圧関係を満たすセット信号とリセット信号の入力により相補的に動作する。

ところで、第１の入力段と第２の入力段は、セット信号とリセット信号の入力関係が互いに逆である。すなわち、セット信号とリセット信号の入力関係が襷がけの関係にある。従って、第１の入力段の出力パルスは、セット信号がＬレベルに立ち下がってからリセット信号がＬレベルに立ち下がるまでの期間だけＬレベルになり、その他の期間はＨレベルになる（図７１（Ａ）、（Ｂ）、（Ｃ））。一方、第２の入力段の出力パルスは、セット信号がＬレベルに立ち下がってからリセット信号がＬレベルに立ち下がるまでの期間だけＨレベルになり、その他の期間はＬレベルになる（図７１（Ａ）、（Ｂ）、（Ｄ））。

なお、この第１及び第２の入力段の各出力ノードについても、前述したように、セット信号やリセット信号がＬレベルの期間以外はフローティング状態にある。しかし、各出力ノードが接続されるのは、出力段を構成する各薄膜トランジスタのゲート電極であって電流が流出することはない。従って、ノードＡ及びＢの電位は、フローティング状態も含めて一定の電位を保持することができる（図７１（Ｃ）、（Ｄ））。

この結果、出力段の出力ノードＯＵＴが電流消費型の負荷に接続される場合でも、出力ノードＯＵＴに対する第１の電源ＶＤＤの供給を継続することができ、電位の低下を避けることができる。
なお、この動作が可能になるためには、各電位が以下の条件を満たすことが必要である。

因みに、このバッファ回路には、ＶＳＳ３＞ＶＳＳ２＞ＶＳＳ１の関係が成立することが要求される。また、セット信号（ＩＮｓ）の信号振幅は、ＶＳＳ３とＶＤＤの２値で与えられ、リセット信号（ＩＮｒ）の信号振幅は、ＶＳＳ３とＶＤＤの２値で与えられるものとする。
この場合、ＶＳＳ１−ＶＳＳ２＞｜Ｖth(P21)｜と、ＶＳＳ２−ＶＳＳ３＞｜Ｖth(P24)｜と、ＶＳＳ２−ＶＳＳ３＞｜Ｖth(P26)｜の３つの条件を満たす場合、この形態例に係るバッファ回路５５の出力ノードＯＵＴには、第１の電源ＶＤＤ又は第２の電源ＶＳＳ１が相補的に出力される。

勿論、バッファ回路を構成する薄膜トランジスタは全てＰＭＯＳ型であり、片チャネル型の出力バッファが実現されている。
また、前述したように、この形態例に係るバッファ回路５５の場合には、セット信号やリセット信号がＬレベル以外の期間にも、出力段に対する給電状態が継続する。従って、出力ノードに接続されるのが電流消費型の負荷（例えば、サブ画素１１の画素構造が図５４の場合における点灯制御線ＬＳＬ）の場合にも、この形態例に係るバッファ回路付きの制御線駆動部を使用することができる

なお、点灯制御線ＬＳＬに接続される画素数が多い場合等、駆動する負荷が大きい場合には、出力段を構成する薄膜トランジスタＰ２１及びＰ２２の駆動能力を高めるため、そのサイズを大きくする必要がある。しかし、この場合にも、セット信号やリセット信号は、第１及び第２の入力段を形成する各２つの薄膜トランジスタを駆動できれば良い。従って、出力段を構成する薄膜トランジスタのサイズの増加によらず、セット信号とリセット信号の駆動能力は小さいままで済む。このため、前段回路（例えばシフトレジスタ）を含めたシステム全体の回路規模の縮小や低消費電力化を実現できる。

（Ｃ−６）形態例６
図７２にバッファ回路５５の６つ目の形態例を示し、図７３に対応する駆動波形を示す。
図７２に示すバッファ回路は、第１及び第２の入力段と出力段のそれぞれについてブートストラップ動作を利用する。ブートストラップ動作のための回路構成は形態例２と同じであるので詳細は詳述する。

なお、図７２の場合、ブートストラップ容量には、薄膜トランジスタＰ２１、Ｐ２４、Ｐ２６の各ゲート容量が用いられる。図７２では、各ゲート容量を補完するための容量Ｃｂ31、Ｃｂ32、Ｃｂ33が接続された例を表している。なお、これらの容量は必要に応じて接続すれば良い。

この形態例６と前述した形態例５のその他の違いは、第１及び第２の入力段と出力段の直列回路が第１の電源ＶＤＤと第２の電源ＶＳＳ１との間に形成される点である。
これに伴い、セット信号（ＩＮｓ）とリセット信号（ＩＮｒ）の信号振幅は、ＶＳＳ１とＶＤＤの２値で与えられる。

この場合、ＶＳＳ１−Ｖba＞｜Ｖth(P21)｜と、ＶＳＳ１−Ｖbd＞｜Ｖth(P24)｜と、ＶＳＳ１−Ｖbe＞｜Ｖth(P26)｜の３つの条件を満たす場合、この形態例に係るバッファ回路５５の出力ノードＯＵＴには、第１の電源ＶＤＤ又は第２の電源ＶＳＳ１が相補的に出力される。なお、ＶbaはノードＡにおけるブートストラップ時の電位（図７３（Ｆ））であり、ＶbdはノードＤにおけるブートストラップ時の電位（図７３（Ｃ））であり、ＶbeはノードＥにおけるブートストラップ時の電位（図７３（Ｄ））である。

これら３つの条件を満たす限り、このバッファ回路５５は、２種類の電源だけで正常に動作する。すなわち、出力ノードＯＵＴに第１の電源ＶＤＤ又は第２の電源ＶＳＳ１を相補的に出力することができる。
なお、図７２では表していないが、ノードＢとＣには必要に応じて保持容量を配置することが望ましい。

（Ｃ−７）形態例７
図７４にバッファ回路５５の７つ目の形態例を示し、図７５に対応する駆動波形を示す。
図７４に示すバッファ回路は、第１及び第２の入力段と出力段のそれぞれについてブートストラップ動作を利用する点において形態例６と共通する。相違点は、形態例３の場合と同様、レベルシフト機能を搭載する点である。

すなわち、この形態例に係るバッファ回路では、薄膜トランジスタＰ３２とＰ３３のゲート電極に、第２の電源ＶＳＳ１より高い電源ＶＳＳ２を接続する。
この結果、セット信号及びリセット信号に求められる信号振幅は、ＶＳＳ１−ＶＤＤからＶＳＳ２−ＶＤＤに引き下げられることになる。

これにより、セット信号を転送するシフトレジスタ５１やリセット信号を転送するシフトレジスタ５３には低振幅で転送駆動するものを用いることができる。これにより、システム全体としての更なる低消費電力化を実現できる。
なお、ノードＢ、Ｄ、Ｅに求められるブートストラップ時の電位は、形態例６の場合と同じである。

（Ｃ−８）形態例８
図７６にバッファ回路５５の８つ目の形態例を示し、図７７に対応する駆動波形を示す。
図７６に示すバッファ回路も、ブートストラップ動作とレベルシフト機能を有する点で形態例７と共通する。

形態例７との違いは、レベルシフト機能を最終出力段（薄膜トランジスタＰ２１及びＰ２２）でのみ実行し、薄膜トランジスタＰ３１のゲート電極への給電や第１及び第２の入力段に対する給電を第３の電源ＶＳＳ２（＞ＶＳＳ１）により実現する点である。この結果、第１の入力段の出力振幅をＶＳＳ１−ＶＤＤからＶＳＳ２−ＶＤＤへと引き下げることが可能になる。

これにより、バッファ回路での消費電力を前述した形態例７よりも低下させることができる。
なお、このバッファ回路が正常に動作するには、形態例７（図７４）は以下の条件を満たす必要がある。
VSS1−Vba＞|Vth(P21)|、VSS1−Vbd＞|Vth(P24)|、VSS1−Vbe＞|Vth(P26)|
また、形態例８（図７７）は以下の条件を満たす必要がある。
VSS1−Vba＞|Vth(P21)|、VSS2−Vbd＞|Vth(P24)|、VSS2−Vbe＞|Vth(P26)|
VDD−VSS2＞|Vth(P22)|、VDD−VSS2＞|Vth(P25)|、VDD−VSS2＞|Vth(P27)|

因みに、ＶbaはノードＡにおけるブートストラップ時の電位（図７７（Ｆ））であり、ＶbdはノードＤにおけるブートストラップ時の電位（図７７（Ｃ））であり、ＶbeはノードEにおけるブートストラップ時の電位（図７７（Ｄ））である。

（Ｃ−９）形態例９
図７８にバッファ回路５５の９つ目の形態例を示す。前述した形態例６〜８の場合には、動作の信頼性を高く保つため、第１及び第２の入力段と出力段の全てにおいてブートストラップ動作を採用した。
しかし、ブートストラップ動作は、これらの一部のみで実行する手法を採用しても良い。

因みに図７８は、最終出力段でのみブートストラップ動作を実行させる場合の回路例である。この場合、素子数が低減され、レイアウト面積も削減することができる。もっとも、実装時には、各薄膜トランジスタの動作マージンやトランジスタサイズを考慮して最適な回路構成を選択することになる。

（Ｃ−１０）形態例１０
図７９にバッファ回路の１０番目の形態例を示す。図７９に示すバッファ回路５５は、形態例９のバッファ回路５５にレベルシフト機能を追加した場合の回路例に相当する。
このため、第１及び第２の入力段に対する給電をＶＤＤ−ＶＳＳ２とし、出力段についてはＶＤＤ−ＶＳＳ１としている。

（Ｃ−１１）形態例１１
図８０にバッファ回路の１１番目の形態例を示す。図８０に示すバッファ回路５５は、形態例１０よりもレイアウト面積を削減する場合に好適な回路例である。具体的には、第１及び第２の入力段のうち低電位側に位置する薄膜トランジスタＰ２４及びＰ２６をダイオード接続する構成を採用する。この構成により、第３の電源ＶＤＤ２を供給する配線をレイアウト的に削減することができる。なお、出力段に第２の電源ＶＳＳ１を給電する場合には、レベルシフト動作を実現できる。

（Ｃ−１２）形態例１２
図８１にバッファ回路の１２番目の形態例を示す。図８１に示すバッファ回路５５は、形態例５に係るバッファ回路５５の第１及び第２の入力段を並列接続とした場合の構成例に相当する。
このように、出力段の制御ノードに対する給電を継続できる構成のバッファ回路の場合にも、前述した形態例４の場合と同様に、並列型の構成、直列型の構成、混合型の構成を採用することができる。

（Ｃ−１３）形態例１３
図８２にバッファ回路の１３番目の形態例を示し、図８３に対応する駆動波形を示す。前述した形態例５〜１２では、出力ノードＯＵＴに現れる波形が矩形状に限られている。しかしながら、用途によっては、出力パルスの波形に調整が必要な場合がある。
このような用途への適用に際しては、形態例５（図７０）、形態例８（図７６）、形態例１０（図７９）、形態例１２（図８１）のように出力段の電源系が入力段の電源系とは別系統の回路構成において、第２の電源ＶＳＳ１をパルス電源Ｖpulse に置換すれば良い。

図８３の場合、パルス電源Ｖpulse の振幅は、ＶＤＤ−ＶＳＳ１で与える。また、パルス電源Ｖpulse の立ち上がり立ち下がり速度（トランジェント）やパルス長を、出力パルスに求められる波形に調整する。
この場合、バッファ回路５５のブートストラップ動作は、図８３（Ｇ）に示すように、パルス電源Ｖpulse （図８３（Ｆ））の立ち下がりタイミングに同期して実行される。

結果的に、図８３（Ｉ）に示すように、セット信号の立ち下がりタイミングとリセット信号の立ち下がりタイミングで挟まれた期間で、パルス電源Ｖpulse の波形を抜き出した出力パルスが出力ノードＯＵＴに現れることになる。

（Ｄ）具体例
前述したように、提案するバッファ回路は、様々な用途への応用が可能である。
ここでは、有機ＥＬパネルを例に、表示パネルに求められる具体的な駆動技術について説明する。
今日の表示パネルには、高解像度化への対応や縦型パネルへの対応が要求される。これに伴い、１水平走査期間に割り当て可能な処理期間は短縮する傾向にあり、必要な全ての動作を１水平走査期間に完了することが困難になっている。

図８４に、１フィールド期間内に複数回（この場合は、３回）の閾値補正動作を実行する場合の駆動例を示す。なお、図８４は、サブ画素１１がＮＭＯＳ型の薄膜トランジスタで構成される場合の波形例である。
例えば書込制御線ＷＳＬには、３水平走査期間の間に計４回の制御パルスを与える必要がある（図８４（Ａ））。
また、点灯制御線ＬＳＬには、前記書き込みに伴う消灯期間を除き、１フィールド期間に複数回の点灯状態と消灯状態を実現する制御パルスを与える必要がある（図８４（Ｂ））。

なお、１フィールド期間内における総点灯期間長（個々の点灯期間の長さの総和）を調整すれば、表示画面のピーク輝度を制御することができる。
また、点灯期間長と消灯期間長の出現比率や出現タイミングを制御すれば、動画応答性やフリッカ特性を調整することができる。これらの特性は表示パネルに固有の特性やコンテンツの表示内容によっても影響を受ける。このため、制御パルスの出力幅や出力タイミングは個別に調整可変であることが求められる。

以下では、この種の要求に求められる制御線駆動部の具体的な構成を順番に説明する。
まず、セット信号やリセット信号の供給源であるスキャナの構成例を図８５に示し、図８６に対応する駆動例を示す。なお、図８６は、出力先回路がＮＭＯＳ型の薄膜トランジスタで構成される場合を想定している。従って、出力先回路がＰＭＯＳ型の薄膜トランジスタで構成される場合には電位関係が逆になる。

図８５（Ａ）に、スキャナの一般的な構成例を示す。このスキャナは、２つのシフトクロックＣＫ1aとＣＫ2aを使用する。
シフトクロックＣＫ1aは、図８６（Ａ１）に示すように、例えば奇数番目の水平走査期間にＨレベルに立ち上がる制御パルスである。一方、シフトクロックＣＫ2aは、図８６（Ａ２）に示すように、例えば偶数番目の水平走査期間にＨレベルに立ち上がる制御パルスである。

この構成の場合、スキャナは、１水平期間毎に次段のレジスト段にパルスを転送する。ただし、ある１つの出力端（レジスタ段ＳＲ）に着目すると、その出力は、図８６（Ａ３）〜（Ａ６）に示すように、１水平走査期間飛ばしにしか制御パルスを出力することができない。

従って、図８５（Ａ）のスキャナは、複数の水平走査期間に亘って連続的に１つの制御線に制御パルスを供給する用途には使用することができない。
そこで、図８５（Ｂ）に示す構成のスキャナを用意する。このスキャナも、２つのシフトクロックＣＫ1bとＣＫ2bを使用する。ただし、このスキャナは、シフトクロックＣＫ1bが入力されるレジスタ段ＳＲの出力のみを外部に出力し、シフトクロックＣＫ2bが入力されるレジスタ段ＳＲは転送パルスの内部転送用にのみ使用する。

また、ここでのシフトクロックＣＫ1bとシフトクロックＣＫ2bは、図８６（Ｂ１）、（Ｂ２）に示すように、１水平走査期間毎にＨレベルに立ち上がるものを使用する。
この構成の場合、スキャナは、位相の異なる２種類のシフトクロックＣＫ1b及びＣＫ2b１によって、１水平期間内に２段ずつパルスを転送することができる。結果的に、ある１つの出力端に着目すると、その出力は、図８６（Ｂ３）〜（Ｂ６）に示すように、１水平走査期間毎に制御パルスを出力することができる。

なお、図８５（Ｂ）は、連続出力周期が２水平走査期間の場合を想定した例である。従って、制御パルスの出力周期に応じて、スキャナを構成するレジスタ段の段数を調整することになる。例えば制御パルスの連続出力周期が３水平走査期間の場合であれば、１水平走査期間内での位相が異なる３つのシフトクロックＣＫを用意し、３段目毎にレジスタ段の転送パルスを制御パルスとして外部に出力する構成を採用すれば良い。

この種のスキャナのいずれかと前述したバッファ回路とを組み合わせることで制御線駆動部が形成される。
図８７に制御線駆動部の回路例を示し、図８８に駆動パルス例を示す。なお、図８８は、出力先回路がＮＭＯＳ型の薄膜トランジスタで構成される場合を想定している。従って、出力先回路がＰＭＯＳ型の薄膜トランジスタで構成される場合には電位関係が逆になる。

図８７の制御線駆動部はセット信号用のスキャナ６１と、リセット信号用のスキャナ６３と、バッファ回路６５とで構成される。スキャナ６１と６３には、前述した２種類のスキャナのうちいずれか一方が選択的に使用される。いずれを選択するかは、出力パルス（図８８（Ｇ）〜（Ｉ））のパルス長や出力周期に必要なセット信号（図８８（Ａ）〜（Ｃ））とリセット信号（図８８（Ｄ）〜（Ｆ））の出力タイミングに応じて決定される。

なお、図８７に示す制御線駆動部は、図８４（Ｂ）のように矩形波でのみ形成される出力パルスに用いる。すなわち、点灯制御線ＬＳＬの制御に用いて好適である。因みに、サブ画素１１が図２に示す構成の場合には形態例１〜４に示す構成のバッファ回路を使用すれば良い。また、サブ画素１１が図３に示す構成の場合には形態例５〜１３に示す構成のバッファ回路を使用すれば良い。なお、採用するバッファ回路の種類は、制御が必要なタイミングの数に応じて選択すれば良い。

ここで、発光期間に関する限り、セット信号の入力からリセット信号の入力までの期間が表示パネル（有機ＥＬ素子）の点灯時間に対応する。点灯期間と非点灯期間の切り替えは、１フィールド期間に１回でも良いし、複数回でも良い。前述したように、動画応答性やフリッカの改善のために適切な回数及び点灯時間を選択する。

図８９に、書込制御線ＷＳＬを駆動する制御線駆動部に搭載して好適なバッファ回路の一例を示す。書込制御線ＷＳＬの駆動には、図８４（Ａ）に示したように、制御パルスの連続出力とパルス波形の制御が同時に必要となることがある。
図８９は、セット信号の供給タイミングが１つ、リセット信号の供給タイミングが２つ場合の回路例である。なお、図８９の場合、リセット信号の供給タイミングは並列回路で与えられる。また、出力パルスの波形の制御用にＶpulse を使用している。因みに、Ｖpulse の振幅はＶＳＳ／ＶＤＤ１で与えられる。また、図８９には、レベルシフト機能やブートストラップ機能も組み合わせられている。

図９０にこのバッファ回路（図８９）を採用した制御線駆動部の回路例を示し、その駆動波形例を図９１に示す。なお、図９１の駆動波形は、スキャナ７１、７３、７５には、図８５（Ｂ）に示す構成のスキャナを用いる場合の波形例である。従って、図８５（Ａ）に示す構成のスキャナを用いる場合には、これらの波形は１水平走査期間飛ばしの出力となる。

バッファ回路７７は、セット信号入力端ＩＮｓと、リセット信号入力端ＩＮｒ１と、リセット信号入力端ＩＮｒ２と、パルス入力端とを有している。パルス入力端には、パルス電源７９からＶpulse が印加される。
因みに、図９１（Ａ）は、図８４（Ａ）における３番目の閾値補正期間と信号電位の書き込み期間（移動度補正期間を含む）に相当するＶpulse の波形である。

Ｖpulse は、１水平走査期間の前半部分に閾値補正期間を与えるＨレベルを有し、１水平期間の後半部分に信号電位の書き込み期間を与えるＨレベルを有する。この波形がパルス電源７９から１水平走査期間毎に繰り返し供給される。
図９１（Ｂ）〜（Ｄ）は、スキャナ７１、７３及び７５の出力タイミングを与える制御クロックである。図８５（Ｂ）のＣＫ1bに相当する。

図９１（Ｅ）〜（Ｉ）は、ｋ−１段目に位置するバッファ回路７７の駆動波形である。なお、図９１（Ｈ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。
図９１（Ｊ）〜（Ｎ）は、ｋ段目に位置するバッファ回路７７の駆動波形である。やはり、図９１（Ｍ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。

図９１（Ｏ）〜（Ｓ）は、ｋ＋１段目に位置するバッファ回路７７の駆動波形である。なお、図９１（Ｒ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。
図９１（Ｈ）、（Ｍ）及び（Ｒ）に示すように、セット信号及びリセット信号により形成される波形は矩形波となる。

実際、図８４の１番目と２番目の水平走査期間に相当する出力波形は、セット信号とリセット信号１によって形成された波形とＶpulse とが共にＨレベルの波形が出力パルスによって実現されている。
また、図８４の３番目の水平走査期間に相当する出力波形は、セット信号とリセット信号２によって形成された波形とＶpulse とが共にＨレベルの波形が出力パルスによって実現されている。

ただし、前述した回路構成の場合には、スキャナが３つ必要になり、レイアウト面積も大きくなる。
そこで、レイアウト面積が小さく済む別の回路例と駆動例を説明する。
図９２に制御線駆動部の他の回路例を示し、図９３に駆動パルス例を示す。図９２の制御線駆動部はセット信号用のスキャナ８１と、リセット信号用のスキャナ８３と、バッファ回路８５と、リセットパルス源８７と、出力用パルス源８９とで構成される。

図９２は、リセット信号が２水平走査期間分しか入力されないこと、セット信号が入力されていない水平走査期間にリセットパルスｒｓｔが入力されてもパルスは発生されないこと、１水平走査期間内にリセット信号とリセットパルスｒｓｔが入力されたとしても先に入力されるリセット信号が優先され、リセットパルスｒｓｔは影響しないことを利用して回路の簡略化を図っている。

因みに、図９３（Ａ）は、図８４（Ａ）における３番目の閾値補正期間と信号電位の書き込み期間（移動度補正期間を含む）に相当するＶpulse の波形である。
図９３（Ｂ）及び（Ｃ）は、スキャナ８１及び８３の出力タイミングを与える制御クロックである。図８５（Ｂ）のＣＫ1bに相当する。
図９３（Ｄ）は、リセットパルス源８７が出力するリセットパルスｒｓｔの波形である。パルス源であるので、１水平走査期間の決まったタイミングに１発のパルスが出力される。

図９３（Ｅ）〜（Ｈ）は、ｋ−１段目に位置するバッファ回路８７の駆動波形である。なお、図９３（Ｇ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。
図９３（Ｉ）〜（Ｌ）は、ｋ段目に位置するバッファ回路８７の駆動波形である。やはり、図９３（Ｋ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。

図９３（Ｍ）〜（Ｐ）は、ｋ＋１段目に位置するバッファ回路８７の駆動波形である。なお、図９３（Ｏ）に示すノードＡの波形は、図８９に示す薄膜トランジスタＮ２１のゲート電位に対応する。
図９３（Ｇ）、（Ｋ）及び（Ｏ）に示すように、セット信号及びリセット信号により形成される波形は矩形波となる。

実際、図８４の１番目と２番目の水平走査期間に相当する出力波形は、セット信号とリセット信号によって形成された波形とＶpulse とが共にＨレベルの波形が出力パルスによって実現されている。
また、図８４の３番目の水平走査期間に相当する出力波形は、セット信号とリセットパルスによって形成された波形とＶpulse とが共にＨレベルの波形が出力パルスによって実現されている。

（Ｅ）他の形態例
（Ｅ−１）他の表示パネル
前述した形態例の場合には、有機ＥＬパネルへの応用を前提に説明した。特に、垂直方向に制御パルスを転送する制御線駆動部への応用を前提に説明した。
しかし、前述したバッファ回路は、信号線ＤＴＬへの信号電位Ｖsig の印加タイミングを与える信号線駆動部にも適用できる。
また、前述したバッファ回路を搭載する駆動回路は、有機ＥＬパネル以外の表示パネルについても応用することができる。

例えば無機ＥＬパネルやＬＥＤパネルその他のパネルの駆動回路にも応用できる。また、プラズマディスプレイパネルの駆動回路にも応用できる。また、電界放出ディスプレイの駆動回路にも適用できる。また、液晶ディスプレイパネルの駆動回路にも応用できる。また、液晶ディスプレイパネルのバックライト光源がＬＥＤの場合に、その駆動回路としても形態例で説明したバッファ回路を用いることができる。例えば１フィールド期間内の点灯期間の比率を可変制御する場合、１フィールド期間内の点灯期間を複数個の点灯期間に分割し、個々の点灯期間の長さや配置を可変制御する場合に好適である。

（Ｅ−２）表示パネルの製品例
（ａ）外観形態
この明細書においては、半導体プロセスを用いて画素アレイ部や駆動回路を絶縁基板上に形成したパネルモジュールだけでなく、駆動回路については別基板（例えば特定用途向けＩＣ）として製造され、画素アレイ部を形成した絶縁基板上に実装する場合も表示パネルに含まれるものとする。

図９４に、表示パネルの外観構成例を示す。表示パネル９１は、支持基板９３のうち画素アレイ部の形成領域に対向基板９５を貼り合わせた構造を有している。
支持基板９３は、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。

対向基板９５も、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
なお、基材の透過性は、表示パネルの種類によって異なる。例えば液晶ディスプレイパネルであれば両面とも透過性の高い基板である必要がある。一方、自発光型のディスプレイの場合には、光束の射出側の基板について透過性が確保されていれば良い。
この他、有機ＥＬパネルモジュール９１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）９７が配置される。

（ｂ）電子機器への搭載形態
前述した表示パネルは、各種の電子機器に実装した形態でも流通される。図９５に、電子機器１０１の概念構成例を示す。電子機器１０１は、前述した駆動回路を搭載する表示パネル１０３、システム制御部１０５及び操作入力部１０７で構成される。システム制御部１０５で実行される処理内容は、電子機器１０１の商品形態により異なる。また、操作入力部１０７は、システム制御部１０５に対する操作入力を受け付けるデバイスである。操作入力部１０７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。

図９６に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１１１の筐体正面には、フロントパネル１１３及びフィルターガラス１１５等で構成される表示画面１１７が配置される。表示画面１１７の部分が、図９５の表示パネル１０３に対応する。

また、この種の電子機器には、例えばデジタルカメラが想定される。図９７に、デジタルカメラ１２１の外観例を示す。図９７（Ａ）が正面側（被写体側）の外観例であり、図９７（Ｂ）が背面側（撮影者側）の外観例である。

デジタルカメラ１２１は、保護カバー１２３、撮像レンズ部１２５、表示画面１２７、コントロールスイッチ１２９及びシャッターボタン１３１で構成される。このうち、表示画面１２７の部分が、図９５の表示パネル１０３に対応する。

また、この種の電子機器には、例えばビデオカメラが想定される。図９８に、ビデオカメラ１４１の外観例を示す。
ビデオカメラ１４１は、本体１４３の前方に被写体を撮像する撮像レンズ１４５、撮影のスタート／ストップスイッチ１４７及び表示画面１４９で構成される。このうち、表示画面１４９の部分が、図９５の表示パネル１０３に対応する。

また、この種の電子機器には、例えば携帯端末装置が想定される。図９９に、携帯端末装置としての携帯電話機１５１の外観例を示す。図９９に示す携帯電話機１５１は折りたたみ式であり、図９９（Ａ）が筐体を開いた状態の外観例であり、図９９（Ｂ）が筐体を折りたたんだ状態の外観例である。

携帯電話機１５１は、上側筐体１５３、下側筐体１５５、連結部（この例ではヒンジ部）１５７、表示画面１５９、補助表示画面１６１、ピクチャーライト１６３及び撮像レンズ１６５で構成される。このうち、表示画面１５９及び補助表示画面１６１の部分が、図９５の表示パネル１０３に対応する。

また、この種の電子機器には、例えばコンピュータが想定される。図１００に、ノート型コンピュータ１７１の外観例を示す。
ノート型コンピュータ１７１は、下型筐体１７３、上側筐体１７５、キーボード１７７及び表示画面１７９で構成される。このうち、表示画面１７９の部分が、図９５の表示パネル１０３に対応する。

これらの他、電子機器には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。

（Ｅ−３）表示パネルの駆動回路以外への応用
前述の説明では、バッファ回路を表示パネルの垂直方向に制御パルスを転送する駆動回路に適用する場合について説明した。
しかし、このバッファ回路は、水平方向に制御パルスを転送する場合にも応用できる。また、表示パネル上で使用する全てのバッファ回路に応用することができる。
また、バッファ回路は汎用性の高い基本回路であり、バッファ回路を搭載する全ての半導体デバイスに応用することができる。

（Ｅ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

有機ＥＬパネルのシステム構成例を示す図である。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 図２に対応する駆動波形を示す図である。 図３に対応する駆動波形を示す図である。 シフトレジスタ（スキャナ）の回路例を示す図である。 シフトレジスタ（スキャナ）の駆動波形を示す図である（ＮＭＯＳ型）。 ブートストラップ機能付きのレジスタ段の内部構造を説明する図である。 ブートストラップ動作を用いたレジスタ段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたレジスタ段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたレジスタ段の入出力動作を説明する図である。 従来型の駆動回路に用いる場合のパネル構造を説明する図である。 形態例に係る有機ＥＬパネルのシステム構成例を示す図である。 明細書で提案するバッファ回路を駆動回路に用いる場合のパネル構造を説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＮＭＯＳ型）。 バッファ回路の形態例を示す図である。 図２０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２２に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２４に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例（並列配置型）を示す図である。 バッファ回路の形態例（直列配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 バッファ回路の形態例（混合配置型）を示す図である。 出力段の給電状態を説明する図である。 バッファ回路の形態例を示す図である。 図３９に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図４１に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図４３に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図４５に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図５１に示すバッファ回路の駆動波形を示す図である。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＰＭＯＳ型）。 バッファ回路の形態例を示す図である。 図５８に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図６０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図６２に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例（並列配置型）を示す図である。 バッファ回路の形態例（直列配置型）を示す図である。 バッファ回路の形態例（並列配置型）を示す図である。 バッファ回路の形態例（直列配置型）を示す図である。 バッファ回路の形態例（並列配置型）を示す図である。 バッファ回路の形態例（直列配置型）を示す図である。 バッファ回路の形態例を示す図である。 図７０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図７２に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図７４に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図７６に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図８２に示すバッファ回路の駆動波形を示す図である。 有機ＥＬパネルの駆動動作例を示す図である。 スキャナの構造例を説明する図である。 図８５の各スキャナに対応する駆動波形を示す図である。 制御線駆動部の回路構成を示す図である。 図８７に示す制御線駆動部の駆動パルス例を示す図である。 バッファ回路の具体例を示す図である。 図８９のバッファ回路を使用する制御線駆動部のシステム例を示す図である。 図９０に示す制御線駆動部の駆動パルスを示す図である。 図８９のバッファ回路を使用する制御線駆動部の他のシステム例を示す図である。 図９２に示す制御線駆動部の駆動パルスを示す図である。 表示パネルの外観構成例を示す図である。 電子機器の機能構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。

符号の説明

３ 画素アレイ部
５ 信号線駆動部
３３ 制御線駆動部
３５ 制御線駆動部
４１ シフトレジスタ
４３ シフトレジスタ
４５ バッファ回路

Claims (13)

1. 絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路を有し、
   前記バッファ回路は、
   第１の薄膜トランジスタ及び第２の薄膜トランジスタが第１の電源と第２の電源との間に直列に接続されて成り、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタのオン電位が、出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられる出力段と、
   セット信号及びリセット信号の入力タイミングにより出力端電位が相補的に切り替え制御される第１の入力段と、
   前記セット信号及び前記リセット信号の入力タイミングにより出力端電位が相補的に切り替え制御され、その出力端電位が前記第１の入力段の出力端電位の逆位相で変化する第２の入力段とを有し、
   前記出力段は、前記第１の入力段及び前記第２の入力段の各出力端電位を、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタの各制御入力とし、これら制御入力の入力タイミングにより、出力端電位が前記第１の電源の電位又は前記第２の電源の電位に相補的に切り替え制御され、
   前記第１の入力段及び前記第２の入力段はそれぞれ、前記第１の電源又は前記第２の電源に接続される第３の薄膜トランジスタと、当該第３の薄膜トランジスタと直列に接続され、他端が第３の電源に接続される第４の薄膜トランジスタとで構成され、前記第３の薄膜トランジスタ又は前記第４の薄膜トランジスタのオン電位が、各入力段の出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられる半導体デバイス。
2. 前記バッファ回路は、その出力端に接続される電流消費型の負荷を駆動する請求項１に記載の半導体デバイス。
3. 前電流消費型の負荷は、表示パネルにおける画素の点灯動作と消灯動作を、電位変化によって実現する電流供給線である請求項２に記載の半導体デバイス。
4. 前記バッファ回路の出力端電位は、自発光型の表示パネルの点灯制御に使用され、
   前記セット信号と前記リセット信号の入力タイミングの時間差が表示パネルの点灯時間長に対応する請求項１に記載の半導体デバイス。
5. 前記バッファ回路の出力端電位は、表示パネルの画素アレイ部を構成する各画素回路のサンプリングタイミングの制御に使用される請求項１に記載の半導体デバイス。
6. 前記セット信号及び前記リセット信号は、それぞれ対応するシフトレジスタ回路から供給される請求項１から請求項５のいずれか１項に記載の半導体デバイス。
7. 前記セット信号及び前記リセット信号の一方はシフトレジスタ回路から供給され、他方はパルス源から供給される請求項１から請求項５のいずれか１項に記載の半導体デバイス。
8. 絶縁基板上に単一チャネルの薄膜トランジスタによって画素アレイ部とその駆動回路とが形成されて成り、
   前記駆動回路の少なくとも一部は、
   第１の薄膜トランジスタ及び第２の薄膜トランジスタが第１の電源と第２の電源との間に直列に接続されて成り、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタのオン電位が、出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられる出力段と、
   セット信号及びリセット信号の入力タイミングにより出力端電位が相補的に切り替え制御される第１の入力段と、
   前記セット信号及び前記リセット信号の入力タイミングにより出力端電位が相補的に切り替え制御され、その出力端電位が前記第１の入力段の出力端電位の逆位相で変化する第２の入力段とを有し、
   前記出力段は、前記第１の入力段及び前記第２の入力段の各出力端電位を、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタの各制御入力とし、これら制御入力の入力タイミングにより、出力端電位が前記第１の電源の電位又は前記第２の電源の電位に相補的に切り替え制御され、
   前記第１の入力段及び前記第２の入力段はそれぞれ、前記第１の電源又は前記第２の電源に接続される第３の薄膜トランジスタと、当該第３の薄膜トランジスタと直列に接続され、他端が第３の電源に接続される第４の薄膜トランジスタとで構成され、前記第３の薄膜トランジスタ又は前記第４の薄膜トランジスタのオン電位が、各入力段の出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられるバッファ回路を有する表示パネル。
9. 前記バッファ回路は、その出力端に接続される電流消費型の負荷を駆動する請求項８に記載の表示パネル。
10. 前電流消費型の負荷は、表示パネルにおける画素の点灯動作と消灯動作を、電位変化によって実現する電流供給線である請求項９に記載の表示パネル。
11. 前記バッファ回路を出力段に有する駆動回路は、
    前記セット信号及び前記リセット信号の供給回路として、
    垂直方向に前記セット信号を時間順次に転送する第１のシフトレジスタと、
    垂直方向に前記リセット信号を時間順次に転送する第２のシフトレジスタとを有する請求項８に記載の表示パネル。
12. 前記バッファ回路を出力段に有する駆動回路は、
    前記画素アレイ部を構成する各画素回路のサンプリングタイミングを制御する請求項８に記載の表示パネル。
    ことを特徴とする表示パネル。
13. 絶縁基板上に単一チャネルの薄膜トランジスタによって画素アレイ部とその駆動回路とが形成された表示パネルと、
    システム制御部と、
    前記システム制御部に対する操作入力部とを備え、
    前記駆動回路の少なくとも一部は、
    第１の薄膜トランジスタ及び第２の薄膜トランジスタが第１の電源と第２の電源との間に直列に接続されて成り、前記第１の薄膜トランジスタ又は前記第２の薄膜トランジスタのオン電位が、出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられる出力段と、
    セット信号及びリセット信号の入力タイミングにより出力端電位が相補的に切り替え制御される第１の入力段と、
    前記セット信号及び前記リセット信号の入力タイミングにより出力端電位が相補的に切り替え制御され、その出力端電位が前記第１の入力段の出力端電位の逆位相で変化する第２の入力段とを有し、
    前記出力段は、前記第１の入力段及び前記第２の入力段の各出力端電位を、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタの各制御入力とし、これら制御入力の入力タイミングにより、出力端電位が前記第１の電源の電位又は前記第２の電源の電位に相補的に切り替え制御され、
    前記第１の入力段及び前記第２の入力段はそれぞれ、前記第１の電源又は前記第２の電源に接続される第３の薄膜トランジスタと、当該第３の薄膜トランジスタと直列に接続され、他端が第３の電源に接続される第４の薄膜トランジスタとで構成され、前記第３の薄膜トランジスタ又は前記第４の薄膜トランジスタのオン電位が、各入力段の出力端電位の変化に伴うゲート電位のブートストラップ動作によって与えられるバッファ回路を有する電子機器。