JP5140113B2 - 電子制御装置 - Google Patents
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Description
この発明は、車両等に搭載される電子制御装置に関し、特に、複数の開閉素子と多チャンネルＡＤ変換器と直並列変換器を包含したインテリジェントパワーモジュールと、当該インテリジェントパワーモジュールと協働するマイクロプロセッサとの間の信号交信回路の改良に関するものである。
車両等に搭載される電子制御装置において、外部電源から給電されて複数の電気負荷を通電駆動する複数の開閉素子と、当該各開閉素子に対する過電流遮断回路及び過熱遮断回路と、異常検出回路とを一体化し、直並列変換器を介してマイクロプロセッサとシリアル接続した電子制御装置は公知である。
例えば、特許文献１「インテリジェントパワーモジュール」によれば、電力用半導体スイッチング素子と、このスイッチング素子の駆動手段と、前記スイッチング素子又は駆動手段の致命的異常及びその前段階の前兆的異常を検出する異常検出手段と、この異常検出手段による異常検出時に前記スイッチング素子の保護動作を行う保護手段と、前記異常検出手段による異常検出信号に基づく信号を外部に出力する異常出力手段と、を備えたインテリジェントパワーモジュールであって、前記異常出力手段は、致命的異常及び前兆的異常を含む異常要因を示す異常要因識別信号をシリアル信号として出力することを特徴とするインテリジェントパワーモジュールが開示され、出力端子を多数設けなくても異常要因を識別できるため低コストのインテリジェントパワーモジュールを提供することが可能になっている。
また、インテリジェントパワーモジュールの中にＡＤ変換器を設けることも公知である。例えば、特許文献２「インテリジェントパワーモジュール」によれば、電力増幅用半導体素子と、該電力増幅用半導体素子の温度を検出する温度検出素子と、該温度検出素子が検出する温度情報を連続信号又は該連続信号がＡ／Ｄ変換されて発生されたディジタル信号の何れかとして外部に送出する温度情報出力手段とを有することを特徴とするインテリジェントパワーモジュールであって、インテリジェントパワーモジュールに過負荷が加わり電力増幅用半導体素子の温度が上昇した時、電力増幅用半導体素子の電源をＯＦＦせざるを得ない温度に至る前に、温度検出素子が検出する温度情報を利用してインテリジェントパワーモジュールに印加されている過負荷を制限するようにでき、この制限された負荷で、ＩＰＭは動作を継続することができる特徴がある。
更に、複数の開閉素子を内蔵したインテリジェントパワーモジュールに対して、シリアル信号によって開閉制御信号を送信することも公知である。例えば、特許文献３「自動車の総合制御装置」によれば、総合制御装置内の制御ユニットが発生するパラレル出力信号を、出力処理部においてシリアル信号に変換してＩＰＭに送信し、インテリジェントパワーモジュールはこれをパラレル変換して複数のアクチェータを駆動するようになっていて、配線数を削減し、制御ユニットの小型化を図り、総合制御の高信頼化を図った総合制御装置を提供することができる。
一方、特許文献４「ＰＷＭ信号出力装置、及び方法」によれば、ＰＷＭ信号のアクティブ・レベル幅を、ＰＷＭ信号の１繰り返し周期中に送出される論理「１」のクロックパルス数に変換することにより、所望のデューティー比を有するＰＷＭ信号を出力することが提示されている。具体的には、ＰＷＭ信号の１繰り返し周期あたりのビット数が７２［ｂｉｔ］で、３０［％］のデューティー比を有するＰＷＭ信号を出力するような場合には、７２［ｂｉｔ］の内、３０［％］のビットを論理”１”にし、残りを論理”０”とするように構成されている。
更に、非特許文献１「TLE6220GP形スマートスイッチ」によれば、４個の開閉素子と異常検出回路と過電流保護回路と直並列変換器を内蔵し、シリアル制御信号又はパラレル制御信号によって開閉素子を開閉制御することができる半導体製品の仕様が記載されていて、パラレル制御信号はパルス幅変調制御に適用されること及び開閉素子に対する断線短絡異常情報が直並列変換器を介して監視できることが述べられている。
インフィネオン(infineon)社製、「TLE6220GP形スマートスイッチ」のデータシート
前記特許文献１に示された「インテリジェントパワーモジュール」によれば、複数のスイッチング素子（開閉素子）の要因別の異常発生状態をシリアル信号によって読み出すことができ、併用された例えばマイクロプロセッサの入力信号点数を抑制することができるけれども、各開閉素子に対しては個別に制御信号を供給する必要があり、各開閉素子の一部又は全部が低頻度の開閉動作を行う単純な用途であっても、併用されたマイクロプロセッサの出力点数を抑制することができない欠点がある。
また、前記特許文献２に示された「インテリジェントパワーモジュール」によれば、開閉素子の温度情報を、併用された例えばマイクロプロセッサによって読出すことができるが、ＩＰＭにＡＤ変換器を設けると温度情報のデジタル値を読み出すためにマイクロプロセッサの入力端子数が増加する欠点がある。
更に、前記特許文献３に示された「自動車の総合制御装置」によれば、多数の開閉素子を単純に開閉制御する用途においては開閉指令信号の配線数が削減できるけれども、パルス幅変調制御や可変周期のパルス出力制御などの高速動作を必要とする開閉素子の場合には、シリアル信号では応答性が不十分となる問題点がある。
また、前記特許文献４に示された「ＰＷＭ信号出力装置、及び方法」によれば、シリアル信号によってパルス幅変調制御を行なうことが提示されているが、この場合専用のシリアル信号回線を必要として信号配線数は削減できない問題があると共に、ＯＮ/ＯＦＦ制御
周期の中で、ＯＮ期間又はＯＦＦ期間が集中しているので、負荷電流のリップル変動が大きくなる欠点がある。
周期の中で、ＯＮ期間又はＯＦＦ期間が集中しているので、負荷電流のリップル変動が大きくなる欠点がある。
前記非特許文献１に示されたスマートスイッチによれば、開閉素子に対する制御信号としてシリアル制御信号又はパラレル制御信号が選択使用できると共に、開閉素子の定格電流を基準にした過電流保護回路による過熱防止が行えるようになっているが、検出された負荷電流をＡＤ変換器を介して監視する機能を備えておらず、適用された負荷の定格電流を基準にした過負荷検出が行えない欠点がある。また、仮にＡＤ変換器を内蔵させたとしても、パラレル制御信号によってパルス幅変調制御が行われている場合には、簡単にはデジタル変換値をシリアル信号として読み出すことができない問題点がある。
この発明の目的は、複数の開閉素子を包含したインテリジェントパワーモジュールとマイクロプロセッサとをシリアル接続して、マイクロプロセッサの入力信号線数と出力信号線数を削減しながら多目的な用途の電子制御装置に適用されるインテリジェントパワーモジュールを提供することである。
この発明の副次的な目的は、インテリジェントパワーモジュールを用いてパルス幅変調制御や可変周期のパルス出力制御を行うことができるように構成されたインテリジェントパワーモジュールを提供することである。この発明の更に副次的な目的は、インテリジェントパワーモジュールに内蔵された多チャンネルＡＤ変換器のデジタル変換データを手軽にマイクロプロセッサによって読み出せるようにすることである。
この発明による電子制御装置は、
外部電源から給電されてチャンネル番号に対応した複数の電気負荷を通電駆動する複数の開閉素子と、当該各開閉素子に対する過電流遮断回路及び過熱遮断回路のうちの少なくとも一方と、異常検出回路とを一体化したインテリジェントパワーモジュールと、当該インテリジェントパワーモジュールと直並列変換器を介して相互にシリアル接続されたマイクロプロセッサとを備えた電子制御装置であって、
前記インテリジェントパワーモジュールは、更に、前記各開閉素子に対する選択回路と、第二の多チャンネルＡＤ変換器を備え、
前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介して受信して、バッファメモリに更新記憶されたシリアル制御信号、又は前記マイクロプロセッサから前記直並列変換器を介さないで直接入力されたパラレル制御信号のうちの少なくとも一方又は双方により前記開閉素子を閉路駆動又は開路遮断すると共に、前記マイクロプロセッサと前記インテリジェントパワーモジュールとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号の論理状態によって前記開閉素子の開閉状態を決定することができ、
前記異常検出回路は、前記選択回路によって選択された前記シリアル制御信号又はパラレル制御信号の論理状態と、前記開閉素子の開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器を介して前記マイクロプロセッサにシリアル送信され、
前記第二の多チャンネルＡＤ変換器は、前記開閉素子の一部又は全部に対する通電電流に関するアナログ検出信号をデジタル値に変換して、当該デジタル変換データは前記直並列変換器を介して前記マイクロプロセッサに送信され、
前記マイクロプロセッサは、入力センサから入力された入力信号と、前記異常検出回路の検出信号と、プログラムメモリに格納された制御プログラムの内容に応動して、前記シリアル制御信号又はパラレル制御信号によって前記複数の開閉素子を開閉制御して、前記複数の電気負荷の通電駆動制御を行なうと共に、前記デジタル変換データは前記制御信号の種別を問わず常に前記開閉素子が閉路駆動されている期間に読み出されるよう前記インテリジェントパワーモジュールによって読出タイミングが調整されている、ことを特徴とするものである。
外部電源から給電されてチャンネル番号に対応した複数の電気負荷を通電駆動する複数の開閉素子と、当該各開閉素子に対する過電流遮断回路及び過熱遮断回路のうちの少なくとも一方と、異常検出回路とを一体化したインテリジェントパワーモジュールと、当該インテリジェントパワーモジュールと直並列変換器を介して相互にシリアル接続されたマイクロプロセッサとを備えた電子制御装置であって、
前記インテリジェントパワーモジュールは、更に、前記各開閉素子に対する選択回路と、第二の多チャンネルＡＤ変換器を備え、
前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介して受信して、バッファメモリに更新記憶されたシリアル制御信号、又は前記マイクロプロセッサから前記直並列変換器を介さないで直接入力されたパラレル制御信号のうちの少なくとも一方又は双方により前記開閉素子を閉路駆動又は開路遮断すると共に、前記マイクロプロセッサと前記インテリジェントパワーモジュールとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号の論理状態によって前記開閉素子の開閉状態を決定することができ、
前記異常検出回路は、前記選択回路によって選択された前記シリアル制御信号又はパラレル制御信号の論理状態と、前記開閉素子の開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器を介して前記マイクロプロセッサにシリアル送信され、
前記第二の多チャンネルＡＤ変換器は、前記開閉素子の一部又は全部に対する通電電流に関するアナログ検出信号をデジタル値に変換して、当該デジタル変換データは前記直並列変換器を介して前記マイクロプロセッサに送信され、
前記マイクロプロセッサは、入力センサから入力された入力信号と、前記異常検出回路の検出信号と、プログラムメモリに格納された制御プログラムの内容に応動して、前記シリアル制御信号又はパラレル制御信号によって前記複数の開閉素子を開閉制御して、前記複数の電気負荷の通電駆動制御を行なうと共に、前記デジタル変換データは前記制御信号の種別を問わず常に前記開閉素子が閉路駆動されている期間に読み出されるよう前記インテリジェントパワーモジュールによって読出タイミングが調整されている、ことを特徴とするものである。
この発明による電子制御装置によれば、複数の開閉素子を包含したＩＰＭがマイクロプロセッサから直並列変換器を介して送信されたシリアル制御信号又は直並列変換器を介さないで直接入力されたパラレル制御信号によって開閉制御され、シリアル制御信号とパラレル制御信号のどちらの制御信号によって制御されるかは各開閉素子毎に設けられた選択
回路によって決定されると共に、開閉素子の通電電流は多チャンネルＡＤ変換器による
デジタル変換データとしてマイクロプロセッサに送信され、当該デジタル変換データは
制御信号の種別を問わず常に開閉素子が閉路駆動されている期間に読み出されるようＩ
ＰＭによって読出タイミングが調整されている。
従って、シリアル通信制御による応答遅れが問題にならない一般用途の開閉素子はシリアル制御信号によって制御して、マイクロプロセッサの制御出力点数を抑制することができ、パルス周期が一定でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の比率（デューティ）が可変であるパルス幅変調制御や、パルス周期が可変でパルスのＯＮ時間と周期の比率が50％一定である可変周期のパルス出力制御などの、高度な制御を必要とする特殊な負荷に対しては、外部に信号切換選択回路を設けなくてもパラレル制御信号を用いて手軽にＩＰＭを高度な制御にも対応できるようにすることができると共に、マイクロプロセッサは多チャンネルＡＤ変換器によるＡＤ変換データの読出しを手軽に行うことができる効果がある。
回路によって決定されると共に、開閉素子の通電電流は多チャンネルＡＤ変換器による
デジタル変換データとしてマイクロプロセッサに送信され、当該デジタル変換データは
制御信号の種別を問わず常に開閉素子が閉路駆動されている期間に読み出されるようＩ
ＰＭによって読出タイミングが調整されている。
従って、シリアル通信制御による応答遅れが問題にならない一般用途の開閉素子はシリアル制御信号によって制御して、マイクロプロセッサの制御出力点数を抑制することができ、パルス周期が一定でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の比率（デューティ）が可変であるパルス幅変調制御や、パルス周期が可変でパルスのＯＮ時間と周期の比率が50％一定である可変周期のパルス出力制御などの、高度な制御を必要とする特殊な負荷に対しては、外部に信号切換選択回路を設けなくてもパラレル制御信号を用いて手軽にＩＰＭを高度な制御にも対応できるようにすることができると共に、マイクロプロセッサは多チャンネルＡＤ変換器によるＡＤ変換データの読出しを手軽に行うことができる効果がある。
実施の形態１．
（１）構成の詳細な説明
先ず、この発明の実施の形態１による電子制御装置の構成について説明する。図１は、この発明の実施の形態１による電子制御装置の全体構成を示すブロック図、図２は、この発明の実施の形態１による電子制御装置におけるインテリジェントパワーモジュールの詳細を示すブロック図である。図１において、電子制御装置100Aは、マイクロプロセッサ110Aと、インテリジェントパワーモジュール（以下、ＩＰＭと称する）190Aと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
（１）構成の詳細な説明
先ず、この発明の実施の形態１による電子制御装置の構成について説明する。図１は、この発明の実施の形態１による電子制御装置の全体構成を示すブロック図、図２は、この発明の実施の形態１による電子制御装置におけるインテリジェントパワーモジュールの詳細を示すブロック図である。図１において、電子制御装置100Aは、マイクロプロセッサ110Aと、インテリジェントパワーモジュール（以下、ＩＰＭと称する）190Aと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
電子制御装置100Aは、例えば車載バッテリである外部電源101から電源スイッチ102を介して給電されて、電源電圧Ｖbを定電圧電源回路120に供給する。定電圧電源回路120は、例えばＤＣ５［Ｖ］である安定化制御電圧Ｖccを発生してマイクロプロセッサ110Aに供給するようになっている。電子制御装置100Aの外部に設けられた複数の入力センサ103は、入力インタフェース回路130を介してマイクロプロセッサ110Aに入力されるようになっている。
電子制御装置100Aの外部に設けられた複数の電気負荷1041、1042、・・・、104m（図２には、これ等の電気負荷を104n（ｎ＝１・２・・・・ｍ）により表示している）の正端子は、電源スイッチ102を介して外部電源101に接続され、負端子はＩＰＭ190Aを構成する複数のインテリジェントパワースイッチ（以下、ＩＰＳと称する）19１、192、・・・19m（図２には、これ等のＩＰＳを19n（ｎ＝１・２・・・・ｍ）により表示している）が閉路駆動されたときに外部電源101の負端子であるグランド回路GNDに接続されるようになっている。
マイクロプロセッサ110Aは、揮発性のＲＡＭメモリ111、不揮発性のプログラムメモリ112A、不揮発性のデータメモリ113、直並列変換器114a、第一の多チャンネルＡＤ変換器116aを包含していて、親局となる直並列変換器114aはＩＰＭ190A側に設けられた子局となる直並列変換器114bとの間で下りシリアル送信信号SR0と上りシリアル返信信号SRIを相互に交信するようになっている。安定化制御電圧Ｖccを基準電圧Ｖrefとして動作する第一の多チャンネルＡＤ変換器116aのアナログ入力端子には、分圧抵抗123・124によって分圧された電源電圧Ｖbに比例する電圧が入力され、分圧抵抗123・124による分圧比は電源電圧Ｖbが最大値に変動したときに、分圧電圧が基準電圧Ｖref（＝Ｖcc）以下となるように設定されている。また、第一の多チャンネルＡＤ変換器116aには入力センサ103の一部であるアナログセンサによるアナログ信号が入力されるようになっている。
ＩＰＭ190Aは、例えば14個のＩＰＳ191・192・・・・19m（ｍ＝14）を備え、直並列変換器114bを介してマイクロプロセッサ110A側の直並列変換器114aと相互にシリアル交信を行うようになっていると共に、第二の多チャンネルＡＤ変換器116bを内蔵し、この第二の多チャンネルＡＤ変換器116bは安定化制御電圧Ｖccを基準電圧Ｖrefとして動作するようになっている。ＩＰＳ191〜19mにはパラレル制御信号PWM1〜PWMmの一部又は全部を接続することができ、パラレル制御信号PWM1〜PWMmが接続されていないＩＰＳ191〜191mは直並列変換器114a・114bから送信されたシリアル制御信号によって開閉制御を行なうことができるようになっている。なお、マイクロプロセッサ110Aが異常となったり、ＩＰＭ190Aから異常検出信号が送信されると警報表示器105が作動するようになっている。
また、この実施の形態１におけるパラレル制御信号PWM1〜PWMmは、パルス幅変調信号となっており、パルス信号のＯＮ時間と一定のＯＮ/ＯＦＦ周期との比率であるパルスデューティが可変であり、シリアル通信周期よりも速い周期でＯＮ/ＯＦＦ動作を行うようになっている。
電気負荷104n（ｎ＝１〜ｍ）を駆動制御するＩＰＳ19nの詳細を示す図２において、開閉素子140n（ｎ＝１〜ｍ・以下同様）は、Ｎ−ＭＯＳ電界効果型トランジスタであるパワートランジスタが使用されていて、このパワートランジスタは電気負荷104nの下流側に接続されている。電流ミラー回路に接続された電流検出抵抗141nは、ソース端子と共に、グランド回路GNDとなる駆動電源101の負側端子に接続されている。
過電圧抑制ダイオード142nは、開閉素子140nのドレーン/ゲート端子間に接続された定電圧ダイオードであり、開閉素子140nが閉路していたときに開閉素子140nに流れていた負荷電流は、開閉素子140nが開路したときに過電圧抑制ダイオード142nによって急速減衰し、このときの開路サージ電圧は、過電圧抑制ダイオード142nの定電圧特性によって規制されるようになっている。電流遮断回路150anは、第一の駆動抵抗151aとＮ-ＭＯＳ電界効果型トランジスタである導通制御トランジスタ152aによって構成されており、導通制御トランジスタ152aのドレーン端子は開閉素子140nのゲート端子と選択回路180Anの出力端子との間に直列接続された第一、及び第二の駆動抵抗151a、151bの接続点に接続され、ソース端子はグランド回路GND接続され、ゲート端子は電流検出抵抗141nに接続されている。
なお、過電流遮断回路150anは、電流検出抵抗141nの両端電圧に応動する導通制御トランジスタ152aと協働して、開閉素子140nに流れる負荷電流が開閉素子140nの定格電流に対応した所定の基準電流値Ｉrよりも大きな値である制限閾値電流Ｉc以上の電流とならないように、開閉素子140nの導通状態を制御して、電気負荷104nの短絡異常が発生したときに開閉素子140nの両端電圧を所定の論理判定電圧以上の値に維持する負帰還制御回路となっている。
電流検出抵抗141nは開閉素子140nのドレーン電流に比例した微小電流が流れる電流ミラー回路に直列接続されていて、電流検出抵抗141nは、開閉素子140nに基準電流Ｉrが流れているときに第一の両端電圧Ｅ1＝Ｒ141×Ｉr/αを発生し、開閉素子140nに制限閾値電流Ｉcが流れているときに第二の両端電圧Ｅ2＝Ｒ141×Ｉc/αを発生するように構成されている。但し、Ｒ141は、電流検出抵抗141nの抵抗値、αは電流ミラー比となっていて、第一の両端電圧Ｅ1は、導通制御トランジスタ152aのゲートオフ電圧Ｅoff（例えばＤＣ２Ｖ）以下の値に設定され、第二の両端電圧Ｅ2は導通制御トランジスタ152aのゲートオン電圧Ｅon（例えばＤＣ４Ｖ）以上の値に設定されている。
導通制御トランジスタ152aのゲート電圧がゲートオフ電圧Ｅoff以下になると、導通制御トランジスタ152aは完全開路し、導通制御トランジスタ152aのゲート電圧がゲートオン電圧Ｅon電圧以上になると、導通制御トランジスタ152aは完全導通するものであって、Ｅ1≦Ｅoff＜Ｅon≦Ｅ2の関係になている。過熱遮断回路150bnは、Ｎ−ＭＯＳ電界効果型トランジスタである遮断制御トランジスタ152bと比較増幅器153と温度センサ154aとを主体として構成されていて、遮断制御トランジスタ152bのドレーン端子は第一、及び第二の駆動抵抗151a、151bの接続点に接続され、ソース端子はグランド回路GNDに接続され、ゲート端子は比較増幅器153の出力端子に接続されている。比較増幅器153の反転入力端子には比較基準電圧154bが印加され、非反転入力端子は温度センサ154aが接続されている。
なお、温度センサ154aは、開閉素子140nの近傍温度を検出するものであって、温度上昇に伴って比較増幅器153の非反転入力の電位が上昇し、やがて反転入力端子に印加された比較基準電圧154bの値を超えると比較増幅器153の出力論理がハイレベルとなって遮断制御トランジスタ152bが閉路し、その結果開閉素子140nが開路するようになっている。
比較増幅器153の出力論理がハイレベルになると、図示しない正帰還抵抗を介して非反転入力端子の電圧が上昇し、比較増幅器153の出力論理がハイレベルに維持されるようになっている。異常検出回路160nは、選択回路180Anの出力信号である駆動指令信号DRnの信号電圧レベルが「Ｌ」（論理「０」）のときに、開閉素子140nが正常開路して素子間電圧TRnの信号電圧レベルが「Ｈ」（論理「１」）になっておれば、開路正常検出信号を発生する。
しかし、例えば開閉素子140nの短絡異常によって素子間電圧TRnの信号電圧レベルが「Ｌ」（論理「０」）になっておれば、開路異常検出信号を発生する。また、駆動指令信号DRnの信号電圧レベルが「Ｈ」（論理「１」）のときに、開閉素子140nが正常閉路して素子間電圧TRnの信号電圧レベルが「Ｌ」（論理「０」）になっておれば、閉路正常検出信号を発生する。
しかし、例えば過電流遮断回路150anや過熱遮断回路150bnが作動して開閉素子140nが遮断されているときには素子間電圧TRnの信号電圧レベルが「Ｈ」（論理「１」）になって、閉路異常検出信号を発生する。異常検出回路160nには、電気負荷104nの断線・短絡異常を検出するための回路（図示しない）も付加されていて、異常検出回路160nはさまざまな検出状態を例えば４ビットの異常検出データERRnとして発生するようになっている。
第二の多チャンネルＡＤ変換器116bは電流検出抵抗141nの両端電圧であるアナログ検出信号ADInを、例えば12ビットのデジタル変換データDInに変換するものである。なお、実際のアナログ検出信号ADInは、図14で後述するとおり開閉素子140nのソース端子とグランド回路GNDとの間に接続された高精度抵抗である電流検出抵抗143nの両端電圧を、増幅器で増幅して得られる図示しない電流検出回路144nの出力信号が使用され、このように高精度の電流検出が行えるのは一部の開閉素子140nに制限しておくこともできる。
読出時期制御回路170nは図４によって後述するとおり、マイクロプロセッサ110Aから送信されたサンプリングホールド指令SHnに基づいて、第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ADSを発生し、第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADFに基づいて読出許可信号RDYを発生するようになっている。また、マイクロプロセッサ110Aがデジタル変換データDInの読出を完了するとサンプリングホールド指令SHnが解除され、これに基づいて第二の多チャンネルＡＤ変換器116bのデジタル変換データDInはリセットされるようになっている。
選択回路180Anは、論理和素子181と第一、及び第二のゲート素子182a、182bと第一、及び第二のプルダウン抵抗183a、183bによって構成されていて、第一、及び第二のゲート素子182a、182bの各出力が論理和素子181に対して入力されるようになっている。マイクロプロセッサ110Aに対して直接接続されているパラレル制御信号PWMnは、第二のゲート素子182bに入力されていると共に、第二のプルダウン抵抗183bによってグランド回路GNDに接続されている。
マイクロプロセッサ110Aから直並列変換器114a、114bを介して送信され、バッファメモリ115に格納されたシリアル制御信号SRnは第一のゲート素子182aに入力されていると共に、第一のプルダウン抵抗183aによってグランド回路GNDに接続されている。マイクロプロセッサ110Aは少なくとも運転開始時において、プログラムメモリ112Aに予め格納されている選択指令データ119を直並列変換器114a・114bを介してバッファメモリ115に送信し、バッファメモリ115は格納された選択指令データ119に基づいて選択指令SLnを発生して第一、及び第二のゲート回路182a・182bの選択切換を行うようになっている。
なお、選択指令信号SLnが論理「１」であればシリアル信号SRnが有効選択され、選択指令信号SLnが論理「０」であればパラレル信号PWMnが有効選択されている。
次に、この発明の実施の形態１による電子制御装置における通信データの構成について説明する。図３は、この発明の実施の形態１による電子制御装置における通信データの構成を示す説明図であって、（Ａ）は初期設定時の通信データの構成、（Ｂ）は書込制御時の通信データの構成、（Ｃ）は状態読出制御時の通信データの構成、（Ｄ）はＡＤ変換値読出制御時の通信データの構成を夫々示している。
図３（Ａ）において、マイクロプロセッサ110AからＩＰＭ190Aへ送信される送信パッケージ301は、各８ビットの第一、第二、及び第三フレーム301a、301b、301cによって構成されており、第一フレーム301aの上位４ビットには初期設定コマンドとなる所定のコード番号が書き込まれ、下位４ビットはブランク状態となっている。
第二フレーム301bにはチャンネル番号ｎ＝１〜７に対応した選択指令データ119がプログラムメモリ112Aからマイクロプロセッサ110Aを介して書込まれ、第二フレーム301b内で論理「１」が書込まれたチャンネル番号ｎの選択指令信号SLnは論理「１」となって、選択回路180Anにおいて第一ゲート182aが有効となり、駆動指令信号DRnとしてシリアル制御信号SRnが選択される。
また、第二フレーム301b内で論理「０」が書込まれたチャンネル番号ｎの選択指令信号SLnは論理「０」となって、選択回路180Anにおいて第二ゲート182bが有効となり、駆動指令信号DRnとしてパラレル制御信号PWMnが選択される。同様に第三フレーム301cにはチャンネル番号ｎ＝８〜14に対応した選択指令データ119がプログラムメモリ112Aからマイクロプロセッサ110Aを介して書込まれ、選択回路180Anによって該当チャンネルの駆動指令信号DRnが選択される。
なお、この送信パッケージ301は、少なくとも運転開始時にはＩＰＭ190Aに対して送信されるが、運転中においても定期的に確認送信するようにしてもよい。また、第二フレーム301bと第三フレーム301cの最上位ビットはブランクとなっている。
図３（Ｂ）において、マイクロプロセッサ110AからＩＰＭ190Aへ送信される送信パッケージ302は各８ビットの第一、第二、及び第三フレーム302a、302b、302cによって構成されており、第一フレーム302aの上位４ビットには書込みコマンドとなる所定のコード番号が書き込まれ、下位４ビットは第二、第三フレーム302b、302cの最上位ビットで指令される開閉素子140nのチャンネル番号ｎ＝１〜14のどれかの番号が書き込まれている。
第二フレーム302bには、チャンネル番号ｎ＝１〜７に対応したシリアル制御信号SRnがマイクロプロセッサ110Aから書込まれ、第二フレーム302b内で論理「１」が書込まれたチャンネル番号ｎのシリアル制御信号SRnは論理「１」となって、選択回路180Anにおいて第一ゲート182aが有効となっておれば、駆動指令信号DRnが論理「１」となる。また、第二フレーム302b内で論理「０」が書込まれたチャンネル番号ｎのシリアル制御信号SRnは論理「０」となって、選択回路180Anにおいて第一ゲート182aが有効となっておれば、駆動指令信号DRnが論理「０」となる。
同様に、第三フレーム302cには、チャンネル番号ｎ＝８〜14に対応したシリアル制御信号SRnがプログラムメモリ112Aからマイクロプロセッサ110Aを介して書込まれ、選択回路180Anによって該当チャンネルの駆動指令信号DRnが選択される。
なお、この送信パッケージ302は運転中にはＩＰＭ190Aに対して常時繰返して送信され
るようになっている。
るようになっている。
また、第二フレーム302bの最上位ビットは、第一フレーム302aで指定されたチャンネル番号ｎ＝１〜14のいずれか一つに対するサンプリングホールド指令SHnとなっており、この最上位ビットの論理を「１」にするとＡＤ変換が開始し、やがて後述の変換値読出パッケージ308を受信したことによってサンプリングホールド指令SHnは解除されて論理「０」にされる。
更に、第三フレーム302cの最上位ビットは、第一フレーム302aで指定されたチャンネル番号ｎ＝１〜14のいずれか一つに対する選択指令信号SLnとなっており、この選択指令信号SLnは送信パッケージ301で一斉送信された選択指令信号SLnに対する個別の確認指令となるものであり、送信パッケージ301で一斉送信された選択指令信号SLnとは異なる論理の指令を行った場合には、運転中に選択指令が変更されることになる。
一方、第一フレーム302aの下位４ビットで指定されるチャンネル番号が０又は15である場合には、第二、及び第三フレーム302b、302cの最上位ビットによるサンプリングホールド指令ＳＨnや選択指令信号SLnは無効となるが、シリアル制御信号ＳＲnは有効である。特に、第一フレーム302aの下位４ビットで指定されるチャンネル番号が15である場合には、既にＩＰＭ190Aで記憶している選択指令信号SLnに関する読出指令を兼ねるようになっている。
図３（Ｃ）において、ＩＰＭ190Aからマイクロプロセッサ110Aへ送信される返信パッケージ303は、各８ビットの第一、第二、及び第三フレーム303a、303b、303cによって構成されており、第一フレーム303aの上位４ビットには状態返信コマンドとなる所定のコード番号が書き込まれ、下位４ビットは返信データの先頭チャンネル番号が書込まれている。
第二フレーム303bの下位４ビットには第１チャンネル（ｎ＝１）の開閉素子140nの異常検出データERRnが書込まれ、上位４ビットには第２チャンネル（ｎ＝２）の開閉素子140nの異常検出データERRnが書込まれている。第三フレーム303cの下位４ビットには第３チャンネル（ｎ＝３）の開閉素子140nの異常検出データERRnが書込まれ、上位４ビットには第４チャンネル（ｎ＝４）の開閉素子140nの異常検出データERRnが書込まれている。同様に返信パッケージ304の場合には第５〜第７チャンネル（ｎ＝５〜７）の開閉素子140nの異常検出データERRnが書込まれ、第三フレーム304cの上位４ビットはブランクとなっている。
返信パッケージ305、306は、第８〜第14チャンネル（ｎ＝８〜14）の開閉素子140nの異常検出データERRnが書込まれている。返信パッケージ303〜306は順次送信され、４回の送信によって一連の異常検出データERR1〜ERRmが送信され、運転中は一連の送信を繰返して実行するようになっている。返信パッケージ307は、送信パッケージ302によって選択指令信号SLnの読出指令があった場合の返信パッケージであり、第一フレーム307aの下位４ビットはチャンネル番号15を書込み、第二フレーム307bにはチャンネル１〜７に対応した現在の選択指令信号SLnの記憶論理を書込み、第三フレーム307cにはチャンネル８〜14に対応した現在の選択指令信号SLnの記憶論理を書込んで報告返信するようになっている。
図３（Ｄ）において、ＩＰＭ190Aからマイクロプロセッサ110Aへ送信される返信パッケージ308は、各８ビットの第一、第二、及び第三フレーム308a、308b、308cによって構成されており、第一フレーム308aの上位４ビットにはＡＤ変換値返信コマンドとなる所定のコード番号が書き込まれ、下位４ビットは返信データのチャンネル番号ｎが書込まれている。第二フレーム308bには、ＡＤ変換データＤＩnの下位８ビットデータが書込まれている。
第三フレーム308cの下位４ビットには、ＡＤ変換データＤＩnの上位４ビットデータが書込まれ、第三フレーム308cの上位４ビットはブランクとなっている。この返信パッケージ308は読出時期制御回路170nが読出許可信号RDYを発生したときに生成され、マイクロプロセッサ110Aへの送信タイミングは状態返信パッケージ303〜306の間で割り込み送信されるようになっている。例えば状態返信パッケージ303の送信中に読出許可信号RDYが発生すると、状態返信パッケージ303の送信完了に伴って次回の送信パッケージは返信パッケージ308となり、返信パッケージ308の送信が完了すると次回の送信パッケージは返信パッケージ304となるものである。
（２）作用・動作の詳細な説明
次に、この発明の実施の形態１による電子制御装置の作用、動作について説明する。先ず、図１、図２において、電源スイッチ102を閉路して電子制御装置100Aに電源電圧Ｖbが印加されると、定電圧電源回路120は所定の安定化制御電圧Ｖccを発生してマイクロプロセッサ110Aに給電する。マイクロプロセッサ110Aは、入力センサ103の動作状態とプログラムメモリ112Aに格納されている制御プログラムの内容に応じて電気負荷104n（ｎ＝1〜ｍ）を駆動制御する。電気負荷104nに対する駆動指令信号DRnは、直並列変換器114a・114bを介してＩＰＭ190Aに送信されたシリアル制御信号SRnであるか、又はマイクロプロセッサ110Aから電気負荷104nの一部に対して直接指令されたパラレル制御信号PRn（この実施例ではパルス幅変調信号PWMn）であって、シリアル制御信号SRnであるかパラレル制御信号PRnであるかは選択回路180Anによって選択されるようになっている。
次に、この発明の実施の形態１による電子制御装置の作用、動作について説明する。先ず、図１、図２において、電源スイッチ102を閉路して電子制御装置100Aに電源電圧Ｖbが印加されると、定電圧電源回路120は所定の安定化制御電圧Ｖccを発生してマイクロプロセッサ110Aに給電する。マイクロプロセッサ110Aは、入力センサ103の動作状態とプログラムメモリ112Aに格納されている制御プログラムの内容に応じて電気負荷104n（ｎ＝1〜ｍ）を駆動制御する。電気負荷104nに対する駆動指令信号DRnは、直並列変換器114a・114bを介してＩＰＭ190Aに送信されたシリアル制御信号SRnであるか、又はマイクロプロセッサ110Aから電気負荷104nの一部に対して直接指令されたパラレル制御信号PRn（この実施例ではパルス幅変調信号PWMn）であって、シリアル制御信号SRnであるかパラレル制御信号PRnであるかは選択回路180Anによって選択されるようになっている。
開閉素子140nの開閉動作状態又は開閉動作状態に基づく異常検出データERRnと、開閉素子140nの通電電流（負荷電流）Inのデジタル変換値ＤＩnは直並列変換器114b、114aを介してマイクロプロセッサ110Aに送信され、これ等の監視情報に基づいて開閉素子140nに対する閉路駆動指令が停止されたり、警報表示器105によって異常報知が行なわれる。
次に、図１におけるＡＤ変換処理について説明する。図４は、この発明の実施の形態１による電子制御装置におけるＡＤ変換処理を示すタイムチャートである。図４（Ａ）に示された波形は、開閉素子140nに対するパラレル制御信号としてパルス幅変調信号PWMnが供給された場合の、選択回路180Anの出力である駆動指令信号DRnの波形であり、一定周期Ｔの中でＯＮ期間の占める時間比率であるＯＮデューティが可変調整できるようになっている。
図４（Ｂ）に示された波形は電流検出回路144n（図14参照）によって検出された負荷電流Ｉnに比例したアナログ検出信号ADInの波形であり、この波形は電気負荷104nに含まれるインダクタンス成分と電流検出回路144nに含まれるノイズ吸収用のフィルタ回路の影響によって、図４（Ａ）の波形よりも遅れて変化する漸増漸減波形となっている。
図４（Ｃ1）に示された波形は、送信パッケージ302によってＩＰＭ190Aのバッファメモリ115に格納されたサンプリングホールド指令SHnの波形であり、点線部分の始まりはサンプリングホールド指令SHnがパルス幅変調信号PWMnのＯＦＦ指令期間に発生した場合であり、実線部分の始まりは、サンプリングホールド指令SHnがパルス幅変調信号PWMnのＯＮ指令直後に発生した場合である。
図４（Ｄ1）に示された波形は、図４（Ｃ1）のサンプリングホールド指令SHnに対応した多チャンネルＡＤ変換器116bの動作状態を示す波形であり、読出時期制御回路170nが発生するＡＤ変換指令ADSは、パルス幅変調信号PWMnがＯＮしてから所定の確認待機時間Ｔ1をおいて発生するようになっている。この確認待機時間Ｔ1の間に、図４（Ｂ）に示すアナログ検出信号ADInの立上りが完了している。ＡＤ変換開始指令ADSは第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADFによってリセットされるか、又はＡＤ変換に必要な所定時間を待ってリセットされる。
図４（Ｅ1）に示された波形は、直並列変換器114bから直並列変換器114aに送信されるシリアル信号の状態を示したものであり、図４（Ｄ1）においてＡＤ変換完了信号ADFが発生すると、読出時期制御回路170nは読出許可信号RDYを発生し、デジタル変換データDＩnが返信パッケージ308によって送信され、これを受信したマイクロプロセッサ110Aがサンプリングホールド指令SHnを解除することによってデジタル変換データＤＩnや読出許可信号RDYはリセットされるようになっている。
図４（Ｃ2）に示されたサンプリングホールド指令SHnの波形は、パルス幅変調信号PWMnのＯＮ指令期間中であって、既にアナログ検出信号ADInの立上りが完了している場合のものである。
図４（Ｄ2）に示された波形は、図４（Ｃ2）のサンプリングホールド指令SHnに対応した多チャンネルＡＤ変換器116bの動作状態を示す波形であり、読出時期制御回路170nが発生するＡＤ変換指令ADSはサンプリングホールド指令SHnがＯＮしてから第二の多チャンネルＡＤ変換器116bの入力チャンネルの選択が完了し所定の確認待機時間Ｔ2をおいて発生するようになっている。ＡＤ変換開始指令ADSは第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADFによってリセットされるか、又はＡＤ変換に必要な所定時間を待ってリセットされる。
図４（Ｅ2）に示された波形は、直並列変換器114bから直並列変換器114aに送信されるシリアル信号の状態を示したものであり、図４（Ｄ2）においてＡＤ変換完了信号ADFが発生すると、読出時期制御回路170nは読出許可信号RDYを発生し、デジタル変換データDＩnが返信パッケージ308によって送信され、これを受信したマイクロプロセッサ110Aがサンプリングホールド指令SHnを解除することによってデジタル変換データＤＩnや読出許可信号RDYはリセットされるようになっている。
図４（Ｃ3）に示されたサンプリングホールド指令SHnの波形は、パルス幅変調信号PWMnのＯＮ指令期間中であって、これがＯＦＦ指令に変化する直前にＯＮとなった場合のものである。
図４（Ｄ3）に示された波形は、図４（Ｃ3）のサンプリングホールド指令SHnに対応した多チャンネルＡＤ変換器116bの動作状態を示す波形であり、図４（Ｃ2）の場合と同様にＡＤ変換指令ADSとＡＤ変換完了信号ADFが発生している。
図４（Ｅ3）に示された波形は、直並列変換器114bから直並列変換器114aに送信されるシリアル信号の状態を示したものであり、図４（Ｄ3）においてＡＤ変換完了信号ADFが発生する直前・直後においてパルス幅変調信号PWMnがＯＮ指令からＯＦＦ指令に変化していることによって、読出時期制御回路170nは読出許可信号RDYを発生せず、パルス幅変調信号PWMnが再びＯＮ指令に変化したことによって図４（Ｅ1）と同様に読出許可信号RDYが発生し、デジタル変換データDＩnが返信パッケージ308によって送信され、これを受信したマイクロプロセッサ110Aがサンプリングホールド指令SHnを解除することによってデジタル変換データＤＩnや読出許可信号RDYはリセットされるようになっている。
なお、図４（Ｅ3）の点線で示した波形は、パルス幅変調信号PWMnがＯＦＦ指令となっていることに伴って停止された読出完了信号RDYを示しており、これにより図４（Ｂ）における減衰中のアナログ検出信号ＡＤＩnや、開路遮断中のアナログ検出信号ＡＤＩnがデジタル変換されてマイクロプロセッサ110Aへ送信されることがないようになっている。
次に、この発明の実施の形態１による電子制御装置の動作をフローチャートに基づいて説明する。図５は、この発明の実施の形態１による電子制御装置の動作を説明するためのフローチャートである。図５において、ステップ500aからステップ500bに至る一連のフローは、プログラムメモリ112Aに格納された制御プログラムに基づいてマイクロプロセッサ110Aによって実行される制御動作のフローチャートであるのに対し、右列に記載されたステップ510aからステップ518に至る一連のフローは、ＩＰＭ190A内の論理回路によって実行される論理動作を説明するための等価フローチャートとなっている。
フローの左列に於いて、ステップ500aは、マイクロプロセッサ110Aの動作開始ステップ、続くステップ501aはマイクロプロセッサ110Aに電源投入された後の初回の動作であるかどうかを判定し、初回動作であればYESの判定を行ってステップ501bへ移行し、後述の動作終了行程500bを経由して再度実行された場合にはＮＯの判定を行ってステップブロック502へ移行する判定ステップである。ステップ501bは、プログラムメモリ112Aに予め格納されている選択指令データ119（図２参照）を直並列変換器114a、114bを介してＩＰＭ190Aへ送信するための送信指令を発生してからステップ502へ移行するステップである。
フローの右列において、ステップ510aはＩＰＭ190Aに安定化制御電圧Ｖccが印加されたかどうかを判定し、電源がOFFからＯＮに変化した直後であればYESの判定を行ってステップ510bへ移行し、既に電源のＯＮ状態が持続しているときはＮＯの判定を行ってステップ512へ移行する判定ステップである。
ステップ510bは、バッファメモリ115（図２参照）の内容を初期化してからステップ511aへ移行するステップである。ステップ511aは直並列変換器114bが直並列変換を完了したときに発生するレディ信号を監視して、変換未完了であればＮＯの判定を行ってステップ511aへ復帰してレディ信号の発生を待機し、変換完了であればYESの判定を行ってステップ511bへ移行する判定ステップである。ステップ511bはステップ501bで指令された送信パッケージ301（図３参照）の並列変換データを選択指令信号SLnとしてバッファメモリ115に格納するステップである。
ステップブロック502は、ステップ501bによってパラレル制御信号PWMnが選択されたチャンネルの開閉素子140nに対して、直並列変換器114a・114bを経由しないで直接の指令信号を発生するステップであり、これに伴って右列のステップ512では直接指令信号であるパラレル制御信号PWMｎの論理状態に応動して開閉素子140nを閉路駆動又は開路遮断する。
この実施の形態１で示されたパラレル制御信号PWMnは、一定のON/OFF周期のパルス列でＯＮ期間と周期との比率であるデューティを可変調整することができるパルス幅変調信号が使用されている。ステップブロック502に続くステップ503aはＩＰＭ190Aとの交信時期であるかどうかを判定し、交信時期であればYESの判定を行ってステップ503bへ移行し、交信時期でなければNOの判定を行ってステップ507aへ移行する判定ステップであり、ステップ503aでは例えば10msecに一回の割合で一回だけYESの判定が行われるようになっている。
ステップ503bは、シリアル制御信号ＳＲn、サンプリングホールド指令ＳＨn、選択指令信号ＳＬnによって構成された送信パッケージ302（図３参照）を直並列変換器114a、114bを介してＩＰＭ190Aへ送信するための送信指令を発生してからステップ505へ移行するステップである。ステップ513aは、直並列変換器114bが直並列変換を完了したときに発生するレディ信号を監視して、変換未完了であればＮＯの判定を行ってステップブロック514へ移行し、変換完了であればYESの判定を行ってステップ513bへ移行する判定ステップである。
ステップ513bは、ステップ503bで指令された送信パッケージ302の並列変換データをバッファメモリ115に格納し、受信したシリアル制御信号ＳＲnの論理状態に応動して開閉素子140nを閉路駆動又は開路遮断するステップであり、開閉動作の対象となるチャンネル番号ｎは工程511bで記憶した選択指令SLnの内容によって決定されている。
ステップ513bに続いて実行されるステップブロック514は、図６に基づいて後述するとおり、ＡＤ変換データの読出許可信号RDYを生成するステップとなっている。左列のステップ505はマイクロプロセッサ110AがＩＰＭ190Aに対して返信許可信号PMT（図２参照）を直接送信するステップであり、この返信許可信号PMTは論理レベルが「Ｈ」から「Ｌ」又は「Ｌ」から「Ｈ」に変化することによって返信許可するようになっている。右列のステップ515は、返信許可信号ＰＭＴの論理レベルが変化したかどうかを判定し、変化なしであればＮＯの判定を行ってステップ510aへ復帰し、変化ありであればＹＥＳの判定を行ってステップ516aへ移行する判定ステップである。
ステップ516aは、ステップブロック514がＡＤ変換データの読出許可信号RDYを発生したかどうかを判定し、読出許可であればＹＥＳの判定を行ってステップ517bへ移行し、未許可であればＮＯの判定を行ってステップ516bへ移行する判定ステップである。ステップ516bは、ステップ513bで受信した送信パッケージ302の指令チャンネル番号ｎが番外の「１５」となっているかどうかによって選択指令信号ＳＬｎの報告要求があったかどうかを判定し、報告要求があればＹＥＳの判定を行ってステップ517cへ移行し、報告要求が無ければNOの判定を行ってステップ517dへ移行する判定ステップである。
ステップ517bは、返信パッケージ308によってＡＤ変換情報を返信してステップ518へ移行するステップ、ステップ517cは、返信パッケージ307によって選択指令信号SLｎの現在記憶状態を返信するステップ、ステップ517dは返信パッケージ303〜306を順次選択しながら異常検出情報を返信するステップ、ステップ518は、ステップブロック514bで発生した読出許可信号RDYをリセットするステップであり、ステップ518、517c、517dに続いてステップ510aへ復帰するようになっている。なお、ステップブロック517eは、ステップ517b、517c、517dによって構成された返信パッケージの選択送信ステップとなっている。
左列に戻り、ステップ505に続くステップ507aは、直並列変換器114aが直並列変換を完了したときに発生するレディ信号を監視して、変換未完了であればＮＯの判定を行ってステップ500bへ移行してレディ信号の発生を待機し、変換完了であればYESの判定を行ってステップ507eへ移行する判定ステップである。ステップ507eはステップブロック517eによって返信された返信データの並列変換データをＲＡＭメモリ111へ格納するステップである。
続くステップ508aは、ステップ507eによって格納された返信データがステップ517bによるＡＤ変換データであったかどうかを判定し、ＡＤ変換データであればYESの判定を行ってステップ508bへ移行し、ＡＤ変換データでなければＮＯの判定を行ってステップ500bへ移行する判定ステップである。ステップ508bは次回のステップ503bで送信されるサンプリングホールド指令SHｎを解除しておくことによって受信確認を行うステップであり、ステップ508bに続いてステップ509aへ移行する。
ステップ509aは、ステップ507eで格納されたＡＤ変換データに対して、図示していない他の制御プログラムによって演算算出された目標とするＯＮパルスデューティの値を読み出して、このＯＮパルスデューティを掛け合わせることによって開閉素子140nの通電電流Ｉnの平均値を算出するステップであり、例えば算出された平均電流が所定の目標電流となるようにステップブロック502の中でＯＮパルスの幅が増減調整されるようになっている。
続くステップ509bは、ステップ507eで格納されたＡＤ変換データによって、開閉素子140nが閉路駆動されているときの通電電流Ｉnを読出しすると共に、第一の多チャンネルＡＤ変換器116aに入力された電源電圧Ｖbに比例した電圧を読み出して電源電圧Ｖbを推定し、電源電圧Ｖb/通電電流Ｉnの除算によって電気負荷104nの抵抗を算出し、この負荷抵抗Ｒnが所定の環境温度範囲で定まる上下限帯域内の値となっているかどうかを判定することによって異常発生の有無を判定するステップである。但し、電源電圧Ｖb/通電電流Ｉnの除算を行うかわりに電源電圧Ｖbに比例した閾値と通電電流Ｉnとを比較するようにしてもよい。
なお、ステップ509bで適用される推定電源電圧Ｖbは、ステップ503bによってサンプリングホールド指令SHnを発生した時点の電源電圧Ｖbに比例した第一の電圧データであるか、又は工程507eによって第二の多チャンネルＡＤ変換器116bからデジタル変換データＤＩnを受信した時点における電源電圧Ｖbに比例した第二の電圧データのいずれか一方又は両方のデータの平均値によって前記電源電圧Ｖbを推定するようになっている。また、上記第一、及び第二の電圧が大きく変化している場合にはステップ509bによる負荷抵抗の異常判定を行わないようにすることもできる。続く動作終了行程500bでは他の制御プログラムを実行し、所定時間内には動作開始ステップ500aへ再び移行して以下の制御プログラムを繰返して実行するようになっている。
以上の制御フローを概括説明すると、ステップ501bでは運転開始時に初期設定用の送信パッケージ301が送信されて、ＩＰＭ190Aはステップ511bにおいてこれをバッファメモリ115に格納して、各チャンネル番号ｎに対応してシリアル制御信号ＳＲn又はパラレル制御信号PWMnのいずれかを選択する。ステップ502では、パラレル制御信号PWMnが選択された開閉素子140nに対して開閉制御信号を直接出力し、ステップ512によって開閉素子140nが開閉制御される。
ステップ503bでは書込み指令となる送信パッケージ302を定期的に送信し、ステップ513bによってシリアル制御信号ＳＲnと指定チャンネルのサンプリングホールド指令ＳＨnと選択指令信号ＳＬn又は選択指令信号SLｎの報告返信要求が記憶され、シリアル制御信号ＳＲnの論理状態によって選択された開閉素子140nが開閉制御される。ステップ505によって返信許可信号PMTが交番変化すると、ステップ515からステップ517dによって返信パッケージ303〜308のどれかが選択送信され、ステップ507eによってマイクロプロセッサ110Aが読出し記憶する。
返信パッケージ308によってＡＤ変換情報を返信するかどうかの判定は、ステップブロック514がサンプリングホールド指令SHnに対応した読出許可信号RDYを発生しているかどうかによって決定される。返信パッケージ307によって選択指令信号SLnの現在状態を返信するかどうかの判定は、ステップ513bで受信した送信パッケージ302の指令チャンネル番号ｎが番外の「15」となっていたかどうかによって決定される。
返信パッケージ303〜306は順次選択送信され、その過程で返信パッケージ307、308が順序を割り込みして送信されるようになっている。但し、返信パッケージ303〜306において、開閉素子140nに異常が発生した場合には当該開閉素子140nを含む返信パッケージ303〜306を最優先して送信することも可能である。ステップ509aは平均電流測定手段、ステップ509bは負荷抵抗の異常判定手段となるステップである。
なお、開閉素子140nに設けられた過電流遮断回路150anは開閉素子140nの定格電流（例えば５Ａ）を基準として過電流判定が行われるものであるが、開閉素子140nに接続された電気負荷104nの定格電流（例えば１Ａ）は開閉素子140nの定格電流よりも小さいのが一般的であって、ステップ509bによる異常判定は過電流遮断回路150anが作動する前段階において異常の予兆を検出するものとなっている。
次に、図５における特定ステップブロック514の動作について説明する。図６は、この発明の実施の形態１による電子制御装置における特定部分の動作を説明するためのフローチャートである。図６において、ステップ600は、図５のステップ513aがＮＯの判定であるか、ステップ513bに続いて実行されるステップブロック514の動作開始ステップである。続くステップ601aは、図５のステップ513bで受信したサンプリングホールド指令SHnが論理「１」を記憶しているかどうかを判定し、指令記憶しておればYESの判定を行ってステップ601bへ移行し、指令記憶なしであればNOの判定を行ってステップ610へ移行する判定ステップである。
ステップ601bは、ステップ513bで受信した送信パッケージ302の指定チャンネル番号ｎに基づいて第二の多チャンネルＡＤ変換器116bの入力チャンネル番号を選択切換するステップであり、続いてステップ602へ移行する。ステップ602は、SHn＝「１」を受信したタイミングが図４（Ｃ1）で示したとおり、駆動指令信号ＤＲnが論理レベル「Ｌ」であって開路指令期間中であった場合、又は駆動指令信号ＤＲnが論理レベル「Ｈ」に変化した直後であった場合にＹＥＳの判定を行ってステップ603へ移行し、駆動指令信号ＤＲnが論理レベル「Ｈ」になって所定時間Ｔ１を経過した時点にSHn＝「１」を受信した場合にはＮＯの判定を行ってステップ604へ移行する判定ステップである。
ステップ603、は駆動指令信号ＤＲnが論理レベル「Ｌ」から「Ｈ」に変化したのち、確認待機時間Ｔ1を経過したかどうかを判定し、Ｔ1経過であればＹＥＳの判定を行ってステップ605へ移行し、Ｔ1経過していなければＮＯの判定を行ってステップ610へ移行する判定ステップである。ステップ604は、図４（Ｃ2）で示すとおり、駆動指令信号ＤＲnが論理レベル「Ｈ」になって所定時間Ｔ１を経過した時点にSHn＝「１」を受信した場合であっても、更に確認待機時間Ｔ2を経過したかどうかを判定し、Ｔ2経過であればＹＥＳの判定を行ってステップ605へ移行し、Ｔ2経過していなければＮＯの判定を行ってステップ610へ移行する判定ステップである。
ステップ605は、読出時期制御回路170nが第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ＡＤＳを発生するステップである。続くステップ606は、第二の多チャンネルＡＤ変換器116bがＡＤ変換完了信号ＡＤＦを発生したかどうか、又はＡＤ変換を行うために必要な所定時間を待機したかどうかを判定し、変換完了であればＹＥＳの判定を行ってステップ607へ移行し、変換未完了であればＮＯの判定を行ってステップ606へ復帰して変換完了を待機するステップである。
ステップ607は、駆動指令信号ＤＲnが依然として論理レベル「Ｈ」を維持しているかどうかを判定し、維持しておればYESの判定を行ってステップ608へ移行し、既に論理レベル「Ｌ」に変化しおればＮＯの判定を行ってステップ610へ移行する判定ステップであり、ステップ607がＮＯの判定を行うのは図４（Ｃ3）で示すとおり駆動指令信号ＤＲnが論理レベル「Ｈ」から「Ｌ」に変化する直前のサンプリングホールド指令SHnが発生した場合に相等している。
ステップ608は、読出許可信号RDYを発生するステップ、続くステップ609は受信記憶していたサンプリングホールド指令SHnの記憶を消去して、次回のサンプリングホールド指令SHnの受信に備えるステップであり、ステップ609からステップ610を経由して図５のステップ515へ移行するようになっている。
（３）実施形態１の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態１による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を備えている。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したＩＰＭ190A、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Aとを備えた電子制御装置100Aであって、
前記ＩＰＭ190Aは、更に、前記各開閉素子140nに対する選択回路180Anと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Anは、前記マイクロプロセッサ110Aから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Aから前記直並列変換器114a・114bを介さないで直接入力されたパラレル制御信号PWMnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110AとＩＰＭ190Aとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Anによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PWMnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Aにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Aに送信される。
前記マイクロプロセッサ110Aは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Aに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PWMnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Aによって読出タイミングが調整されている。
以上の説明で明らかなとおり、この発明の実施の形態１による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を備えている。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したＩＰＭ190A、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Aとを備えた電子制御装置100Aであって、
前記ＩＰＭ190Aは、更に、前記各開閉素子140nに対する選択回路180Anと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Anは、前記マイクロプロセッサ110Aから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Aから前記直並列変換器114a・114bを介さないで直接入力されたパラレル制御信号PWMnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110AとＩＰＭ190Aとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Anによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PWMnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Aにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Aに送信される。
前記マイクロプロセッサ110Aは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Aに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PWMnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Aによって読出タイミングが調整されている。
また、本願の請求項２に記載の発明に関連して、以下の特徴を備えている。
前記選択回路180Anは、前記マイクロプロセッサ110Aから前記直並列変換器114a、114bを介してシリアル送信された選択指令データ119に基づく選択指令信号SLnに応動して、シリアル制御信号SRn又はパラレル制御信号PWMnのいずれか一方を選択し、
前記選択指令データ119は、予め前記プログラムメモリ112Aに格納されていて、少なくとも前記マイクロプロセッサ110Aの運転開始時に前記直並列変換器114a、114bを介して前記バッファメモリ115に一括送信されると共に、前記マイクロプロセッサ110Aの運転中においては読出確認又は分割確認送信が行われるようになっている。
前記選択回路180Anは、前記マイクロプロセッサ110Aから前記直並列変換器114a、114bを介してシリアル送信された選択指令データ119に基づく選択指令信号SLnに応動して、シリアル制御信号SRn又はパラレル制御信号PWMnのいずれか一方を選択し、
前記選択指令データ119は、予め前記プログラムメモリ112Aに格納されていて、少なくとも前記マイクロプロセッサ110Aの運転開始時に前記直並列変換器114a、114bを介して前記バッファメモリ115に一括送信されると共に、前記マイクロプロセッサ110Aの運転中においては読出確認又は分割確認送信が行われるようになっている。
以上のとおり、本願の請求項２に記載の発明に関連して、選択回路はプログラムメモリからシリアル送信された選択指令データに応動して、シリアル制御信号SRn又はパラレル制御信号PWMnの何れか一方によって開閉素子を開閉制御するようになっている。
従って、シリアル信号回路を利用して複数の開閉素子のそれぞれに対する選択処理を手軽に行うことができると共に、非選択側の制御信号から誤って入力された誤信号に応動して開閉素子が閉路駆動されることがない特徴がある。
また、選択指令信号は運転中に読出確認又は分散確認送信が行われるので、ＩＰＭ内の
メモリがノイズによって誤動作しても異常状態の検出又は再書込みによる安全処理が可
能となる特徴がある。
メモリがノイズによって誤動作しても異常状態の検出又は再書込みによる安全処理が可
能となる特徴がある。
更に、本願の請求項６に記載の発明に関連して、以下の特徴を備えている。
前記パラレル制御信号は、パルス周期が一定でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の
比率が可変であるパルス幅変調制御信号PWMnであり、
前記第二の多チャンネルＡＤ変換器116bは、読出時期制御回路170nと協働して前記開閉素子140nの通電電流に比例したアナログ検出信号ADInをデジタル変換して、読出許可信号RDYが発生したときに前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Aに報告返信する。
前記読出時期制御回路170nは、前記マイクロプロセッサ110Aから前記直並列変換器
114a、114bを介してシリアル送信されたサンプリングホールド指令SHnに応動して、前記第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ADSを供給し、前記第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADF又は所定の変換待機時間をおいて読出許可信号RDYを発生する。
前記読出時期制御回路170nは、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの開路指令期間中又は閉路指令直後であったときには、前記パラレル制御信号PWMｎであるか又は前記シリアル制御信号SRnである駆動指令信号DRnが閉路駆動指令を発生するまでは予備待機し、更に前記開閉素子140nが閉路駆動されて電流検出信号が立上り完了するまでは確認待機してからＡＤ変換指令ADSを発生し、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの閉路期間中であって電流検出信号の立上がりが完了している時期であったときには、前記サンプリングホールド指令SHnの受信に伴う入力チャンネルの変更完了を待って、ＡＤ変換指令ADSを発生する。
前記読出時期制御回路170nは、また、前記第二の多チャンネルＡＤ変換器116bがＡＤ変換完了信号ADFを発生するか又は所定の変換待機時間が経過した時点で、前記駆動指令信号DRnが依然として閉路駆動指令を発生していることによって読出許可信号RDYを発生し、読出許可信号RDYの発生予定時期において既に前記駆動指令信号DRnが開路遮断指令を発生していたときには、前記駆動指令信号DRnが再度閉路駆動指令を発生して電流検出信号が立上り完了するまで前記予備待機と確認待機を行なうようになっている。
前記パラレル制御信号は、パルス周期が一定でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の
比率が可変であるパルス幅変調制御信号PWMnであり、
前記第二の多チャンネルＡＤ変換器116bは、読出時期制御回路170nと協働して前記開閉素子140nの通電電流に比例したアナログ検出信号ADInをデジタル変換して、読出許可信号RDYが発生したときに前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Aに報告返信する。
前記読出時期制御回路170nは、前記マイクロプロセッサ110Aから前記直並列変換器
114a、114bを介してシリアル送信されたサンプリングホールド指令SHnに応動して、前記第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ADSを供給し、前記第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADF又は所定の変換待機時間をおいて読出許可信号RDYを発生する。
前記読出時期制御回路170nは、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの開路指令期間中又は閉路指令直後であったときには、前記パラレル制御信号PWMｎであるか又は前記シリアル制御信号SRnである駆動指令信号DRnが閉路駆動指令を発生するまでは予備待機し、更に前記開閉素子140nが閉路駆動されて電流検出信号が立上り完了するまでは確認待機してからＡＤ変換指令ADSを発生し、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの閉路期間中であって電流検出信号の立上がりが完了している時期であったときには、前記サンプリングホールド指令SHnの受信に伴う入力チャンネルの変更完了を待って、ＡＤ変換指令ADSを発生する。
前記読出時期制御回路170nは、また、前記第二の多チャンネルＡＤ変換器116bがＡＤ変換完了信号ADFを発生するか又は所定の変換待機時間が経過した時点で、前記駆動指令信号DRnが依然として閉路駆動指令を発生していることによって読出許可信号RDYを発生し、読出許可信号RDYの発生予定時期において既に前記駆動指令信号DRnが開路遮断指令を発生していたときには、前記駆動指令信号DRnが再度閉路駆動指令を発生して電流検出信号が立上り完了するまで前記予備待機と確認待機を行なうようになっている。
以上のとおり、本願の請求項６に記載の発明に関連して、
ＩＰＭは多チャンネルＡＤ変換器のデジタル変換信号を報告返信するための読出時期制御回路を備え、マイクロプロセッサからシリアル送信されたサンプリングホールド指令の受信タイミングと、駆動指令信号の論理変化状態との相互関係に基づいてＡＤ変換指令と読出許可信号を発生するようになっている。
従って、シリアル信号であるサンプリングホールド指令と非同期で動作するパラレル制御信号であっても、断続通電される開閉素子の通電電流を確実に読み出すことができる特徴がある。
ＩＰＭは多チャンネルＡＤ変換器のデジタル変換信号を報告返信するための読出時期制御回路を備え、マイクロプロセッサからシリアル送信されたサンプリングホールド指令の受信タイミングと、駆動指令信号の論理変化状態との相互関係に基づいてＡＤ変換指令と読出許可信号を発生するようになっている。
従って、シリアル信号であるサンプリングホールド指令と非同期で動作するパラレル制御信号であっても、断続通電される開閉素子の通電電流を確実に読み出すことができる特徴がある。
更に、本願の請求項７に記載の発明に関連して、以下の特徴を備えている。
前記マイクロプロセッサ110Aは、前記サンプリングホールド指令SHnを発生した後、前記直並列変換器114b、114aから前記デジタル変換データＤＩnを受信したことに伴って、読出完了の確認信号として前記サンプリングホールド指令SHnを解除し、
前記ＩＰＭ190A、190Bは、サンプリングホールド指令SHnが解除されたことに伴って前記デジタル変換データＤＩnをリセットするようになっている。
前記マイクロプロセッサ110Aは、前記サンプリングホールド指令SHnを発生した後、前記直並列変換器114b、114aから前記デジタル変換データＤＩnを受信したことに伴って、読出完了の確認信号として前記サンプリングホールド指令SHnを解除し、
前記ＩＰＭ190A、190Bは、サンプリングホールド指令SHnが解除されたことに伴って前記デジタル変換データＤＩnをリセットするようになっている。
以上のとおり、本願の請求項７に記載の発明に関連して、
マイクロプロセッサがデジタル変換データの読出を完了するとサンプリングホールド指令が解除されて、ＩＰＭ内のデジタル変換データはリセットされるようになっている。
従って、パルス電流を検出するために一般に使用される充電ダイオードと放電トランジスタとピークホールドコンデンサによる最大値保持回路が不要となり、単にノイズ保護コンデンサを設けるだけの簡略化されたハードウエアが適用できると共に、ダイオードによる電圧降下が発生しないのでアナログ検出信号に誤差が発生しない特徴がある。
また、シリアル制御信号によって閉路駆動された開閉素子の場合であっても、サンプリングホールド指令によって適時に通電電流の更新読出が行える特徴がある。
マイクロプロセッサがデジタル変換データの読出を完了するとサンプリングホールド指令が解除されて、ＩＰＭ内のデジタル変換データはリセットされるようになっている。
従って、パルス電流を検出するために一般に使用される充電ダイオードと放電トランジスタとピークホールドコンデンサによる最大値保持回路が不要となり、単にノイズ保護コンデンサを設けるだけの簡略化されたハードウエアが適用できると共に、ダイオードによる電圧降下が発生しないのでアナログ検出信号に誤差が発生しない特徴がある。
また、シリアル制御信号によって閉路駆動された開閉素子の場合であっても、サンプリングホールド指令によって適時に通電電流の更新読出が行える特徴がある。
また、本願の請求項８に記載の発明に関連して、以下の特徴を備えている。
前記マイクロプロセッサ110Aは、パラレル制御信号としてパルス幅変調制御信号PWMｎを発生して前記ＩＰＭ190Aの開閉素子140nを開閉制御すると共に、前記第二の多チャンネルＡＤ変換器116bによってデジタル変換された開閉素子140nの通電電流を前記直並列変換器114a、114bを介して読み出して、読み出された通電電流の値に対して前記マイクロプロセッサ110Aによって決定されたパルス幅変調制御信号PWMｎのON時間とON/OFF周期との比率である通電デューティを掛けることによって平均負荷電流を算出するようになっている。
前記マイクロプロセッサ110Aは、パラレル制御信号としてパルス幅変調制御信号PWMｎを発生して前記ＩＰＭ190Aの開閉素子140nを開閉制御すると共に、前記第二の多チャンネルＡＤ変換器116bによってデジタル変換された開閉素子140nの通電電流を前記直並列変換器114a、114bを介して読み出して、読み出された通電電流の値に対して前記マイクロプロセッサ110Aによって決定されたパルス幅変調制御信号PWMｎのON時間とON/OFF周期との比率である通電デューティを掛けることによって平均負荷電流を算出するようになっている。
以上のとおり、本願の請求項８に記載の発明に関連して、
マイクロプロセッサは読み出された開閉素子の通電電流とパルス幅変調制御信号PWMｎ
の通電デューティとを掛け合わせることによって負荷電流を算出するようになっている。
従って、ＩＰＭ側でコンデンサ回路によって検出電流の平滑、平均化を行ってから読み出すものに比べ、ハードウエアの構成が単純化されて小型安価であると共に、開閉制御に伴うリップル変動の影響を受けないで正確に平均電流を検出することができる特徴がある。
マイクロプロセッサは読み出された開閉素子の通電電流とパルス幅変調制御信号PWMｎ
の通電デューティとを掛け合わせることによって負荷電流を算出するようになっている。
従って、ＩＰＭ側でコンデンサ回路によって検出電流の平滑、平均化を行ってから読み出すものに比べ、ハードウエアの構成が単純化されて小型安価であると共に、開閉制御に伴うリップル変動の影響を受けないで正確に平均電流を検出することができる特徴がある。
更に、更に、本願の請求項９に記載の発明に関連して、以下の特徴を備えている。
前記マイクロプロセッサ110Aは、更に、第一の多チャンネルＡＤ変換器116aが接続され、
当該第一の多チャンネルＡＤ変換器116aは、少なくとも前記外部電源101の電源電圧Ｖbを分圧して得られる分圧電圧の値をデジタル変換して、電源電圧Ｖbに比例した電圧データを生成する。
前記マイクロプロセッサ110Aは、前記サンプリングホールド指令SHnを発生した時点の前記電源電圧Ｖbに比例した第一の電圧データ、又は前記第二の多チャンネルＡＤ変換器116bからデジタル変換データＤＩnを受信した時点における前記電源電圧Ｖbに比例した第二の電圧データ、の何れか一方又は両方のデータによって前記電源電圧Ｖbを推定し、
当該推定電源電圧Ｖbの値と前記ＩＰＭ190Aから送信された電気負荷104nの通電電流Ｉnの値を対比することによって電気負荷104nの負荷抵抗Ｒnの値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷104nが異常であると予兆判定するようになっている。
前記マイクロプロセッサ110Aは、更に、第一の多チャンネルＡＤ変換器116aが接続され、
当該第一の多チャンネルＡＤ変換器116aは、少なくとも前記外部電源101の電源電圧Ｖbを分圧して得られる分圧電圧の値をデジタル変換して、電源電圧Ｖbに比例した電圧データを生成する。
前記マイクロプロセッサ110Aは、前記サンプリングホールド指令SHnを発生した時点の前記電源電圧Ｖbに比例した第一の電圧データ、又は前記第二の多チャンネルＡＤ変換器116bからデジタル変換データＤＩnを受信した時点における前記電源電圧Ｖbに比例した第二の電圧データ、の何れか一方又は両方のデータによって前記電源電圧Ｖbを推定し、
当該推定電源電圧Ｖbの値と前記ＩＰＭ190Aから送信された電気負荷104nの通電電流Ｉnの値を対比することによって電気負荷104nの負荷抵抗Ｒnの値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷104nが異常であると予兆判定するようになっている。
以上のとおり、本願の請求項９に記載の発明に関連して、
マイクロプロセッサ側に設けられた第一の多チャンネルＡＤ変換器によって負荷駆動用の外部電源の電圧を測定し、ＩＰＭから送信された負荷電流と電源電圧から負荷抵抗を算出し、負荷抵抗が異常であるかどうかを判定するようになっている。
従って、外部電源の電圧の変動と、環境温度による電気負荷の抵抗変動に伴って負荷電流が大幅に変動しても、負荷抵抗の異常状態を正確に判定することができる特徴がある。
また、電源電圧は通電電流に比例したアナログ検出信号をＡＤ変換する時点の前後の直近時刻の電源電圧を測定するようになっているので、電源電圧の変動による測定誤差の影響を受け難い特徴がある。
マイクロプロセッサ側に設けられた第一の多チャンネルＡＤ変換器によって負荷駆動用の外部電源の電圧を測定し、ＩＰＭから送信された負荷電流と電源電圧から負荷抵抗を算出し、負荷抵抗が異常であるかどうかを判定するようになっている。
従って、外部電源の電圧の変動と、環境温度による電気負荷の抵抗変動に伴って負荷電流が大幅に変動しても、負荷抵抗の異常状態を正確に判定することができる特徴がある。
また、電源電圧は通電電流に比例したアナログ検出信号をＡＤ変換する時点の前後の直近時刻の電源電圧を測定するようになっているので、電源電圧の変動による測定誤差の影響を受け難い特徴がある。
実施の形態２．
（１）構成の詳細な説明
次に、この発明の実施の形態２による電子制御装置について説明する。図７は、この発明の実施の形態２による電子制御装置の全体構成を示すブロック図である。図７において、図１に示すものとの相違点を中心にして説明する。なお、各図において同一符号は同一又は相等部分を示している。図７において、電子制御装置100Bは、マイクロプロセッサ110BとＩＰＭ190Bと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
（１）構成の詳細な説明
次に、この発明の実施の形態２による電子制御装置について説明する。図７は、この発明の実施の形態２による電子制御装置の全体構成を示すブロック図である。図７において、図１に示すものとの相違点を中心にして説明する。なお、各図において同一符号は同一又は相等部分を示している。図７において、電子制御装置100Bは、マイクロプロセッサ110BとＩＰＭ190Bと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
マイクロプロセッサ110Bは、揮発性のＲＡＭメモリ111、不揮発性のプログラムメモリ112B、不揮発性のデータメモリ113、直並列変換器114a、第一の多チャンネルＡＤ変換器116aを包含している。ＩＰＭ190Bは、例えば14個のＩＰＳ191、192、・・・19m（ｍ＝１４）を備え、直並列変換器114bを介してマイクロプロセッサ110B側の直並列変換器114aと相互にシリアル交信を行うようになっていると共に、第二の多チャンネルＡＤ変換器116bを内蔵し、この第二の多チャンネルＡＤ変換器116bは分圧抵抗121・122によって分圧された電源電圧Ｖbに比例する電圧を基準電圧Ｖrefとして動作するようになっている。
ＩＰＳ191〜19mにはパラレル制御信号PLS1〜PLSmの一部又は全部を接続することができ、パラレル制御信号PLS1〜PLSmが接続されていないＩＰＳ191〜191mは直並列変換器114a、114bから送信されたシリアル制御信号によって開閉制御を行なうことができるようになっている。
なお、この実施の形態２におけるパラレル制御信号PLS1〜PLSmは、可変周期のパルス出力制御信号となっており、パルス信号のＯＮ時間と一定のＯＮ/ＯＦＦ周期との比率であるパルスデューティが約50［％］の一定値であり、ＯＮ/ＯＦＦ周期がシリアル通信周期よりも速い周期で変化することができるようになっている。
次に、電気負荷104n（ｎ＝１〜ｍ）を駆動制御するＩＰＳ19nの詳細を説明する。図８は、この発明の実施の形態２による電子制御装置の一部分の詳細を示すブロック図である。図８において、ＩＰＳ19nは、前述の図２のものと同様に、開閉素子140nと過電流遮断回路150anと過熱遮断回路150bnと異常検出回路160nと読出時期制御回路170nと選択回路180Bnによって構成され、選択回路180Bnの構成が図２とは異なっている。
また、第二の多チャンネルＡＤ変換器116bには電源電圧Ｖbの分圧電圧が基準電圧として印加されているので、アナログ検出信号ADInの信号電圧Ａnに対するデジタル変換値Ｄnは次に示す（１）式で示されたものとなる。
Ｄn＝（Ａn/Ｖref）×（１０b −１） ・・・・・（１）
但し、ｂは、第二の多チャンネルＡＤ変換器116bの分解能であり、例えばｂ＝10とした場合には、（１０b −１）＝１０２３となる。
Ｄn＝（Ａn/Ｖref）×（１０b −１） ・・・・・（１）
但し、ｂは、第二の多チャンネルＡＤ変換器116bの分解能であり、例えばｂ＝10とした場合には、（１０b −１）＝１０２３となる。
ここで、電流ミラー回路に接続された電流検出抵抗141nの抵抗値をＲ141、電流ミラー比をα、電気負荷104nの負荷抵抗をＲnとすると、次に示す（２）式の関係が成立する。
Ａn＝｛（Ｖb/Ｒn）/α｝×Ｒ141 ・・・・・・（２）
また、分圧抵抗121、122の抵抗値をそれぞれＲ121・Ｒ122とすると、次に示す（３）式の関係が成立する。
Ｖref＝Ｖb×Ｒ122/（Ｒ121＋Ｒ122） ・・・・・（３）
従って、（１）〜（３）式を合成して次の（４）式が得られる。
Ｄn＝Ｋ/Ｒn ・・・・・・・・・・・・・・・・（４）
但し、定数Ｋ＝｛Ｒ141×（Ｒ121＋Ｒ122）/（α×Ｒ122）｝×（１０b−１）
である。
Ａn＝｛（Ｖb/Ｒn）/α｝×Ｒ141 ・・・・・・（２）
また、分圧抵抗121、122の抵抗値をそれぞれＲ121・Ｒ122とすると、次に示す（３）式の関係が成立する。
Ｖref＝Ｖb×Ｒ122/（Ｒ121＋Ｒ122） ・・・・・（３）
従って、（１）〜（３）式を合成して次の（４）式が得られる。
Ｄn＝Ｋ/Ｒn ・・・・・・・・・・・・・・・・（４）
但し、定数Ｋ＝｛Ｒ141×（Ｒ121＋Ｒ122）/（α×Ｒ122）｝×（１０b−１）
である。
選択回路180Bnにおいて、論理和素子181は、シリアル制御信号SRｎとパラレル制御信号PLSnとの論理和出力を駆動指令信号DRnとして開閉素子140nに供給し、論理和素子181の各入力端子はプルダウン抵抗183a・183bによってグランド回路GNDに接続されている。従って、パラレル制御信号PLSｎが接続されていないときやパラレル制御信号PLSｎの論理がレベルが「Ｌ」であるときには、駆動指令信号DRnはシリアル制御信号SRｎと同一論理動作を行うことになる。また、シリアル制御信号ＳＲｎの論理がレベルが「Ｌ」であるときには、駆動指令信号DRnはパラレル制御信号SLSｎと同一論理動作を行うことになる。
この実施の形態２における通信データの構成は、前述の図３の場合と同様であるが、選択指令信号SLnをシリアル送信する必要がないので、送信パッケージ301や返信パッケージ307は不要であり、送信パッケージ302の中の第三フレーム302cの最上位ビットも空きビットとなる。
また、この実施の形態２における読出時期制御回路170nの動作は、前述の図４のタイムチャートで示したとおりであるが、駆動指令信号ＤＲnはパルス幅変調信号PWMnに代わってパルス出力制御信号PLSnが使用されている。但し、この実施の形態２におけるプログラムメモリ112Bは、簡易通信デューティ制御手段117、データマップ118を備えており、簡易通信デューティ制御手段117によってパルス幅変調制御が行われている場合には、図４（Ａ）の駆動指令信号ＤＲnはシリアル制御信号ＳＲnに相等していることになる。
（２）作用・動作の詳細な説明
次に、以上のように構成されたこの発明の実施の形態２による電子制御装置について、その作用・動作について説明する。先ず、図７、図８において、電源スイッチ102を閉路して電子制御装置100Bに電源電圧Ｖbが印加されると、定電圧電源回路120は所定の安定化制御電圧Ｖccを発生してマイクロプロセッサ110Bに給電し、マイクロプロセッサ110Bは入力センサ103の動作状態とプログラムメモリ112Bに格納されている制御プログラムの内容に応じて電気負荷104n（ｎ＝1〜ｍ）を駆動制御する。
次に、以上のように構成されたこの発明の実施の形態２による電子制御装置について、その作用・動作について説明する。先ず、図７、図８において、電源スイッチ102を閉路して電子制御装置100Bに電源電圧Ｖbが印加されると、定電圧電源回路120は所定の安定化制御電圧Ｖccを発生してマイクロプロセッサ110Bに給電し、マイクロプロセッサ110Bは入力センサ103の動作状態とプログラムメモリ112Bに格納されている制御プログラムの内容に応じて電気負荷104n（ｎ＝1〜ｍ）を駆動制御する。
電気負荷104nに対する駆動指令信号DRnは、直並列変換器114a、114bを介してＩＰＭ190Bに送信されたシリアル制御信号SRnであるか、又はマイクロプロセッサ110Bから電気負荷104nの一部に対して直接指令されたパラレル制御信号PRn（この実施の形態２ではパルス出力制御信号PLSn）であって、シリアル制御信号SRnであるかパラレル制御信号PRnであるかは選択回路180Bnによって選択されるようになっている。
開閉素子140nの開閉動作状態又は開閉動作状態に基づく異常検出データERRnと、開閉素子140nの通電電流（負荷電流）Inのデジタル変換値ＤＩnは直並列変換器114b、114aを介してマイクロプロセッサ110Bに送信され、これ等の監視情報に基づいて開閉素子140nに対する閉路駆動指令が停止されたり、警報表示器105によって異常報知が行なわれる。
図９は、この発明の実施の形態２による電子制御装置の動作を説明するためのフローチャートである。なお、図９のフローチャートは、図５のフローチャートにおいて500番台の符号を900番台の符号に置き直したものとなっているが、主な相違点としては通信データとして図３の送信パッケージ301と返信パッケージ307を扱わないことと、パラレル制御信号がパルス幅変調信号PWMnではなくてパルス出力制御信号PLSnとなっていること、及びシリアル制御信号SRnによる簡易通信デューティ制御が行われていることである。
図９において、ステップ900aからステップ900bに至る一連のフローは、プログラムメモリ112Bに格納された制御プログラムに基づいてマイクロプロセッサ110Bによって実行される制御動作のフローチャートであるのに対し、右列に記載されたステップ910aからステップ918に至る一連のフローは、ＩＰＭ190B内の論理回路によって実行される論理動作を説明するための等価フローチャートとなっている。
フローの左列において、ステップ900aは、マイクロプロセッサ110Bの動作開始ステップ、続くステップブロック902は、開閉素子140nに対して、直並列変換器114a、114bを経由しないで直接の指令信号を発生するステップであり、この実施の形態で示されたパラレル制御信号PRnは、可変のON/OFF周期のパルス列でＯＮ期間と周期との比率であるデューティが一定であるパルス出力制御信号PLSｎが使用されている。
フローの右列において、ステップ910aは、ＩＰＭ190Bに安定化制御電圧Ｖccが印加されたかどうかを判定し、電源がOFFからＯＮに変化した直後であればYESの判定を行ってステップ910bへ移行し、既に電源のＯＮ状態が持続しているときはＮＯの判定を行ってステップ912へ移行する判定ステップである。ステップ910bは、バッファメモリ115（図８参照）の内容を初期化してからステップ912へ移行するステップである。ステップ912ではステップブロック902によって直接指令されたパラレル制御信号PLSｎの論理状態に応動して開閉素子140nを閉路駆動又は開路遮断する。
ステップブロック902に続くステップ903aは、ＩＰＭ190Bとの交信時期であるかどうかを判定し、交信時期であればYESの判定を行ってステップ903bへ移行し、交信時期でなければNOの判定を行ってステップ907aへ移行する判定ステップであり、ステップ903aでは例えば10msecに一回の割合で一回だけYESの判定が行われるようになっている。ステップ903bは、シリアル制御信号ＳＲnとサンプリングホールド指令ＳＨnとによって構成された送信パッケージ302（図３参照）を直並列変換器114a、114bを介してＩＰＭ190Bへ送信するための送信指令を発生してからステップ905へ移行するステップである。
ステップ913aは、直並列変換器114bが直並列変換を完了したときに発生するレディ信号を監視して、変換未完了であればＮＯの判定を行ってステップブロック914へ移行し、変換完了であればYESの判定を行ってステップ913bへ移行する判定ステップである。ステップ913bは、ステップ903bで指令された送信パッケージ302の並列変換データをバッファメモリ115に格納し、受信したシリアル制御信号ＳＲnの論理状態に応動して開閉素子140nを閉路駆動又は開路遮断するステップである。ステップ913bに続いて実行されるステップブロック914は、図６によって前述したとおり、ＡＤ変換データの読出許可信号RDYを生成するステップとなっている。
左列のステップ905は、マイクロプロセッサ110BがＩＰＭ190Bに対して返信許可信号PMT（図８参照）を直接送信するステップであり、この返信許可信号PMTは論理レベルが「Ｈ」から「Ｌ」又は「Ｌ」から「Ｈ」に変化することによって返信許可するようになっている。右列のステップ915は、返信許可信号ＰＭＴの論理レベルが変化したかどうかを判定し、変化なしであればＮＯの判定を行ってステップ910aへ復帰し、変化ありであればＹＥＳの判定を行ってステップ916aへ移行する判定ステップである。
ステップ916aは、ステップブロック914がＡＤ変換データの読出許可信号RDYを発生したかどうかを判定し、読出許可であればＹＥＳの判定を行ってステップ917bへ移行し、未許可であればＮＯの判定を行ってステップ917dへ移行する判定ステップである。ステップ917bは返信パッケージ308によってＡＤ変換情報を返信してステップ918へ移行するステップ、ステップ917dは返信パッケージ303〜306を順次選択しながら異常検出情報を返信するステップ、ステップ918はステップブロック914で発生した読出許可信号RDYをリセットするステップであり、ステップ918・917dに続いてステップ910aへ復帰するようになっている。なお、ステップブロック917eはステップ917b、917dによって構成された返信パッケージの選択送信ステップとなっている。
左列に戻り、ステップ905に続くステップ907aは、直並列変換器114aが直並列変換を完了したときに発生するレディ信号を監視して、変換未完了であればＮＯの判定を行ってステップ900bへ移行してレディ信号の発生を待機し、変換完了であればYESの判定を行ってステップ907eへ移行する判定ステップである。ステップ907eは、ステップブロック917eによって返信された返信データの並列変換データをＲＡＭメモリ111へ格納するステップである。
続くステップ908aは、ステップ907eによって格納された返信データがステップ917bによるＡＤ変換データであったかどうかを判定し、ＡＤ変換データであればYESの判定を行ってステップ908bへ移行し、ＡＤ変換データでなければＮＯの判定を行ってステップ900bへ移行する判定ステップである。ステップ908bは、次回のステップ903bで送信されるサンプリングホールド指令SHｎを解除しておくことによって受信確認を行うステップであり、ステップ908bに続いてステップ909へ移行する。
ステップ909は、ステップ907eで格納されたＡＤ変換データによって、電気負荷104nの負荷抵抗Ｒnの逆数に比例した値を入手し、この負荷抵抗Ｒnの逆数値が所定の環境温度範囲で定まる上下限帯域内の値となっているかどうかを判定することによって異常発生の有無を判定するステップである。続く動作終了行程900bでは他の制御プログラムを実行し、所定時間内には動作開始ステップ900aへ再び移行して以下の制御プログラムを繰返して実行するようになっている。
以上の制御フローを概括説明すると、ステップ902ではパラレル制御信号PLSnが開閉素子140nに対して開閉制御信号を直接出力し、ステップ912によって開閉素子140nが開閉制御される。ステップ903bでは書込み指令となる送信パッケージ302を定期的に送信し、ステップ913bによってシリアル制御信号ＳＲnと指定チャンネルのサンプリングホールド指令ＳＨnとが記憶され、シリアル制御信号ＳＲnの論理状態によって選択された開閉素子140nが開閉制御される。ステップ905によって返信許可信号PMTが交番変化すると、ステップ915からステップ917dによって返信パッケージ303〜306・308のどれかが選択送信され、ステップ907eによってマイクロプロセッサ110Bが読出し記憶する。
返信パッケージ308によってＡＤ変換情報を返信するかどうかの判定は、ステップブロック914がサンプリングホールド指令SHnに対応した読出許可信号RDYを発生しているかどうかによって決定される。返信パッケージ303〜306は順次選択送信され、その過程で返信パッケージ308が順序を割り込みして送信されるようになっている。但し、返信パッケージ303〜306において、開閉素子140nに異常が発生した場合には当該開閉素子140nを含む返信パッケージ303〜306を最優先して送信することも可能である。ステップ909は負荷抵抗の異常判定手段となるステップであり、ここでは負荷抵抗Ｒnの逆数値が所定の閾値範囲内であるかどうかが判定される。
なお、開閉素子140nに設けられた過電流遮断回路150anは開閉素子140nの定格電流（例えば５Ａ）を基準として過電流判定が行われるものであるが、開閉素子140nに接続された電気負荷104nの定格電流（例えば１Ａ）は開閉素子140nの定格電流よりも小さいのが一般的であって、ステップ909による異常判定は過電流遮断回路150anが作動する前段階において異常の予兆を検出するものとなっている。
次に、図９における特定ステップブロック903bの動作について説明する。図１０は、この発明の実施の形態２による電子制御装置におけるサブルーチンプログラムの動作を説明するためのフローチャートである。図１０において、ステップ1000は、図５のステップ903aがYESの判定であったときに移行するステップブロック903bの動作開始ステップである。続くステップ1001は簡易通信デューティ制御を必要とする開閉素子の有無を判定し、デューティ制御が必要な開閉素子があればYESの判定を行ってステップ1002へ移行し、不要であればNOの判定を行ってステップ1005へ移行する判定ステップである。
ここで、簡易通信デューティ制御の概念を説明する。図１１は、この発明の実施の形態２による電子制御装置における送信データを示すタイムチャート、図１２は、この発明の実施の形態２による電子制御装置におけるデータマップの内容を示す一覧表である。図１１において、簡略フレーム302bcは、周期Ｔ0によって定期的にマイクロプロセッサ110BからＩＰＭ190Bへ送信される送信パッケージ302（図３参照）のうち、第二フレーム302bの下位７ビット分と第三フレーム302cの下位７ビット分だけを抽出して、開閉素子140n（チャンネル番号ＣＨ１〜ＣＨ14）に対する開閉制御指令の状態を示したものであり、論理「１」は閉路駆動指令、論理「０」は開路遮断指令として表現されている。
なお、論理「１」を一旦受信すると、論理「０」を受信するまでは開閉素子は閉路駆動状態を持続し、論理「0」を一旦受信すると、論理「１」を受信するまでは開閉素子は開路
遮断状態を持続するようバッファメモリ115によって更新記憶動作が行われる。
遮断状態を持続するようバッファメモリ115によって更新記憶動作が行われる。
簡易通信デューティ制御は、Ｎ回（例えば２４回）の通信の間にＳ回の閉路駆動を行うことによってＯＮデューティＳ/Ｎを得るものであるが、なるべく閉路駆動指令と開路遮
断指令とが集中しないで分散するように配慮したものが図１２で示すデータマップとなっている。図１２において、例えばＮ＝２４回の通信の間でＳ＝６回の閉路駆動を行う場合であれば、図１２の６段目に示すように１回の論理「１」に続いて３回の論理「０」を続け、これを６回繰返すことによって６回の論理「１」は均等に分散されている。
断指令とが集中しないで分散するように配慮したものが図１２で示すデータマップとなっている。図１２において、例えばＮ＝２４回の通信の間でＳ＝６回の閉路駆動を行う場合であれば、図１２の６段目に示すように１回の論理「１」に続いて３回の論理「０」を続け、これを６回繰返すことによって６回の論理「１」は均等に分散されている。
しかし、Ｎ＝２４回の通信の間でＳ＝７回の閉路駆動を行う場合であれば、図１２の７段目に示すように、１回の論理「１」に続いて２回の論理「０」又は３回の論理「０」を交互に変更することによって論理「１」の配分と論理「０」の配分とが均等に分散されている。なお、図１２のデータマップにおいて、論理「１」の回数Ｓが12回を越える場合には、（Ｎ-Ｓ）回の論理「０」を均等配分するようになっていて、例えば11段目の分布で論理を反転したものが13段目の分布と合致している。
図１０に戻り、ステップ1002は、デューティ制御を行なう開閉素子において、図示していない他の制御プログラムによって演算算出された目標とするデューティを読み出すステップであり、このステップでは例えばＮ＝24回の通信の間で何回の論理「１」を送信したいのかが読み出されることになる。続くステップブロック1003は、プログラムメモリ112Bに格納されている図12に相等したデータマップ118から必要とされる論理パターンを読出し記憶するか、又はデータマップ118によらない場合であれば論理パターンを演算生成するステップである。
続くステップ1004は、ステップブロック1003で生成又は読み出された論理パターンを順次読み出して今回の通信における論理状態を決定するステップである。続くステップ1005は、デューティ制御を必要としない各チャンネルの開閉素子に対して、シリアル制御信号SRnとして閉路駆動指令を送信するのか開路遮断指令を送信するのかを読出し決定するステップである。
続くステップ1006は、第二の多チャンネルＡＤ変換器116bによるデジタル変換データの読出しが必要であるかどうかを判定して、必要とされるチャンネル番号を決定してサンプリングホールド指令SHnの論理を決定するステップである。続くステップ1007は、送信パッケージ302（図３参照）を生成するステップであり、ステップ1007からステップ1010を経由して図９のステップ905へ移行するようになっている。
なお、ステップブロック1003において、テーブルマップ118に依存しないで演算処理によって論理パターンを生成する場合は次の要領によって行われる。先ず、通電デューティが５０［％］以下であってＮ/Ｓ＝γの値が整数である時には、１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反復する。例えばＮ＝２４、Ｓ＝６の場合であればγ＝Ｎ/Ｓ＝４であるから１回のＯＮ指令に続いてγ−１＝３回のＯＦＦ指令を発生し、
再び再び１回のＯＮ指令に続いて３回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反
復すればよい。
再び再び１回のＯＮ指令に続いて３回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反
復すればよい。
通電デューティが５０［％］以下であってＮ/Ｓの商がγ、剰余がδある時には、１回
のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生するＯＮ/Ｏ
ＦＦパターンを反復し、Ｓ回の反復動作の中でγ回のＯＦＦ指令を発生するのはδ回とする。例えばＮ＝２４、Ｓ＝７の場合であれば、商γ＝24/７＝３、剰余δ＝３であるから
、１回のＯＮ指令に続いて２回のＯＦＦ指令又は３回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて２回のＯＦＦ指令又は３回のＯＦＦ指令を発生するＯＮ/ＯＦＦパター
ンを反復し、７回の反復動作の中で３回のＯＦＦ指令を発生するのは３回とすればよい。
のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生するＯＮ/Ｏ
ＦＦパターンを反復し、Ｓ回の反復動作の中でγ回のＯＦＦ指令を発生するのはδ回とする。例えばＮ＝２４、Ｓ＝７の場合であれば、商γ＝24/７＝３、剰余δ＝３であるから
、１回のＯＮ指令に続いて２回のＯＦＦ指令又は３回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて２回のＯＦＦ指令又は３回のＯＦＦ指令を発生するＯＮ/ＯＦＦパター
ンを反復し、７回の反復動作の中で３回のＯＦＦ指令を発生するのは３回とすればよい。
通電デューティが５０［％］を超過するときは、通電デューティが５０［％］以下であった場合のＯＮ/ＯＦＦパターンのＯＮとＯＦＦを反転した補数パターンに基づいて、Ｎ
回の中でＳ回のＯＦＦ指令を発生することによって通電デューティ（Ｎ−Ｓ）/Ｎを達成
することができる。
回の中でＳ回のＯＦＦ指令を発生することによって通電デューティ（Ｎ−Ｓ）/Ｎを達成
することができる。
なお、簡易通信デューティ制御が行なわれている開閉素子140nの通電電流のＡＤ変換値を読み出すときには、ＯＮ指令を発生しているタイミングでサンプリングホールド指令SHnを発生するようにすれば、図４（Ｃ１）の点線や図（Ｃ３）のような予備待機時間が発生しない。
（３）実施の形態２の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を有する。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したインテリジェントパワーモジュール（以下ＩＰＭという）190Ｂ、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Bとを備えた電子制御装置100Bであって、
前記ＩＰＭ190Bは、更に、前記各開閉素子140nに対する選択回路180Bnと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Bnは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介さないで直接入力されたパラレル制御信号PLSnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110BとＩＰＭ190Bとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Bnによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PLSnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Bにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは、前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Bに送信される。
前記マイクロプロセッサ110Bは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Bに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PLSnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Bによって読出タイミングが調整されている。
以上の説明で明らかなとおり、この発明の実施の形態２による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を有する。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したインテリジェントパワーモジュール（以下ＩＰＭという）190Ｂ、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Bとを備えた電子制御装置100Bであって、
前記ＩＰＭ190Bは、更に、前記各開閉素子140nに対する選択回路180Bnと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Bnは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介さないで直接入力されたパラレル制御信号PLSnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110BとＩＰＭ190Bとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Bnによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PLSnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Bにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは、前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Bに送信される。
前記マイクロプロセッサ110Bは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Bに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PLSnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Bによって読出タイミングが調整されている。
また、本願の請求項３に記載の発明に関して、以下の特徴を有する。
前記選択回路180Bnは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介してシリアル送信されたシリアル制御信号SRn、又は前記直並列変換器114a、114bを介さないで直接指令されたパラレル制御信号PLSnの少なくとも一方が論理「１」であれば前記開閉素子140nを閉路駆動し、前記シリアル制御信号SRnとパラレル制御信号PLSnが共に、論理「０」であるときに前記開閉素子140nを開路遮断する論理和選択回路であって、前記パラレル制御信号PLSnの入力回路は、前記ＩＰＭ190Bの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「０」の入力となる。
以上のとおり、本願の請求項３に記載の発明に関連して、選択回路は、シリアル制御信号とパラレル制御信号の論理和に応動して開閉素子を開閉制御し、パラレル制御信号は開閉素子を開路遮断する側の論理となるようバイアス付勢されている。
従って、開閉素子はシリアル制御信号とパラレル制御信号の双方から自由に閉路駆動することができると共に、パラレル制御信号を接続しなければシリアル制御信号だけで開閉制御を行なうことができる特徴がある。
前記選択回路180Bnは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介してシリアル送信されたシリアル制御信号SRn、又は前記直並列変換器114a、114bを介さないで直接指令されたパラレル制御信号PLSnの少なくとも一方が論理「１」であれば前記開閉素子140nを閉路駆動し、前記シリアル制御信号SRnとパラレル制御信号PLSnが共に、論理「０」であるときに前記開閉素子140nを開路遮断する論理和選択回路であって、前記パラレル制御信号PLSnの入力回路は、前記ＩＰＭ190Bの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「０」の入力となる。
以上のとおり、本願の請求項３に記載の発明に関連して、選択回路は、シリアル制御信号とパラレル制御信号の論理和に応動して開閉素子を開閉制御し、パラレル制御信号は開閉素子を開路遮断する側の論理となるようバイアス付勢されている。
従って、開閉素子はシリアル制御信号とパラレル制御信号の双方から自由に閉路駆動することができると共に、パラレル制御信号を接続しなければシリアル制御信号だけで開閉制御を行なうことができる特徴がある。
更に、本願の請求項６に記載の発明に関連して以下の特徴を有する。
前記パラレル制御信号は、パルス周期が可変でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の
比率が一定であるパルス出力制御信号PLSnであり、
前記第二の多チャンネルＡＤ変換器116bは、読出時期制御回路170nと協働して前記開閉素子140nの通電電流に比例したアナログ検出信号ADInをデジタル変換して、読出許可信号RDYが発生したときに前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Bに報告返信する。
前記読出時期制御回路170nは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介してシリアル送信されたサンプリングホールド指令SHnに応動して、前記第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ADSを供給し、前記第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADF又は所定の変換待機時間をおいて読出許可信号RDYを発生する。
前記読出時期制御回路170nは、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの開路指令期間中又は閉路指令直後であったときには、前記パラレル制御信号PLSｎであるか又は前記シリアル制御信号SRnである駆動指令信号DRnが閉路駆動指令を発生するまでは予備待機し、更に前記開閉素子140nが閉路駆動されて電流検出信号が立上り完了するまでは確認待機してからＡＤ変換指令ADSを発生し、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの閉路期間中であって電流検出信号の立上がりが完了している時期であったときには、前記サンプリングホールド指令SHnの受信に伴う入力チャンネルの変更完了を待って、ＡＤ変換指令ADSを発生する。
前記読出時期制御回路170nは、また、前記第二の多チャンネルＡＤ変換器116bがＡＤ変換完了信号ADFを発生するか又は所定の変換待機時間が経過した時点で、前記駆動指令信号DRnが依然として閉路駆動指令を発生していることによって読出許可信号RDYを発生し、読出許可信号RDYの発生予定時期において既に前記駆動指令信号DRnが開路遮断指令を発生していたときには、前記駆動指令信号DRnが再度閉路駆動指令を発生して電流検出信号が立上り完了するまで前記予備待機と確認待機を行なう。
前記パラレル制御信号は、パルス周期が可変でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の
比率が一定であるパルス出力制御信号PLSnであり、
前記第二の多チャンネルＡＤ変換器116bは、読出時期制御回路170nと協働して前記開閉素子140nの通電電流に比例したアナログ検出信号ADInをデジタル変換して、読出許可信号RDYが発生したときに前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Bに報告返信する。
前記読出時期制御回路170nは、前記マイクロプロセッサ110Bから前記直並列変換器114a、114bを介してシリアル送信されたサンプリングホールド指令SHnに応動して、前記第二の多チャンネルＡＤ変換器116bに対してＡＤ変換指令ADSを供給し、前記第二の多チャンネルＡＤ変換器116bが発生したＡＤ変換完了信号ADF又は所定の変換待機時間をおいて読出許可信号RDYを発生する。
前記読出時期制御回路170nは、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの開路指令期間中又は閉路指令直後であったときには、前記パラレル制御信号PLSｎであるか又は前記シリアル制御信号SRnである駆動指令信号DRnが閉路駆動指令を発生するまでは予備待機し、更に前記開閉素子140nが閉路駆動されて電流検出信号が立上り完了するまでは確認待機してからＡＤ変換指令ADSを発生し、前記サンプリングホールド指令SHnの受信タイミングが前記開閉素子140nの閉路期間中であって電流検出信号の立上がりが完了している時期であったときには、前記サンプリングホールド指令SHnの受信に伴う入力チャンネルの変更完了を待って、ＡＤ変換指令ADSを発生する。
前記読出時期制御回路170nは、また、前記第二の多チャンネルＡＤ変換器116bがＡＤ変換完了信号ADFを発生するか又は所定の変換待機時間が経過した時点で、前記駆動指令信号DRnが依然として閉路駆動指令を発生していることによって読出許可信号RDYを発生し、読出許可信号RDYの発生予定時期において既に前記駆動指令信号DRnが開路遮断指令を発生していたときには、前記駆動指令信号DRnが再度閉路駆動指令を発生して電流検出信号が立上り完了するまで前記予備待機と確認待機を行なう。
更に、本願の請求項１０に記載の発明に関連して以下の特徴を有する。
前記第二の多チャンネルＡＤ変換器116bの基準電圧端子には、前記外部電源101の電源電圧Ｖbに比例した電圧が基準電圧Ｖrefとして印加され、当該第二の多チャンネルＡＤ変換器116bによってデジタル変換された電気負荷104nの負荷電流Ｉnの値は、当該電気負荷104nの負荷抵抗Ｒnに反比例した値となり、
前記マイクロプロセッサ110Bは、送信された前記負荷抵抗Ｒnに反比例した値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷104nが異常であると予兆判定するようになっている。
以上のとおり、本願の請求項１０に記載の発明に関連して、ＩＰＭに内蔵された第二の多チャンネルＡＤ変換器は負荷駆動用の外部電源の電源電圧に比例した値を基準電圧として動作し、デジタル変換された負荷電流の値は電源電圧の変動とは無関係に負荷抵抗の値に反比例した値となっている。
従って、マイクロプロセッサは、電源電圧の変動による負荷電流の変動を補正して負荷抵抗を算出する必要がないので、マイクロプロセッサの制御負担を軽減し、マイクロプロセッサ側で電源電圧の測定を行なう必要がない特徴がある。
前記第二の多チャンネルＡＤ変換器116bの基準電圧端子には、前記外部電源101の電源電圧Ｖbに比例した電圧が基準電圧Ｖrefとして印加され、当該第二の多チャンネルＡＤ変換器116bによってデジタル変換された電気負荷104nの負荷電流Ｉnの値は、当該電気負荷104nの負荷抵抗Ｒnに反比例した値となり、
前記マイクロプロセッサ110Bは、送信された前記負荷抵抗Ｒnに反比例した値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷104nが異常であると予兆判定するようになっている。
以上のとおり、本願の請求項１０に記載の発明に関連して、ＩＰＭに内蔵された第二の多チャンネルＡＤ変換器は負荷駆動用の外部電源の電源電圧に比例した値を基準電圧として動作し、デジタル変換された負荷電流の値は電源電圧の変動とは無関係に負荷抵抗の値に反比例した値となっている。
従って、マイクロプロセッサは、電源電圧の変動による負荷電流の変動を補正して負荷抵抗を算出する必要がないので、マイクロプロセッサの制御負担を軽減し、マイクロプロセッサ側で電源電圧の測定を行なう必要がない特徴がある。
また、本願の請求項１１に記載の発明に関連して、以下の特徴を有する。
前記マイクロプロセッサ110Bと協働するプログラムメモリ112Bは、前記パラレル制御信号に依存しないでシリアル制御信号SRnを用いた簡易通電デューティ制御手段117となる制御プログラムを包含している。
前記簡易通電デューティ制御手段117は、所定回数（Ｎ回）のシリアル制御信号SRnの送信過程においてＳ回は開閉素子140nを閉路駆動又は開路遮断することによって通電デューティＳ/Ｎ又は（Ｎ-Ｓ）/Ｎを得る手段である。
前記通電デューティが５０［％］以下であってＮ/Ｓ＝γの値が整数であるときには、
１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反復し、前記通電デュー
ティが５０［％］以下であってＮ/Ｓの商がγ、剰余がδあるときには、１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生するＯＮ/ＯＦＦパター
ンを反復し、Ｓ回の反復動作の中でγ回のＯＦＦ指令を発生するのはδ回とする。
前記通電デューティが50％を超過するときは、通電デューティが50％以下であった場合のＯＮ/ＯＦＦパターンのＯＮとＯＦＦを反転した補数パターンに基づいて、Ｎ回の中でＳ回のＯＦＦ指令を発生することによって通電デューティ（Ｎ−Ｓ）/Ｎを達成するようになっている。
前記マイクロプロセッサ110Bと協働するプログラムメモリ112Bは、前記パラレル制御信号に依存しないでシリアル制御信号SRnを用いた簡易通電デューティ制御手段117となる制御プログラムを包含している。
前記簡易通電デューティ制御手段117は、所定回数（Ｎ回）のシリアル制御信号SRnの送信過程においてＳ回は開閉素子140nを閉路駆動又は開路遮断することによって通電デューティＳ/Ｎ又は（Ｎ-Ｓ）/Ｎを得る手段である。
前記通電デューティが５０［％］以下であってＮ/Ｓ＝γの値が整数であるときには、
１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反復し、前記通電デュー
ティが５０［％］以下であってＮ/Ｓの商がγ、剰余がδあるときには、１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生するＯＮ/ＯＦＦパター
ンを反復し、Ｓ回の反復動作の中でγ回のＯＦＦ指令を発生するのはδ回とする。
前記通電デューティが50％を超過するときは、通電デューティが50％以下であった場合のＯＮ/ＯＦＦパターンのＯＮとＯＦＦを反転した補数パターンに基づいて、Ｎ回の中でＳ回のＯＦＦ指令を発生することによって通電デューティ（Ｎ−Ｓ）/Ｎを達成するようになっている。
以上のとおり、本願の請求項１１に記載の発明に関連して、マイクロプロセッサと協働するプログラムメモリは簡易通電デューティ制御手段となる制御プログラムを包含し、所定回数（Ｎ回）のシリアル制御信号の送信過程においてＳ回は開閉素子を分散閉路駆動又は分散開路遮断することによって通電デューティＳ/Ｎ又は（Ｎ−Ｓ）/Ｎを得る手段となっている。
従って、多数回のシリアル通信を一つの周期として緩慢にＯＮ/ＯＦＦ制御される簡易
通電デューティ制御手段であっても、負荷電流のリップル変動が抑制され、ヒータ制御のように急速応答性を必要としない電気負荷においては、パラレル制御信号によるパルス幅変調制御に依存しなくても、シリアル通信によって可変通電デューティの制御が可能であって、マイクロプロセッサの出力端子を抑制することができる特徴がある。
従って、多数回のシリアル通信を一つの周期として緩慢にＯＮ/ＯＦＦ制御される簡易
通電デューティ制御手段であっても、負荷電流のリップル変動が抑制され、ヒータ制御のように急速応答性を必要としない電気負荷においては、パラレル制御信号によるパルス幅変調制御に依存しなくても、シリアル通信によって可変通電デューティの制御が可能であって、マイクロプロセッサの出力端子を抑制することができる特徴がある。
更に、本願の請求項１２に記載の発明に関連して以下の特徴を有する。
前記簡易通電デューティ制御手段117において、
前記シリアル制御信号SRnのＯＮ指令とＯＦＦ指令のタイミングは、必要とされる通電デューティに対応したデータマップ118から選択される。
前記データマップ118は、前記プログラムメモリ112Bに予め格納されていて、前記ＯＮ指令とＯＦＦ指令が集中するのを回避して分散化配置されているデータマップである。
以上のとおり、本願の請求項１２に記載の発明に関連して、マイクロプロセッサと協働するプログラムメモリは簡易通電デューティ制御手段となる制御プログラムを包含し、ＯＮ/ＯＦＦ指令タイミングは必要とされる通電デューティに対応して選択されるデータマ
ップによって分散配置されている。
従って、マイクロプロセッサはＯＮ/ＯＦＦ指令の分散化のために複雑な演算をする必
要がなく、予め設定されたデータマップを用いて手軽に分散指令信号を発生して、負荷電流の脈動を抑制することができる特徴がある。
前記簡易通電デューティ制御手段117において、
前記シリアル制御信号SRnのＯＮ指令とＯＦＦ指令のタイミングは、必要とされる通電デューティに対応したデータマップ118から選択される。
前記データマップ118は、前記プログラムメモリ112Bに予め格納されていて、前記ＯＮ指令とＯＦＦ指令が集中するのを回避して分散化配置されているデータマップである。
以上のとおり、本願の請求項１２に記載の発明に関連して、マイクロプロセッサと協働するプログラムメモリは簡易通電デューティ制御手段となる制御プログラムを包含し、ＯＮ/ＯＦＦ指令タイミングは必要とされる通電デューティに対応して選択されるデータマ
ップによって分散配置されている。
従って、マイクロプロセッサはＯＮ/ＯＦＦ指令の分散化のために複雑な演算をする必
要がなく、予め設定されたデータマップを用いて手軽に分散指令信号を発生して、負荷電流の脈動を抑制することができる特徴がある。
実施の形態３．
（１）構成及び作用・動作の詳細な説明
次に、この発明の実施の形態３による電子制御装置について説明する。図１３は、この発明の実施の形態３による電子制御装置の全体構成を示すブロック図である。図１３において、図１に示すものとの相違点を中心にして説明する。なお、各図において同一符号は同一又は相等部分を示している。図１３において、電子制御装置100Cはマイクロプロセッサ110CとＩＰＭ190Cと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
（１）構成及び作用・動作の詳細な説明
次に、この発明の実施の形態３による電子制御装置について説明する。図１３は、この発明の実施の形態３による電子制御装置の全体構成を示すブロック図である。図１３において、図１に示すものとの相違点を中心にして説明する。なお、各図において同一符号は同一又は相等部分を示している。図１３において、電子制御装置100Cはマイクロプロセッサ110CとＩＰＭ190Cと、定電圧電源回路120と、入力インタフェース回路130を主体として構成されている。
マイクロプロセッサ110Cは、揮発性のＲＡＭメモリ111、不揮発性のプログラムメモリ112C、不揮発性のデータメモリ113、直並列変換器114a、第一の多チャンネルＡＤ変換器116aを包含している。ＩＰＭ190Cは、例えば14個のＩＰＳ191・192・・・・19m（ｍ＝14）を備え、直並列変換器114bを介してマイクロプロセッサ110C側の直並列変換器114aと相互にシリアル交信を行うようになっていると共に、第二の多チャンネルＡＤ変換器116bを内蔵し、この第二の多チャンネルＡＤ変換器116bは安定化制御電圧Ｖccを基準電圧Ｖrefとして動作するようになっている。
ＩＰＳ191〜19mにはパラレル制御信号PR1〜PRmの一部又は全部を接続することができ、パラレル制御信号PR1〜PRmが接続されていないＩＰＳ191〜191mは直並列変換器114a、114bから送信されたシリアル制御信号によって開閉制御を行なうことができるようになっている。
なお、この実施の形態３におけるパラレル制御信号PR1〜PRmは、図１で示したパルス幅変調信号であるか、或いは図７で示した可変周期のパルス出力制御信号であるか、或いはこれらが混在していてもよいが、その他の事例としてシリアル制御信号SRnによる制御出力を一斉停止するための少なくとも１点のインターロック信号が含まれている。例えば、１点のインターロック信号はシリアル制御信号SRnで動作する全ての開閉素子を一斉に開路遮断するためのパラレル制御信号として使用される。
次に、電気負荷104n（ｎ＝１〜ｍ）を駆動制御するＩＰＳ19nの詳細を説明する。図１４は、この発明の実施の形態３による電子制御装置の一部分の詳細を示すブロック図である。図14において、ＩＰＳ19nは前述の図２、図８のものと同様に、開閉素子140nと過電流遮断回路150anと過熱遮断回路150bnと異常検出回路160nと読出時期制御回路170nと選択回路180Cnによって構成され、選択回路180Cnの構成が図２、図８とは異なっている。また、第二の多チャンネルＡＤ変換器116bに入力されるアナログ検出出力ADInは、開閉素子140nのソース端子とグランド回路GNDとの間に接続された電流検出抵抗143nの両端電圧を電流検出回路144nによって増幅した電圧が使用されている。これにより、正確に負荷電流Ｉnの測定が可能となっている。
選択回路180Cnにおいて、論理積素子184は第一入力となるシリアル制御信号SRｎと、第二入力となるパラレル制御信号PRnとの論理積出力を駆動指令信号DRnとして開閉素子140nに供給し、論理積素子184の第一入力端子はプルダウン抵抗183aによってグランド回路GNDに接続され、第二入力はプルアップ抵抗185bによって安定化制御電圧Ｖccに接続されている。
従って、パラレル制御信号PRｎが接続されていないときやパラレル制御信号PRｎの論理がレベルが「Ｈ」であるときには、駆動指令信号DRnはシリアル制御信号SRｎと同一論理動作を行うことになる。また、シリアル制御信号ＳＲｎの論理がレベルが「Ｈ」であるときには、駆動指令信号DRnは、パラレル制御信号ＰＲｎと同一論理動作を行うことになる。
この実施の形態３における通信データの構成は、前述の図３の場合と同様であるが、選択指令信号SLnをシリアル送信する必要がないので送信パッケージ301や返信パッケージ307は不要であり、送信パッケージ302の中の第三フレーム302cの最上位ビットも空きビットとなる。
また、この実施の形態３における読出時期制御回路170nの動作は、図４のタイムチャートで示したとおりであるが、駆動指令信号ＤＲnはパルス幅変調信号PWMnに代わって任意のパラレル制御信号PRn又はシリアル制御信号SRnが使用される。更に、この実施の形態３におけるプログラムメモリ112Cが簡易通信デューティ制御手段117、データマップ118を備えていて、簡易通信デューティ制御手段117によってパルス幅変調制御が行われている場合には、図４（Ａ）の駆動指令信号ＤＲnはシリアル制御信号ＳＲnに相等していることになる。
以上のとおり構成されたこの発明の実施の形態３による電子制御装置100Cにおいて、電源スイッチ102を閉路して電子制御装置100Cに電源電圧Ｖbが印加されると、定電圧電源回路120は所定の安定化制御電圧Ｖccを発生してマイクロプロセッサ110Cに給電し、マイクロプロセッサ110Cは入力センサ103の動作状態とプログラムメモリ112Cに格納されている制御プログラムの内容に応じて電気負荷104n（ｎ＝1〜ｍ）を駆動制御する。
電気負荷104nに対する駆動指令信号DRnは、直並列変換器114a、114bを介してＩＰＭ190Cに送信されたシリアル制御信号SRnであるか、又はマイクロプロセッサ110Cから電気負荷104nの一部に対して直接指令されたパラレル制御信号PRnであって、シリアル制御信号SRnであるかパラレル制御信号PRnであるかは選択回路180Cnによって選択されるようになっている。
開閉素子140nの開閉動作状態又は開閉動作状態に基づく異常検出データERRnと、開閉素子140nの通電電流（負荷電流）Inのデジタル変換値ＤＩnは直並列変換器114b、114aを介してマイクロプロセッサ110Cに送信され、これ等の監視情報に基づいて開閉素子140nに対する閉路駆動指令が停止されたり、警報表示器105によって異常報知が行なわれる。
制御動作のフローチャートは、前述の図９の場合と同様であるが、図９のステップ902
において特定チャンネルの開閉素子をパラレル制御信号PRnによって駆動制御するためには、該当チャンネルのシリアル制御信号SRnを予め論理「１」に設定しておく必要がある。
において特定チャンネルの開閉素子をパラレル制御信号PRnによって駆動制御するためには、該当チャンネルのシリアル制御信号SRnを予め論理「１」に設定しておく必要がある。
（２）実施の形態３の変形例の説明
次に、この発明の実施の形態３による電子制御装置における選択回路の変形例について説明する。図１５は、この発明の実施の形態３による電子制御装置における選択回路の変形例を示すブロック図である。図１５において、図１４における選択回路180Cnに代わって使用される選択回路180Dnは、シリアル制御信号SRnとパラレル制御信号PRnの論理和出力を発生する論理和素子181と、論理積出力を発生する論理積素子186を備え、シリアル制御信号SRnはプルダウン抵抗183aによってグランド回路GNDに接続され、パラレル制御信号PRnはバイアス抵抗187を介してモード選択端子189に接続されている。
次に、この発明の実施の形態３による電子制御装置における選択回路の変形例について説明する。図１５は、この発明の実施の形態３による電子制御装置における選択回路の変形例を示すブロック図である。図１５において、図１４における選択回路180Cnに代わって使用される選択回路180Dnは、シリアル制御信号SRnとパラレル制御信号PRnの論理和出力を発生する論理和素子181と、論理積出力を発生する論理積素子186を備え、シリアル制御信号SRnはプルダウン抵抗183aによってグランド回路GNDに接続され、パラレル制御信号PRnはバイアス抵抗187を介してモード選択端子189に接続されている。
モード選択端子189は、予めグランド回路GND又は安定化電源電圧Ｖccのどちらかに接続されていて、若しもモード選択端子189がグランド回路GNDに接続されていると、論理積素子186の出力は論理レベル「Ｌ」となり、論理和素子181の出力がゲート素子188bを経由して論理和素子188aに入力される。
その結果、論理和素子188aの出力である駆動指令信号DRnは、論理和素子181を介して得られるシリアル制御信号SRnとパラレル制御信号PRnの論理和となり、シリアル制御信号SRnとパラレル制御信号PRnのどちらか一方が論理レベル「Ｈ」であれば駆動指令信号DRnは論理レベル「Ｈ」となって開閉素子140nを閉路駆動し、シリアル制御信号SRnとパラレル制御信号PRnの両方が論理レベル「Ｌ」であれば駆動指令信号DRnは論理レベル「Ｌ」となって開閉素子140nを開路遮断する。
モード選択端子189が安定化制御電圧Ｖccに接続されていると、ゲート素子188bの出力は論理レベル「Ｌ」となり、論理積素子186の出力が論理和素子188aに入力される。その結果、論理和素子188aの出力である駆動指令信号DRnは論理積素子186を介して得られるシリアル制御信号SRnとパラレル制御信号PRnの論理積となり、シリアル制御信号SRnとパラレル制御信号PRnのどちらか一方が論理レベル「Ｌ」であれば駆動指令信号DRnは論理レベル「Ｌ」となって開閉素子140nを開路遮断し、シリアル制御信号SRnとパラレル制御信号PRnの両方が論理レベル「Ｈ」であれば駆動指令信号DRnは論理レベル「Ｈ」となって開閉素子140nを閉路駆動する。
従って、駆動指令信号DRnをシリアル制御信号SRnとパラレル制御信号PRnとの論理和にするのか論理積にするのかは、モード選択端子189の論理レベルによって決定されるようになっている。
（３）実施の形態３の要点と特徴
以上の説明で明らかなとおり、この発明の実施の形態３による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を有する。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したインテリジェントパワーモジュール（以下ＩＰＭという）190C、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Cとを備えた電子制御装置100Cであって、
前記ＩＰＭ190Cは、更に、前記各開閉素子140nに対する選択回路180Cn、180Dnと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Cn、180Dnは、前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介さないで直接入力されたパラレル制御信号PRnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110CとＩＰＭ190Cとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Cn、180Dnによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PRnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Cにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Cに送信される。
前記マイクロプロセッサ110Cは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Cに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PRnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Cによって読出タイミングが調整されている。
以上の説明で明らかなとおり、この発明の実施の形態３による電子制御装置は、本願の請求項１に記載の発明に関連して、以下の特徴を有する。
外部電源101から給電されてチャンネル番号ｎ＝１〜ｍに対応した複数の電気負荷104nを通電駆動する複数の開閉素子140nと、当該各開閉素子140nに対する過電流遮断回路150an又は過熱遮断回路150bnの少なくとも一方と、異常検出回路160nとを一体化したインテリジェントパワーモジュール（以下ＩＰＭという）190C、及び当該ＩＰＭと直並列変換器114a・114bを介して相互にシリアル接続されたマイクロプロセッサ110Cとを備えた電子制御装置100Cであって、
前記ＩＰＭ190Cは、更に、前記各開閉素子140nに対する選択回路180Cn、180Dnと、第二の多チャンネルＡＤ変換器116bとを備えている。
前記選択回路180Cn、180Dnは、前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介して受信して、バッファメモリ115に更新記憶されたシリアル制御信号ＳＲn、又は前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介さないで直接入力されたパラレル制御信号PRnのいずれか一方又は双方の制御信号によって前記開閉素子140nを閉路駆動又は開路遮断すると共に、前記マイクロプロセッサ110CとＩＰＭ190Cとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号ＳＲnの論理状態によって前記開閉素子140nの開閉状態を決定することができる。
前記異常検出回路160nは、前記選択回路180Cn、180Dnによって選択された前記シリアル制御信号ＳＲn又はパラレル制御信号PRnの論理状態と、前記開閉素子140nの開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器114b、114aを介して前記マイクロプロセッサ110Cにシリアル送信される。
前記第二の多チャンネルＡＤ変換器116bは、前記開閉素子140nの一部又は全部に対する通電電流に関するアナログ検出信号ADInをデジタル値に変換して、当該デジタル変換データＤＩnは前記直並列変換器114b・114aを介して前記マイクロプロセッサ110Cに送信される。
前記マイクロプロセッサ110Cは、入力センサ103から入力された入力信号と、前記異常検出回路160nの検出信号と、プログラムメモリ112Cに格納された制御プログラムの内容に応動して、前記シリアル制御信号ＳＲn又はパラレル制御信号PRnによって前記複数の開閉素子140nを開閉制御して、前記複数の電気負荷104nの通電駆動制御を行なうと共に、前記デジタル変換データＤＩnは前記制御信号の種別を問わず常に前記開閉素子140nが閉路駆動されている期間に読み出されるよう前記ＩＰＭ190Cによって読出タイミングが調整されている。
また、本願の請求項４に記載の発明に関連して、以下の特徴を備える。
前記選択回路180Cnは、前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介してシリアル送信されたシリアル制御信号SRn、又は前記直並列変換器114a、114bを介さないで直接指令されたパラレル制御信号PRnの両方が論理「１」であれば前記開閉素子140nを閉路駆動し、前記シリアル制御信号SRnとパラレル制御信号PRnの少なくとも一方が論理「０」であるときに前記開閉素子140nを開路遮断する論理積選択回路であって、
前記パラレル制御信号PRnの入力回路は、前記ＩＰＭ190Cの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「１」の入力となる。
前記選択回路180Cnは、前記マイクロプロセッサ110Cから前記直並列変換器114a、114bを介してシリアル送信されたシリアル制御信号SRn、又は前記直並列変換器114a、114bを介さないで直接指令されたパラレル制御信号PRnの両方が論理「１」であれば前記開閉素子140nを閉路駆動し、前記シリアル制御信号SRnとパラレル制御信号PRnの少なくとも一方が論理「０」であるときに前記開閉素子140nを開路遮断する論理積選択回路であって、
前記パラレル制御信号PRnの入力回路は、前記ＩＰＭ190Cの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「１」の入力となる。
以上のとおり、本願の請求項４に記載の発明に関連して、
選択回路は、シリアル制御信号とパラレル制御信号の論理積に応動して開閉素子を開閉制御し、パラレル制御信号は開閉素子を閉路駆動する側の論理となるようバイアス付勢されている。
従って、開閉素子は、シリアル制御信号とパラレル制御信号の双方から自由に閉路駆動することができると共に、パラレル制御信号を接続しなければシリアル制御信号だけで開閉制御を行なうことができる特徴がある。
また、１点のパラレル制御信号によって各パラレル制御信号を一斉に非駆動論理にすれば、シリアル制御信号による各開閉素子の開閉動作は一斉に禁止され、安全性を向上するためのインターロック制御を行うことができる特徴がある。
選択回路は、シリアル制御信号とパラレル制御信号の論理積に応動して開閉素子を開閉制御し、パラレル制御信号は開閉素子を閉路駆動する側の論理となるようバイアス付勢されている。
従って、開閉素子は、シリアル制御信号とパラレル制御信号の双方から自由に閉路駆動することができると共に、パラレル制御信号を接続しなければシリアル制御信号だけで開閉制御を行なうことができる特徴がある。
また、１点のパラレル制御信号によって各パラレル制御信号を一斉に非駆動論理にすれば、シリアル制御信号による各開閉素子の開閉動作は一斉に禁止され、安全性を向上するためのインターロック制御を行うことができる特徴がある。
更に、本願の請求項５に記載の発明に関連して、
前記選択回路180Dnは、前記シリアル制御信号ＳＲnとパラレル制御信号ＰＲｎとの論理和選択回路となる論理和素子181と、論理積選択回路となる論理積素子186との双方を備えると共に、モード選択端子189を備えている。
前記モード選択端子189は、予めグランド回路に接続されているか又は安定化制御電圧Ｖccに接続されており、モード選択端子189の論理レベルに応動して前記論理和選択回路又は前記論理積選択回路のいずれか一方の出力が有効となる。
以上のとおり、本願の請求項５に記載の発明に関連して、
ＩＰＭは、論理和選択回路と前記論理積選択回路の双方を備え、どちらを適用するかはモード選択端子の論理レベルによって決定されるようになっている。
従って、選択回路として論理和方式又は論理積方式のいずれかををユーザによって選択することができ、シリアル通信による選択指令が不要となる特徴がある。
前記選択回路180Dnは、前記シリアル制御信号ＳＲnとパラレル制御信号ＰＲｎとの論理和選択回路となる論理和素子181と、論理積選択回路となる論理積素子186との双方を備えると共に、モード選択端子189を備えている。
前記モード選択端子189は、予めグランド回路に接続されているか又は安定化制御電圧Ｖccに接続されており、モード選択端子189の論理レベルに応動して前記論理和選択回路又は前記論理積選択回路のいずれか一方の出力が有効となる。
以上のとおり、本願の請求項５に記載の発明に関連して、
ＩＰＭは、論理和選択回路と前記論理積選択回路の双方を備え、どちらを適用するかはモード選択端子の論理レベルによって決定されるようになっている。
従って、選択回路として論理和方式又は論理積方式のいずれかををユーザによって選択することができ、シリアル通信による選択指令が不要となる特徴がある。
100A、100B、100C 制御装置
101 電源
103 センサ
104n（ｎ＝１〜ｍ） 電気負荷
110A、110B、110C マイクロプロセッサ
112A、112B、112C プログラムメモリ
114a、114b 直並列変換器
115 バッファメモリ
116a 第一の多チャンネルＡＤ変換器
116b 第二の多チャンネルＡＤ変換器
117 簡易通信デューティ制御手段
118 データマップ
119 選択指令データ
140n 開閉素子
143n 電流検出抵抗
144n 電流検出回路
150an 過電流遮断回路
150bn 過熱遮断回路
160n 異常検出回路
170n 読出時期制御回路
180An、180Bn、180Cn 選択回路
180Dn 選択回路
181 論理和素子
186 論理積素子
190A、190B、190C インテリジェントパワーモジュール（ＩＰＭ）
ＡＤＦ ＡＤ変換完了信号
ＡＤＩn アナログ検出信号
ＡＤＳ ＡＤ変換指令
Ｉn 通電電流（負荷電流）
PLSn パラレル制御信号（パルス出力制御信号）
PRn パラレル制御信号
PWMn パラレル制御信号（パルス幅変調制御信号）
ＲＤＹ 読出許可信号
Ｒn 負荷抵抗
ＳＨn サンプリングホールド指令
SLn 選択指令信号
SRn シリアル制御信号
Ｖb 電源電圧
Ｖref 基準電圧
101 電源
103 センサ
104n（ｎ＝１〜ｍ） 電気負荷
110A、110B、110C マイクロプロセッサ
112A、112B、112C プログラムメモリ
114a、114b 直並列変換器
115 バッファメモリ
116a 第一の多チャンネルＡＤ変換器
116b 第二の多チャンネルＡＤ変換器
117 簡易通信デューティ制御手段
118 データマップ
119 選択指令データ
140n 開閉素子
143n 電流検出抵抗
144n 電流検出回路
150an 過電流遮断回路
150bn 過熱遮断回路
160n 異常検出回路
170n 読出時期制御回路
180An、180Bn、180Cn 選択回路
180Dn 選択回路
181 論理和素子
186 論理積素子
190A、190B、190C インテリジェントパワーモジュール（ＩＰＭ）
ＡＤＦ ＡＤ変換完了信号
ＡＤＩn アナログ検出信号
ＡＤＳ ＡＤ変換指令
Ｉn 通電電流（負荷電流）
PLSn パラレル制御信号（パルス出力制御信号）
PRn パラレル制御信号
PWMn パラレル制御信号（パルス幅変調制御信号）
ＲＤＹ 読出許可信号
Ｒn 負荷抵抗
ＳＨn サンプリングホールド指令
SLn 選択指令信号
SRn シリアル制御信号
Ｖb 電源電圧
Ｖref 基準電圧
Claims (12)
- 外部電源から給電されてチャンネル番号に対応した複数の電気負荷を通電駆動する複数の開閉素子と、当該各開閉素子に対する過電流遮断回路及び過熱遮断回路のうちの少なくとも一方と、異常検出回路とを一体化したインテリジェントパワーモジュールと、当該インテリジェントパワーモジュールと直並列変換器を介して相互にシリアル接続されたマイクロプロセッサとを備えた電子制御装置であって、
前記インテリジェントパワーモジュールは、更に、前記各開閉素子に対する選択回路と、第二の多チャンネルＡＤ変換器を備え、
前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介して受信して、バッファメモリに更新記憶されたシリアル制御信号、又は前記マイクロプロセッサから前記直並列変換器を介さないで直接入力されたパラレル制御信号のうちの少なくとも一方又は双方により前記開閉素子を閉路駆動又は開路遮断すると共に、前記マイクロプロセッサと前記インテリジェントパワーモジュールとの間のパラレル制御信号回路が接続されていないときには、前記シリアル制御信号の論理状態によって前記開閉素子の開閉状態を決定することができ、
前記異常検出回路は、前記選択回路によって選択された前記シリアル制御信号又はパラレル制御信号の論理状態と、前記開閉素子の開閉動作状態とを比較して得られる異常判定信号であるか、又は異常判定を行うのに必要とされる状態検出信号を発生すると共に、当該異常判定信号又は状態検出信号は前記直並列変換器を介して前記マイクロプロセッサにシリアル送信され、
前記第二の多チャンネルＡＤ変換器は、前記開閉素子の一部又は全部に対する通電電流に関するアナログ検出信号をデジタル値に変換して、当該デジタル変換データは前記直並列変換器を介して前記マイクロプロセッサに送信され、
前記マイクロプロセッサは、入力センサから入力された入力信号と、前記異常検出回路の検出信号と、プログラムメモリに格納された制御プログラムの内容に応動して、前記シリアル制御信号又はパラレル制御信号によって前記複数の開閉素子を開閉制御して、前記複数の電気負荷の通電駆動制御を行なうと共に、前記デジタル変換データは前記制御信号の種別を問わず常に前記開閉素子が閉路駆動されている期間に読み出されるよう前記インテリジェントパワーモジュールによって読出タイミングが調整されている、ことを特徴とする電子制御装置。 - 前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介してシリアル送信された選択指令データに基づく選択指令信号に応動して、シリアル制御信号又はパラレル制御信号のいずれか一方を選択し、
前記選択指令データは、予め前記プログラムメモリに格納されていて、少なくとも前記マイクロプロセッサの運転開始時に前記直並列変換器を介して前記バッファメモリに一括送信されると共に、前記マイクロプロセッサの運転中においては読出確認又は分割確認送信が行われる、ことを特徴とする請求項１に記載の電子制御装置。 - 前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介してシリアル送信されたシリアル制御信号と前記直並列変換器を介さないで直接指令されたパラレル制御信号とのうちの少なくとも一方が論理「１」であれば前記開閉素子を閉路駆動し、前記シリアル制御信号とパラレル制御信号が共に論理「０」であるときに前記開閉素子を開路遮断する論理和選択回路であって、
前記パラレル制御信号の入力回路は、前記インテリジェントパワーモジュールの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「０」の入力となる、ことを特徴とする請求項１に記載の電子制御装置。 - 前記選択回路は、前記マイクロプロセッサから前記直並列変換器を介してシリアル送信されたシリアル制御信号と、前記直並列変換器を介さないで直接指令されたパラレル制御信号との両方が論理「１」であれば前記開閉素子を閉路駆動し、前記シリアル制御信号とパラレル制御信号とのうちの少なくとも一方が論理「０」であるときに前記開閉素子を開路遮断する論理積選択回路であって、
前記パラレル制御信号の入力回路は、前記インテリジェントパワーモジュールの内部又は外部において、プルアップ抵抗又はプルダウン抵抗によってバイアス付勢されていて、パラレル制御信号入力回路が接続されていないときには論理「１」の入力となる、ことを特徴とする請求項１に記載の電子制御装置。 - 前記選択回路は、前記シリアル制御信号とパラレル制御信号との論理和選択回路となる論理和素子と、論理積選択回路となる論理積素子との双方を備えると共に、モード選択端子を備え、
前記モード選択端子は、予めグランド回路に接続されているか、又は安定化制御電圧Ｖccに接続されており、モード選択端子の論理レベルに応動して前記論理和選択回路又は前記論理積選択回路のいずれか一方の出力が有効となる、ことを特徴とする請求項３又は請求項４に記載の電子制御装置。 - 前記パラレル制御信号は、パルス周期が一定でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の比率が可変であるパルス幅変調制御信号であるか、又はパルス周期が可変でパルスのＯＮ時間とＯＮ/ＯＦＦ周期の比率が一定であるパルス出力制御信号であり、
前記第二の多チャンネルＡＤ変換器は、読出時期制御回路と協働して前記開閉素子の通電電流に比例したアナログ検出信号をデジタル変換して、読出許可信号が発生したときに前記直並列変換器を介して前記マイクロプロセッサに報告返信し、
前記読出時期制御回路は、前記マイクロプロセッサから前記直並列変換器を介してシリアル送信されたサンプリングホールド指令に応動して、前記第二の多チャンネルＡＤ変換器に対してＡＤ変換指令を供給し、前記第二の多チャンネルＡＤ変換器が発生したＡＤ変換完了信号又は所定の変換待機時間をおいて読出許可信号を発生し、
前記読出時期制御回路は、前記サンプリングホールド指令の受信タイミングが前記開閉素子の開路指令期間中又は閉路指令直後であったときには、前記パラレル制御信号であるか又は前記シリアル制御信号である駆動指令信号が閉路駆動指令を発生するまでは予備待機し、更に前記開閉素子が閉路駆動されて電流検出信号が立上り完了するまでは確認待機してからＡＤ変換指令を発生し、前記サンプリングホールド指令の受信タイミングが前記開閉素子の閉路期間中であって電流検出信号の立上がりが完了している時期であったときには、前記サンプリングホールド指令の受信に伴う入力チャンネルの変更完了を待って、ＡＤ変換指令を発生し、
前記読出時期制御回路は、前記第二の多チャンネルＡＤ変換器がＡＤ変換完了信号を発生するか又は所定の変換待機時間が経過した時点で、前記駆動指令信号が依然として閉路駆動指令を発生していることによって読出許可信号を発生し、読出許可信号の発生予定時期において既に前記駆動指令信号が開路遮断指令を発生していたときには、前記駆動指令信号が再度閉路駆動指令を発生して電流検出信号が立上り完了するまで前記予備待機と確認待機を行なう、ことを特徴とする請求項１乃至請求項５のうちの何れか一項に記載の電子制御装置。 - 前記マイクロプロセッサは、前記サンプリングホールド指令を発生した後、前記直並列変換器から前記デジタル変換データを受信したことに伴って、読出完了の確認信号として前記サンプリングホールド指令を解除し、
前記インテリジェントパワーモジュールは、サンプリングホールド指令が解除されたことに伴って前記デジタル変換データをリセットする、ことを特徴とする請求項６に記載の電子制御装置。 - 前記マイクロプロセッサは、パラレル制御信号としてパルス幅変調制御信号を発生して前記インテリジェントパワーモジュールの開閉素子を開閉制御すると共に、前記第二の多チャンネルＡＤ変換器によってデジタル変換された開閉素子の通電電流を前記直並列変換器を介して読み出して、読み出された通電電流の値に対して前記マイクロプロセッサによって決定されたパルス幅変調制御信号のON時間とON/OFF周期との比率である通電デューティを掛けることによって平均負荷電流を算出する、ことを特徴とする請求項６に記載の電子制御装置。
- 前記マイクロプロセッサは、更に、第一の多チャンネルＡＤ変換器が接続され、
前記第一の多チャンネルＡＤ変換器は、少なくとも前記外部電源の電源電圧を分圧して得られる分圧電圧の値をデジタル変換して、電源電圧に比例した電圧データを生成し、
前記マイクロプロセッサは、前記サンプリングホールド指令を発生した時点の前記電源電圧に比例した第一の電圧データと、前記第二の多チャンネルＡＤ変換器からデジタル変換データを受信した時点における前記電源電圧に比例した第二の電圧データとのうちの少なくとも一方のデータによって前記電源電圧を推定し、当該推定した電源電圧の値と前記インテリジェントパワーモジュールから送信された電気負荷の通電電流の値を対比することによって電気負荷の負荷抵抗の値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷が異常であると予兆判定する、ことを特徴とする請求項６に記載の電子制御装置。 - 前記第二の多チャンネルＡＤ変換器の基準電圧端子には前記外部電源の電源電圧に比例した電圧が基準電圧として印加され、前記第二の多チャンネルＡＤ変換器によってデジタル変換された電気負荷の負荷電流の値は、当該電気負荷の負荷抵抗に反比例した値となり、
前記マイクロプロセッサは、送信された前記負荷抵抗に反比例した値が所定の環境温度範囲に対応した閾値範囲を逸脱しているときには、当該電気負荷が異常であると予兆判定する、ことを特徴とする請求項６に記載の電子制御装置。 - 前記マイクロプロセッサと協働するプログラムメモリは、前記パラレル制御信号に依存しないでシリアル制御信号を用いた簡易通電デューティ制御手段となる制御プログラムを包含し、
前記簡易通電デューティ制御手段は、所定回数Ｎのシリアル制御信号の送信過程においてＳ回は開閉素子を閉路駆動又は開路遮断することによって通電デューティＳ/Ｎ、又は（Ｎ―Ｓ）/Ｎを得る手段であり、
前記通電デューティが50％以下であってＮ/Ｓ＝γの値が整数であるときには、１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反復し、
前記通電デューティが50％以下であってＮ/Ｓの商がγ、剰余がδあるときには、１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生し、再び１回のＯＮ指令に続いて（γ−１）回のＯＦＦ指令又はγ回のＯＦＦ指令を発生するＯＮ/ＯＦＦパターンを反復し、Ｓ回の反復動作の中でγ回のＯＦＦ指令を発生するのはδ回とし、
前記通電デューティが50％を超過するときは、通電デューティが50％以下であった場合のＯＮ/ＯＦＦパターンのＯＮとＯＦＦを反転した補数パターンに基づいて、Ｎ回の中でＳ回のＯＦＦ指令を発生することによって通電デューティ（Ｎ−Ｓ）/Ｎを達成する、
ことを特徴とする請求項１乃至請求項５のうちの何れか一項に記載の電子制御装置。 - 前記簡易通電デューティ制御手段において、前記シリアル制御信号のＯＮ指令とＯＦＦ指令のタイミングは、必要とされる通電デューティに対応したデータマップから選択され、
前記データマップは、前記プログラムメモリに予め格納されていて、前記ＯＮ指令とＯＦＦ指令が集中するのを回避して分散化配置されているデータマップである、
ことを特徴とする請求項１１に記載の電子制御装置。
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