JP5088939B2 - 積層基板 - Google Patents

Description

本発明は、基板を複数積層配置した積層基板に関し、特に、その放熱性を向上させるものに関する。

一般に、例えばカードリーダなどの電子機器に搭載されるプリント基板には、集積回路（ＩＣ）などの各種電子部品が実装されている。近年のプリント基板においては、ＩＣが高速化し、配線が高密度化するなどして、プリント基板から放出される熱量が増大しつつある。したがって、このような状況下では、温度上昇に起因したプリント基板への悪影響を無視できない場合がある（例えば、温度上昇に起因して電子部品が誤作動を起こす場合がある）。

電子部品が動作している際の主たる熱源は、その電子部品自身である。そのため、温度上昇に起因したプリント基板への悪影響を防ぐためには、電子部品から発せられる熱を効率的に放熱・分散させる技術が重要になる。例えば特許文献１に開示された放熱構造プリント基板では、プリント基板に放熱層を一体的に積層形成し、この放熱層の一部をプリント基板外部に延出させるようにしている。これにより、放熱層を筐体の壁部等に直接接触させて、放熱を確実かつ効率的に行うことができるようになっている。

また、金属製の放熱板（ヒートシンク）を電子部品本体に直接装着し、自然空冷によって放熱させることも可能である。さらに、自然空冷で放熱が追いつかない状況においては、空冷ファンなどを用いることも可能である。

特開平１１−２３３９０４号公報

しかしながら、上述したような放熱層，放熱板（ヒートシンク）及び空冷ファンなどは、プリント基板が設置される条件や環境によっては、設けることができない場合がある。例えば、放熱層を延出させると（特許文献１参照）、製品サイズが大きくなってしまったり、金属製の放熱板を電子部品に装着すると、製品特性に悪影響を与えたり、空冷ファンを用いると製品サイズが大きくなるだけでなく製造コストが上昇したりする。

本発明は、以上の点に鑑みてなされたものであり、その目的は、製品サイズの拡大などをできる限り抑えつつ、電子部品から発せられる熱を効率的に放熱させることが可能な積層基板を提供することにある。

以上のような課題を解決するために、本発明は、以下のものを提供する。

（１） 絶縁体板に導体層よりなる回路パターンを形成してなる基板を複数積層配置した積層基板において、発熱性のある発熱端子を有する電子部品を実装する信号回路パターンが形成された信号基板と、電源に接続される電源供給パターンが形成された電源基板と、グランドに接続されるグランドパターンが形成されたグランド基板と、をそれぞれ別層として積層し、前記電源基板には、前記発熱端子に非導通かつ熱的に接続されているとともに、前記電源供給パターンとは電気的に独立する放熱パターンが形成されていることを特徴とする積層基板。

本発明によれば、信号基板と、電源に接続される電源供給パターンが形成された電源基板と、グランド基板と、を有する積層基板であって、このうち電源基板には、電子部品の発熱端子に電気的に接続されているとともに、上述の電源供給パターンとは電気的に独立する放熱パターンが形成されていることとしたので、電子部品から発せられる熱を効率的に放熱させることができる。

すなわち、電子部品の発熱端子から発せられる熱は、この発熱端子と電気的に接続された電源基板の放熱パターンへと逃げていく。したがって、上述したような対策、すなわち放熱層を延出させたり、金属製の放熱板を電子部品に装着させたり、冷却ファンを設けたりしなくてもよく、製品サイズの拡大や、金属板に起因した製品特性の悪化などを防ぎつつ、電子部品から発せられる熱を効率的に放熱することができる。

なお、従来、電源基板に形成された電源供給パターンは、電源安定化のために、その面積を可能な限り大きくすることが好ましい、とされていたため、例えば、電源基板全面を電源供給パターンにしていた。そのため、従来の積層基板では、例えば信号基板と電源基板との間に放熱基板（放熱層）を入れ込むなどして、放熱特性の向上を図るものもあった。しかし、信号基板と電源基板との間に放熱基板を挿入するとなると、製品サイズ（厚さ方向のサイズ）の拡大は避けられない。そこで、本発明は、電源基板に、電源供給パターンと電気的に独立した放熱パターン（面積の如何は問わない）を形成することによって、製品サイズ（厚さ方向のサイズ）の拡大や製品特性の変化などを防ぎつつ、放熱特性を向上させることができるようにしている。

ここで、本発明における「電子部品」については、発熱性のある発熱端子を有するものであれば、如何なる部品であってもよい。また、「発熱端子」については、面実装タイプのピンを用いているが、その形状・種類・大きさ等の如何は問わない。さらに、電源基板上の「放熱パターン」は、発熱端子と接続されているが、電気的に接続されていてもよいし、熱的に接続されていてもよい（例えば非導通であるが伝熱性のあるものを用いた接続態様であってもよい）。

（２） 絶縁体板に導体層よりなる回路パターンを形成してなる基板を複数積層配置した積層基板において、発熱性のある発熱端子を有する電子部品を実装する信号回路パターンが形成された信号基板と、電源に接続される電源供給パターンと前記発熱端子に接続される放熱パターンとが一体形成された電源基板と、グランドに接続されるグランドパターンが形成されたグランド基板と、をそれぞれ別層として積層していることを特徴とする積層基板。

本発明によれば、上述した放熱パターンには、電子部品に電源を供給する駆動回路が設けられていることとしたので、この放熱パターンは、電子部品の発熱端子から発せられる熱を逃がす（自然放熱させる）機能と、電子部品に電源を供給する電源供給機能を併せもつことになる。したがって、電源供給用のパターンを別途設ける必要がなくなるため、配置スペースの省略化に寄与しつつ、放熱特性を高めることができる。

（３） 前記発熱端子と前記放熱パターンは、複数のビアにより接続されており、前記グランドパターンは、絶縁体板を挟んで前記放熱パターンと対向配置され、前記放熱パターンの熱を放熱する放熱エリアにもなることを特徴とする積層基板。

本発明によれば、上述した発熱端子と放熱パターンは、複数のビアにより接続されており、上述したグランドパターンは、絶縁体板を挟んで放熱パターンと対向配置されるとともに、放熱パターンの熱を放熱する放熱エリアにもなることとしたので、より効果的な放熱効果を得ることができる。すなわち、一般的にグランドパターンの面積は大きく（ベタＧＮＤパターンとなっており）、仮に放熱パターンの面積が大きくない場合であっても、放熱パターンの熱伝導特性により、放熱パターンに蓄積された熱がグランドパターンへと逃げやすくなる。その結果、より効果的な放熱効果を得ることができる。

（４） 前記複数のビアは、略同一の間隔で配置されていることを特徴とする積層基板。

本発明によれば、上述した複数のビアは、略同一の間隔で配置されていることとしたので、電子部品から発せられる熱を効率的に放熱パターン又はグランドパターンへと導くことができ、ひいては放熱特性を向上させることができる。

（５） 前記電子部品はトランジスタであって、前記発熱端子は、前記トランジスタのエミッタであることを特徴とする積層基板。

本発明によれば、上述した電子部品はトランジスタであって、上述した発熱端子はトランジスタのエミッタであることとしたので、一般的に発熱性の高いトランジスタを積層基板に配置した場合であっても、良好な放熱特性を得ることができる。

本発明に係る積層基板によれば、電源基板に、電子部品の発熱端子に接続された放熱パターンが形成されていることとしたので、製品サイズの拡大を可能な限り抑えつつ、電子部品から発せられる熱を効率的に放熱することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は、本発明の実施の形態に係る積層基板１の構造概要を説明するための説明図（概念図）である。なお、図１は、基板の片面側から他面側に向かって見た通し図である。

図１において、積層基板１は、絶縁体板に導体層よりなる回路パターンを形成してなる基板を複数積層配置した積層基板であって、信号基板１１と、電源基板１２と、グランド基板１３と、配線基板１４と、を有している（なお、より正確な配置関係は、図２参照）。

信号基板１１には、ＦＥＴが実装されるＦＥＴ実装領域１１０、ＦＥＴのソース端子が接続されるソース領域１１２、ＦＥＴのゲート端子が接続されるゲート領域１１１、そして、ＦＥＴ実装領域１１０と導通し、ＦＥＴのドレイン端子が接続されるドレイン領域１１３などが形成されている。これらを含め、信号基板１１には、ＦＥＴに対して電力提供や信号授受を行うための信号回路パターンが形成されている。なお、信号回路パターンに実装される電子部品として、本実施形態ではトランジスタのＦＥＴを採用しているが、他の電子部品であってもよい。

電源基板１２には、電源に接続される電源供給パターン１２１と、この電源供給パターン１２１と電気的に独立した放熱パターン１２０と、が形成されている。また、グランド基板１３には、グランドに接続されるグランドパターン１３０が形成されている。なお、配線基板１４は、主に、信号基板１１に実装された各種電子部品を、信号基板１１の裏側で配線するためのものである。

ここで、本実施形態に係る積層基板１では、発熱性のある発熱端子として、信号回路パターン（ＦＥＴ実装領域１１０）に実装されたＦＥＴのドレイン端子が想定されており、ここから発熱が予測される。したがって、ＦＥＴのドレイン端子が接続されるドレイン領域１１３には、複数のビアからなるビア群２０ａが設けられている。そして、このビア群２０ａを介して、ＦＥＴのドレイン端子は、電源基板１２の放熱パターン１２０と電気的・熱的に接続されている。

これにより、ＦＥＴ（のドレイン端子）から発せられる熱を、ある程度の面積を有する放熱パターン１２０において、効率良く放熱（自然放熱）させることができる。特に、特殊な放熱層を設けたり、金属製の放熱板をＦＥＴに装着させたり、冷却ファンを設けなくてもよいことから、製品サイズをできる限り抑えつつ、ＦＥＴ（のドレイン端子）から発せられる熱を効率的に放熱することができる。そして、放熱用部品を設けなくて済めば、製造コストが嵩むのを抑えることもできるし、（例えば金属製の放熱板を設けることで生じる）特性の変化を防ぐこともできる。

また、ＦＥＴ実装領域１１０の面積を大きくすれば、放熱特性は高められるものの、設計仕様の問題上、この面積を大きくできない場合がある。本発明は、このような場合、すなわちＦＥＴ実装領域１１０の面積を大きくできない場合であっても、効率的に放熱することができる。

また、図１の概念図では、ＦＥＴ実装領域１１０の一部が面取りされている（面取部１１０ａ）。これは、ドレイン領域１１３に存在するビア群２０ａの一部がＦＥＴの真下に形成されると、ＦＥＴが位置ずれを起こすことや、ドレイン領域１１３に塗布される半田が、ビア郡２０ａを介して信号基板１１の裏側に流れ込む虞がある。一方で、設計の問題（配置スペースの問題）上、ドレイン領域１１３を図示するような形で形成しなければならない場合がある。したがって、ＦＥＴ実装領域１１０の一部を面取りし、面取り部１１０ａを形成することによって、ドレイン領域１１３を図示するような形で形成しつつ、ＦＥＴの位置ずれを防ぐことができ、さらに、ドレイン領域１１３に塗布される半田が、ビア郡２０ａを介して信号基板１１の裏側に流れ込むことを防ぐことができる。

なお、この場合、ＦＥＴ実装領域１１０に実装されるＦＥＴ本体も、面取り部１１０ａの形状に沿って面取りされることになる。また、後述する図２では、この面取り部１１０ａを省略している。

また、本実施形態において、放熱パターン１２０には、ＦＥＴに電源を供給する駆動回路が設けられている。これにより、放熱パターン１２０は、放熱機能と電源供給機能を併せもつことになり、ひいては省スペース化に寄与しつつ、放熱特性を高めることができる。

また、グランド基板１３のグランドパターン１３０は、絶縁体板を挟んで放熱パターン１２０と対向配置されており、放熱パターン１２０の熱を放熱する放熱エリアとしても機能する。すなわち、電源基板１２と配線基板１４との間にグランド基板１３を介在させることで、ＦＥＴから発せられる熱がビア群２０ａを介して放熱パターン１２０に流れ、さらに、グランドパターン１３０へ流れやすくなる。これにより、放熱特性をより高めることができる。

また、ＦＥＴのソース端子が接続されるソース領域１１１は、その性質上、グランド基板１３のグランドパターン１３０に接続されている。これにより、ＦＥＴのソース端子から発せられる熱を、複数のビアからなるビア群２０ｂを通じて、グランドパターン１３０に放熱することができる。

また、ビア群２０ａ及びビア群２０ｂは、それぞれ構成要素となるビアが略同一の間隔で配置されている。これにより、ＦＥＴから発せられる熱を効率的に放熱パターン１２０又はグランドパターン１３０へ導くことができ、ひいては放熱特性を高めることができる。

［実施例］
図２は、積層基板１のうち信号基板１１を示す図である。図３は、積層基板１のうち電源基板１２を示す図である。図４は、積層基板１のうちグランド基板１３を示す図である。図５は、積層基板１のうち配線基板１４を示す図である。これら図２〜図５に示す基板は、図１に示す積層基板１の一実施例である。なお、図２〜図５において、本件発明に関する領域以外の領域（回路配置など）については、図示を省略している。

図２によれば、信号基板１１の左上には、ＦＥＴを実装するためのＦＥＴ実装領域１１０が形成され、その右方に、ソース領域１１２及びゲート領域１１１が形成されているのが分かる。そして、ソース領域１１２には、複数のビアからなるビア群２０ｂが設けられている。一方で、ＦＥＴ実装領域１１０の下方には、ドレイン領域１１３が形成され、このドレイン領域１１３には、複数のビアからなるビア群２０ａが設けられている。

ビア群２０ａ、２０ｂは、円柱状の内壁に銅メッキがなされており電気的に連結されている。より具体的には、上述したように、ビア群２０ａは、ＦＥＴのドレイン端子と放熱パターン１２０とを電気的に連結しており、ビア群２０ｂは、ＦＥＴのソース端子とグランドパターン１３０（図４参照）とを電気的に連結している。

なお、ビア群２０ａ又はビア群２０ｂ等を構成するビアには、半田が埋められていてもよい。これにより、電気伝導性や熱伝導性を向上させることができる。例えば、電気伝導性や熱伝導性を高めたい場合には、ビア中を半田で埋めればよい。また、ビアに充填する物質としては、半田以外でもよい。また、ビアの形状・大きさ・数などの如何は問わず、例えばビアの数を増やしたり、ビアの径を大きくしたりすれば、熱伝導性や電気伝導性が高まることになる。

図３によれば、電源基板１２には、放熱パターン１２０と電源供給パターン１２１とが形成されており、これらは電気的に独立している。そして、放熱パターン１２０には、ビア群２０ａが接続されているのが分かる（図３において、ビア群２０ａの端部を示す二重丸は、黒く塗り潰されている）。一方で、ビア群２０ｂについては、グランドパターン１３０に接続されており、放熱パターン１２０には電気的に接続されていない（図３において、ビア群２０ｂの端部を示す二重丸は、白抜きになっている）。

図４によれば、グランド基板１３は、グランドパターン１３０で構成され、ビア群２０ｂが接続されているのが分かる（図４において、ビア群２０ｂの端部を示す二重丸は、黒く塗り潰されている）。

図５によれば、配線基板１４には、各種配線が施されており、そのうち左上の方には、ソース部パターン１４０が形成されている。このソース部パターン１４０は、レジスト無しの状態になっており、ここと外部のフレームグランド（図示せず）等を接続させることもできる。より具体的には、ソース部パターン１４０を、直接外部のフレームグランドに接触させてもよいし、ソース部パターン１４０に熱伝導性の良い材質で形成された部材を接触させ、これを介在させてフレームグランドに接触させてもよい。このような構成とすることで、ソース部パターン１４０から熱が逃げやすくなり、ひいては積層基板１の放熱特性を更に高めることができる。

［他の実施例］
例えば、グランドパターン１３０を、アナロググランドパターンとデジタルグランドパターンとに分け、互いに電気的に独立している構成とすることによって、アナロググランドパターンで発生したノイズが、デジタルグランドパターンへ影響を及ぼしにくくなる。その結果、グランドパターンで発生したノイズを、一般にデジタルグランドパターンの周縁に設けられるインターフェースへと導きやすくすることができる。

本発明に係る積層基板は、電子部品から発せられる熱を効率的に放熱することが可能なものとして有用である。

本発明の実施の形態に係る積層基板の構造概要を説明するための説明図である。 積層基板のうち信号基板を示す図である。 積層基板のうち電源基板を示す図である。 積層基板のうちグランド基板を示す図である。 積層基板のうち配線基板を示す図である。

符号の説明

１ 積層基板
１１ 信号基板
１１０ ＦＥＴ実装領域
１１１ ソース領域
１１２ ゲート領域
１１３ ドレイン領域
１２ 電源基板
１２０ 放熱パターン
１２１ 電源供給パターン
１３ グランド基板
１３０ グランドパターン
１４ 配線基板
１４０ ソース部パターン
２０ａ，２０ｂ ビア群

Claims (5)

1. 絶縁体板に導体層よりなる回路パターンを形成してなる基板を複数積層配置した積層基板において、
   発熱性のある発熱端子を有する電子部品を実装する信号回路パターンが形成された信号基板と、
   電源に接続される電源供給パターンが形成された電源基板と、
   グランドに接続されるグランドパターンが形成されたグランド基板と、をそれぞれ別層として積層し、
   前記電源基板には、前記発熱端子に非導通かつ熱的に接続されているとともに、前記電源供給パターンとは電気的に独立する放熱パターンが形成されていることを特徴とする積層基板。
2. 絶縁体板に導体層よりなる回路パターンを形成してなる基板を複数積層配置した積層基板において、
   発熱性のある発熱端子を有する電子部品を実装する信号回路パターンが形成された信号基板と、
   電源に接続される電源供給パターンと前記発熱端子に接続される放熱パターンとが一体形成された電源基板と、
   グランドに接続されるグランドパターンが形成されたグランド基板と、をそれぞれ別層として積層していることを特徴とする積層基板。
3. 前記発熱端子と前記放熱パターンは、複数のビアにより接続されており、
   前記グランドパターンは、絶縁体板を挟んで前記放熱パターンと対向配置され、前記放熱パターンの熱を放熱する放熱エリアにもなることを特徴とする請求項１又は２記載の積層基板。
4. 前記複数のビアは、略同一の間隔で配置されていることを特徴とする請求項１から３のいずれか記載の積層基板。
5. 前記電子部品はＦＥＴであって、前記発熱端子は、前記ＦＥＴのドレイン端子であることを特徴とする請求項１から４のいずれか記載の積層基板。