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JP4917618B2 - 相関二重サンプリング装置及びイメージセンサシステム - Google Patents

相関二重サンプリング装置及びイメージセンサシステム Download PDF

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Description

本発明は、相関二重サンプリング装置及びイメージセンサシステムに関し、特に低消費電力で動作し、かつ高精度に信号処理を行う相関二重サンプリング装置及びイメージセンサシステムに関する。
近年、ディジタルカメラやビデオカメラ等の高画素化が進むのにつれて、よりノイズが少なく、安定して大量の画素データを得ることが求められている。一般的に、ディジタルカメラやビデオカメラ等には、CMOS(Complementary Metal−Oxide Semiconductor)イメージセンサやCCD(Charge−Coupled Device)イメージセンサ等のイメージセンサから出力された各画素に対応する画素データ信号をディジタル信号にA/D変換して出力するイメージセンサシステムが用いられている。
このイメージセンサシステムがA/D変換すべきアナログ電圧とは、周期毎にわずかに変動する各画素の基準電圧と、その基準電圧に対するデータ電圧との差分電圧であるため、A/D変換前には、基準電圧とデータ電圧との差分電圧を高精度に捉える回路が必要となる。従って、本用途における多くのイメージセンサシステムは、高精度かつ高速に信号処理を行うことができるように相関二重サンプリング装置を設け、基準電圧とデータ電圧との差分電圧を得る相関二重サンプリングを行っている。
まず、図7を参照して、一般的な従来の相関二重サンプリング装置102を用いて構成されるイメージセンサシステム100の構成を説明する。図7は、従来の相関二重サンプリング装置102を用いて構成されるイメージセンサシステム100の構成を示すブロック図である。
図7に示すイメージセンサシステム100は、CCDイメージセンサ101、相関二重サンプリング装置102、A/D変換器103を備えて構成される。
CCDイメージセンサ101は、撮影対象物から発せられた光を集光レンズ等より集光し、その光の明暗に対応する電荷量に変換して電気信号として出力する代表的なイメージセンサである。
相関二重サンプリング装置102は、相関二重サンプリング回路部102a及びクロック生成部102bを備えて構成される。相関二重サンプリング回路部102aは、CCDイメージセンサ101から出力された電気信号を入力信号Vccdとして、この入力信号Vccdに含まれる基準電圧Vrefとデータ電圧Vdatとの差分電圧を出力信号Vn,Vpとして出力する回路である。また、クロック生成部102bは、相関二重サンプリング装置102の後述する各スイッチの開閉動作を制御するための3種類のクロック信号φ0,φ1,φ2を生成し、そのクロック信号φ0,φ1,φ2を各スイッチに与えることにより、各サンプリング及びホールド動作のタイミングを制御するものである。
A/D変換器103は、相関二重サンプリング装置102の後段に接続され、当該相関二重サンプリング装置102から出力された差分電圧をアナログ信号からディジタル信号に変換するものであり、例えばパイプライン型A/Dコンバータである。
続いて、図8を参照して、従来の相関二重サンプリング装置102における相関二重サンプリング回路部102aの回路構成を説明する。図8は、従来の相関二重サンプリング装置102における相関二重サンプリング回路部102aの回路構成を示す回路図である。
図8に示す相関二重サンプリング回路部102aは、信号入力端子VINccd、MOSトランジスタM1〜M9、基準電圧サンプルホールドキャパシタCref、データ電圧サンプルホールドキャパシタCdat、差動増幅器AMP、積分キャパシタCiN,CiP、リセット信号入力端子VR、及び信号出力端子VOUTn,VOUTpを備えて構成される。
信号入力端子VINccdは、CCDイメージセンサ101から出力された基準電圧Vrefの発生期間とデータ電圧Vdatの発生期間とを繰り返し含む電気信号を入力信号Vccdとして入力するための端子である。
MOSトランジスタM1〜M9は、クロック生成部102bから出力されたクロック信号φ0,φ1,φ2によって回路を接続又は切断するスイッチとして機能するものである。
基準電圧サンプルホールドキャパシタCrefは、信号入力端子VINccdと差動増幅器AMPの非反転入力端子との間にMOSトランジスタM2を介して接続され、当該MOSトランジスタM2を制御することにより入力信号Vccdに含まれる基準電圧Vrefをサンプリング及びホールドするための素子である。この基準電圧サンプルホールドキャパシタCrefには、基準電圧Vrefに対応する電荷量が蓄えられる。
データ電圧サンプルホールドキャパシタCdatは、信号入力端子VINccdと差動増幅器AMPの反転入力端子との間にMOSトランジスタM1を介して接続され、当該MOSトランジスタM1を制御することにより入力信号Vccdに含まれるデータ電圧Vdatをサンプリング及びホールドするための素子である。このデータ電圧サンプルホールドキャパシタCdatには、データ電圧Vdatに対応する電荷量が蓄えられる。
差動増幅器AMPは、その非反転入力(+)端子に基準電圧サンプルホールドキャパシタCrefが接続され、反転入力(−)端子にデータ電圧サンプルホールドキャパシタCdatが接続される。そして、一定の周期で、1画素分の当該基準電圧サンプルホールドキャパシタCrefにサンプリング及びホールドされた基準電圧Vrefと、データ電圧サンプルホールドキャパシタCdatにサンプリング及びホールドされたデータ電圧Vdatとの差分電圧を出力するものである。この差分電圧で示される差動信号は、差動増幅器AMPの反転出力端子と非反転出力端子とから同電位の2つ信号が正相と逆相でそれぞれ出力され、その2つ信号の差分電圧が基準電圧Vrefとデータ電圧Vdatとの差分電圧となる。
積分キャパシタCiN,CiPは、図示するように差動増幅器AMPの各入力端子と各出力端子との間にそれぞれ並列に接続され、差動増幅器AMPから出力された基準電圧Vrefとデータ電圧Vdatとの差分電圧に対応する電荷をホールドするための素子である。この積分キャパシタCiN,CiPには、差動増幅器AMPの出力電圧に対応する電荷量が蓄えられる。また、リセット信号入力端子VRは、積分キャパシタCiN,CiPを所定の電圧にリセットするために、所定の電圧を有するリセット信号Vresetを入力するための端子である。
出力端子VOUTn,VOUTpは、積分キャパシタCiN,CiPにホールドされた電荷に対応する基準電圧Vrefとデータ電圧Vdatとの差動電圧を出力信号Vn,Vpとして出力するための端子である。基準電圧Vrefとデータ電圧Vdatとの差動電圧をVpnとすると、Vpn=Vp−Vnとなる。
なお、基準電圧Vrefとデータ電圧Vdatとの純粋な差分電圧はVdat−Vrefである。但し、基準電圧Vref及びデータ電圧Vdatに対応する電荷は、上述したように各サンプルホールドキャパシタCref,Cdatに蓄えられた後、各サンプルホールドキャパシタCref,Cdatに蓄えられた電荷の差分が積分キャパシタCiN,CiPに転送され、蓄えられたものである。このため、この出力端子VOUTn,VOUTpから出力される実際の出力信号Vn,Vpの差動電圧Vpnは、サンプルホールドキャパシタCref,Cdatと積分キャパシタCiN,CiPとの容量の比率に応じてVdat−Vrefが変化した出力値となり、Vpn=Vdat−Vrefとはならない。
続いて、図9を参照して、従来の相関二重サンプリング装置102における回路動作を以下具体的に説明する。図9は、従来の相関二重サンプリング装置102における出力信号波形を示すタイムチャートである。
図9に示すタイムチャートの縦軸は、信号入力端子VINccdから入力される入力信号Vccd、クロック生成部102bから出力されるクロック信号φ0,φ1,φ2、及び出力端子VOUTn,VOUTpから出力される出力信号Vn,Vpをそれぞれ示し、横軸は時間を示す。
図9のタイムチャートに示すように、信号入力端子VINccdからCCDイメージセンサ101から出力された入力信号Vccdが、例えば時間T0〜T3の期間を1周期として入力される。この入力信号Vccdは、1周期間に基準電圧Vref及びデータ電圧Vdatの発生期間を1回ずつ含んでおり、時間T3以降も同様の周期で基準電圧Vref及びデータ電圧Vdatが含まれるものである。
まず、時刻T1において、クロック信号φ0がL(低電位)レベルからH(高電位)レベルになると、MOSトランジスタM2,M5,M9が接続状態となる。すると、基準電圧サンプルホールドキャパシタCrefに入力信号Vccdの基準電圧Vrefに対応する電荷が蓄積(サンプリング及びホールド(以下、サンプル/ホールドという))される。
また、このサンプル/ホールド時に積分キャパシタCiPは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。
そして、クロック信号φ0が再びLレベルになると、基準電圧サンプルホールドキャパシタCrefに蓄積された電荷が保持されるため、この電荷に対応する基準電圧Vrefがホールドされる。つまり、クロック信号φ0が再びLレベルになるまでのHレベルである期間が、基準電圧サンプルホールドキャパシタCrefに基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作を行う基準電圧サンプル/ホールド動作期間となる。なお、クロック信号φ0は、基準電圧Vrefの発生期間にHレベルとし、発生期間が終了したらLレベルとする。
続いて、時刻T2において、クロック信号φ1がLレベルからHレベルになると、MOSトランジスタM1,M4,M6が接続状態となる。すると、データ電圧サンプルホールドキャパシタCdatに入力信号Vccdのデータ電圧Vdatがサンプル/ホールドされる。また、このサンプル/ホールド時に積分キャパシタCiNは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。
そして、クロック信号φ1が再びLレベルになっても、データ電圧サンプルホールドキャパシタCdatにサンプリングされたデータ電圧Vdatがホールドされたままとなる。つまり、クロック信号φ1が再びLレベルになるまでのHレベルである期間が、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatをサンプル/ホールドするデータ電圧サンプル/ホールド動作を行うデータ電圧サンプル/ホールド動作期間となる。なお、クロック信号φ1は、データ電圧datの発生期間中にHレベルとし、発生期間が終了したらLレベルとする。
次に、時刻T3において、クロック信号φ2がLレベルからHレベルになると、MOSトランジスタM3,M7,M8が接続状態となる。すると、差動増幅器AMPから基準電圧Vrefとデータ電圧Vdatとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタCrefとデータ電圧サンプルホールドキャパシタCdatにそれぞれサンプル/ホールドされた電圧Vrefと電圧Vdatとの差に対応する電荷が積分キャパシタCiN,CiPに転送される。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差動電圧が出力され、当該差動電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差動電圧は、出力信号Vn,Vpとして出力される。この出力信号Vnと出力信号Vpとの差分電圧(Vp−Vn)が、基準電圧Vrefとデータ電圧Vdatとの差分に比例した電圧となる。つまり、時間T3においてクロック信号φ2がHレベルになってから時間T4で次の基準電圧サンプル/ホールド動作期間になるまでの期間のうち、クロック信号φ2が再びLレベルになるまでの期間が、積分キャパシタCiN,CiPに基準電圧Vrefとデータ電圧Vdatとの差分電圧をホールドする差分電圧ホールド動作を行う差分電圧ホールド期間となる。なお、クロック信号φ2は、差分電圧ホールド動作が完了したらLレベルとする。
同様に、時刻T4において、クロック信号φ0がLレベルからHレベルになると、基準電圧サンプル/ホールド動作が行われ、以降上述した各動作が繰り返される。
しかしながら、図9を参照して明らかであるように、相関二重サンプリング回路部102aは、クロック信号φ0がHレベルとなる期間における動作、すなわち基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作と、クロック信号φ2がHレベルとなる期間における動作、すなわち基準電圧Vrefとデータ電圧Vdatの差分電圧をホールドする差分電圧ホールド動作とを同時に行うことができない。差動増幅器AMPは、その特性にもよるが、入力信号に応じた出力信号が徐々に目標出力値に近づき、目標出力値に収束するまでに所定のセットリング期間を要する。このため、図中に示すように、差動増幅器AMPのセットリング期間Sを十分確保することができないと、当該差動増幅器AMPの消費電力が大きくなってしまうという問題があった。
近年、CCDイメージセンサの高速化及び高精度化に伴い、当該相関二重サンプリング回路の消費電力は、そのイメージセンサシステム全体の消費電力を支配するに至っている。そのため、特に低消費電力で動作する相関二重サンプリング装置が求められている。そこで、イメージセンサシステムの前段に基準電圧をサンプリング及びホールドするサンプル/ホールド回路を設けることによって、サンプル/ホールド回路が基準電圧をサンプリング及びホールドしておくことで、相関二重サンプリング装置において基準電圧のサンプリング動作と、基準電圧とデータ電圧との差分電圧のホールド動作とを同時に行うようにしたイメージセンサシステムが提案されている。
まず、図10を参照して、一般的な従来の相関二重サンプリング装置201とサンプル/ホールド回路202とを用いて構成されるイメージセンサシステム200の構成を説明する。図10は、従来の従来の相関二重サンプリング装置201とサンプル/ホールド回路202とを用いて構成されるイメージセンサシステム200の構成を示すブロック図である。
図10に示すイメージセンサシステム200は、図7に示したイメージセンサシステム100と同一の構成を有するが、CCDイメージセンサ101と相関二重サンプリング装置201との間にサンプル/ホールド回路202を用いている点が異なる。なお、図7に示したスイッチトキャパシタ装置100と同じ構成要素には同じ符号を付して、各部の説明を省略する。
サンプル/ホールド回路202は、CCDイメージセンサ101から出力された電気信号に含まれる基準電圧Vrefをサンプリングした後、サンプリングされた基準電圧Vrefを一定期間ホールドする回路である。
図10に示すイメージセンサシステム200では、CCDイメージセンサ101から出力される入力信号Vccdに含まれる基準電圧Vrefをサンプル/ホールド回路202を介して相関二重サンプリング装置201の相関二重サンプリング回路部201aに入力し、また入力信号Vccdに含まれるデータ電圧Vdatを相関二重サンプリング回路部201aに直接入力している。また、サンプリングホールド回路部201aに出力すべき基準電圧サンプル/ホールド動作を行うためのクロック信号φ0をサンプル/ホールド回路202に出力している。これにより、入力信号Vccdに含まれる基準電圧Vrefは、サンプル/ホールド回路202によって一定期間ホールドされる。
また、相関二重サンプリング回路部201aにはクロック信号φ1,φ2が入力され、相関二重サンプリング回路部201aは相関二重サンプリング回路部102aと同様に動作する。なお、イメージセンサシステム200においては、サンプル/ホールド回路202により基準電圧をサンプル/ホールドするように構成されているが、相関二重サンプリング装置200の相関二重サンプリング回路部201a及びクロック生成部201bは、図7に示した相関二重サンプリング装置102の相関二重サンプリング回路部102a及びクロック生成部102bと実質同様に機能する。
続いて、図11を参照して、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング回路部201aの回路構成を説明する。図11は、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング回路部201aの回路構成を示す回路図である。
図11に示す相関二重サンプリング回路部201aは、相関二重サンプリング回路部102aと同じ素子を有して構成される。但し、上述したようにサンプル/ホールド回路202が基準電圧Vrefをサンプル/ホールドするため、クロック生成部201bから出力されるクロック信号φ0はサンプル/ホールド回路202に入力され、相関二重サンプリング回路部201aには、クロック信号φ1,φ2のみが入力されている点が異なる。
従って、相関二重サンプリング回路部201aは、図8に示した相関二重サンプリング回路部102aと同じようにクロック信号φ2によってMOSトランジスタM3,M7,M8が動作制御されるが、クロック信号φ1によってMOSトランジスタM2,M5,M9のみならず、MOSトランジスタM1,M4,M6も同時に動作制御される。
続いて、図12を参照して、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング装置201における回路動作を以下具体的に説明する。図12は、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング装置201における出力信号波形を示すタイムチャートである。
図9に示したタイムチャートと同様に、図12に示すタイムチャートの縦軸は、入力信号Vccd、クロック信号φ0,φ1,φ2、及び出力信号Vn,Vpをそれぞれ示し、横軸は時間を示す。
まず、時刻T1において、クロック信号φ0がLレベルからHレベルになると、CCDイメージセンサ101と相関二重サンプリング回路部201aとの間に接続されたサンプル/ホールド回路202は、CCDイメージセンサ101から出力された基準電圧Vrefをサンプル/ホールドする。そして、クロック信号φ0をHレベルからLレベルになった後、サンプル/ホールド回路202はその基準電圧Vrefをホールドし続ける。
続いて、時刻T2において、クロック信号φ1がLレベルからHレベルになると、MOSトランジスタM1,M2,M4,M5,M6,M9の全てが接続状態となる。すると、基準電圧サンプルホールドキャパシタCrefにサンプル/ホールド回路202からの出力、すなわちCCDイメージセンサ101の入力信号Vccdの基準電圧Vrefがサンプル/ホールドされると同時に、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatがサンプル/ホールドされる。また、このサンプリング時に積分キャパシタCiN,CiPは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。そして、クロック信号φ1がHレベルからLレベルになった後、各キャパシタCref,Cdatは、基準電圧Vref及びデータ電圧Vdatをホールドし続ける。
次に、時刻T3において、クロック信号φ2がHレベルになると、MOSトランジスタM3,M7,M8が接続状態となる。すると、差動増幅器AMPから基準電圧Vrefとデータ電圧Vdatとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタCrefとデータ電圧サンプルホールドキャパシタCdatにそれぞれサンプル/ホールドされた電荷の差が積分キャパシタCiN,CiPに転送される。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差分電圧が出力され、当該差分電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差分電圧は、出力信号Vn,Vpとして出力される。
図12を参照して明らかであるように、この相関二重サンプリング回路部201aにおいては、サンプル/ホールド回路202がCCDイメージセンサ101から出力された基準電圧Vrefをサンプル/ホールドしている。このため、クロック信号φ0がHレベルとなる期間における動作、すなわち基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作と、クロック信号φ2がHレベルとなる期間における動作、すなわち基準電圧Vrefとデータ電圧Vdatの差分電圧をホールドするホールド動作とを同時に行うことができる。このため、差動増幅器AMPのセットリング期間Sを、図9に示したセットリング期間Sよりも長く、入力信号Vccdの1周期(例えば時間T0〜T3)のおよそ半周期確保することができる。
これにより、相関二重サンプリング回路部201aでの消費電力を、図7に示した相関二重サンプリング装置102の消費電力より低減させることができる。しかしながら、サンプル/ホールド回路202を設けたことによって、サンプル/ホールド回路202部分での消費電力が増加するため、イメージセンサシステム200全体での消費電力を低消費電力にすることができなかった。
そこで、低消費電力を目的とした相関二重サンプリング装置として、特許文献1に開示されるような画像捕獲回路が提案されている。当該画像捕獲回路においては、図10に示したようにサンプル/ホールド回路を用いる代わりに、CCDイメージセンサの基準電圧をサンプリングする基準電圧サンプリング回路、及びデータ電圧をサンプリングするデータ電圧サンプリング回路を複数組み設けている。これにより、図7に示したイメージセンサシステム100と同様の構成でありながら差動増幅器のセットリング期間をおよそ半周期確保することができるため、相関二重サンプリング装置での消費電力を低減することを実現している。
特開平11−167618号公報
しかしながら、上述した画像捕獲回路においては、各電圧をサンプリングするサンプリング回路を複数設けたことにより、各サンプリング回路におけるキャパシタのミスマッチや、データ電圧に依存して変化する非線形なデータ電圧のサンプリングエラー等が複数のサンプリング回路で生ずる。すると、データ電圧サンプリング時における各サンプリング回路のゲインエラーミスマッチが生じ、当該画像捕獲回路としては相関二重サンプリングによって高精度な信号処理を行うことができない場合があった。
このため、画像捕獲回路で相関二重サンプリングされた出力信号のゲインエラーミスマッチを補正するための補正回路をイメージセンサシステムに搭載することが必須であった。ところが、補正精度を高めるのに伴って、より複雑かつ膨大な補正回路を必要とするため、イメージセンサシステム全体での消費電力が大きくなる場合があった。
そこで、本発明は、上記の課題に鑑み、低消費電力で動作し、かつ高精度に信号処理を行うことのできる相関二重サンプリング装置及びイメージセンサシステムを提供することを目的とする。
本発明に係る相関二重サンプリング装置及びイメージセンサシステムは、上記の目的を達成するために、次のように構成される。
本発明に係る第1の相関二重サンプリング装置は、基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、入力信号におけるデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、複数の基準電圧サンプルホールド手段のうちいずれかの1つのサンプルホールド手段によってサンプリング及びホールドされた基準電圧と、データ電圧サンプルホールド手段によってサンプリング及びホールドされたデータ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、差分電圧生成手段によって生成された差分電圧をホールドする差分電圧ホールド手段と、複数の基準電圧サンプルホールド手段のいずれか1つのサンプルホールド手段によって基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、データ電圧サンプルホールド手段によってデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、差分電圧ホールド手段によって差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、動作タイミング制御手段は、基準電圧サンプルホールド動作とデータ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、基準電圧サンプルホールド動作時に、複数の基準電圧サンプルホールド手段のうち直前に基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が基準電圧サンプルホールド動作を行うように、かつ別のサンプルホールド手段が基準電圧サンプルホールド動作を行うタイミングと同じタイミングで差分電圧ホールド手段が差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする。
第1の相関二重サンプリング装置によれば、複数の基準電圧サンプルホールド手段を有しているが、動作タイミング制御手段は、基準電圧サンプル/ホールド動作時に、複数の基準電圧サンプルホールド手段のうち直前にサンプル/ホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段がサンプル/ホールド動作を行うように動作のタイミングを制御することで、基準電圧サンプル/ホールド動作を行うのと同時に差分電圧ホールド動作を行うように各動作のタイミングを制御する。
このため、差動増幅器のセットリング期間を入力信号のおよそ半周期確保することができ、差動増幅器での消費電力の増加を抑えられるので、相関二重サンプリング装置全体での消費電力を抑えることが可能となる。また、相関二重サンプリング装置の前段にサンプル/ホールド回路を別途必要とすることがないため、動作時の消費電力を一層抑えることが可能となる。
さらに、基準電圧サンプルホールド手段は複数有しているが、データ電圧サンプルホールド手段の数は1つである。このため、データ電圧のサンプリングエラーミスマッチが生じず、高精度に相関二重サンプリングを行うことが可能となる。また、データ電圧のサンプリングエラーミスマッチが生じず、相関二重サンプリング装置とゲインエラーミスマッチの補正回路を別途必要とすることがないため、動作時の消費電力を一層抑えることが可能となる。
本発明に係る第2の相関二重サンプリング装置は、入力信号を入力する信号入力端子と、差分電圧を出力する信号出力端子と、を備え、複数の基準電圧サンプルホールド手段は、基準電圧をサンプリング及びホールドする基準電圧サンプルホールドキャパシタと、基準電圧サンプルホールドキャパシタと信号入力端子との間に接続された第1の基準電圧サンプルホールドスイッチと、基準電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第2の基準電圧サンプルホールドスイッチと、をそれぞれ含み、データ電圧サンプルホールド手段は、データ電圧をサンプリング及びホールドするデータ電圧サンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタと信号入力端子との間に接続された第1のデータ電圧サンプルホールドスイッチと、データ電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第2のデータ電圧サンプルホールドスイッチと、を含み、差分電圧生成手段は、信号入力端子と信号出力端子との間に接続された演算増幅器と、複数の基準電圧サンプルホールドキャパシタの信号入力端子側の端子と、データ電圧サンプルホールドキャパシタの信号入力端子側の端子との間にそれぞれ接続された複数の第1の差分電圧取得用スイッチと、複数の基準電圧サンプルホールドキャパシタと、演算増幅器の非反転入力端子と反転入力端子のうちの一方の入力端子との間にそれぞれ接続された複数の第2の差分電圧取得用スイッチと、を含み、差分電圧ホールド手段は、演算増幅器の非反転出力端子と反転入力端子との間に接続された第1の積分キャパシタと、演算増幅器の反転出力端子と非反転入力端子との間に接続された第2の積分キャパシタと、演算増幅器の非反転出力端子と第1の積分キャパシタとの間に接続された第1の積分用スイッチと、演算増幅器の反転出力端子と第2の積分キャパシタとの間に接続された第2の積分用スイッチと、を含み、動作タイミング制御手段は、第1及び第2の基準電圧サンプルホールドスイッチの動作を制御することによって基準電圧サンプルホールド動作のタイミングを制御し、第1及び第2のデータ電圧サンプルホールドスイッチの動作を制御することによってデータ電圧サンプルホールド動作のタイミングを制御し、第1及び第2の積分用スイッチの動作を制御することによって差分電圧ホールド動作のタイミングを制御することを特徴とする。
第2の相関二重サンプリング装置によれば、上記の構成において、好ましくは、第1及び第2の基準電圧サンプルホールドスイッチを制御することにより、複数の基準電圧サンプルホールドキャパシタのうちいずれかの1つのサンプルホールドキャパシタに基準電圧をサンプル/ホールドすることが可能となる。また、第1及び第2のデータ電圧サンプルホールドスイッチを制御することにより、データ電圧サンプルホールドキャパシタにデータ電圧をサンプル/ホールドすることが可能となる。また、第1の差分電圧取得用スイッチを制御することにより、複数の基準電圧サンプルホールドキャパシタのうちいずれかの1つのサンプルホールドキャパシタとデータ電圧サンプルホールドキャパシタとをそれぞれ異なる電極方向で接続し、第2の差分電圧取得用スイッチを制御することにより、それぞれ異なる電極方向で接続されている各キャバシタを演算増幅器に接続する。これにより、複数の基準電圧サンプルホールドキャパシタのいずれか1つのサンプルホールドキャパシタによりホールドされている基準電圧と、データ電圧サンプルホールドキャパシタによりホールドされているデータ電圧との差分電圧を取得することが可能となる。また、第1及び第2の積分用スイッチを制御することにより、第1及び第2の積分キャパシタに演算増幅器から出力された差動電圧をホールドすることが可能となる。
本発明に係る第3の相関二重サンプリング装置は、差分電圧生成手段は、さらに、データ電圧サンプルホールドキャパシタと演算増幅器の非反転入力端子と反転入力端子のうちの他方の入力端子との間に接続されたダミースイッチを含み、動作タイミング制御手段は、ダミースイッチと複数の第1及び第2の差分電圧取得用スイッチとの動作を制御することによって、差分電圧ホールド動作を行うタイミングを制御することを特徴とする。
第3の相関二重サンプリング装置によれば、上記の構成において、好ましくは、複数の基準電圧サンプルホールドキャパシタと演算増幅器の一方の入力端子との間にそれぞれ接続される複数の第2の差分電圧取得用スイッチに対応して、データ電圧サンプルホールドキャパシタと演算増幅器の他方の入力端子との間に接続されるダミースイッチを設けて、複数の第1及び第2の差分電圧取得用スイッチのスイッチ制御と連動させてダミースイッチを制御する。これにより、第2の差分電圧取得用スイッチがオン状態であるときのみ、ダミースイッチもオン状態となり、差分電圧生成手段の差動性能を高め、正確な差分電圧を得ることが可能となる。
本発明に係る第4の相関二重サンプリング装置は、上記の構成において、好ましくは、差分電圧ホールド手段は、第1及び第2の積分キャパシタの一方の端子と高電位ノードとの間に接続された第1のリセットスイッチと、第1及び第2の積分キャパシタの他方の端子と低電位ノードとの間に接続された第2のリセットスイッチと、を含み、動作タイミング制御手段は、第1及び第2のリセットスイッチの動作を制御することによって、データ電圧サンプルホールド動作時に、第1及び第2の積分キャパシタにホールドされている差分電圧を所定電圧にリセットする制御を行うことを特徴とする。
第4の相関二重サンプリング装置によれば、データ電圧サンプルホールドキャパシタにデータ電圧をサンプル/ホールドするデータ電圧サンプル/ホールド動作時に、第1及び第2の積分キャパシタにホールドされている電圧が所定電圧でリセットされるため、第1及び第2の積分キャパシタに差分電圧をホールドする差分電圧ホールド動作と、基準電圧サンプル/ホールド動作とを同時に行うことが可能となる。
本発明に係る第1のイメージセンサシステムは、撮影対象物から発せられた光を、その明暗に対応する電荷量に変換して電気信号として出力するイメージセンサと、請求項1〜4のいずれか1項に記載の相関二重サンプリング装置と、相関二重サンプリング装置から出力された差分電圧をアナログ信号からディジタル信号に変換するA/D変換手段と、を備え、相関二重サンプリング装置は、イメージセンサから出力された電気信号を入力信号とし、当該入力信号に含まれる基準電圧とデータ電圧との差分に比例にする電圧である差分電圧を生成することを特徴とする。
第1のイメージセンサシステムによれば、上述した第1〜4のいずれか1つの相関二重サンプリング装置を備えて構成されるものであるため、低消費電力で動作し、高精度な信号を出力することが可能となる。
本発明に係る第2のイメージセンサシステムは、上記の構成において、好ましくは、相関二重サンプリング装置から出力された差分電圧を補正する差分電圧補正手段を備えることを特徴とする。
第2のイメージセンサシステムによれば、補正回路を備えることで、相関二重サンプリング装置で得られた信号の精度をより高めることが可能となる。
本発明における相関二重サンプリング装置によれば、積分キャパシタに差分電圧をホールドする差分電圧ホールド動作時に、複数の基準電圧サンプルホールドキャパシタのうち直前にサンプル/ホールド動作を行ったサンプルホールドキャパシタとは別のサンプルホールドキャパシタがサンプル/ホールド動作を行うように動作のタイミングを制御すると共に、基準電圧サンプル/ホールド動作を行うのと同時に差分電圧ホールド動作を行うように各動作のタイミングを制御する。これにより、差動増幅器のセットリング期間を十分確保することができ、差動増幅器のセットリング動作時における消費電力を低減させ、相関二重サンプリング回路全体の消費電力を抑えることができる。
また、当該相関二重サンプリング装置は、差分電圧取得用スイッチによりデータ電圧サンプルホールドキャパシタと複数の基準電圧サンプルホールドキャパシタのいずれか1つのキャパシタとをそれぞれ異なる電極方向で直列に接続するように切り替えて差分電圧を得る。これにより、基準電圧サンプルホールドキャパシタは複数有しているが、データ電圧サンプルホールドキャパシタはデータ電圧サンプルホールドキャパシタに対応して複数必要としない。このため、各サンプリング回路におけるキャパシタのミスマッチや、データ電圧に依存して変化する非線形なデータ電圧のサンプリングエラー等が生じず、データ電圧サンプリング時における各サンプリング回路のゲインエラーミスマッチを低減することができる。よって、従来技術では必須であったデータ電圧サンプリングにおけるゲインエラーミスマッチを補正するための補正回路を用いなくても、さらに低消費電力で動作すると共に、高精度に信号処理を行うことができる。
また、本発明におけるイメージセンサシステムによれば、上述した相関二重サンプリング装置を用いて構成されるものである。このため、イメージセンサシステムとしても、低消費電力で動作し、高精度な信号処理を行うことができる。
特に、相関二重サンプリング装置の前段にサンプル/ホールド回路や、後段に相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を別途用いる必要がないので、イメージセンサシステム全体の消費電力を抑えるのみならず、イメージセンサシステムの回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
本発明に係るイメージセンサシステム10の構成を示すブロック図である。 第1実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11aの回路構成を示す回路図である。 第1実施形態に係る相関二重サンプリング装置11における出力信号波形を示すタイムチャートである。 第2実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11cの回路構成を示す回路図である。 第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cにおける出力信号波形を示すタイムチャートである。 相関二重サンプリング装置11及び差分電圧補正回路21を用いて構成されるイメージセンサシステム20の構成を示すブロック図である。 従来の相関二重サンプリング装置102を用いて構成されるイメージセンサシステム100の構成を示すブロック図である。 従来の相関二重サンプリング装置102における相関二重サンプリング回路部102aの回路構成を示す回路図である。 従来の相関二重サンプリング装置102における出力信号波形を示すタイムチャートである。 従来の従来の相関二重サンプリング装置201とサンプル/ホールド装置202とを用いて構成されるイメージセンサシステム200の構成を示すブロック図である。 サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング回路部201aの回路構成を示す回路図である。 サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング装置201における出力信号波形を示すタイムチャートである。
以下に、本発明の好適な実施形態(実施例)を添付図面に基づいて説明する。
まず、図1を参照して、本発明に係る相関二重サンプリング装置11を適用して構成される装置の一例として、イメージセンサシステム10の構成を説明する。図1は、本発明に係るイメージセンサシステム10の構成を示すブロック図である。
図1に示すイメージセンサシステム10は、CCDイメージセンサ101、相関二重サンプリング装置11、及びA/D変換器103を備えて構成される。図1に示すイメージセンサシステム10は、図7に示したイメージセンサシステム100と同一の構成要素を備える回路であるが、相関二重サンプリング装置102の代わりに相関二重サンプリング装置11が接続され、構成されている点が異なっている。また、このイメージセンサシステム10は、図8に示したイメージセンサシステム200のように外付けにサンプル/ホールド回路202を備えていない。
また、相関二重サンプリング装置11は、相関二重サンプリング装置102と同様に、相関二重サンプリング回路部11a及びクロック生成部11bを備えて構成される。
相関二重サンプリング回路部11aは、図7に示した相関二重サンプリング回路部102aと同様に基準電圧Vrefとデータ電圧Vdatとの差分電圧を出力信号Vn,Vpとして出力する回路である。但し、基準電圧Vrefをサンプル/ホールドするための基準電圧サンプルホールドキャパシタとスイッチ(MOSトランジスタ)の組を複数備えている。なお、当該回路の構成については、図2を参照して詳細に説明する。
また、クロック生成部11bは、図7に示したクロック生成部102bと実質同様にクロック信号を相関二重サンプリング回路部11aの各スイッチに与えることによって、各サンプルホールド動作のタイミングを制御するように機能する回路である。但し、クロック生成部11bは、相関二重サンプリング回路部11aが基準電圧サンプルホールドキャパシタを複数備えているため、複数の基準電圧サンプリング回路のスイッチ制御を行うための6種類のクロック信号φ0a,φ0b,φ1,φ2,φ2a,φ2bを生成する。各クロック信号に基づく各サンプル/ホールド動作を制御するタイミングについては、図3を参照して詳細に説明する。
続いて、図2を参照して、第1実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11aの回路構成を説明する。図2は、第1実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11aの回路構成を示す回路図である。
図2に示す相関二重サンプリング回路部11aは、信号入力端子VINccd、MOSトランジスタM1,M2a,M2b,M3a,M3b,M4〜M9,M10a,M10b,M11,M12a,M12b,M13、複数の基準電圧サンプルホールドキャパシタCrefa,Crefb、データ電圧サンプルホールドキャパシタCdat、差動増幅器AMP、積分キャパシタCiN,CiP、リセット信号入力端子VR、及び信号出力端子VOUTn,VOUTpを備えて構成される。
図2に示す相関二重サンプリング回路部11aは、図8に示す相関二重サンプリング回路部102aと同一の構成要素を備える回路であるが、相関二重サンプリング回路部102aのMOSトランジスタM2及び基準電圧サンプルホールドキャパシタCrefから成る基準電圧をサンプル/ホールドする回路部分が、MOSトランジスタM2a,M12a及び基準電圧サンプルホールドキャパシタCrefaから成る第1の基準電圧サンプル/ホールド回路と、MOSトランジスタM2b,M12b及び基準電圧サンプルホールドキャパシタCrefbから成る第2の基準電圧サンプル/ホールド回路との2つの基準電圧サンプル/ホールド回路から構成されている点が相違する。なお、MOSトランジスタM1,M13及びデータ電圧サンプルホールドキャパシタCdatから成るデータ電圧をサンプリングするデータ電圧サンプル/ホールド回路部分は、図8に示す相関二重サンプリング装置102と同様に1つのみである。
各サンプル/ホールド回路のMOSトランジスタM2a,M2bは、それぞれ相関二重サンプリング回路部102aのMOSトランジスタM2に対応し、クロック信号φ0a,φ0bにより制御され、MOSトランジスタM2と同様に機能するものである。また、基準電圧サンプルホールドキャパシタCrefa,Crefbは、それぞれ基準電圧サンプルホールドキャパシタCrefに対応し、基準電圧サンプルホールドキャパシタCrefと同様に機能するものである。なお、MOSトランジスタM12a,M12bも、MOSトランジスタM2a,M2bと同様にクロック信号φ0a,φ0bによりそれぞれ制御され、MOSトランジスタM2と同様に機能するものである。
また、本実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11aは、基準電圧サンプリング回路を2つ備えたものである。このため、基準電圧Vrefとデータ電圧Vdatとの差分電圧を得る際に、複数の基準電圧サンプルホールドキャパシタCrefa,Crefbのいずれか1つのサンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタCdatとを接続する必要がある。従って、差動増幅器AMPの非反転入力端子と反転入力端子との間で、複数の基準電圧サンプルホールドキャパシタのいずれか1つのサンプルホールドキャパシタと、データ電圧サンプルホールドキャパシタとをそれぞれ異なる電極方向で直列に接続させるためのMOSトランジスタM3a,M3b,M10a,M10b,M11を備えている。
図2に示すように、MOSトランジスタM3a,M3bは、データ電圧サンプルホールドキャパシタCdatの信号入力端子VINccd側のノードと、複数の基準電圧サンプルホールドキャパシタCrefa,Crefbのいずれか1つのキャパシタの信号入力端子VINccd側のノードとに接続される。MOSトランジスタM10a,M10bは、複数の基準電圧サンプルホールドキャパシタCrefa,Crefbと差動増幅器AMPの反転入力端子との間にそれぞれ接続される。MOSトランジスタM11は、データ電圧サンプルホールドキャパシタCdatと差動増幅器AMPの非反転入力端子との間に接続される。
MOSトランジスタM3a,M3bは、それぞれMOSトランジスタM3に対応し、それぞれMOSトランジスタM3と同様に機能するスイッチである。また、MOSトランジスタM10a,M10bは、それぞれMOSトランジスタM10に対応し、それぞれMOSトランジスタM10と同様に機能するスイッチである。
また、MOSトランジスタM11は、MOSトランジスタM3a,M3b,M10a,M10bのいずれかが接続状態となるときには、同時に接続状態となり、回路を接続又は切断するスイッチとして機能して差動性能を高めるためのものである。なお、MOSトランジスタM11は、差動性を高めるためにMOSトランジスタM10a,M10bに対応して設けたダミートランジスタであるので、回路動作に必ずしも必要とせず、その場合にMOSトランジスタM4,M13は等価スイッチとなるため、いずれか1つのスイッチを省略することが可能である。
上述したように、MOSトランジスタM3a,M3b,M10a,M10b,M11のいずれのMOSトランジスタも、他のMOSトランジスタと同様に、クロック生成部11bから出力されたクロック信号φ2,φ2a,φ2bによりそれぞれ制御され、差分電圧を取得するための差分電圧取得用スイッチとして機能する。
続いて、図3を参照して、第1実施形態に係る相関二重サンプリング装置11における回路動作を以下具体的に説明する。図3は、第1実施形態に係る相関二重サンプリング装置11における出力信号波形を示すタイムチャートである。
図3に示すタイムチャートの縦軸は、信号入力端子VINccdから入力される入力信号Vccd、クロック生成部11bから出力されるクロック信号φ0a,φ0b,φ1,φ2,φ2a,φ2b、出力端子VOUTn,及びVOUTpから出力される出力信号Vn,Vpをそれぞれ示し、横軸は時間を示す。
図3に示すように、クロック信号φ0a,φ0bは、2つの基準電圧サンプル/ホールド回路にクロック信号φ0に相当するクロック信号を与えられるように、図9及び図12のタイムチャートに示したクロック信号φ0のHレベルになるタイミングをそれぞれ1周期ずつ空けて、交互に発生させるようにしたものである。同様に、クロック信号φ2a,φ2bは、差分電圧取得用スイッチとして機能する複数のMOSトランジスタにクロック信号φ2に相当するクロック信号を与えられるように、クロック信号φ2のHレベルになるタイミングをそれぞれ1周期ずつ空けて、交互に発生させるようにしたものである。
まず、時刻T1において、クロック信号φ0aがLレベルからHレベルになると、MOSトランジスタM2a,M12aが接続状態となり、基準電圧サンプルホールドキャパシタCrefaに入力信号Vccdの基準電圧Vrefに対応する電荷が蓄積される。
そして、クロック信号φ0が再びLレベルになった後も、基準電圧サンプルホールドキャパシタCrefaに基準電圧Vrefがホールドされる。つまり、クロック信号φ0aがHレベルである期間が、基準電圧サンプルホールドキャパシタCrefaに基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作を行う基準電圧サンプル/ホールド動作期間となる。
続いて、時刻T2において、クロック信号φ1がLレベルからHレベルになると、MOSトランジスタM1,M4,M5,M6,M9,M13が接続状態となる。すると、データ電圧サンプルホールドキャパシタCdatに入力信号Vccdのデータ電圧Vdatがサンプル/ホールドされる。また、このサンプル/ホールド時に積分キャパシタCiN,CiPは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。
そして、クロック信号φ1が再びLレベルになった後も、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatがホールドされる。つまり、クロック信号φ1がHレベルである期間が、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatをサンプル/ホールドするデータ電圧サンプル/ホールド動作を行うデータ電圧サンプル/ホールド動作期間となる。
次に、時刻T3において、クロック信号φ2,φ2bがLレベルからHレベルになると、MOSトランジスタM3b,M7,M8,M10b,M11が全て接続状態となる。すると、差動増幅器AMPから基準電圧Vrefとデータ電圧Vdatとの差動電圧が出力されると共に、基準電圧サンプルホールドキャパシタCrefaとデータ電圧サンプルホールドキャパシタCdatにそれぞれサンプル/ホールドされた電荷の差が積分キャパシタCiN,CiPに転送される。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差動電圧が出力され、当該差動電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差動電圧は、出力信号Vn,Vpとして出力される。
相関二重サンプリング装置11においても、相関二重サンプリング装置201と同様に、出力信号Vnと出力信号Vpとの差(=Vp−Vn)が、基準電圧Vrefとデータ電圧Vdatとの差動電圧となる。時間T3においてクロック信号φ2,φ2aがLレベルからHレベルになってから時間T5においてクロック信号φ1がHレベルになるまでの期間のうち、クロック信号φ2,φ2aが再びLレベルになるまでの期間が、積分キャパシタCiN,CiPに基準電圧Vrefとデータ電圧Vdatとの差分電圧をホールドする動作を行う差分電圧ホールド動作期間となる。
なお、MOSトランジスタM11は、クロック信号φ2a,φ2bがそれぞれHレベルになるタイミングでLレベルからHレベルとなるクロック信号φ2によってスイッチとして動作制御されているが、上述したように差動性を高めるためのダミートランジスタであるので、必ずしもスイッチとして動作制御させなくても良く、その場合にMOSトランジスタM4,M13は等価スイッチとなるため、いずれか1つのスイッチを省略することが可能である。
同様に、時刻T4において、クロック信号φ2,φ2bがLレベルからHレベルである期間と並行してクロック信号φ0bがHレベルになると、MOSトランジスタM2b,M12bが接続状態となる。すると、次の基準電圧Vrefを、基準電圧サンプルホールドキャパシタCrefbにサンプル/ホールドする。つまり、2回目以降に基準電圧Vrefをサンプル/ホールドするときは、積分キャパシタCiN,CiPに差分電圧をホールドする差分電圧ホールド動作期間中に、複数の基準電圧サンプルホールドキャパシタCrefa,Crefbのうち、直前に基準電圧をサンプル/ホールドした基準電圧サンプルホールドキャパシタCrefaとは別の基準電圧サンプルホールドキャパシタCrefbに基準電圧をサンプル/ホールドする。
また、時刻T5において、時刻T2における動作と同様にして、クロック信号φ1がLレベルからHレベルになると、MOSトランジスタMOSトランジスタM1,M4,M5,M6,M9,M13が接続状態となる。すると、データ電圧サンプルホールドキャパシタCdatに、CCDイメージセンサ101のデータ電圧Vdatがサンプル/ホールドされると共に、積分キャパシタCiN,CiPは所定の電圧にリセットされる。
次に、時刻T6において、時刻T3における動作と同様にして、クロック信号φ2,φ2aがLレベルからHレベルになると、MOSトランジスタM3a,M7,M8,M10a,M11が接続状態となる。すると、差動増幅器AMPによって、基準電圧サンプルホールドキャパシタCrefbとデータ電圧サンプルホールドキャパシタCdatにそれぞれサンプル/ホールドされた電荷の差が積分キャパシタCiN,CiPに転送される。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差分電圧が出力され、当該差分電圧が積分キャパシタCiN,CiPにホールドされる。
そして、時刻T7において、時刻T4における動作と同様にして、クロック信号φ2,φ2aがそれぞれHレベルにある期間と並行してクロック信号φ0aがHレベルとなると、MOSトランジスタM2a,M12aが接続状態となり、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefaにサンプル/ホールドし、以後上述した一連のタイミングで各サンプル/ホールド動作を繰り返す。
第1実施形態に係る相関二重サンプリング装置11においては、当該相関二重サンプリング装置11の前段にサンプル/ホールド回路202を用いなくとも、基準電圧サンプルホールドキャパシタCrefa,Crefbのいずれかのキャパシタに基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作と、差分電圧ホールド動作とを同時に行うことができる。このため、差動増幅器AMPのセットリング期間Sは、図12に示したセットリング期間Sと同様に入力信号Vccdの1周期(例えば時間T0〜T3)のおよそ半周期確保することができる。
なお、セットリング期間Sは、差動増幅器AMPや回路全体の特性等に応じて異なるため、各サンプル/ホールド動作やホールド動作の期間を適宜調整して、使用する差動増幅器に最適なセットリング期間Sを確保するようにすれば良い。
また、第1実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11aにおいては、基準電圧サンプリング回路を2つ設け、それらを1周期ごとにタイムインターリーブ動作させて相関二重サンプリングを行う。但し、データ電圧をサンプル/ホールドするデータ電圧サンプル/ホールド回路は1つであることで、当該サンプル/ホールド回路を複数設けた場合に従来必須であった、相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を必要としない。このため、第1の実施形態に係る相関二重サンプリング装置11では、信号処理の高精度化と低消費電力化の双方を同時に達成することができる。
なお、本実施形態では、最初に2つの基準電圧サンプルホールドキャパシタCrefa,Crefbのうち、基準電圧サンプルホールドキャパシタCrefaに基準電圧をサンプル/ホールドしてから、差分電圧をホールドするホールド動作期間中に基準電圧サンプルホールドキャパシタCrefbに基準電圧をサンプル/ホールドする構成としたが、サンプル/ホールドする順番はこれに限定されない。最初に、基準電圧サンプルホールドキャパシタCrefbに基準電圧をサンプル/ホールドしてから、差分電圧をホールドするホールド期間中に基準電圧サンプルホールドキャパシタCrefaに基準電圧をサンプル/ホールドする構成としても良い。
続いて、図4を参照して、第2実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11cの回路構成を説明する。図4は、第2実施形態に係る相関二重サンプリング装置11における相関二重サンプリング回路部11cの回路構成を示す回路図である。
図4に示す相関二重サンプリング回路部11cは、図2に示した第1実施形態に係る相関二重サンプリング回路部11aと同一の構成要素を備える回路であるが、MOSトランジスタM2c,M12c及び基準電圧サンプルホールドキャパシタCrefcから成る第3の基準電圧サンプル/ホールド回路をさらに備え、全部で基準電圧サンプル/ホールド回路を3つ設けた点が相違している。
新たに設けられた第3の基準電圧サンプル/ホールド回路のMOSトランジスタM2cは、MOSトランジスタM2に対応し、MOSトランジスタM2と同様に機能するものである。また基準電圧サンプルホールドキャパシタCrefcは、それぞれ基準電圧サンプルホールドキャパシタCrefに対応し、基準電圧サンプルホールドキャパシタCrefと同様に機能するものである。
また、本実施形態に係る相関二重サンプリング回路部11cは、基準電圧サンプル/ホールド回路を3つ備えているものである。このため、相関二重サンプリング回路部11cは、差分電圧取得用スイッチとして機能するMOSトランジスタとして、新たにMOSトランジスタM3c,M10cを備えている。さらに、クロック生成部11bは、相関二重サンプリング回路部11aが基準電圧サンプル/ホールド回路を3つ備えたことによって、新たにMOSトランジスタM3c,M10cのスイッチ制御を行うための2種類のクロック信号φ0c,φ2cを生成し、全部で8種類のクロック信号φ0a,φ0b,φ0c,φ1,φ2,φ2a,φ2b,φ2cを生成する。
図5に示すように、MOSトランジスタM3a,M3b,M3cは、データ電圧サンプルホールドキャパシタCdatの信号入力端子VINccd側のノードと、複数の基準電圧サンプルホールドキャパシタCrefa,Crefb,Crefcのいずれか1つのサンプルホールドキャパシタの信号入力端子VINccd側のノードとを接続される。また、MOSトランジスタM10a,M10b,M10cは、複数の基準電圧サンプルホールドキャパシタCrefa,Crefb,Crefcと差動増幅器AMPの反転入力端子との間にそれぞれ接続される。
MOSトランジスタM3cは、MOSトランジスタM3に対応し、MOSトランジスタM3と同様に機能するスイッチである。また、MOSトランジスタM10cは、MOSトランジスタM10に対応し、MOSトランジスタM10と同様に機能するスイッチである。
MOSトランジスタM3c,M10cのいずれのMOSトランジスタも、クロック生成部11bから出力されたクロック信号φ2cによりそれぞれ制御され、差分電圧を取得するための差分電圧取得用スイッチとして機能する。
なお、上記以外の構成要素は、図2に示した第1実施形態に係る相関二重サンプリング回路部11aと同じであるため、説明を省略する。
続いて、図5を参照して、第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cにおける回路動作を以下具体的に説明する。図5は、第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cにおける出力信号波形を示すタイムチャートである。
第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cは、図2に示した第1実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11aと比較して、基準電圧サンプル/ホールド回路が1つ増えたことによって、図5の縦軸は、図3に示した信号入力端子VINccdから入力される入力信号Vccd、クロック生成部11bから出力されるクロック信号φ0a,φ0b,φ1,φ2,φ2a,φ2b、及び出力端子VOUTn,VOUTpから出力される出力信号Vn,Vpに加えて、クロック信号φ0c,φ2cをそれぞれ示す。また同様に横軸は時間を示す。
図5のタイムチャートに示すように、クロック信号φ0a,φ0b,φ0cは、3つの基準電圧サンプル/ホールド回路にクロック信号φ0を与えられるように、図9及び図12に示したクロック信号φ0のHレベルになるタイミングをそれぞれ2周期ずつ空けて、交互に発生させるようにしたものである。同様に、クロック信号φ2a,φ2b,φ2cは、差分電圧取得用スイッチとして機能する複数のMOSトランジスタにクロック信号φ2を与えられるように、クロック信号φ2のHレベルになるタイミングをそれぞれ2周期ずつ空けて、交互に発生させるようにしたものである。
なお、時刻T6までの動作については、図2に示した第1実施形態に係る相関二重サンプリング回路部11aと実質同じであるため、説明を省略し、時刻T7からの動作について説明する。
まず、時刻T7において、時刻T1,T4における動作と同様にして、クロック信号φ2,φ2cがHレベルである期間と同時に、クロック信号φ0cがHレベルになると、MOSトランジスタM2c,M12cが接続状態になる。すると、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefcにサンプル/ホールドする。
つまり、3回目の基準電圧サンプル/ホールド動作であるため、積分キャパシタCiN,CiPに差分電圧をホールドする差分電圧ホールド動作期間中に、基準電圧サンプルホールドキャパシタCrefa,Crefb,Crefcのうち、直前に基準電圧をサンプル/ホールドした基準電圧サンプルホールドキャパシタCrefbとは別の基準電圧サンプルホールドキャパシタCrefcに基準電圧をサンプル/ホールドする。
続いて、時刻T8において、時刻T2,T5における動作と同様にして、クロック信号φ1をHレベルになると、MOSトランジスタMOSトランジスタM1,M4,M5,M6,M9,M13が接続状態となる。
そして、クロック信号φ1が再びLレベルになった後も、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatがホールドされる。すると、データ電圧サンプルホールドキャパシタCdatに、CCDイメージセンサ101のデータ電圧Vdatがサンプル/ホールドされ、積分キャパシタCiN,CiPは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。
次に、時刻T9において、時刻T3,T6における動作と同様にして、クロック信号φ2,φ2aがHレベルになると、MOSトランジスタM3a,M7,M8,M10a,M11が接続状態となる。すると、基準電圧サンプルホールドキャパシタCrefcとデータ電圧サンプルホールドキャパシタCdatにそれぞれサンプル/ホールドされた電荷の差が積分キャパシタCiN,CiPに転送される。
すなわち、CCDイメージセンサ101の基準電圧Vrefとデータ電圧Vdatの差分電圧が出力され、当該差分電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差動電圧は、出力信号Vn,Vpとして出力される。
そして、時刻T10において、時刻T1,T4における動作と同様にして、クロック信号φ2,φ2aがHレベルである期間と並行して、φ2aがHレベルになると、MOSトランジスタM2a,M12aが接続状態になる。すると、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefaにサンプル/ホールドする。
つまり、4回目の基準電圧サンプル/ホールド動作であるため、積分キャパシタCiN,CiPに差分電圧をホールドする差分電圧ホールド動作期間中に、複数の基準電圧サンプルホールドキャパシタCrefa,Crefb,Crefcのうち、最初に基準電圧をサンプル/ホールドした基準電圧サンプルホールドキャパシタCrefaに基準電圧をサンプル/ホールドする。以後上述した一連のタイミングで各サンプル/ホールド動作を繰り返す。
第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路11cにおいては、基準電圧をサンプル/ホールドする基準電圧サンプル/ホールド回路を3つ設けたものであるが、3つの基準電圧サンプル/ホールド回路を1周期ごとにタイムインターリーブ動作させることにより、相関二重サンプリングを行うものである。よって、第1実施形態に係る相関二重サンプリング回路部11aと同様にして、相関二重サンプリング装置11の前段にサンプル/ホールド回路202を用いなくとも、基準電圧サンプル/ホールド動作と差分電圧ホールド動作とを同時に行うことができる。このため、差動増幅器AMPのセットリング期間Sは、図12に示したセットリング期間Sと同様に入力信号Vccdの1周期(例えば時間T0〜T3)のおよそ半周期確保することができる。
また、相関二重サンプリング回路11cにおいても、データ電圧をサンプル/ホールドするデータ電圧サンプル/ホールド回路部分は1つであることで、上述したような相関二重サンプリング装置からの出力信号のゲインエラーミスマッチを補正するための補正回路を必要としない。このため、相関二重サンプリング回路11cを用いて構成される相関二重サンプリング装置11においても、信号処理の高精度化と低消費電力化の双方を同時に達成することができる。
なお、本実施形態では、基準電圧をサンプル/ホールドする際に、基準電圧サンプルホールドキャパシタCrefa,Crefb,Crefcの順にサンプル/ホールドするように説明したが、第1実施形態と同様に差分電圧ホールド動作と同時に基準電圧をサンプル/ホールドする基準電圧サンプルホールドキャパシタの選択順については上述した順番に限定されない。例えば、Crefaをサンプル/ホールドした後、Crefb、Crefcのうちいずれかを次にサンプル/ホールドするかは、ランダム信号により選択することも可能である。
さらに、信号処理の用途に応じて、CCDイメージセンサ101から出力される入力信号の基準電圧をサンプル/ホールドする基準電圧サンプル/ホールド回路を4つ以上設けて、それらを上述したようにタイムインターリーブ動作させる場合についても、上述したような各サンプル/ホールド動作によって実現できることは明らかである。
続いて、上記第1実施形態の変形例として、図6を参照して、相関二重サンプリング装置11及び差分電圧補正回路21を用いて構成されるイメージセンサシステム20の構成を説明する。図6は、相関二重サンプリング装置11及び差分電圧補正回路21を用いて構成されるイメージセンサシステム20の構成を示すブロック図である。
図6に示すイメージセンサシステム20は、図1に示した第1実施形態に係るイメージセンサシステム10と同一の構成要素を備えて構成されているが、相関二重サンプリング装置11とA/D変換器103との間に差分電圧補正回路21が接続されている点が異なる。
上述した各実施形態に係るイメージセンサシステムにおいては、上述したように相関二重サンプリング装置11からの出力信号のゲインエラーミスマッチを補正するための補正回路が無くても、高精度に信号処理を行うことができる。但し、イメージセンサシステム20に、相関二重サンプリング装置11からの出力信号を補正するための差分電圧補正回路21を設けることによって、例えば各サンプル/ホールド回路等でのオフセットエラーを補正することができるので、更に高精度に信号処理を行うことができる相関二重サンプリングを用いたイメージセンサシステムを実現することができる。
また、差分電圧補正回路21は、相関二重サンプリング装置11とA/D変換器103との間に接続する以外にも、A/D変換器103の後段に接続することもできる。このような接続構成をとることで、相関二重サンプリング装置11からの出力信号がA/D変換器103によってアナログ信号からディジタル信号に変換されているため、差分電圧補正回路21は出力信号をより簡易かつ高精度に信号処理を行うことができる。
以上の実施形態及び変形例で説明された回路構成及びシステム構成については本発明が理解・実施できる程度に概略的に示したものにすぎず、回路を構成する素子、各サンプル/ホールド動作時間等についても例示にすぎない。
例えば、相関二重サンプリング回路は、便宜的にN型MOSトランジスタのみを用いて説明したが、P型MOSトランジスタまたはCMOSトランジスタを用いても実現可能である。またイメージセンサは、CCDイメージセンサ以外にも、例えばCMOSイメージセンサであっても良い。また、相関二重サンプリング回路の差動増幅器の反転入力端子に複数の基準電圧サンプルホールドキャパシタを接続し、非反転入力端子にデータ電圧サンプルホールドキャパシタを接続して、基準電圧Vrefとデータ電圧Vdatとの差分電圧を得るように構成しても良い。
従って、本発明は、説明された実施形態及び変形例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
ディジタルカメラやビデオカメラ等のCMOSイメージセンサやCCDイメージセンサ等のイメージセンサから出力された各画素に対応する画素データ信号をディジタル信号に変換して出力するイメージセンサシステム、当該イメージセンサシステムを構成する相関二重サンプリング装置として利用される。
10,20 イメージセンサシステム
101 CCDイメージセンサ
11 相関二重サンプリング装置
11a,11c 相関二重サンプリング回路部
11b クロック生成部
21 差分電圧補正回路
103 A/D変換器
VINccd 信号入力端子
M1,M2a,M2b,M3a,M3b,M3c,M4〜M9,M10a,M10b,M10c,M11,M12a,M12b,M12c,M13 MOSトランジスタ
Crefa,Crefb,Crefc 基準電圧サンプルホールドキャパシタ
Cdat データ電圧サンプルホールドキャパシタ
AMP 差動増幅器
CiN,CiP 積分キャパシタ
VR リセット信号入力端子
VOUTn,VOUTp 信号出力端子

Claims (6)

  1. 基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における前記基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、
    前記入力信号における前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、
    前記複数の基準電圧サンプルホールド手段のうちいずれかの1つのサンプルホールド手段によってサンプリング及びホールドされた前記基準電圧と、前記データ電圧サンプルホールド手段によってサンプリング及びホールドされた前記データ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、
    前記差分電圧生成手段によって生成された前記差分電圧をホールドする差分電圧ホールド手段と、
    前記複数の基準電圧サンプルホールド手段のいずれか1つのサンプルホールド手段によって前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、前記データ電圧サンプルホールド手段によって前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、前記差分電圧ホールド手段によって前記差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、
    前記動作タイミング制御手段は、
    前記基準電圧サンプルホールド動作と前記データ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、
    前記基準電圧サンプルホールド動作時に、前記複数の基準電圧サンプルホールド手段のうち直前に前記基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うように、かつ前記別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うタイミングと同じタイミングで前記差分電圧ホールド手段が前記差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする相関二重サンプリング装置。
  2. 前記入力信号を入力する信号入力端子と、
    前記差分電圧を出力する信号出力端子と、を備え、
    前記複数の基準電圧サンプルホールド手段は、
    前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールドキャパシタと、
    前記基準電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第1の基準電圧サンプルホールドスイッチと、前記基準電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第2の基準電圧サンプルホールドスイッチと、をそれぞれ含み、
    前記データ電圧サンプルホールド手段は、
    前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールドキャパシタと、前記データ電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第1のデータ電圧サンプルホールドスイッチと、前記データ電圧サンプルホールドキャパシタと前記コモン電位ノードとの間に接続された第2のデータ電圧サンプルホールドスイッチと、を含み、
    前記差分電圧生成手段は、
    前記信号入力端子と前記信号出力端子との間に接続された演算増幅器と、前記複数の基準電圧サンプルホールドキャパシタの前記信号入力端子側の端子と、前記データ電圧サンプルホールドキャパシタの前記信号入力端子側の端子との間にそれぞれ接続された複数の第1の差分電圧取得用スイッチと、前記複数の基準電圧サンプルホールドキャパシタと、前記演算増幅器の非反転入力端子と反転入力端子のうちの一方の入力端子との間にそれぞれ接続された複数の第2の差分電圧取得用スイッチと、を含み、
    前記差分電圧ホールド手段は、
    前記演算増幅器の非反転出力端子と前記反転入力端子との間に接続された第1の積分キャパシタと、前記演算増幅器の反転出力端子と前記非反転入力端子との間に接続された第2の積分キャパシタと、前記演算増幅器の前記非反転出力端子と前記第1の積分キャパシタとの間に接続された第1の積分用スイッチと、前記演算増幅器の前記反転出力端子と前記第2の積分キャパシタとの間に接続された第2の積分用スイッチと、を含み、
    前記動作タイミング制御手段は、
    前記第1及び第2の基準電圧サンプルホールドスイッチの動作を制御することによって前記基準電圧サンプルホールド動作のタイミングを制御し、前記第1及び第2のデータ電圧サンプルホールドスイッチの動作を制御することによって前記データ電圧サンプルホールド動作のタイミングを制御し、前記第1及び第2の積分用スイッチの動作を制御することによって前記差分電圧ホールド動作のタイミングを制御することを特徴とする請求項1記載の相関二重サンプリング装置。
  3. 前記差分電圧生成手段は、
    さらに、前記データ電圧サンプルホールドキャパシタと前記演算増幅器の前記非反転入力端子と前記反転入力端子のうちの他方の入力端子との間に接続されたダミースイッチを含み、
    前記動作タイミング制御手段は、
    前記ダミースイッチと前記複数の第1及び第2の差分電圧取得用スイッチとの動作を制御することによって、前記差分電圧ホールド動作を行うタイミングを制御することを特徴とする請求項2記載の相関二重サンプリング装置。
  4. 前記差分電圧ホールド手段は、
    前記第1及び第2の積分キャパシタの一方の端子と高電位ノードとの間に接続された第1のリセットスイッチと、
    前記第1及び第2の積分キャパシタの他方の端子と低電位ノードとの間に接続された第2のリセットスイッチと、を含み、
    前記動作タイミング制御手段は、
    前記第1及び第2のリセットスイッチの動作を制御することによって、前記データ電圧サンプルホールド動作時に、前記第1及び第2の積分キャパシタにホールドされている前記差分電圧を所定電圧にリセットする制御を行うことを特徴とする請求項2または3記載の相関二重サンプリング装置。
  5. 撮影対象物から発せられた光を、その明暗に対応する電荷量に変換して電気信号として出力するイメージセンサと、
    請求項1〜4のいずれか1項に記載の相関二重サンプリング装置と、
    前記相関二重サンプリング装置から出力された前記差分電圧をアナログ信号からディジタル信号に変換するA/D変換手段と、
    を備え、
    前記相関二重サンプリング装置は、
    前記イメージセンサから出力された電気信号を入力信号とし、当該入力信号に含まれる基準電圧とデータ電圧との差分に比例にする電圧である差分電圧を生成することを特徴とするイメージセンサシステム。
  6. 前記相関二重サンプリング装置から出力された前記差分電圧を補正する差分電圧補正手段を備えることを特徴とする請求項5記載のイメージセンサシステム。
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042643A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Photodetector and method for driving photodetector
CN109582073B (zh) * 2019-01-14 2023-11-10 南开大学 一种半周期电容比例可编程带隙基准电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62122468A (ja) * 1985-11-22 1987-06-03 Fuji Photo Film Co Ltd Ccdの信号読出し回路
JP3287056B2 (ja) * 1993-03-24 2002-05-27 ソニー株式会社 固体撮像装置
US7282685B2 (en) * 2005-04-14 2007-10-16 Micron Technology, Inc. Multi-point correlated sampling for image sensors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103118236A (zh) * 2013-02-06 2013-05-22 中国航天科技集团公司第九研究院第七七一研究所 一种图像传感器暗电流补偿装置及补偿方法
CN103118236B (zh) * 2013-02-06 2015-09-02 中国航天科技集团公司第九研究院第七七一研究所 一种图像传感器暗电流补偿装置及补偿方法

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