JP4917618B2 - 相関二重サンプリング装置及びイメージセンサシステム - Google Patents
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Description
図7に示すイメージセンサシステム100は、CCDイメージセンサ101、相関二重サンプリング装置102、A/D変換器103を備えて構成される。
CCDイメージセンサ101は、撮影対象物から発せられた光を集光レンズ等より集光し、その光の明暗に対応する電荷量に変換して電気信号として出力する代表的なイメージセンサである。
続いて、図8を参照して、従来の相関二重サンプリング装置102における相関二重サンプリング回路部102aの回路構成を説明する。図8は、従来の相関二重サンプリング装置102における相関二重サンプリング回路部102aの回路構成を示す回路図である。
MOSトランジスタM1〜M9は、クロック生成部102bから出力されたクロック信号φ0,φ1,φ2によって回路を接続又は切断するスイッチとして機能するものである。
出力端子VOUTn,VOUTpは、積分キャパシタCiN,CiPにホールドされた電荷に対応する基準電圧Vrefとデータ電圧Vdatとの差動電圧を出力信号Vn,Vpとして出力するための端子である。基準電圧Vrefとデータ電圧Vdatとの差動電圧をVpnとすると、Vpn=Vp−Vnとなる。
図9に示すタイムチャートの縦軸は、信号入力端子VINccdから入力される入力信号Vccd、クロック生成部102bから出力されるクロック信号φ0,φ1,φ2、及び出力端子VOUTn,VOUTpから出力される出力信号Vn,Vpをそれぞれ示し、横軸は時間を示す。
そして、クロック信号φ0が再びLレベルになると、基準電圧サンプルホールドキャパシタCrefに蓄積された電荷が保持されるため、この電荷に対応する基準電圧Vrefがホールドされる。つまり、クロック信号φ0が再びLレベルになるまでのHレベルである期間が、基準電圧サンプルホールドキャパシタCrefに基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作を行う基準電圧サンプル/ホールド動作期間となる。なお、クロック信号φ0は、基準電圧Vrefの発生期間にHレベルとし、発生期間が終了したらLレベルとする。
同様に、時刻T4において、クロック信号φ0がLレベルからHレベルになると、基準電圧サンプル/ホールド動作が行われ、以降上述した各動作が繰り返される。
サンプル/ホールド回路202は、CCDイメージセンサ101から出力された電気信号に含まれる基準電圧Vrefをサンプリングした後、サンプリングされた基準電圧Vrefを一定期間ホールドする回路である。
図11に示す相関二重サンプリング回路部201aは、相関二重サンプリング回路部102aと同じ素子を有して構成される。但し、上述したようにサンプル/ホールド回路202が基準電圧Vrefをサンプル/ホールドするため、クロック生成部201bから出力されるクロック信号φ0はサンプル/ホールド回路202に入力され、相関二重サンプリング回路部201aには、クロック信号φ1,φ2のみが入力されている点が異なる。
続いて、図12を参照して、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング装置201における回路動作を以下具体的に説明する。図12は、サンプル/ホールド回路202を用いて構成されるイメージセンサシステム200の相関二重サンプリング装置201における出力信号波形を示すタイムチャートである。
まず、時刻T1において、クロック信号φ0がLレベルからHレベルになると、CCDイメージセンサ101と相関二重サンプリング回路部201aとの間に接続されたサンプル/ホールド回路202は、CCDイメージセンサ101から出力された基準電圧Vrefをサンプル/ホールドする。そして、クロック信号φ0をHレベルからLレベルになった後、サンプル/ホールド回路202はその基準電圧Vrefをホールドし続ける。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差分電圧が出力され、当該差分電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差分電圧は、出力信号Vn,Vpとして出力される。
そこで、本発明は、上記の課題に鑑み、低消費電力で動作し、かつ高精度に信号処理を行うことのできる相関二重サンプリング装置及びイメージセンサシステムを提供することを目的とする。
本発明に係る第1の相関二重サンプリング装置は、基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、入力信号におけるデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、複数の基準電圧サンプルホールド手段のうちいずれかの1つのサンプルホールド手段によってサンプリング及びホールドされた基準電圧と、データ電圧サンプルホールド手段によってサンプリング及びホールドされたデータ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、差分電圧生成手段によって生成された差分電圧をホールドする差分電圧ホールド手段と、複数の基準電圧サンプルホールド手段のいずれか1つのサンプルホールド手段によって基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、データ電圧サンプルホールド手段によってデータ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、差分電圧ホールド手段によって差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、動作タイミング制御手段は、基準電圧サンプルホールド動作とデータ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、基準電圧サンプルホールド動作時に、複数の基準電圧サンプルホールド手段のうち直前に基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が基準電圧サンプルホールド動作を行うように、かつ別のサンプルホールド手段が基準電圧サンプルホールド動作を行うタイミングと同じタイミングで差分電圧ホールド手段が差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする。
本発明に係る第2のイメージセンサシステムは、上記の構成において、好ましくは、相関二重サンプリング装置から出力された差分電圧を補正する差分電圧補正手段を備えることを特徴とする。
第2のイメージセンサシステムによれば、補正回路を備えることで、相関二重サンプリング装置で得られた信号の精度をより高めることが可能となる。
特に、相関二重サンプリング装置の前段にサンプル/ホールド回路や、後段に相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を別途用いる必要がないので、イメージセンサシステム全体の消費電力を抑えるのみならず、イメージセンサシステムの回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
まず、図1を参照して、本発明に係る相関二重サンプリング装置11を適用して構成される装置の一例として、イメージセンサシステム10の構成を説明する。図1は、本発明に係るイメージセンサシステム10の構成を示すブロック図である。
図1に示すイメージセンサシステム10は、CCDイメージセンサ101、相関二重サンプリング装置11、及びA/D変換器103を備えて構成される。図1に示すイメージセンサシステム10は、図7に示したイメージセンサシステム100と同一の構成要素を備える回路であるが、相関二重サンプリング装置102の代わりに相関二重サンプリング装置11が接続され、構成されている点が異なっている。また、このイメージセンサシステム10は、図8に示したイメージセンサシステム200のように外付けにサンプル/ホールド回路202を備えていない。
相関二重サンプリング回路部11aは、図7に示した相関二重サンプリング回路部102aと同様に基準電圧Vrefとデータ電圧Vdatとの差分電圧を出力信号Vn,Vpとして出力する回路である。但し、基準電圧Vrefをサンプル/ホールドするための基準電圧サンプルホールドキャパシタとスイッチ(MOSトランジスタ)の組を複数備えている。なお、当該回路の構成については、図2を参照して詳細に説明する。
図2に示す相関二重サンプリング回路部11aは、信号入力端子VINccd、MOSトランジスタM1,M2a,M2b,M3a,M3b,M4〜M9,M10a,M10b,M11,M12a,M12b,M13、複数の基準電圧サンプルホールドキャパシタCrefa,Crefb、データ電圧サンプルホールドキャパシタCdat、差動増幅器AMP、積分キャパシタCiN,CiP、リセット信号入力端子VR、及び信号出力端子VOUTn,VOUTpを備えて構成される。
また、MOSトランジスタM11は、MOSトランジスタM3a,M3b,M10a,M10bのいずれかが接続状態となるときには、同時に接続状態となり、回路を接続又は切断するスイッチとして機能して差動性能を高めるためのものである。なお、MOSトランジスタM11は、差動性を高めるためにMOSトランジスタM10a,M10bに対応して設けたダミートランジスタであるので、回路動作に必ずしも必要とせず、その場合にMOSトランジスタM4,M13は等価スイッチとなるため、いずれか1つのスイッチを省略することが可能である。
続いて、図3を参照して、第1実施形態に係る相関二重サンプリング装置11における回路動作を以下具体的に説明する。図3は、第1実施形態に係る相関二重サンプリング装置11における出力信号波形を示すタイムチャートである。
図3に示すように、クロック信号φ0a,φ0bは、2つの基準電圧サンプル/ホールド回路にクロック信号φ0に相当するクロック信号を与えられるように、図9及び図12のタイムチャートに示したクロック信号φ0のHレベルになるタイミングをそれぞれ1周期ずつ空けて、交互に発生させるようにしたものである。同様に、クロック信号φ2a,φ2bは、差分電圧取得用スイッチとして機能する複数のMOSトランジスタにクロック信号φ2に相当するクロック信号を与えられるように、クロック信号φ2のHレベルになるタイミングをそれぞれ1周期ずつ空けて、交互に発生させるようにしたものである。
そして、クロック信号φ0が再びLレベルになった後も、基準電圧サンプルホールドキャパシタCrefaに基準電圧Vrefがホールドされる。つまり、クロック信号φ0aがHレベルである期間が、基準電圧サンプルホールドキャパシタCrefaに基準電圧Vrefをサンプル/ホールドする基準電圧サンプル/ホールド動作を行う基準電圧サンプル/ホールド動作期間となる。
すなわち、入力信号Vccdの基準電圧Vrefとデータ電圧Vdatの差動電圧が出力され、当該差動電圧が積分キャパシタCiN,CiPにホールドされる。積分キャパシタCiN,CiPにホールドされた差動電圧は、出力信号Vn,Vpとして出力される。
そして、時刻T7において、時刻T4における動作と同様にして、クロック信号φ2,φ2aがそれぞれHレベルにある期間と並行してクロック信号φ0aがHレベルとなると、MOSトランジスタM2a,M12aが接続状態となり、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefaにサンプル/ホールドし、以後上述した一連のタイミングで各サンプル/ホールド動作を繰り返す。
また、第1実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11aにおいては、基準電圧サンプリング回路を2つ設け、それらを1周期ごとにタイムインターリーブ動作させて相関二重サンプリングを行う。但し、データ電圧をサンプル/ホールドするデータ電圧サンプル/ホールド回路は1つであることで、当該サンプル/ホールド回路を複数設けた場合に従来必須であった、相関二重サンプリングからの出力信号のゲインエラーミスマッチを補正するための補正回路を必要としない。このため、第1の実施形態に係る相関二重サンプリング装置11では、信号処理の高精度化と低消費電力化の双方を同時に達成することができる。
図4に示す相関二重サンプリング回路部11cは、図2に示した第1実施形態に係る相関二重サンプリング回路部11aと同一の構成要素を備える回路であるが、MOSトランジスタM2c,M12c及び基準電圧サンプルホールドキャパシタCrefcから成る第3の基準電圧サンプル/ホールド回路をさらに備え、全部で基準電圧サンプル/ホールド回路を3つ設けた点が相違している。
MOSトランジスタM3c,M10cのいずれのMOSトランジスタも、クロック生成部11bから出力されたクロック信号φ2cによりそれぞれ制御され、差分電圧を取得するための差分電圧取得用スイッチとして機能する。
続いて、図5を参照して、第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cにおける回路動作を以下具体的に説明する。図5は、第2実施形態に係る相関二重サンプリング装置11の相関二重サンプリング回路部11cにおける出力信号波形を示すタイムチャートである。
まず、時刻T7において、時刻T1,T4における動作と同様にして、クロック信号φ2,φ2cがHレベルである期間と同時に、クロック信号φ0cがHレベルになると、MOSトランジスタM2c,M12cが接続状態になる。すると、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefcにサンプル/ホールドする。
そして、クロック信号φ1が再びLレベルになった後も、データ電圧サンプルホールドキャパシタCdatにデータ電圧Vdatがホールドされる。すると、データ電圧サンプルホールドキャパシタCdatに、CCDイメージセンサ101のデータ電圧Vdatがサンプル/ホールドされ、積分キャパシタCiN,CiPは、所定の電圧を有するリセット信号Vresetによって、その所定の電圧にリセットされる。
そして、時刻T10において、時刻T1,T4における動作と同様にして、クロック信号φ2,φ2aがHレベルである期間と並行して、φ2aがHレベルになると、MOSトランジスタM2a,M12aが接続状態になる。すると、次の基準電圧Vrefを基準電圧サンプルホールドキャパシタCrefaにサンプル/ホールドする。
続いて、上記第1実施形態の変形例として、図6を参照して、相関二重サンプリング装置11及び差分電圧補正回路21を用いて構成されるイメージセンサシステム20の構成を説明する。図6は、相関二重サンプリング装置11及び差分電圧補正回路21を用いて構成されるイメージセンサシステム20の構成を示すブロック図である。
上述した各実施形態に係るイメージセンサシステムにおいては、上述したように相関二重サンプリング装置11からの出力信号のゲインエラーミスマッチを補正するための補正回路が無くても、高精度に信号処理を行うことができる。但し、イメージセンサシステム20に、相関二重サンプリング装置11からの出力信号を補正するための差分電圧補正回路21を設けることによって、例えば各サンプル/ホールド回路等でのオフセットエラーを補正することができるので、更に高精度に信号処理を行うことができる相関二重サンプリングを用いたイメージセンサシステムを実現することができる。
以上の実施形態及び変形例で説明された回路構成及びシステム構成については本発明が理解・実施できる程度に概略的に示したものにすぎず、回路を構成する素子、各サンプル/ホールド動作時間等についても例示にすぎない。
従って、本発明は、説明された実施形態及び変形例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
101 CCDイメージセンサ
11 相関二重サンプリング装置
11a,11c 相関二重サンプリング回路部
11b クロック生成部
21 差分電圧補正回路
103 A/D変換器
VINccd 信号入力端子
M1,M2a,M2b,M3a,M3b,M3c,M4〜M9,M10a,M10b,M10c,M11,M12a,M12b,M12c,M13 MOSトランジスタ
Crefa,Crefb,Crefc 基準電圧サンプルホールドキャパシタ
Cdat データ電圧サンプルホールドキャパシタ
AMP 差動増幅器
CiN,CiP 積分キャパシタ
VR リセット信号入力端子
VOUTn,VOUTp 信号出力端子
Claims (6)
- 基準電圧の発生期間とデータ電圧の発生期間とを繰り返し含む入力信号における前記基準電圧をサンプリング及びホールドする複数の基準電圧サンプルホールド手段と、
前記入力信号における前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド手段と、
前記複数の基準電圧サンプルホールド手段のうちいずれかの1つのサンプルホールド手段によってサンプリング及びホールドされた前記基準電圧と、前記データ電圧サンプルホールド手段によってサンプリング及びホールドされた前記データ電圧との差分に比例にする電圧である差分電圧を生成する差分電圧生成手段と、
前記差分電圧生成手段によって生成された前記差分電圧をホールドする差分電圧ホールド手段と、
前記複数の基準電圧サンプルホールド手段のいずれか1つのサンプルホールド手段によって前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールド動作と、前記データ電圧サンプルホールド手段によって前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールド動作と、前記差分電圧ホールド手段によって前記差分電圧をホールドする差分電圧ホールド動作の各動作のタイミングを制御する動作タイミング制御手段と、を備え、
前記動作タイミング制御手段は、
前記基準電圧サンプルホールド動作と前記データ電圧サンプルホールド動作とを交互に繰り返し行うように各動作のタイミングを制御すると共に、
前記基準電圧サンプルホールド動作時に、前記複数の基準電圧サンプルホールド手段のうち直前に前記基準電圧サンプルホールド動作を行ったサンプルホールド手段とは別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うように、かつ前記別のサンプルホールド手段が前記基準電圧サンプルホールド動作を行うタイミングと同じタイミングで前記差分電圧ホールド手段が前記差分電圧ホールド動作を行うように各動作のタイミングを制御することを特徴とする相関二重サンプリング装置。 - 前記入力信号を入力する信号入力端子と、
前記差分電圧を出力する信号出力端子と、を備え、
前記複数の基準電圧サンプルホールド手段は、
前記基準電圧をサンプリング及びホールドする基準電圧サンプルホールドキャパシタと、
前記基準電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第1の基準電圧サンプルホールドスイッチと、前記基準電圧サンプルホールドキャパシタとコモン電位ノードとの間に接続された第2の基準電圧サンプルホールドスイッチと、をそれぞれ含み、
前記データ電圧サンプルホールド手段は、
前記データ電圧をサンプリング及びホールドするデータ電圧サンプルホールドキャパシタと、前記データ電圧サンプルホールドキャパシタと前記信号入力端子との間に接続された第1のデータ電圧サンプルホールドスイッチと、前記データ電圧サンプルホールドキャパシタと前記コモン電位ノードとの間に接続された第2のデータ電圧サンプルホールドスイッチと、を含み、
前記差分電圧生成手段は、
前記信号入力端子と前記信号出力端子との間に接続された演算増幅器と、前記複数の基準電圧サンプルホールドキャパシタの前記信号入力端子側の端子と、前記データ電圧サンプルホールドキャパシタの前記信号入力端子側の端子との間にそれぞれ接続された複数の第1の差分電圧取得用スイッチと、前記複数の基準電圧サンプルホールドキャパシタと、前記演算増幅器の非反転入力端子と反転入力端子のうちの一方の入力端子との間にそれぞれ接続された複数の第2の差分電圧取得用スイッチと、を含み、
前記差分電圧ホールド手段は、
前記演算増幅器の非反転出力端子と前記反転入力端子との間に接続された第1の積分キャパシタと、前記演算増幅器の反転出力端子と前記非反転入力端子との間に接続された第2の積分キャパシタと、前記演算増幅器の前記非反転出力端子と前記第1の積分キャパシタとの間に接続された第1の積分用スイッチと、前記演算増幅器の前記反転出力端子と前記第2の積分キャパシタとの間に接続された第2の積分用スイッチと、を含み、
前記動作タイミング制御手段は、
前記第1及び第2の基準電圧サンプルホールドスイッチの動作を制御することによって前記基準電圧サンプルホールド動作のタイミングを制御し、前記第1及び第2のデータ電圧サンプルホールドスイッチの動作を制御することによって前記データ電圧サンプルホールド動作のタイミングを制御し、前記第1及び第2の積分用スイッチの動作を制御することによって前記差分電圧ホールド動作のタイミングを制御することを特徴とする請求項1記載の相関二重サンプリング装置。 - 前記差分電圧生成手段は、
さらに、前記データ電圧サンプルホールドキャパシタと前記演算増幅器の前記非反転入力端子と前記反転入力端子のうちの他方の入力端子との間に接続されたダミースイッチを含み、
前記動作タイミング制御手段は、
前記ダミースイッチと前記複数の第1及び第2の差分電圧取得用スイッチとの動作を制御することによって、前記差分電圧ホールド動作を行うタイミングを制御することを特徴とする請求項2記載の相関二重サンプリング装置。 - 前記差分電圧ホールド手段は、
前記第1及び第2の積分キャパシタの一方の端子と高電位ノードとの間に接続された第1のリセットスイッチと、
前記第1及び第2の積分キャパシタの他方の端子と低電位ノードとの間に接続された第2のリセットスイッチと、を含み、
前記動作タイミング制御手段は、
前記第1及び第2のリセットスイッチの動作を制御することによって、前記データ電圧サンプルホールド動作時に、前記第1及び第2の積分キャパシタにホールドされている前記差分電圧を所定電圧にリセットする制御を行うことを特徴とする請求項2または3記載の相関二重サンプリング装置。 - 撮影対象物から発せられた光を、その明暗に対応する電荷量に変換して電気信号として出力するイメージセンサと、
請求項1〜4のいずれか1項に記載の相関二重サンプリング装置と、
前記相関二重サンプリング装置から出力された前記差分電圧をアナログ信号からディジタル信号に変換するA/D変換手段と、
を備え、
前記相関二重サンプリング装置は、
前記イメージセンサから出力された電気信号を入力信号とし、当該入力信号に含まれる基準電圧とデータ電圧との差分に比例にする電圧である差分電圧を生成することを特徴とするイメージセンサシステム。 - 前記相関二重サンプリング装置から出力された前記差分電圧を補正する差分電圧補正手段を備えることを特徴とする請求項5記載のイメージセンサシステム。
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