JP4967407B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、ゲート電極を有する半導体装置の製造方法及びこれによって製造される半導体装置に関し、特に、仕事関数を制御することができるゲート電極を有する半導体装置の製造方法に関する。

現在の情報化社会の中で、通信機器・情報機器に使用される半導体装置はますます小さくなっている。そのために、半導体装置を製造するための加工技術は、さらに発展し、個々の半導体装置はますます微細化されている。それとともに、トランジスタ構造も微細化され、そのゲート絶縁膜の厚さも、数十ｎｍ程度にまでなってきている。この程度にまでゲート絶縁膜が薄くなると、量子効果が顕在化し、トンネル効果によりリーク電流が急増してしまうようになる。その結果、オフ電流が増加して消費電力が増加したり回路動作をしなくなったりするといった問題が生じる。このようなリーク電流を抑制するために、具体的には、誘電率の高い、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）などの高誘電体材料がゲート絶縁膜材料として挙げられている。これら高誘電率ゲート絶縁膜採用の効果を充分に引き出すためには、従来のポリシリコン電極に替わって金属電極を用いる事が望ましい。

これらの高誘電体材料のゲート絶縁膜材料に対応する材料として、化学的・熱的に安定なＴａＮ系、ＴａＳｉＮ系膜等の開発が進められている。例えば、非特許文献１では、ＴａＮ、ＴａＳｉＮ系膜と高誘電率材料を組み合わせる事で、ｎ型ＭＯＳＦＥＴに要求される特性が合致していることが開示されている。また、非特許文献２では、ＴａＮ、ＴａＳｉＮ系膜をＣＶＤ法又はＡＬＤ法で堆積する方法が開示されている。

また、特許文献１では、金属ゲート電極として、それぞれ最適な仕事関数を有する材料を用い、低しきい値電圧のＭＩＳＦＥＴを形成する半導体装置が開示されている。また、特許文献２では、ゲート電極のゲート絶縁膜側から見た仕事関数を、そのゲート電極の材料のもつ特性値とは異なる値に自由に連続的に制御し、それによりＶｔｈを連続的に制御するＭＩＳ型トランジスタが開示されている。また、特許文献３では、ＰＭＯＳおよびＮＭＯＳゲートで共通の材料が使用でき、同じゲート金属材料を使用して異なる仕事関数が生成できるスタック金属ゲートＭＯＳＦＥＴおよびその製造方法が開示されている。特許文献４では、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置が開示されている。特許文献５では、ゲート電極をその下のゲート絶縁膜から保護するための方法、および対応するトランジスタ構造が開示されている。

しかし、これらのＴａＳｉＮ系膜をポリシリコンに替えて採用する場合、ＴａＳｉＮ系膜の膜組成を最適化する必要がある。非特許文献１の例を見ても分る通り、ＴａＳｉＮ系は閾値電圧に対する組成依存性は大きい、即ち、ＴａＳｉＮ系は組成によって仕事関数が多く変化するために、このＴａＳｉＮ系を用いる場合にはその組成を制御しなければならない。一般に、金属膜の膜組成はスパッタ法では比較的容易に調整可能であるが、ＴａＳｉＮ系の膜を形成するＣＶＤ法では、膜質が良い成膜条件と望ましい組成の膜が堆積する成膜条件が一致するとは限らない。また、ＴａＳｉＮ系膜の場合には最適の閾値電圧を与える組成はプロセス全体の熱履歴に強く依存する上、その最適組成は、しばしば膜が非常に高抵抗になる領域に存在する。したがって、ＣＶＤ法でＴａＳｉＮ系膜を形成するには、最適組成になるように制御しなければならない。

特開２０００−１１８１７５号公報 特開２００３−２３１５２号公報 特開２００４−２２１５９６号公報 特開２００４−２８９０６１号公報 特開２００５−２４４１８６号公報 Y. Suh, G. Heuss, J. Lee, and V. Misra:"Effect of the Composition on the Electrical Properties of ＴａSixNy Metal Gate Electrodes", IEEE Elec. Dev. Lett. 24(2003) p439. H. Kim:"Atomic layer deposition of metal and nitride thin films: Current research efforts and applications for semiconductor device processing", J. Vac. Sci. Technol.B21 (2003) p2231.

上記したように、半導体装置のゲート電極は、絶縁膜に対するダメージの少ないＣＶＤ法で形成することが望ましい。しかし、上記のようにＣＶＤ法でゲート電極の膜組成を自由に制御することは容易ではない。
そこで、本発明は上記問題点に鑑みてなされたものであり、その課題は、ＣＶＤ法でＴａＳｉＮ系又はＴｉＳｉＮ系膜によるゲート電極を形成し、成膜時に組成を制御することで所望の閾値電圧を有する半導体装置の製造方法を提供することである。

上記課題を解決する手段である本発明の特徴を以下に挙げる。
本発明の半導体装置の製造方法では、半導体基板上にＣＶＤ法で形成されるＴａＳｉＮ系又はＴｉＳｉＮ系（以下、単に「ＴａＳｉＮ系等」と記す。）のゲート電極を形成する際に、Ｓｉ堆積膜層とＴａＮ堆積膜層又はＴｉＮ堆積膜を交互に積層して形成する。本発明では、ＴａＳｉＮ系膜の組成を制御するのに、特に、従来のように原料ガス、流量比等のみを制御するのではない。本発明の発明者は、高抵抗化したＴａＳｉＮ系膜の膜組成と膜中金属の化学状態を調べ、特に、膜中のＳｉ原子が典型的な絶縁膜であるＳｉ_３Ｎ_４膜のＳｉ原子と同程度に窒化されていることを見出した。これは、成膜中にＮとＳｉとの反応が充分進んだ結果である。ＣＶＤ法等の成膜法を採用する限り、この反応は避けられない。そこで、本発明では、Ｓｉ原料を熱分解して極薄いＳｉ層を堆積させる工程とＴａ原料又はＴｉ原料とＮ原料のＮＨ_３を反応させ極薄いＴａＮ系又はＴｉＮ系膜を堆積させる工程とを交互に行うことで、各々の成膜する厚さの比を調整して、所望の組成を有するＴａＳｉＮ系膜を形成させるようにした。
従来のように原料ガスの組成比を制御して堆積させた膜では、ＮとＳｉとが反応して化学量論組成のＳｉ_３Ｎ_４膜中と同程度にＳｉが窒化して電気抵抗が大きく上昇する。しかし、本発明における半導体装置の製造方法では、堆積したＴａＳｉＮ系膜は、従来とは異なり、膜中Ｓｉは完全には窒化されないため(ＳｉＮ_ｘ、ｘ＜４／３)、膜抵抗の大幅な上昇が起ることがなく、良好な電極を形成することができる。

また、さらに、半導体基板と、半導体基板のチャネル領域上にゲート絶縁膜を介して形成された金属膜を有するゲート電極と、半導体基板上のゲート電極の両側に形成された一対の拡散領域とよりなり、半導体基板上にＣＶＤ法で形成されるゲート電極を備える半導体装置であって、ゲート電極は、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層と低抵抗金属膜との間に、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘは０．１〜３．０、ｙは０．５〜５．０の範囲にする。）とＴａＮ_ｚ層又はＴｉＮ_ｚ層（ここで、ｚは０．８〜１．３の範囲にする。）とを備える半導体装置を提供することができる。この半導体装置は、ゲート絶縁膜と直接接するゲート電極の上部に低抵抗の金属層を更に堆積した多層構造のゲート電極を有する。

本発明の半導体装置の製造方法では、上記手段を用いる事で、ゲート絶縁膜上に設けるＴａＳｉＮ系等膜層の組成を制御でき、その結果閾値電圧を制御した半導体装置を製造することができた。
また、半導体装置では、ゲート電極を低抵抗金属との多層構造とする事でゲート電極の抵抗を低くすることができた。

以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正はこの特許請求の範囲に含まれるものであり、以下の説明はこの発明における最良の形態の例であって、この特許請求の範囲を限定するものではない。

ここで、本発明の半導体装置の製造方法によって製造されるゲート電極３０は、電界効果型（ＦＥＴ）のＭＯＳトランジスタに用いられる。
図１は、本発明の半導体装置の製造方法を説明するために示す模式図である。
図１（１）に示すように、半導体基板１０に素子活性領域１１を画定する。半導体基板１０は、シリコン単結晶シリコン基板を用いる。
具体的には、半導体基板１０の素子分離領域１１になる溝を形成し、この溝を埋め込む膜厚に絶縁物（ＳｉＯ₂等）を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により半導体基板１０上に溝を絶縁物で充填されたＳＴＩ（Shallow Trench Isolation）素子分離領域１１を形成する。
次に、（２）に示すように、半導体基板１０上に絶縁膜２０を形成する。半導体基板１０表面に形成された自然酸化膜を除去した後、半導体基板１０上に、ＣＶＤ法により絶縁膜２０として膜厚数ｎｍ程度の高誘電率材料による薄膜を形成する。
次に、（３）に示すように、ＣＶＤ法でゲート電極３０を形成するＴａＳｉＮ系膜層３１を堆積し、さらに、低抵抗金属層３２を形成して、これをパターニングすることにより、ゲート絶縁膜２１上にゲート電極３０を形成する。さらに、半導体基板１０中にゲート電極３０を自己整合マスクにｎ型あるいはｐ型不純物元素のイオン注入を行ない、半導体基板１０中に、ゲート電極３０の両側にｎ型あるいはｐ型のソースエクステンション領域４１又はドレインエクステンション領域５１を形成する。

さらに、（４）に示すように、半導体基板１０上にＳｉＯ_２膜などの絶縁膜をＣＶＤ法によりゲート電極３０を覆うように形成し、さらにこれをエッチバックすることにより、ゲート電極３０の両側壁面上に側壁絶縁膜３３を形成する。また、リソグラフィー及びこれに続くＲＩＥ（Reactive Ion Etching）によりによりパターニングして、ゲート絶縁膜２１が形成される。
さらに、（５）に示すように、ゲート電極３０および側壁絶縁膜３３をマスクに、半導体基板１０中にｎ型あるいはｐ型不純物元素のイオン注入を行ない、半導体基板１０中、前記側壁絶縁膜３３の外側にｎ型あるいはｐ型のソースあるいはドレイン拡散領域４１、５１を形成する。
また、絶縁膜２０を形成する工程で、高誘電率の酸化膜、窒化膜あるいは酸窒化膜とを単独又は積層させて形成することも可能である。特に、高誘電体率の絶縁膜２０によるゲート絶縁膜２１を設けることで、リーク電流を小さくして、さらに、ゲート長をさらに減少させ、半導体装置１の動作速度を向上させることが可能になる。

本発明の半導体装置の製造方法における工程の中で形成されるゲート電極３０が、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘが０．１〜３．０、ｙが０．５〜５．０の範囲にする。）の電極層で形成されている。
ここで、膜層を形成する手段は、真空蒸着法、スパッタリング法、レーザーアブレーション法などの物理的方法や、ゾルゲル法、溶液法、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法などのＣＶＤ法による化学的方法があるが、本発明ではＣＶＤ法を用いる。
ＣＶＤ法は、加熱部を備えるプレート上に支持された半導体基板１０に、ガスを供給して、半導体基板１０上で反応させて薄膜を形成する。ガスとしては、原料となるガスの他に、搬送するためのキャリアガス、内部に残留する原料ガスを外部に排出するパージガスを供給する。

Ｓｉの原料ガスとしては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、Ｓｉ_３Ｈ_８等、または、ＳｉＨ₂Ｃｌ₂、ＳｉＣｌ₄、ＳｉＨＣｌ₃等の水素化シリコン又はハロゲン化シリコンを用いる。とくに、水素化シリコンが分解しやすく、また、Ｈ等は残留しにくいので有利である。Ｔｉの原料には四塩化Ｔｉを用いる。Ｔａの原料ガスとしては、Ｔａのアミド化合物、イミド化合物又はハロゲン化物から選択される。具体的には、Ｔａのアミド化合物として、ＰＤＭＡＴ(Pentakis-dimethylamino-tantalum)、Ｔａのイミド化合物としては、ＴＡＩＭＡＴＡ(Tertiary-amylimido -tris- dimethylamido -tantalum)、ＴＢＴＤＥＴ(Tertiary-butylimido-tris-dietylamido-tantalum)、ハロゲン化物としては、ＴａＦ_５、ＴａＣｌ_５、ＴａＢｒ_５等を挙げることができる。Ｎ原料ガスとしては、ＮＨ_３が用いられる。
キャリアガスとして、例えば、Ｈｅ、Ａｒ、Ｎ_２等の不活性ガス及び／又はＨ_２が用いられる。これらの不活性ガスは、半導体装置1を構成する物質と反応しないものである。また、キャリアガスに半導体装置1を構成する物質中の酸素と反応しない程度の微量の還元性ガスを添加してもよい。例えば、Ｈｅガスに微量の水素Ｈ_２を添加してもよい。

ＣＶＤ法による処理は、Ａｒガスをキャリアガスとして用いた条件下で行う。このときに、これらの原料ガス等を同時に供給して反応させるのではなく、Ｓｉ原料ガスと、Ｔａ原料ガス又はＴｉ原料ガス及びＮ原料ガスとをそれぞれ別個に供給して、ＣＶＤ法でそれぞれの薄膜を形成する。Ｓｉ原料ガスを単独で供給することで、Ｓｉ膜層を、Ｔａ原料ガス又はＴｉ原料ガス及びＮ原料ガスを同時に供給することで、ＣＶＤ法の装置内で原料ガスを反応させＴａＮ膜層又はＴｉＮ膜層を形成する。Ｓｉ膜厚を０．２〜２．０ｎｍ、ＴａＮ又はＴｉＮ膜層の堆積膜厚を０．５〜３．０ｎｍにし、これらの薄い膜層を交互に積層させる。これらの薄い膜層を交互に堆積させると、薄い膜層であることによりＳｉとＴａＮ又はＴｉＮとが混合又は反応して化合物を形成してＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層３１を形成する。このときに、Ｓｉの堆積膜厚が０．２ｎｍ未満、ＴａＮの堆積膜厚が０．５ｎｍ未満では薄くなりすぎて一様な膜層を形成することができない。Ｓｉの堆積膜厚が２．０ｎｍ、ＴａＮ又はＴｉＮの堆積膜厚が３．０ｎｍを越えると、各層構成が明確になり、単一の膜層にならない。

また、一体になったＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層３１の組成としては、ｘが０．１〜３．０、ｙが０．５〜５．０の範囲にする。ＴａＳｉＮ系では、その組成によって仕事関数を制御することができ、半導体装置１を駆動させる閾値を調整することができる。仕事関数は、ｘ、が増加するにつれて小さくなる。具体的には、仕事関数は、ｘが０．５、ｙが２．０でほぼ一定の値４．３ｅＶになり、ｘが０．１、ｙが２．０で４．６ｅＶになる。
このときに、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層３１は層厚を１〜２０ｎｍにする。層厚が１ｎｍ未満では、境界で不具合が発生しやすく、動作電圧が上昇する傾向がある。さらにフォノン散乱によって電子の移動度に劣化が見られる。また、層厚が２０ｎｍを越えると、ゲート抵抗が大きくなり高速動作に不利である。

また、ゲート電極３０の下部には、ＳｉＯ_２、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｌａ_２Ｏ_３、ＨｆＡｌＯおよびＨｆＡｌＯＮを含む高い酸化物又は窒化物ならびに酸窒化物を含む群より選択される高い誘電率の材料でゲート絶縁膜２１を形成する。具体的には、ＨｆＡｌ_ｌＯ_ｍＮ_ｎ、ＨｆＳｉ_ｌＯ_ｍ、ＨｆＳｉ_ｌＯ_ｍＮ_ｎ、ＨｆＯ_２又はＨｆＯ_ｍＮ_ｎ（ここで、ｌは、０．８〜１．２、ｍは１〜４、ｎは０．８〜４．０の範囲にする。）の中から選択される１つによるゲート絶縁膜２１を設ける。これらの酸化物及び酸窒化物は、高い電気的絶縁性と誘電率を有し、リーク電流を減少させることができる。また、誘電率が高いことで、一定の絶縁性を得るのにゲート絶縁膜２１を薄くすることができる。また、これらの酸化物及び酸窒化物は、結晶化温度が高く、熱的安定性がある。

また、ゲート電極３０では、電極層３１の上に低抵抗金属層３２としてＭｏ又はＷ、或は多結晶シリコンを用いる。これまでは、多結晶シリコンが単独に用いられていたが、この材料は半導体であるためゲート電極３０表面が僅かに空乏化し、素子の高速動作に不利に働く。これに対応して、多結晶シリコンからニッケルシリサイド、チタンシリサイド等がトランジスタの電流端子電極材料として検討されている。例えば、代表的な化合物としては、ＮｉＳｉがあるが、閾値電圧が高く、トランジスタの低電圧動作が難しい。そこで、その他の金属を用いる事が検討されている。例えば、仕事関数の大きな金属、例えば、Ｎｉ、Ｃｏを用いると閾値がｐ型ＭＯＳでは小さくなるが、ｎ型ＭＯＳでは大きくなる。一方、Ｈｆ、Ｚｒ等の仕事関数の小さな金属では、閾値がｎ型ＭＯＳでは小さくなるが、ｐ型ＭＯＳでは大きくなる。本発明で着目するＴａＳｉ_xＮ_y又はＴｉＳｉ_xＮ_yは仕事関数の小さな金属に相当する。

また、ゲート電極３０には、低抵抗金属膜３２とＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層３１の間に、ＴａＮ_ｚ層３４（ここで、ｚは０．８〜１．３の範囲にする。）を設ける事が出来る。電極層のＴａＳｉ_ｘＮ_ｙ膜層３１は厚く堆積させると膜組成が変化したり熱処理により相分離が生じる場合がある。そこで、ＴａＮ_ｚ層３４を設けることで、一定の実効膜厚を薄く保ちつつ、結晶化したＴａＮ_ｚ層膜は一般に柱状構造を取る傾向を持つが、上部と下部にＴａＳｉ_ｘＮ_ｙ膜層３１を設けることで、柱状構造の欠点も補える。したがって、単に、化学的な安定性のみではなく、トランジスタの性能・信頼性向上を図る上で必要なプロセス上の改良・変更に対して幅広く適用出来る。ＴａＮ_ｚ層は、ｚは０．８〜１．３の範囲にする。ｚが０．８未満及びｚが１．２を越えると、緻密性に欠き酸素Ｏの拡散等を防止することができない。

以上のように、本発明の半導体装置の製造方法では、ゲート絶縁膜２１に高誘電率の酸化物又は酸窒化物を用い、さらに、電極層としてＴａＳｉＮ系又はＴａＴｉＮ系のナイトライド化合物をＣＶＤ法で堆積させて、その上に低抵抗金属層を形成した半導体を製造した。電極層のＴａＳｉＮ系又はＴａＴｉＮ系のナイトライド化合物では、閾値を調整するために、従来はＣＶＤ法で形成することが困難であった組成制御を用意に行うことができるようになった。
また、半導体装置１では、ゲート絶縁膜２１の直上にＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層３１（ここで、ｘは０．１〜３．０、ｙは０．５〜５．０の範囲にする。）を有する電極層を設けた。この電極層にＷもしくはＭｏ或は多結晶シリコンを積層させることで、ゲート電極３０を薄層化することができ、さらに、ゲート抵抗の上昇を抑えて、安定した動作を確保できた。

以下に、本発明の半導体装置の製造方法を、更に、具体的に説明する。
（実施例１）
１：まず、初めに、ｎ型ＭＯＳ−ＦＥＴのチャネルとなる半導体基板１０として、ｐ型の単結晶シリコンを半導体基板１０に用いる。この半導体基板１０上に、ゲート絶縁膜２１として、ＨｆＳｉ_ｌＯ_ｍＮ_ｎ（ｌは１、ｍは２、ｎは２にする。）を２〜５ｎｍの厚さにＣＶＤ法で形成する。
２：次に、ＣＶＤ装置に導入する。Ｓｉ原料ガスとしてＳｉＨ_４、Ｓｉ_２Ｈ_６、Ｓｉ_３Ｈ_８をキャリアガスのＡｒと一緒に供給してＣＶＤ処理を行う。このときのＣＶＤ装置の条件は、４００〜６００℃の温度、１３〜１３３Ｐａのチャンバ真空度、５００〜２０００ｓｃｃｍ流量のＡｒガスを用いた条件下で３０〜１２０秒の間行う。これで、ほぼ厚さが1ｎｍのＳｉ堆積層を得た。
３：次に、供給するガスをＴａ原料ガスとしてＴａアミド化合物ＰＤＭＡＴとＮ原料ガスとしてＮＨ_３に切り替えて同時に供給した。このときのＣＶＤ装置の条件は、４００〜６００℃の温度、１３〜１３３Ｐａのチャンバ真空度、５００〜２０００ｓｃｃｍ流量のＡｒガスを用いた条件下で２０〜１００秒の間行う。これで、ほぼ厚さが３ｎｍのＴａＮ堆積層を得た。
４：これを交互に繰り返して、Ｓｉ膜層３ｎｍとＴａＮ膜層９ｎｍを合計で１２ｎｍに積層させて、１２ｎｍの厚さを有するｘは０．５で、ｙは２．０の組成を有するＴａＳｉ_ｘＮ_ｙ膜層３１を形成することができた。組成がＳｉ層とＴａＮ層の単純な平均にならないのは、膜を交互に堆積する際に表面で反応が生じるためである。図２は、実施例１で形成したゲート電極３０の構造を示す概略図である。
５：その次に、ゲート抵抗を下げるため、更に低抵抗なワイヤリングメタルとして５０〜１００ｎｍの厚さでタングステンＷを堆積させた低抵抗金属層３２を設ける。その後、ゲート加工を施し、ＭＩＳ構造を有する半導体装置１を製造した。
これによって、従来のＣＶＤ法では、原料ガスを同時に供給して、最初から所望の組成を有するＴａＳｉＮ系膜３１を製造することができなかったが、Ｓｉ膜層とＴａＮ膜層の層厚を制御することで、ＴａＳｉＮ系膜３１の組成制御が容易に行うことができた。

（実施例２）
１：まず、初めに、ｎ型ＭＯＳ−ＦＥＴのチャネルとなる半導体基板１０として、ｐ型の単結晶シリコンを半導体基板１０に用いる。この半導体基板１０上に、ゲート絶縁膜２１として、ＨｆＳｉ_ｌＯ_ｍＮ_ｎ（ｌは１、ｍは２、ｎは２にする。）を２〜５ｎｍの厚さにＣＶＤ法で形成する。
２：次に、ＣＶＤ装置に導入する。Ｓｉ原料ガスとしてＳｉＨ_４、Ｓｉ_２Ｈ_６、Ｓｉ_３Ｈ_８をキャリアガスのＡｒガスと一緒に供給してＣＶＤ処理を行う。このときのＣＶＤ装置の条件は、４００〜６００℃の温度、１３〜１３３Ｐａのチャンバ真空度、５００〜２０００ｓｃｃｍ流量のＡｒガスを用いた条件下で３０〜１２０秒の間行う。これで、ほぼ厚さが０．５ｎｍのＳｉ堆積層を得た。
３：次に、供給するガスをＴａ原料ガスとしてＴａアミド化合物ＰＤＭＡＴとＮ原料ガスとしてＮＨ_３に切り替えて同時に供給した。このときのＣＶＤ装置の条件は、４００〜６００℃の温度、１３〜１３３Ｐａのチャンバ真空度、５００〜２０００ｓｃｃｍ流量のＡｒガスを用いた条件下で２０〜１００秒の間行う。これで、ほぼ厚さが１．５ｎｍのＴａＮ堆積層を得た。
４：これを交互に繰り返して、Ｓｉ膜層１ｎｍとＴａＮ膜層３ｎｍを合計で４ｎｍに積層させて、８ｎｍの厚さを有するｘが０．５で、ｙが２．０の組成を有するＴａＳｉ_ｘＮ_ｙ膜層を形成することができた。
５：次に、供給するガスをＴａ原料ガスとしてＴａアミド化合物ＰＤＭＡＴとＮ原料ガスとしてＮＨ_３に切り替えて同時に供給した。このときのＣＶＤ装置の条件は、４００〜６００℃の温度、１３〜１３３Ｐａのチャンバ真空度、５００〜２０００ｓｃｃｍ流量のＡｒガスを用いた条件下で１２０〜２４０秒の間行う。これで、ほぼ厚さが１０ｎｍのＴａＮ堆積層３４を得た。

６：次に、上記２、３、４と同様に工程を繰り返して、ＴａＮ膜層３４の上に４ｎｍの厚さを有するｘが０．５で、ｙが２．０の組成を有するＴａＳｉ_ｘＮ_ｙ膜層３１を形成することができた。このときに、中間にあるＴａＮ膜層３４の厚さが厚いことで、高温処理を行っても相分離することなく存在させることができる。図３は、実施例２で形成したゲート電極３０の構造を示す概略図である。
７：その次に、ゲート抵抗を下げるため、更に低抵抗なワイヤリングメタルとして５０〜１００ｎｍの厚さでタングステンＷを堆積させた低抵抗金属層３２を設ける。その後、ゲート加工を施し、ＭＩＳ構造を有する半導体装置１を製造した。
これによって、従来のＣＶＤ法では、原料ガスを同時に供給して、最初から所望の組成を有するＴａＳｉＮ系膜を製造することができなかったが、Ｓｉ膜層とＴａＮ膜層の層厚を制御することで、ＴａＳｉＮ系膜３１の組成制御が容易に行うことができた。さらに、ＴａＮ膜層３４を設けることで、ＴａＳｉＮ系膜３１の安定性を向上させ、製造時における酸素等の拡散を防止することができた。

本発明の半導体装置の製造方法を説明するために示す模式図である。 実施例１で形成したゲート電極の構造を示す概略図である。 実施例２で形成したゲート電極の構造を示す概略図である。

符号の説明

１ 半導体装置
１０ 半導体基板
１１ ＳＴＩ素子分離領域
２０ 絶縁膜
２１ ゲート絶縁膜
３０ ゲート電極
３１ ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層
３２ 低抵抗金属層
３３ 側壁絶縁膜
３４ ＴａＮ_ｚ層
４０ ソースエクステンション領域
４１ ソース拡散領域
５０ ドレインエクステンション領域
５１ ドレイン拡散領域
６０ チャネル領域

Claims (4)

1. 半導体基板上にＣＶＤ法でゲート電極が形成される半導体装置の製造方法において、
   前記ゲート電極は、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘは０．１〜３．０、ｙは０．５〜５．０の範囲にする。）を有し、
   該ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層が、
   Ｓｉ原料として水素化シリコン、Ｔｉ原料として四塩化チタン又はＴａ原料としてＴａのアミド化合物、イミド化合物又はハロゲン化物から選択される１つと、Ｎ原料としてＮＨ_３とをそれぞれ供給して、
   Ｓｉ堆積膜層が０．２〜２．０ｎｍ、ＴａＮ又はＴｉＮ堆積膜層が０．５〜３．０ｎｍを交互に積層させ、
   １〜２０ｎｍの層厚に形成される
   ことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記ゲート絶縁膜が、ＨｆＡｌ _ｌ Ｏ _ｍ Ｎ _ｎ 、ＨｆＳｉ _ｌ Ｏ _ｍ 、ＨｆＳｉ _ｌ Ｏ _ｍ Ｎ _ｎ 、ＨｆＯ _２ とＨｆＯ _ｍ Ｎ _ｎ （ここで、ｌは、０．８〜１．２、ｍは１〜４、ｎは０．８〜４の範囲にする。）の中から選択される１つにより形成される
   ことを特徴とする半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記ゲート電極上部にＷ又はＭｏによる低抵抗金属膜又は多結晶シリコン層が積層形成される
   ことを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記ゲート電極は、ＴａＳｉ _ｘ Ｎ _ｙ 又はＴｉＳｉ _ｘ Ｎ _ｙ 膜層と低抵抗金属膜との間にＴａＮ _ｚ 層又はＴｉＮ _ｚ 層（ここで、ｚは０．８〜１．３の範囲にする。）が形成される
   ことを特徴とする半導体装置の製造方法。

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