JP4967241B2 - Capacitor-embedded wiring board, manufacturing method thereof, and electronic device - Google Patents
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Description
本発明はコンデンサを内蔵した配線基板およびその製造方法と電子機器に関するものである。 The present invention relates to a wiring board with a built-in capacitor, a manufacturing method thereof, and an electronic device.
近年携帯電話やPDA等の電子機器は小型化と多機能化が求められていることから、配線基板、半導体、回路部品などの電子機器の構成要素を小型化、高密度化することや、多様な回路ブロックを近接して搭載することが必要となっている。 In recent years, electronic devices such as mobile phones and PDAs have been required to be downsized and multifunctional. Therefore, the components of electronic devices such as wiring boards, semiconductors, and circuit components can be downsized and densified. It is necessary to mount various circuit blocks close to each other.
複数の回路ブロックが近接すると、回路ブロックから放射される電磁ノイズが隣の回路ブロックに伝達してしまい、機能に影響を与える恐れが生じる。特に携帯電話等の通信機器において、高速動作するベースバンド部は大きな放射ノイズ源となり、高感度アンテナを中心としたRF部を妨害してしまう恐れがある。このため回路ブロックから放射される電磁ノイズはできる限り抑制することが重要となってきている。 When a plurality of circuit blocks are close to each other, electromagnetic noise radiated from the circuit block is transmitted to the adjacent circuit block, which may affect the function. Particularly, in a communication device such as a mobile phone, a baseband portion that operates at high speed becomes a large radiation noise source, which may interfere with an RF portion centering on a high-sensitivity antenna. For this reason, it has become important to suppress electromagnetic noise radiated from the circuit block as much as possible.
また近年半導体装置の情報処理能力を高めるための設計ルールの微細化や、低消費電力化への要望に伴い半導体装置の動作電圧は低くなっている。そのため半導体装置の安定動作に許容できる電源電圧の変動幅も小さくなってきており、半導体装置の電源供給元となる配線基板の電源ノイズを減少させることが重要となってきている。 In recent years, the operating voltage of a semiconductor device has been lowered in accordance with the demand for miniaturization of design rules for increasing the information processing capability of semiconductor devices and the reduction of power consumption. Therefore, the fluctuation range of the power supply voltage that can be allowed for stable operation of the semiconductor device is also reduced, and it is important to reduce the power supply noise of the wiring board that is the power supply source of the semiconductor device.
電磁ノイズや電源ノイズが生じるのは、主に半導体装置への電源供給に関する要因と、配線基板の電源配線層とグランド配線層で起こる電気信号の共振の要因がある。 Electromagnetic noise and power supply noise are caused mainly by factors related to power supply to the semiconductor device and resonance factors of electrical signals that occur in the power supply wiring layer and the ground wiring layer of the wiring board.
半導体装置への電源供給の要因は半導体装置のトランジスタ数の増大に伴う電流値の増加とスイッチングの高速化に伴う電流の時間変化率の増加により電源電圧が変動してしまう現象である。 The cause of power supply to the semiconductor device is a phenomenon in which the power supply voltage fluctuates due to an increase in current value accompanying an increase in the number of transistors in the semiconductor device and an increase in time change rate of current accompanying an increase in switching speed.
一方、配線基板の電源配線層とグランド配線層で起こる電気信号の共振による要因は、電源配線層とグランド配線層の間でインピーダンスの不整合による信号の反射で生じた定在波が、アンテナとして共振することにより電磁波を放射し、グランド配線層の電位が揺らいでしまう現象である。 On the other hand, the cause of electrical signal resonance that occurs in the power supply wiring layer and ground wiring layer of the wiring board is that the standing wave generated by signal reflection due to impedance mismatch between the power supply wiring layer and the ground wiring layer is an antenna. This is a phenomenon in which electromagnetic waves are radiated by resonance and the potential of the ground wiring layer fluctuates.
これらの問題に対して配線基板にバイパスコンデンサを配置する対策がとられている。配線基板にコンデンサを配置する手段としては、従来から配線基板上にチップコンデンサなどの回路部品を実装する方法がとられてきた。しかしこの方法では電源配線層とチップコンデンサが絶縁層を介して離れているため配線のインダクタンス成分がコンデンサの効果を弱めるという問題があった。さらに誘電体と電極を交互に積層した構成のチップコンデンサは自己共振によりコンデンサとして機能する周波数帯域が制限されることから、特性の異なるコンデンサを複数設置しなくてはならず、実装部品点数が増加するという問題が起こっていた。 To counter these problems, measures are taken to place a bypass capacitor on the wiring board. As a means for disposing a capacitor on a wiring board, a method of mounting a circuit component such as a chip capacitor on the wiring board has been conventionally used. However, in this method, since the power supply wiring layer and the chip capacitor are separated via the insulating layer, there is a problem that the inductance component of the wiring weakens the effect of the capacitor. In addition, chip capacitors with alternating layers of dielectrics and electrodes have a limited frequency band that functions as a capacitor due to self-resonance, so multiple capacitors with different characteristics must be installed, and the number of mounted components increases. The problem of doing was happening.
これらの問題を解決するため、配線基板内にバイパスコンデンサを形成する取り組みが近年盛んになってきている。配線基板内にバイパスコンデンサを形成する方法は主に2つある。 In order to solve these problems, efforts to form a bypass capacitor in a wiring board have recently become active. There are mainly two methods for forming a bypass capacitor in a wiring board.
ひとつめの方法は配線基板内のある層全域に高誘電率の誘電体を形成する方法である。2つめの方法は配線基板の電源配線層と接地配線層の間の全面に形成した誘電体の内部にチップキャパシタを埋め込む方法である。 The first method is a method in which a dielectric having a high dielectric constant is formed over a certain layer in a wiring board. The second method is a method of embedding a chip capacitor in a dielectric formed on the entire surface between the power supply wiring layer and the ground wiring layer of the wiring board.
なお本発明に関連する先行技術文献情報としては、例えば、特許文献1と特許文献2が知られている。特許文献1では図10のような構成が提案されている。図10にコンデンサ積層体を形成した配線基板の断面図を示した。配線基板101において、配線102は絶縁層103を貫通しているスルーホール104を通じて層間を電気的に接続しており、導電性の電源配線層106と接地配線層107の間の全域を誘電体108を挟み込むことによりコンデンサ積層体109を形成している。
As prior art document information related to the present invention, for example,
また特許文献2では図11のような構成が提案されている。図11にチップキャパシタを絶縁層に埋め込んだ配線基板の断面図を示す。配線基板101において、配線102は絶縁層103を貫通しているスルーホール104を通じて層間を電気的に接続しており、電極と誘電体を交互に積層した構造のチップキャパシタ105が電源配線層106と接地配線層107の間の全域を誘電体108を挟み込んだコンデンサ積層体109に埋設されている。
しかしながら配線基板内の層全域に誘電体を形成する方法では、大型の電子機器においては、大面積の配線基板から大容量のコンデンサが得られることから、半導体装置への電源供給は安定化するものの、小型化が求められる電子機器では面積が小さくなることから必要な容量が得られにくいといった問題がある。また電源配線層とグランド配線層の間でインピーダンスの不整合による信号の反射で生じた定在波の共振は以下の(数1)に示される周波数で発生することから、層間の誘電率を高くすると共振が低周波化し、一般に用いられる数十〜数千[MHz]において配線基板から放射ノイズが発生してしまう問題がある。 However, in the method of forming a dielectric material over the entire layer in the wiring board, a large-capacity capacitor can be obtained from a large-area wiring board in a large electronic device, but the power supply to the semiconductor device is stabilized. However, there is a problem that the required capacity cannot be easily obtained because the area of an electronic device that is required to be reduced is small. In addition, resonance of a standing wave generated by reflection of a signal due to impedance mismatch between the power supply wiring layer and the ground wiring layer is generated at the frequency shown in the following (Equation 1). Then, the resonance frequency is lowered, and there is a problem that radiation noise is generated from the wiring board in the tens to thousands [MHz] generally used.
さらに層全面に誘電体を形成してしまうので、信号配線の一部が高容量層を通過することになり信号品質が劣化してしまう問題や、信号品質の劣化を回避するために電源配線層の回路パターンの設計に制約が加わり、電子機器の小型化要求に対応できるような配線の高密度化が妨げられてしまうという問題がある。 In addition, since a dielectric is formed on the entire surface of the layer, a part of the signal wiring passes through the high-capacity layer and the signal quality is deteriorated. However, there is a problem that the design of the circuit pattern is restricted and the density of wiring that can meet the demand for downsizing of electronic devices is hindered.
またチップキャパシタを配線基板の電源配線層と接地配線層の層間に形成した内蔵キャパシタに埋め込む方法では、半導体装置を実装したときの電源供給が安定化する可能性はあるものの、層間全面に形成した内蔵キャパシタの誘電率が高いため、(数1)に示した電源配線層と接地配線層間で発生する共振が低周波化する。そのため埋め込むチップキャパシタには低周波から高周波までの高域において安定した誘電特性が求められるが、チップキャパシタ自身も特定の周波数で自己共振を起こし特性が劣化するため、放射ノイズや電源電圧の揺れを起こす要因である共振を完全に抑制することは難しくなる。さらに共振の広帯域化に対応するために誘電特性の異なる複数のチップキャパシタを埋め込む必要が生じるため、配線基板の小型化への問題となる。 In the method of embedding the chip capacitor in the built-in capacitor formed between the power wiring layer and the ground wiring layer of the wiring board, the power supply when the semiconductor device is mounted may be stabilized, but it is formed on the entire surface of the interlayer. Since the built-in capacitor has a high dielectric constant, the resonance generated between the power supply wiring layer and the ground wiring layer shown in (Equation 1) is reduced in frequency. For this reason, the embedded chip capacitor is required to have stable dielectric characteristics in the high frequency range from low to high frequencies. However, the chip capacitor itself also causes self-resonance at a specific frequency and deteriorates the characteristics. It becomes difficult to completely suppress the resonance that is a cause of the occurrence. Furthermore, since it is necessary to embed a plurality of chip capacitors having different dielectric characteristics in order to cope with a wide band of resonance, it becomes a problem for miniaturization of the wiring board.
本発明は上記の問題点を鑑み、配線基板から生じる放射ノイズと電源電圧の揺れを抑制した配線基板を信号品質の劣化を起こさずに提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a wiring board in which radiation noise generated from the wiring board and fluctuations in power supply voltage are suppressed without causing deterioration in signal quality.
前記従来の課題を解決するために、本発明は電子装置に用いられる少なくとも2層以上の樹脂多層配線基板と、配線基板の絶縁層より誘電率の高いセラミック粒子を含む樹脂を誘電体に用いた第1のコンデンサを、電源配線層とグランド配線層との間であって、前記絶縁層を介して対向している前記電源配線層と前記グランド配線層との端部に一番近い前記配線基板の端面から前記配線基板の1辺の長さの4/5以内の範囲のみに少なくとも1つ以上設けたコンデンサ内蔵配線基板とするものである。これにより、電源配線層とグランド配線層の端部が開放端と見なされることから生じる信号の反射に起因する定在波の発生に伴う放射ノイズを抑制し、電源配線層とグランド配線層の間で電圧の揺らぎを抑えることができる。さらに電源配線層とグランド配線層の周囲は誘電率の低い絶縁層のため、信号品質が劣化せず、回路パターンの設計の制約が軽減され、配線を高密度化できる。 In order to solve the above-mentioned conventional problems, the present invention uses, as a dielectric, a resin multilayer wiring board having at least two layers used in an electronic device and a resin containing ceramic particles having a dielectric constant higher than that of an insulating layer of the wiring board. first capacitor, a between the power supply wiring layer and the ground wiring layer, the closest the wiring substrate to the end portion of the insulating layer and the source wiring layer are opposed to each other via the said ground wiring layer At least one or more capacitor-provided wiring boards are provided only within a range of 4/5 of the length of one side of the wiring board from the end face. This suppresses radiated noise caused by standing waves caused by signal reflection caused by the end of the power supply wiring layer and the ground wiring layer being regarded as an open end, and reduces the noise between the power supply wiring layer and the ground wiring layer. Can suppress voltage fluctuations. Furthermore, since the periphery of the power supply wiring layer and the ground wiring layer is an insulating layer having a low dielectric constant, signal quality is not deteriorated, circuit pattern design restrictions are reduced, and wiring density can be increased.
本発明のコンデンサ内蔵配線基板は、コンデンサを電源配線層とグランド配線層の間の端部に設けることにより、電源配線層とグランド配線層の端部が開放端と見なされることから生じる信号の反射に起因する定在波の発生に伴う放射ノイズを抑制し、電源配線層とグランド配線層の間で電圧の揺らぎを抑えることができる。さらに電源配線層とグランド配線層の周囲は誘電率の低い絶縁層のため、信号品質が劣化せず、回路パターンの設計の制約が軽減され配線を高密度化できる。 The wiring board with a built-in capacitor according to the present invention reflects a signal generated when the end of the power wiring layer and the ground wiring layer is regarded as an open end by providing the capacitor at the end between the power wiring layer and the ground wiring layer. Therefore, it is possible to suppress radiation noise caused by the occurrence of a standing wave due to, and to suppress voltage fluctuation between the power supply wiring layer and the ground wiring layer. Further, since the periphery of the power supply wiring layer and the ground wiring layer is an insulating layer having a low dielectric constant, signal quality is not deteriorated, restrictions on circuit pattern design are reduced, and wiring density can be increased.
(実施の形態1)
以下、本発明の実施の形態1におけるコンデンサ内蔵基板について、図面を参照しながら説明する。
(Embodiment 1)
Hereinafter, the substrate with a built-in capacitor according to the first embodiment of the present invention will be described with reference to the drawings.
図1は、本発明の実施の形態1におけるコンデンサ内蔵基板の断面図、図2、図3、図4、図5はそれぞれ本発明の実施の形態1におけるコンデンサ内蔵基板の電源配線層とグランド配線層の間の平面断面図である。 1 is a cross-sectional view of a capacitor built-in substrate according to the first embodiment of the present invention, and FIGS. 2, 3, 4, and 5 are respectively a power supply wiring layer and a ground wiring of the capacitor built-in substrate according to the first embodiment of the present invention. It is plane sectional drawing between layers.
図1において上から2層目に電源配線層2、上から3層目にグランド配線層3が形成されており、電源配線層2とグランド配線層3が絶縁層4を介して対向している。なお図1は4層基板であるが電源配線層とグランド配線層が存在する基板であれば層数は任意である。
In FIG. 1, a power wiring layer 2 is formed in the second layer from the top, and a
配線5は例えばCuなどの金属箔をエッチングすることによりパターン形成している。絶縁層4は例えばガラス繊維にエポキシ樹脂を含浸したガラスエポキシ基板やSiO2などの無機フィラーをエポキシ樹脂などの樹脂と複合化したコンポジットシートなどを使用できる。配線層間は図1ではインナービア6により電気的に接続されているが、貫通スルーホールによる電気的接続も可能である。
The
電源配線層2とグランド配線層3の間の端部に第1のコンデンサ7が形成されている。第1のコンデンサ7は誘電体8が電極9に挟まれている。電極9は例えばCuなど金属粉を分散した樹脂や金属箔を用いることができる。
A
以上のように、本実施の形態では第1のコンデンサ7を電源配線層2とグランド配線層3の間の端部に設けることにより、電源配線層2とグランド配線層3の端部が開放端と見なされることから生じる信号の反射に起因する定在波の発生に伴う放射ノイズを抑制し、電源配線層2とグランド配線層3の間で電圧の揺らぎを抑えることができる。さらに電源配線層2とグランド配線層3の周囲は誘電率の低い絶縁層4のため、信号品質が劣化せず、回路パターンの設計の制約が軽減され、配線5を高密度化できる。
As described above, in the present embodiment, by providing the
また、本実施の形態では、図2(a)に示すように、第1のコンデンサ7を配線基板1のコーナー部に配置することで、共振で発生する定在波は、共振周波数に関わらず基板端部において変位が常に大きくなることから、配線基板1の辺の交点となるコーナー部で変位は最も大きくなり、この位置に第1のコンデンサ7を配置することで放射ノイズの発生を抑え、電源配線層2とグランド配線層3の間で電圧の揺らぎを効率よく抑えることができる。
In the present embodiment, as shown in FIG. 2A, the
また、本実施の形態では、図3(a)に示すように、第1のコンデンサ7を、配線基板1内の辺の長さをn等分する位置に設置することにより、共振で発生する定在波は配線基板1の辺を等分する位置で変位が大きくなるため、この位置に第1のコンデンサ7を配置することで放射ノイズの発生を抑え、電源配線層2とグランド配線層3の間で電圧の揺らぎを効率よく抑えることができる。このとき配線基板1の辺を分割する数が少ない位置にコンデンサ7を配置するほど多くの定在波の変位を抑制できる。特に配線基板1を2等分する位置に第1のコンデンサ7を配置すると最も多くの定在波の変位を抑えることができる。
Further, in the present embodiment, as shown in FIG. 3A, the
なお、第1のコンデンサ7は、図3(a)に示すような配線基板1の1辺だけでなく、図3(b)に示すように配線基板1の任意の複数辺に配置すると、より効果的に定在波の変位を抑えることができる。
If the
また、本実施の参考例では、図4に示すように、第1のコンデンサ7を配線基板1の端部を環状に取り囲むように設けることにより、配線基板1端部において第1のコンデンサ7が途切れないため、電源配線層2とグランド配線層3の配線基板1の端部が開放端と見なされることから生じる信号の反射に起因する定在波の発生に伴う放射ノイズを抑制し、電源配線層2とグランド配線層3の間で電圧の揺らぎを効率よく抑えることができる。
In the reference example of the present embodiment, as shown in FIG. 4, the
また、本実施の形態では、第1のコンデンサ7の電気容量をC[F]、配線基板1に搭載した回路ブロックの駆動周波数をf[Hz]、電源配線層2とグランド配線層3間の特性インピーダンスをZ0[Ω]としたときに、Z 0>1/(2πfC)となるようCを設定することにより、第1のコンデンサ7のインピーダンス1/2πfCが電源配線層2とグランド配線層3の特性インピーダンスZ 0よりも小さくなるよう電気容量Cを設定した場合に、電源配線層2とグランド配線層3の配線基板1の端部が開放端と見なされることから生じる信号の反射を抑制できるため、定在波の発生に伴う放射ノイズを抑制し、電源配線層2とグランド配線層3の間で電圧の揺らぎを抑えることができる。
Further, in the present embodiment, the capacitance of the
また、本実施の形態では、電源配線層2とグランド配線層3の間の絶縁層4の長辺をa[m]、誘電率をεとし、配線基板1に搭載した回路ブロックの駆動周波数をf[Hz]としたときに、f>3×106/(2×a×√ε)となるよう長辺aを設定することにより、電源配線層2とグランド配線層3の間において、3×108/(2×a×√ε)[Hz]以上の周波数で電源配線層2とグランド配線層3の配線基板1の端部が開放端と見なされることから生じる信号の反射から起因する定在波が発生するため、共振周波数3×108/(2×a×√ε)[Hz]が駆動周波数の100倍未満であるときに第1のコンデンサ7を配線基板1の端部に配置することで共振が抑制され、電磁波の発生を抑制し、電源配線層2とグランド配線層3の間で電圧の揺らぎを抑えることができる。
In this embodiment, the long side of the insulating layer 4 between the power wiring layer 2 and the
また、本実施の形態では、第1のコンデンサ7の誘電体が高誘電率のセラミック粒子を含む樹脂とすることにより、誘電体形成の面積、形状の制限が少なく、配線基板1の端部に部分的に形成することが容易で、樹脂中の高誘電率セラミックの配合量をコントロールすることが可能となることから、要求性能に対応した第1のコンデンサ7を容易に形成できる。
In the present embodiment, the dielectric of the
また、本実施の形態では、チップコンデンサを電源配線層とグランド配線層の周囲に配置した場合に比べて、電気信号に含まれていた放射ノイズとなる高調波成分を効率よく抑制することができる。 Further, in the present embodiment, compared with the case where the chip capacitors are arranged around the power supply wiring layer and the ground wiring layer, it is possible to efficiently suppress higher harmonic components that are included in the electric signal and become radiation noise. .
なお、ここでいう第1のコンデンサ7を配置する電源配線層2とグランド配線層3間の端部とは、図5に示すように必ずしも配線基板1の端面が含まれなくてもよく、第1のコンデンサ7を配線基板1の端面からおおむね配線基板1の辺の長さの4/5以内の範囲に配置しておけば、配線基板端部からの反射波を抑えることができる。
The end portion between the power wiring layer 2 and the
また配線基板1内に複数の電源配線層2とグランド配線層3が存在する場合、それぞれの層間の端部に第1のコンデンサ7を形成することで複数の電源配線層2とグランド配線層3から生じる定在波を抑制することができる。
Further, when a plurality of power supply wiring layers 2 and
(実施の形態2)
以下、本発明の実施の形態2におけるコンデンサ内蔵基板について、図面を参照しながら説明する。
(Embodiment 2)
Hereinafter, a capacitor built-in substrate according to Embodiment 2 of the present invention will be described with reference to the drawings.
図6は、本発明の実施の形態2におけるコンデンサ内蔵基板の電源配線層とグランド配線層の間の平面断面図である。 FIG. 6 is a cross-sectional plan view between the power supply wiring layer and the ground wiring layer of the capacitor built-in substrate according to Embodiment 2 of the present invention.
図6において、配線基板1の絶縁層内の対向する2辺の端部に設けられた複数の第1のコンデンサ7よりも内側に、第2のコンデンサ13を設けている。
In FIG. 6, a
以上のように、本実施の形態では対向する2辺の配線基板1の絶縁層内の端部に設けられた複数の第1のコンデンサ7よりも内側に第2のコンデンサ13を設けることにより、対向する第1のコンデンサ7間のループ電流により生じる電磁波を、第2のコンデンサ13を配置することで、ループを小さくして電磁波の発生を抑制し、電源配線層2とグランド配線層3の間で電圧の揺らぎを抑えることができる。
As described above, in the present embodiment, by providing the
また、本実施の形態では第2のコンデンサ13を、第1のコンデンサ7の間に等間隔となるように設けることにより、放射ノイズの大きさはループの大きさに比例することから、少数の第2のコンデンサ13で効率よくループを小さくでき、放射ノイズが抑制され、電源配線層2とグランド配線層3の間で電圧の揺らぎを抑えることができる。
Further, the
また、本実施の形態では第1のコンデンサ7の誘電体と第2のコンデンサ13の誘電体を同じ材料とすることにより、第1のコンデンサ7と第2のコンデンサ13を同一の工程で形成することができ、電源電圧の安定した配線基板を容易に量産することができる。
In the present embodiment, the
(実施の形態3)
以下、本発明の実施の形態3におけるコンデンサ内蔵基板について、図面を参照しながら説明する。
(Embodiment 3)
Hereinafter, the substrate with a built-in capacitor according to the third embodiment of the present invention will be described with reference to the drawings.
図7は、本発明の実施の形態3における配線基板上に半導体装置を実装した断面図である。
FIG. 7 is a cross-sectional view of a semiconductor device mounted on a wiring board according to
図7において、半導体装置10は、はんだ11により配線基板1に電気的に接続し、アンダーフィル12により接着強度を補強することで実装されている。半導体装置10は例えば半導体素子、半導体パッケージ、半導体ウエハーレベルパッケージなどである。配線基板1端部の第1のコンデンサ7だけでなく、配線基板1内の半導体装置10の実装部分の近傍に第2のコンデンサ13を内蔵している。
In FIG. 7, the
以上のように、本実施の形態では半導体装置10を実装する配線基板1であって、配線基板1の絶縁層4内の半導体装置10の実装部分の近傍に第2のコンデンサ13を設けることにより、電流の時間変化率の増加により電源電圧が変動しやすくなる半導体装置10への電源供給を、半導体近傍に設置した第2のコンデンサ13により安定化すると同時に、ループを小さくし電磁波の発生を抑制し、配線基板1の電源電圧を安定化することができる。
As described above, in the present embodiment, the
また、本実施の形態では第2のコンデンサ13の電気容量を第1のコンデンサ7の電気容量よりも大きくすることにより、第2のコンデンサ13が電力消費の激しい半導体装置10への安定した電源を供給できると同時に、ループを小さくして電磁波の発生を抑制し、配線基板1の電源電圧を安定化することができる。この場合第2のコンデンサ13としては、例えば固体電解コンデンサ等の大容量のコンデンサが適している。固体電解コンデンサは特開2004−221534号公報のような工法により配線基板1内に埋め込まれる。
Further, in the present embodiment, the
(実施の形態4)
以下、本発明の実施の形態4におけるコンデンサ内蔵基板について、説明する。
(Embodiment 4)
Hereinafter, the capacitor built-in substrate according to the fourth embodiment of the present invention will be described.
本発明の実施の形態では、コンデンサ内蔵配線基板は放射ノイズを抑制できるため、複数の回路ブロックを近接して電子機器内に配置しても、他の回路ブロックの動作に影響を与える可能性を小さくできる。特にベースバンド部とRF部が搭載される電子機器におけるベースバンド部の配線基板として用いると、ベースバンド部から生じる放射ノイズと電源ノイズを抑制し、RF部の動作に影響を与えることがなくなるので、回路ブロックを隣接して搭載することができ、電子機器の小型化に特に効果的である。電子機器としては例えば携帯電話、PDAなどを挙げることができる。 In the embodiment of the present invention, since the wiring board with a built-in capacitor can suppress radiation noise, even if a plurality of circuit blocks are arranged close to each other in an electronic device, there is a possibility of affecting the operation of other circuit blocks. Can be small. In particular, when used as a wiring board for a baseband unit in an electronic device in which the baseband unit and the RF unit are mounted, radiation noise and power supply noise generated from the baseband unit are suppressed, and the operation of the RF unit is not affected. Circuit blocks can be mounted adjacent to each other, which is particularly effective for downsizing electronic devices. Examples of the electronic device include a mobile phone and a PDA.
(実施の形態5)
以下、本発明の実施の形態5におけるコンデンサ内蔵基板について、図面を参照しながら説明する。
(Embodiment 5)
Hereinafter, a capacitor built-in substrate according to
図8は本発明の実施の形態5におけるコンデンサ内蔵基板の製造方法を説明する断面図である。
FIG. 8 is a cross-sectional view for explaining a method of manufacturing a capacitor built-in substrate according to
まず、図8(a)においてグランド配線層の回路パターンを表層に備えた配線基板17のグランド配線層側の端部にスクリーン印刷などにより誘電体層8を形成する。さらに誘電体層8の上にスクリーン印刷などにより導電体層9を形成してコンデンサを形成する。ここで、配線基板17の端部に当たる場所に形成したコンデンサが第1のコンデンサとなり、配線基板17の内側に形成したコンデンサがある場合は第2のコンデンサとなる。
First, in FIG. 8A, the dielectric layer 8 is formed by screen printing or the like on the end of the
次に、図8(b)において、コンデンサを形成した配線基板17と電源配線層の回路パターンを表層に備えた配線基板16と未硬化の絶縁層18を位置合わせする。
Next, in FIG. 8B, the
その後図8(c)において位置合わせ後の配線基板16、17と絶縁層18を加熱圧着する。
Thereafter, in FIG. 8C, the aligned
次に、図8(d)において加熱圧着後に内蔵したコンデンサが端部になるように、レーザーもしくはダイシングにより個片化することでコンデンサ内蔵配線基板1が作製される。
Next, in FIG. 8D, the capacitor built-in
以上のように、本実施の形態では電源配線層もしくはグランド配線層の回路パターンを表層に設けた少なくとも2層以上の樹脂多層基板に対して、電源配線層もしくはグランド配線層の端部に誘電体層と導電体層を形成しコンデンサを設ける工程と、前記電源配線層もしくはグランド配線層のコンデンサを設けた面と絶縁層が接するように積層する工程を含むことにより、従来の配線基板の製造方法である絶縁層と配線層を積層するという工程を損なうことなく配線基板端部にコンデンサを配置することができ、電源配線層とグランド配線層の間で電圧の揺らぎを抑えた配線基板を容易に量産することができる。 As described above, in this embodiment, a dielectric material is provided at the end of the power wiring layer or the ground wiring layer with respect to at least two or more resin multilayer substrates having the circuit pattern of the power wiring layer or the ground wiring layer provided on the surface layer. A method of manufacturing a conventional wiring board by including a step of forming a layer and a conductor layer to provide a capacitor, and a step of laminating the surface of the power supply wiring layer or ground wiring layer so that the insulating layer is in contact with the surface Capacitors can be placed at the end of the wiring board without compromising the process of laminating the insulating layer and the wiring layer, and a wiring board that suppresses voltage fluctuations between the power wiring layer and the ground wiring layer can be easily achieved. Can be mass-produced.
(実施の形態6)
以下、本発明の実施の形態6におけるコンデンサ内蔵基板について、図面を参照しながら説明する。
(Embodiment 6)
Hereinafter, a capacitor built-in substrate according to a sixth embodiment of the present invention will be described with reference to the drawings.
図9は本発明の実施の形態6におけるコンデンサ内蔵基板の製造方法を説明する断面図である。 FIG. 9 is a cross-sectional view for explaining a method of manufacturing a capacitor built-in substrate according to Embodiment 6 of the present invention.
まず、図9(a)において、銅箔14の上にドクターブレード法などにより第1のコンデンサの誘電体8を形成し、レーザーあるいはパンチャーなどにより穴加工を施した誘電体シート15を準備する。
First, in FIG. 9A, a first capacitor dielectric 8 is formed on a copper foil 14 by a doctor blade method or the like, and a
次に、図9(b)において、電源配線層の回路パターンを表層に備えた配線基板16と、グランド配線層の回路パターンを表層に備えた配線基板17と、穴加工したシート15と、未硬化の絶縁層18とを位置合わせする。
Next, in FIG. 9B, the
このとき、第2のコンデンサをあらかじめ設けた配線基板1を積層すると、基板端部よりも内側に第2のコンデンサを内蔵した配線基板を作製することができる。
At this time, when the
このときコンデンサの電極となる配線基板17の配線に、めっきあるいは導電性樹脂の塗布、あるいはエッチングにより任意の電極の厚みを制御しても良い。電極が厚くなると誘電体シートを積層したときに電極上の誘電体がより圧縮され薄くなり、コンデンサの電気容量が増加する。逆に電極が薄くなると誘電体は厚くなり、電気容量は減少する。電極の厚みを制御することで最適な電気容量に抑制できる。
At this time, the thickness of an arbitrary electrode may be controlled by plating, applying a conductive resin, or etching the wiring of the
その後、図9(c)において、位置合わせ後の配線基板16、17と絶縁層18を加熱圧着する。
Thereafter, in FIG. 9C, the aligned
次に、図9(d)において、加熱圧着後に内蔵した第1のコンデンサが配線基板1の端部になるようにレーザーもしくはダイシングにより個片化することでコンデンサ内蔵配線基板1が作製される。
Next, in FIG. 9D, the capacitor built-in
以上のように、本実施の形態では、シート状の誘電体と導電体を穴加工する工程と、電源配線層もしくはグランド配線層の回路パターンを表層に備えた少なくとも2層以上の樹脂多層基板と前記穴加工したシート状の誘電体と導電体と絶縁層を積層する工程とを含むことにより、配線基板内で局所的にコンデンサを形成することが困難なシート状の材料を用いることで、従来の絶縁層と配線層を積層する配線基板の製造方法を損なうことなく容易にコンデンサとして、配線基板端部に配置することができ、電源電圧を安定化した配線基板を提供することができる。 As described above, in the present embodiment, a step of drilling a sheet-like dielectric and a conductor, and at least two or more resin multilayer substrates provided with a circuit pattern of a power supply wiring layer or a ground wiring layer on the surface layer, By using the sheet-like material in which it is difficult to form a capacitor locally in the wiring board by including the step of laminating the hole-formed sheet-like dielectric, conductor, and insulating layer, Thus, a capacitor can be easily disposed as a capacitor at the end of the wiring board without impairing the method of manufacturing the wiring board in which the insulating layer and the wiring layer are laminated, and a wiring board with stabilized power supply voltage can be provided.
本発明によれば、放射ノイズを低減し電源揺らぎを抑えたコンデンサ内蔵配線基板およびその製造方法と電子機器を提供することができ、異なる回路ブロックを近接した小型の電子機器を作製することができる。 According to the present invention, it is possible to provide a capacitor-embedded wiring board that reduces radiation noise and suppresses power fluctuation, a manufacturing method thereof, and an electronic device , and a small electronic device in which different circuit blocks are close to each other can be manufactured. .
1 配線基板
2 電源配線層
3 グランド配線層
4 絶縁層
5 配線
6 インナービア
7 第1のコンデンサ
8 第1のコンデンサの誘電体
9 電極
1 Wiring Board 2 Power
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JPH05246776A (en) * | 1992-03-03 | 1993-09-24 | Res Dev Corp Of Japan | Method of chemical modification of mica surface |
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JPH06297634A (en) * | 1993-04-19 | 1994-10-25 | Toshiba Chem Corp | Copper-clad laminated plate and multi-layered copper-clad laminated plate |
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JP2001332825A (en) * | 2000-03-14 | 2001-11-30 | Fuji Xerox Co Ltd | Circuit board device and design-supporting device |
JP3825324B2 (en) * | 2002-01-07 | 2006-09-27 | 京セラ株式会社 | Multilayer wiring board |
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Cited By (1)
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