JP4811339B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、巡回型のＡ／Ｄ変換器に関する。

加速度センサ、圧力センサなどの車両用センサは、一般に数ｍＶから数百ｍＶの非常に小さいレベルの信号を出力する。一方、車両用マイクロコンピュータ（マイコン）などに搭載されているＡ／Ｄ変換器は、０Ｖから５Ｖの入力ダイナミックレンジ（変換電圧範囲）を持つものが多く、上記センサからの微小な信号をそのままＡ／Ｄ変換すると、入力ダイナミックレンジを有効に用いることができない。

これに対しては、一般に図１７に示すようにＡ／Ｄ変換器の前に増幅器（アンプ）を設け、センサの種類、品番、信号レベルなどに応じて増幅器のゲインを最適な値に選択、設定する手段が用いられている。図１８（ａ）は増幅器に入力されるセンサの出力電圧を示しており、図１８（ｂ）はＡ／Ｄ変換器の入力ダイナミックレンジに合わせて増幅した後の増幅器の出力電圧（Ａ／Ｄ変換器の入力電圧）を示している。特許文献１には、Ａ／Ｄ変換器の前にスイッチトキャパシタにより構成された複数の増幅器を設け、その各増幅器のゲインを調整可能な構成が開示されている。

また、その他の手段としては、Ａ／Ｄ変換器の分解能を高めることが考えられるが、分解能を高めることは必ずしも容易ではない。特許文献２には、Ａ／Ｄ変換器のフルレンジ入力に対する量子化分解能を上限として、入力信号の大きさに応じて分解能を下げることにより量子化幅を合わせる構成が開示されている。
米国特許第５８９２４７２号明細書 特開２００５−２６０４４９号公報

特許文献１のように増幅器を複数段設けることは、ＩＣのチップサイズの増大を招くとともに、各増幅器のオフセット誤差、ゲイン誤差、リニアリティ誤差（非直線性誤差）などが累積することになり、増幅器とＡ／Ｄ変換器とを含めた総合的な変換精度が悪化する。各増幅器の誤差を低減することも可能であるが、そのためには種々の補償回路などを付加する必要があり、ＩＣのチップサイズが一層増大することになる。また、特許文献２のように分解能を下げる方向で調整する構成では、センサからの微小な信号に対してその振幅をフルレンジとして分解能を高めることはできない。

本発明は上記事情に鑑みてなされたもので、その目的は、増幅機能を有するＡ／Ｄ変換器を提供することにある。

請求項１に記載した手段によれば、Ａ／Ｄ変換動作に先立って、巡回型のＡ／Ｄ変換器が本来備えている残余電圧生成回路を用いてＡ／Ｄ変換の対象である外部信号電圧を増幅する。すなわち、残余電圧生成回路において用いるアナログ電圧を所定の規定値とし、外部信号電圧を入力切替回路を介して残余電圧生成回路に入力すると、残余電圧生成回路は、外部信号電圧と規定値との差電圧を増幅した電圧を出力する。その後、必要とする増幅率が得られるように、この残余電圧生成回路の出力電圧を必要に応じて入力切替回路および残余電圧生成回路を通して巡回させることにより、Ａ／Ｄ変換器自体に増幅機能を持たせることができる。

この外部信号電圧の増幅後は、残余電圧生成回路において、Ａ／Ｄ変換回路から出力されるデジタル変換値をＤ／Ａ変換してアナログ電圧を生成するようにし、外部信号電圧の増幅電圧を入力切替回路、Ａ／Ｄ変換回路および残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換を実行する。

Ａ／Ｄ変換器の残余電圧生成回路は、高いＡ／Ｄ変換精度を得るために一般に高精度に構成されている。このため、残余電圧生成回路の増幅作用を用いることにより、新たに増幅器を付加することなく高精度、低オフセット、高リニアリティの特性を持つ可変ゲイン増幅器を実現できる。その結果、Ａ／Ｄ変換器の前段に増幅器を付加する必要がなくなり、回路構成を縮小できＩＣのチップサイズを低減できる。

請求項２に記載した手段によれば、残余電圧生成回路は、コンデンサアレイ回路、演算増幅器および積分コンデンサにより構成される。入力切替回路を介して積分コンデンサとアレイコンデンサとの中から選択したコンデンサに対し外部信号電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて積分コンデンサを演算増幅器の入出力端子間に接続した状態でアレイコンデンサと積分コンデンサとの間で電荷再分配を行う。これにより、外部信号電圧に対する増幅が行われる。そして、演算増幅器から出力される電圧に応じた上記電荷設定と初期化それに続く上記電荷再分配を必要に応じて行えばさらに増幅が行われ、その繰り返し数（巡回数）に応じた増幅率が得られる。

その後は、積分コンデンサとアレイコンデンサとの中から選択したコンデンサに対し上記増幅した電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて積分コンデンサを演算増幅器の入出力端子間に接続した状態でＡ／Ｄ変換回路の変換結果に応じて各アレイコンデンサの非共通側電極をそれぞれ複数の基準電圧線の何れかに接続することによりアレイコンデンサと積分コンデンサとの間で電荷再分配を行う。そして、分解能に応じて必要回数だけ演算増幅器から出力される残余電圧に応じた上記電荷設定と初期化それに続く上記電荷再分配を行うことにより高精度のＡ／Ｄ変換が行われる。

請求項３に記載した手段によれば、残余電圧生成回路は、コモンラインと演算増幅器の入力端子との間に第１のスイッチ回路を備え、コモンラインと所定の電圧線との間に第２のスイッチ回路を備えている。増幅動作およびＡ／Ｄ変換動作において、第１のスイッチ回路を開いて第２のスイッチ回路を閉じた状態で電荷設定と初期化を実行するので、電荷設定期間において演算増幅器と積分コンデンサをホールド回路として動作させることができ、巡回動作をさせる上で別にサンプルホールド回路を設ける必要がなく、チップサイズを一層低減できる。また、積分コンデンサが接続された演算増幅器をホールド回路として用いるので、新たな誤差が加わることがなく精度の良いＡ／Ｄ変換結果が得られる。

請求項４に記載した手段によれば、残余電圧生成回路から出力される増幅電圧または残余電圧がサンプルホールド回路により保持されるので、増幅動作における巡回動作、増幅動作からＡ／Ｄ変換動作への移行動作およびＡ／Ｄ変換動作における巡回動作での電荷設定を正しく実行できる。

請求項５に記載した手段によれば、外部信号電圧の増幅動作における残余電圧生成回路の増幅率と、その後のＡ／Ｄ変換動作における残余電圧生成回路の増幅率とをそれぞれ独立して設定できる。従って、Ａ／Ｄ変換動作に影響を及ぼすことなく増幅動作における増幅率だけを高く設定でき、増幅動作時の巡回数を減らして変換時間を短縮できる。もしくは、Ａ／Ｄ変換動作に影響を及ぼすことなく増幅動作における増幅率だけを低く設定でき、増幅動作時の巡回数に応じて増幅率を小刻みに（小幅に）変更することができる。

請求項６に記載した手段によれば、外部信号電圧の増幅動作における積分コンデンサの静電容量と、その後のＡ／Ｄ変換動作における積分コンデンサの静電容量とをそれぞれ独立して設定できる。従って、Ａ／Ｄ変換動作に影響を及ぼすことなく増幅動作における増幅率だけを高く設定でき、増幅動作時の巡回数を減らして変換時間を短縮できる。もしくは、Ａ／Ｄ変換動作に影響を及ぼすことなく増幅動作における増幅率だけを低く設定でき、増幅動作時の巡回数に応じて増幅率を小刻みに（小幅に）変更することができる。

請求項７に記載した手段によれば、外部信号電圧に対しオフセット電圧を与えることなく増幅することができる。一方、請求項８に記載した手段によれば、被増幅電圧を残余電圧生成回路に通過させるごとにアナログ電圧の規定値を異なる値に設定できるので、外部信号電圧に対し適当なオフセット電圧を与えながら増幅することができる。

請求項９に記載した手段によれば、残余電圧生成回路はＤ／Ａ変換回路を備え、外部信号電圧の増幅動作時に、Ｄ／Ａ変換回路に対しＡ／Ｄ変換回路から出力されるデジタル変換値に替えて所定のデジタル値を与えることにより、残余電圧生成回路におけるアナログ電圧を所定の規定値としている。

請求項１０に記載した手段によれば、オフセット電圧を持つ外部信号電圧やセンサからの差動出力信号を、入力ダイナミックレンジを適切に維持しながらＡ／Ｄ変換できる。また、コモンモードノイズなどを有効に除去することができる。さらに、回路構成が対称となっているので、各スイッチ回路の切り替え時に発生するフィードスルーなどによる誤差を相殺でき、より高い変換精度を得ることができる。

請求項１１に記載した手段によれば、外部信号電圧を選択して入力切替回路に与えるマルチプレクサを備え、マルチプレクサの選択チャネルごとに外部信号電圧の増幅動作における巡回数を設定できる。その結果、可変ゲインアンプをＡ／Ｄ変換器に前置したり、分解能の異なる複数のＡ／Ｄ変換器を設ける必要がなく、信号電圧レンジの異なる複数の信号を効率よくＡ／Ｄ変換することができる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、車載用制御ＩＣに用いられる巡回型Ａ／Ｄ変換器の構成を示している。この巡回型Ａ／Ｄ変換器１は、信号入力端子２に入力された信号電圧Ｖin（外部信号電圧）を増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力するもので、ＭビットのＡ／Ｄ変換回路３、ＭビットのマルチプライングＤ／Ａ変換器４、サンプルホールド回路５、切替回路６および制御回路７から構成されている。

サンプルホールド回路５は、マルチプライングＤ／Ａ変換器４の出力電圧（後述するように増幅電圧または残余電圧）をサンプルホールドし、切替回路６（入力切替回路に相当）は、信号入力端子２に入力された信号電圧Ｖinおよびサンプルホールド回路５の出力電圧のうち何れか一方を選択してＡ／Ｄ変換回路３およびマルチプライングＤ／Ａ変換器４に入力するようになっている。

マルチプライングＤ／Ａ変換器４（残余電圧生成回路に相当）は、Ａ／Ｄ変換回路３の入力電圧と、制御回路７から出力されるデジタル値をＤ／Ａ変換して得たアナログ電圧との差電圧を増幅した電圧（増幅電圧または残余電圧）を生成するもので、サンプルホールド回路８、ＭビットのＤ／Ａ変換回路９、サンプルホールド回路８の出力電圧からＤ／Ａ変換回路９の出力電圧を減算する減算器１０および増幅回路１１から構成されている。

図２は、制御回路７のうち増幅動作とＡ／Ｄ変換動作との切替回路の構成を示している。ＡＮＤ回路１２は、Ａ／Ｄ変換回路３から出力されたＭビット分の各信号と切替信号ＡＭＰＢとの各ＡＮＤ信号を生成し、そのＡＮＤ信号をマルチプライングＤ／Ａ変換器４に対し出力するようになっている。切替信号ＡＭＰＢは、後述するように増幅動作時にロウレベル、Ａ／Ｄ変換動作時にハイレベルとなる。制御回路７は、ロジック回路に替えてマイコンにより構成されていてもよい。

次に、巡回型Ａ／Ｄ変換器１の動作タイミングを示す図３を参照しながらその動作を説明する。以下の説明においては、動作タイミング図に示したマルチプライングＤ／Ａ変換器４の機能を括弧付きで記載している。巡回型Ａ／Ｄ変換器１は、Ａ／Ｄ変換を実行するために本来備えているマルチプライングＤ／Ａ変換器４、サンプルホールド回路５および切替回路６を用いて信号電圧Ｖinを増幅し、その後、Ａ／Ｄ変換回路３も用いてＡ／Ｄ変換を実行する。

（増幅動作）
制御回路７は、切替信号ＡＭＰＢをロウレベルにしてＤ／Ａ変換回路９への入力デジタル値をゼロとし、Ｄ／Ａ変換回路９の出力電圧を０Ｖ（所定の規定値に相当）に設定する。そして、切替回路６を信号入力端子２側（信号電圧Ｖin側）に切り替えて、マルチプライングＤ／Ａ変換器４（のサンプルホールド回路８）をサンプリング動作させる（Sampling）。

制御回路７は、マルチプライングＤ／Ａ変換器４に信号電圧Ｖinをホールドさせた後、切替回路６をサンプルホールド回路５側に切り替えて、マルチプライングＤ／Ａ変換器４を増幅動作させる。マルチプライングＤ／Ａ変換器４は、ホールドした信号電圧ＶinからＤ／Ａ変換回路９の出力電圧（０Ｖ）を減算し、それを増幅回路１１で増幅して出力する。サンプルホールド回路５は、この増幅期間（Amp(1)）中にマルチプライングＤ／Ａ変換器４から出力される増幅電圧をサンプルし、その後ホールドする。

本実施形態では、より高い増幅率を得るために、上記ホールドした増幅電圧を切替回路６とマルチプライングＤ／Ａ変換器４を通して巡回させ、マルチプライングＤ／Ａ変換器４に１回目と同様にして２回目のサンプリング動作と増幅動作を行わせる（Sampling、Amp(2)）。この２回目の増幅動作は、サンプルホールド回路５が増幅電圧をホールドした時点で終了する。

（Ａ／Ｄ変換動作）
その後、制御回路７は、切替信号ＡＭＰＢをハイレベルにして、Ａ／Ｄ変換回路３から出力されるデジタル変換値をＤ／Ａ変換回路９への入力デジタル値とする。そして、マルチプライングＤ／Ａ変換器４にサンプルホールド回路５から出力される上記増幅電圧をサンプリングさせるとともに、Ａ／Ｄ変換回路３に上記増幅電圧をＡ／Ｄ変換させる（Sampling）。Ａ／Ｄ変換のタイミング（図３に記載されたＡ／Ｄ変換回路３の出力が変化するタイミング）は、サンプルホールド回路５のホールド期間内であれば、必ずしも図示したタイミングでなくてもよい。制御回路７は、Ａ／Ｄ変換値をシフト加算回路(図示せず)に入力する。

マルチプライングＤ／Ａ変換器４は、サンプルホールド回路８にホールドされた上記増幅電圧からＤ／Ａ変換回路９の出力電圧（Ａ／Ｄ変換回路３のデジタル変換値に応じたＤ／Ａ変換値）を減算し、それを増幅回路１１で増幅して出力する（MD/A(1)）。サンプルホールド回路５は、このマルチプライングＤ／Ａ変換器４から出力される残余電圧をサンプリングし、その後ホールドする。

制御回路７は、この残余電圧を切替回路６、Ａ／Ｄ変換回路３およびマルチプライングＤ／Ａ変換器４を通して巡回させる。上述した増幅電圧（残余電圧）をマルチプライングＤ／Ａ変換器４に（Ｋ−１）回通過させることにより、Ａ／Ｄ変換回路３はＫ回のＡ／Ｄ変換を実行し、制御回路７のシフト加算回路は、各Ａ／Ｄ変換値を１ビットずつ重ねながら順次加算して最終的にＮ＝Ｋ・（Ｍ−１）ビットのＡ／Ｄ変換コードを出力する。なお、Ｍ＝１．５ビットの場合にはＭ＝２として計算され、Ｎ＝Ｋビットとなる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器１は、最初にサンプルホールドされた信号電圧Ｖinを切替回路６とマルチプライングＤ／Ａ変換器４とサンプルホールド回路５とを介して適当な回数巡回させることにより、所望のゲイン倍だけ増幅することができる。これにより、車両用センサから出力される数ｍＶから数百ｍＶ程度の微小レベルの信号を増幅し、Ａ／Ｄ変換に適したダイナミックレンジ（例えば０Ｖから５Ｖの範囲）に調整してからＡ／Ｄ変換を実行することができ、これによって本来の（上記増幅機能を有しない）Ａ／Ｄ変換器の分解能を有効に活用することができ、実効的にＡ／Ｄ変換分解能を高めることができる。

巡回型Ａ／Ｄ変換器１は、Ａ／Ｄ変換を実行するために本来備えている回路要素を用いて増幅動作を行うので、従来構成のものとは異なり巡回型Ａ／Ｄ変換器１の前段に増幅器を付加する必要がなく、回路構成を縮小できＩＣのチップサイズを低減できる。特に、マルチプライングＤ／Ａ変換器４は、高いＡ／Ｄ変換精度を得るために一般に高精度を有しているので、このマルチプライングＤ／Ａ変換器４を用いることにより、高精度、低オフセット、高リニアリティの特性を持つ優れた増幅器を実現できる。また、マルチプライングＤ／Ａ変換器４への通過回数（＝巡回数＋１）に応じて増幅率を変えることができるので、プログラマブルな可変ゲイン増幅器を実現できる。

以下では、上述した第１の実施形態に示した巡回型Ａ／Ｄ変換器１を具体化した種々の実施形態について順次説明する。
（第２の実施形態）
本発明の第２の実施形態について、図４ないし図７を参照しながら説明する。
図４は、巡回型Ａ／Ｄ変換器１３の構成を示しており、図１に示す構成と同一部分には同一符号を付している。図５は、Ａ／Ｄ変換回路３の構成を示している。Ａ／Ｄ変換回路３は、Ｖrefp（５Ｖ）とＶrefm（０Ｖ）を基準電圧とし、Ｍ＝１．５ビットつまり３値のデジタル変換値０、１、２（＝００、０１、１０）を出力するようになっている。

具体的には、基準電圧ＶrefpとＶrefmの差電圧を抵抗Ｒ０、Ｒ１、Ｒ２で分圧し、抵抗Ｒ０とＲ１、抵抗Ｒ１とＲ２の各接続点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子に接続されている。コンパレータＣＭＰ１、ＣＭＰ２の反転入力端子には、切替回路６を介して電圧が入力されている。ここで、抵抗Ｒ０、Ｒ１、Ｒ２の抵抗値としては、抵抗Ｒ１を所定の抵抗値Ｒ［Ω］としたときに、抵抗Ｒ０とＲ２を１．５Ｒ［Ω］となるように設定している。

コンパレータＣＭＰ１、ＣＭＰ２から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路１５に入力される。ラッチ回路１５は、ラッチ信号がハイレベルになると、その時のコンパレータＣＭＰ１、ＣＭＰ２の出力信号を保持して、その保持した出力信号をエンコーダ１６に出力する。また、エンコーダ１６は、ラッチ回路１５からの信号に基づいて３値のＡ／Ｄ変換コードを生成して出力する。

図４に示すマルチプライングＤ／Ａ変換器１４（残余電圧生成回路に相当）は、オペアンプ１７、コンデンサＣＳ、ＣＦおよびスイッチＳ１〜Ｓ４から構成されている。オペアンプ１７は、コモンライン１８の電圧を入力とし、増幅電圧または残余電圧を出力する。コンデンサＣＳは、本発明でいうアレイコンデンサ（コンデンサアレイ回路）に相当し、その一端（共通側電極）はコモンライン１８に接続され、他端（非共通側電極）はスイッチＳ４を介して複数の基準電圧線（Ｖrefp（５Ｖ）、Ｖref（２．５Ｖ）、Ｖrefm（０Ｖ）の各電圧線）および切替回路６の共通接点のうちの何れかに接続されるようになっている。

オペアンプ１７の反転入力端子と出力端子との間にはスイッチＳ１が接続されており、切替回路６とオペアンプ１７の反転入力端子との間には、スイッチＳ３とコンデンサＣＦとが直列に接続されている。また、スイッチＳ３とコンデンサＣＦとの接続点とオペアンプ１７の出力端子との間には、スイッチＳ２が接続されている。コンデンサＣＦは、本発明でいう積分コンデンサに相当し、スイッチＳ１がオフ、スイッチＳ２がオンの状態でオペアンプ１７の入出力端子間に接続される。

サンプルホールド回路５は、オペアンプ１９、マルチプライングＤ／Ａ変換器１４とオペアンプ１９の反転入力端子との間に接続されたスイッチＳ５とコンデンサＣＡ、これらスイッチＳ５とコンデンサＣＡとの接続点とグランドとの間に接続されたスイッチＳ６、オペアンプ１９の反転入力端子と出力端子との間に並列に接続されたスイッチＳ７とコンデンサＣＢとにより構成されている。

次に、図６および図７を参照しながら巡回型Ａ／Ｄ変換器１３の動作を説明する。
制御回路２０は、Ａ／Ｄ変換回路３とスイッチＳ１〜Ｓ４を制御して、図６に示すように信号電圧Ｖinを１回巡回させて（マルチプライングＤ／Ａ変換器１４に２回通過させて）増幅動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

（増幅動作）
制御回路２０は、切替回路６を信号入力端子２側（信号電圧Ｖin側）、スイッチＳ４を切替回路６側に切り替え、スイッチＳ１、Ｓ３をオン、スイッチＳ２をオフとし、コンデンサＣＦとＣＳに信号電圧Ｖinで電荷設定をする（Sampling）。続いて、切替回路６をサンプルホールド回路５側、スイッチＳ４をＶrefm側に切り替え、スイッチＳ１、Ｓ３、Ｓ６をオフ、スイッチＳ２、Ｓ５、Ｓ７をオンとし、マルチプライングＤ／Ａ変換器１４を増幅動作させるとともに、サンプルホールド回路５をサンプリング動作させる（Amp(1)）。

これにより、コンデンサＣＦがオペアンプ１７の入出力端子間に接続され、コンデンサＣＦとＣＳとの間で電荷再分配が行われる。オペアンプ１７の出力電圧をＶoutとすれば、Ｖrefmを０Ｖとしている点も考慮して電荷再分配に係る式は（１）式のようになり、増幅された出力電圧Ｖoutは（２）式のようになる。ＣＦ＝ＣＳに設定されていると、信号電圧ＶinをマルチプライングＤ／Ａ変換器１４に１回通過させることにより２倍の増幅率を得られる。
（ＣＦ＋ＣＳ）（Ｖin−０）＝ＣＳ（０−０）＋ＣＦ（Ｖout−０） …（１）
Ｖout＝（ＣＦ＋ＣＳ）／ＣＦ・Ｖin …（２）

本実施形態ではより高い増幅率を得るために、制御回路２０は、スイッチＳ５、Ｓ７をオフ、スイッチＳ６をオンしてサンプルホールド回路５をホールド動作させて上記マルチプライングＤ／Ａ変換器１４の出力（Ｖout）をホールドした後、ホールドした増幅電圧を切替回路６とマルチプライングＤ／Ａ変換器１４を通して巡回させ、マルチプライングＤ／Ａ変換器１４に２回目の増幅動作を行わせる。この増幅動作は、１回目と同様に、スイッチＳ４を切替回路６側に切り替え、スイッチＳ１、Ｓ３をオン、スイッチＳ２をオフして電荷を設定し（Sampling）、その後スイッチＳ４をＶrefm側に切り替え、スイッチＳ１、Ｓ３をオフ、スイッチＳ２をオンして電荷を再分配することにより行われる（Amp(2)）。増幅動作は、スイッチＳ５、Ｓ７をオフ、スイッチＳ６をオンしてサンプルホールド回路５が増幅電圧をホールドした時点で終了する。以上の一連の増幅動作によって、信号電圧Ｖinは４倍増幅されたことになる。

（Ａ／Ｄ変換動作）
制御回路２０は、スイッチＳ４を切替回路６側に切り替え、スイッチＳ１、Ｓ３をオン、スイッチＳ２をオフとし、コンデンサＣＦとＣＳに上記増幅電圧で電荷設定をする（Sampling）。Ａ／Ｄ変換回路３のＡ／Ｄ変換値が整定するとラッチ回路１５に対しハイレベルのラッチ信号を出力し、電荷設定が完了するとスイッチＳ１とＳ３をオフし、その後スイッチＳ２をオンするとともにＡ／Ｄ変換回路３のＡ／Ｄ変換値に応じてスイッチＳ４を切り替えて電荷再分配を実行する（MD/A(1)）。これとともに、スイッチＳ６をオフ、スイッチＳ５、Ｓ７をオンとし、サンプルホールド回路５をサンプリング動作させる。

図７は、マルチプライングＤ／Ａ変換器１４の変換特性を示している。横軸と縦軸は、それぞれマルチプライングＤ／Ａ変換器１４の入力電圧Ｖｉと出力電圧Ｖout（残余電圧）である。入力電圧Ｖｉに対するＡ／Ｄ変換回路３のＡ／Ｄ変換値およびスイッチＳ４の切り替えは、以下のようになる。

０Ｖ≦入力電圧Ｖｉ＜１．８７５Ｖ ：Ａ／Ｄ変換値＝００ Ｓ４＝Ｖrefm
１．８７５Ｖ≦入力電圧Ｖｉ＜３．１２５Ｖ：Ａ／Ｄ変換値＝０１ Ｓ４＝Ｖref
３．１２５Ｖ≦入力電圧Ｖｉ＜５Ｖ ：Ａ／Ｄ変換値＝１０ Ｓ４＝Ｖrefp

上記電荷再分配に係る式は（３）式のようになり、ＣＦ＝ＣＳ、Ｖrefp＝２・Ｖref、Ｖrefm＝０Ｖの条件の下で得られる残余電圧Ｖoutは（４）式および図７に示すようになる。ここで、ｎはＡ／Ｄ変換値（０、１、２の何れか）である。
（ＣＦ＋ＣＳ）（Ｖｉ−０）＝ＣＳ（ｎ・Ｖref−０）＋ＣＦ（Ｖout−０） …（３）
Ｖout＝２（Ｖｉ−ｎ（Ｖref／２）） …（４）

その後、制御回路２０は、（４）式に示す残余電圧Ｖoutをサンプルホールド回路５、切替回路６、Ａ／Ｄ変換回路３およびマルチプライングＤ／Ａ変換器１４を通して巡回させる。上述した増幅電圧（残余電圧）をマルチプライングＤ／Ａ変換器１４に９（＝Ｋ−１）回通過させることにより、Ａ／Ｄ変換回路３は１０（＝Ｋ）回のＡ／Ｄ変換を実行し、制御回路２０のシフト加算回路は、各Ａ／Ｄ変換値を１ビットずつ重ねながら順次加算して最終的にＮ＝１０ビットのＡ／Ｄ変換コードを出力する。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器１３によれば、Ａ／Ｄ変換に先立って、Ａ／Ｄ変換を実行するために本来備えているマルチプライングＤ／Ａ変換器１４に、Ｄ／Ａ変換値を強制的に０Ｖに設定した状態で信号電圧Ｖinを通過させる（巡回させる）ことにより信号電圧Ｖinを増幅することができる。この種のＡ／Ｄ変換器では、一般にコンデンサＣＦとＣＳの静電容量の比は非常に高精度に設定されているので、高い精度を持つ可変ゲイン増幅器を実現できる。

なお、上記動作説明より明らかなように、本実施形態におけるサンプルホールド回路５の役割は、マルチプライングＤ／Ａ変換器１４が電荷再分配を実施した後にその出力電圧を一旦サンプルホールドし、巡回動作における次のステップのコンデンサＣＦとＣＳへの電荷設定に備えるためであった。従って、サンプルホールド回路５の替わりに、マルチプライングＤ／Ａ変換器１４と同様のマルチプライングＤ／Ａ変換器と１．５ビットＡ／Ｄ変換回路３と同様の１．５ビットＡ／Ｄ変換回路をもう一つずつ準備し、これでサンプルホールド回路５を置き換えることも可能である。このような構成において、これら２対のマルチプライングＤ／Ａ変換器にそれぞれが交互に互いに逆の動作となるようにサンプリング（電荷設定）動作と電荷再分配動作とを行わせることにより、変換時間を短縮することができる。

（第３の実施形態）
本発明の第３の実施形態について、図８ないし図１０を参照しながら説明する。
図８は、巡回型Ａ／Ｄ変換器２１の構成を示しており、図１に示す構成と同一部分には同一符号を付している。また、Ａ／Ｄ変換回路３は、図９に示すように３ビットである点を除いて、図５に示す１．５ビットのＡ／Ｄ変換回路と同様に構成されている。従って、このＡ／Ｄ変換回路自体、ラッチ回路およびエンコーダには、図５に示すものと同じ符号を付している。

本実施形態のマルチプライングＤ／Ａ変換器２２（残余電圧生成回路に相当）は、図１に示すマルチプライングＤ／Ａ変換器４とサンプルホールド回路５の機能を併せ持つもので、オペアンプ２３、コンデンサアレイ回路２４、コンデンサＣＦおよびスイッチＳ１０〜Ｓ２０から構成されている。

コンデンサアレイ回路２４は、互いに等しい静電容量Ｃを有する８個のアレイコンデンサＣＳ１０〜ＣＳ１７により構成されている。これらコンデンサＣＳ１０〜ＣＳ１７の下部電極（共通側電極）はそれぞれコモンライン２５に接続され、上部電極（非共通側電極）はそれぞれスイッチＳ１０〜Ｓ１７を介して複数の基準電圧線（Ｖrefp（５Ｖ）、Ｖrefm（０Ｖ）の各電圧線）および切替回路６の共通接点うちの何れかに接続されるようになっている。

コモンライン２５は、スイッチＳ１９（第１のスイッチ回路に相当）を介してオペアンプ２３の反転入力端子に接続されるとともに、スイッチＳ２０（第２のスイッチ回路に相当）を介してグランド（所定の電圧線に相当）に接続されている。また、オペアンプ２３の反転入力端子と出力端子との間にはスイッチＳ１８が接続されており、切替回路６とオペアンプ２３の反転入力端子との間には、各コンデンサＣＳ１０〜ＣＳ１７の２倍の静電容量２Ｃを有するコンデンサＣＦ（積分コンデンサに相当）が接続されている。

次に、図１０を参照しながら巡回型Ａ／Ｄ変換器２１の動作を説明する。
制御回路２６は、Ａ／Ｄ変換回路３とスイッチＳ１０〜Ｓ２０を制御して、図１０に示すように信号電圧Ｖinを１回巡回させて（マルチプライングＤ／Ａ変換器２２に２回通過させて）増幅動作を実行し、その後、その増幅電圧を２回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換を３回実行させて）６ビットのＡ／Ｄ変換動作を実行する。

（増幅動作）
制御回路２６は、切替回路６を信号入力端子２側（信号電圧Ｖin側）、スイッチＳ１０〜Ｓ１５を切替回路６側、スイッチＳ１６、Ｓ１７をＶrefm側に切り替え、スイッチＳ１８、Ｓ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０〜ＣＳ１５に信号電圧Ｖinで電荷設定をするとともに、コンデンサＣＳ１６とＣＳ１７の電荷を初期化する（Sampling）。続いて、スイッチＳ１８、Ｓ２０をオフとした後、切替回路６をマルチプライングＤ／Ａ変換器２２側、スイッチＳ１０〜Ｓ１７をＶrefm側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２２を増幅動作させる（Amp(1)）。

これにより、コンデンサＣＦがオペアンプ２３の入出力端子間に接続され、コンデンサＣＦ、ＣＳ１０〜ＣＳ１７の間で電荷再分配が行われる。オペアンプ２３の出力電圧をＶoutとすれば、電荷再分配に係る式は（５）式のようになり、増幅された出力電圧Ｖoutは（６）式のようになる。つまり、信号電圧ＶinをマルチプライングＤ／Ａ変換器２２に１回通過させることにより４倍の増幅率を得られる。
（ＣＦ＋６・ＣＳ）（Ｖin−０）＝８・ＣＳ（０−０）＋ＣＦ（Ｖout−０）…（５）
Ｖout＝（ＣＦ＋６・ＣＳ）／ＣＦ・Ｖin＝４・Ｖin …（６）

本実施形態ではより高い増幅率を得るために、制御回路２６は、スイッチＳ１９をオフして増幅電圧をホールドし、その増幅電圧を切替回路６を介してマルチプライングＤ／Ａ変換器２２に巡回させ、マルチプライングＤ／Ａ変換器２２に２回目の増幅動作を行わせる。すなわち、スイッチＳ１０〜Ｓ１５を切替回路６側に切り替え、スイッチＳ２０をオンしてコンデンサＣＳ１０〜ＣＳ１５に電荷を設定するとともに、コンデンサＣＳ１６とＣＳ１７の電荷を初期化する（Sampling）。その後、スイッチＳ２０をオフとした後、スイッチＳ１０〜Ｓ１７をＶrefm側に切り替え、スイッチＳ１９をオンとし、電荷を再分配する（Amp(2)）。増幅動作は、スイッチＳ１９をオフして増幅電圧をホールドした時点で終了する。

（Ａ／Ｄ変換動作）
制御回路２６は、Ａ／Ｄ変換回路３のラッチ回路１５に対しハイレベルのラッチ信号を出力する。そして、スイッチＳ１０〜Ｓ１５を切替回路６側に切り替え、スイッチＳ２０をオンしてコンデンサＣＳ１０〜ＣＳ１５に増幅電圧で電荷設定をするとともに、コンデンサＣＳ１６とＣＳ１７の電荷を初期化する（Sampling）。電荷設定が完了すると、スイッチＳ２０をオフし、その後スイッチＳ１９をオンするとともにＡ／Ｄ変換回路３のＡ／Ｄ変換値に応じてスイッチＳ１０〜Ｓ１７をＶrefp側またはＶrefm側に切り替えて電荷再分配を実行する（MD/A(1)）。

制御回路２６は、電荷再分配が完了すると、スイッチＳ１９をオフして残余電圧をホールドし、その残余電圧をマルチプライングＤ／Ａ変換器２２に巡回させる。増幅電圧（残余電圧）をマルチプライングＤ／Ａ変換器２２に２（＝Ｋ−１）回通過させることにより、Ａ／Ｄ変換回路３は３（＝Ｋ）回のＡ／Ｄ変換を実行し、制御回路２２のシフト加算回路は、各Ａ／Ｄ変換値を１ビットずつ重ねながら順次加算して最終的にＮ＝６ビットのＡ／Ｄ変換コードを出力する。

本実施形態においては、スイッチＳ１９を新たに設けることによって、スイッチＳ１９とオペアンプ２３と積分コンデンサＣＦは、コンデンサアレイ回路２４とは分離されたサンプルホールド回路として機能することができ、第１、第２の実施形態におけるサンプルホールド回路５を省くことができる。これにより、回路を一層簡素化でき、高精度化が図れる。また、スイッチＳ２０を新たに設けることによって、このサンプルホールドされた電圧をアレイコンデンサＣＳ１０〜ＣＳ１７に充電することができるため、上記一連の巡回動作が可能となる。

以上説明したように、本実施形態の巡回型Ａ／Ｄ変換器２１も、Ａ／Ｄ変換を実行するために本来備えているマルチプライングＤ／Ａ変換器２２を用いて高精度の増幅動作をさせることができ、第１および第２の実施形態と同様の作用および効果を得られる。

（第４の実施形態）
本発明の第４の実施形態について、図１１および図１２を参照しながら説明する。
図１１は、巡回型Ａ／Ｄ変換器の構成を示しており、図１、図８と同一構成部分には同一符号を付している。Ａ／Ｄ変換回路３は、図５に示す１．５ビットの構成を備えている。マルチプライングＤ／Ａ変換器２８（残余電圧生成回路に相当）におけるコンデンサアレイ回路２９は、静電容量ＣＳを有する２つのアレイコンデンサＣＳ１０とＣＳ１１により構成されており、それに伴ってスイッチＳ１０とＳ１１が設けられている。また、コンデンサＣＦは、各コンデンサＣＳ１０、ＣＳ１１の２倍の静電容量２Ｃを有している。

制御回路３０は、Ａ／Ｄ変換回路３とスイッチＳ１０、Ｓ１１、Ｓ１８〜Ｓ２０を制御して、図１２に示すように信号電圧Ｖinを１回巡回させて（マルチプライングＤ／Ａ変換器２８に２回通過させて）増幅動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

（増幅動作）
制御回路３０は、第３の実施形態と同様にして、Ａ／Ｄ変換動作に先立って増幅動作を実行する。すなわち、切替回路６を信号入力端子２側（信号電圧Ｖin側）、スイッチＳ１０、Ｓ１１を切替回路６側に切り替え、スイッチＳ１８、Ｓ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖinで電荷設定をする（Sampling）。続いて、スイッチＳ１８、Ｓ２０をオフとした後、切替回路６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をＶrefm側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２８を増幅動作させる（Amp(1)）。

オペアンプ２３の出力電圧をＶoutとすれば、Ｖrefmが０Ｖに設定されているとして電荷再分配に係る式は（７）式のようになり、増幅された出力電圧Ｖoutは（８）式のようになる。つまり、信号電圧ＶinをマルチプライングＤ／Ａ変換器２８に１回通過させることにより２倍の増幅器を実現できる。その後、第３の実施形態と同様に、マルチプライングＤ／Ａ変換器２８に２回目の増幅動作を行わせている（Amp(2)）。
（ＣＦ＋２・ＣＳ）（Ｖin−０）＝２・ＣＳ（０−０）＋ＣＦ（Ｖout−０）…（７）
Ｖout＝（ＣＦ＋２・ＣＳ）／ＣＦ・Ｖin＝２・Ｖin …（８）

その後のＡ／Ｄ変換動作も第３の実施形態と同様であるため動作説明を省略する。
本実施形態によっても、第１、第３の実施形態と同様の作用および効果を得られる。

（第５の実施形態）
本発明の第５の実施形態について図１３および図１４を参照しながら説明する。
図１３に示す巡回型Ａ／Ｄ変換器３１は、図１１に示す巡回型Ａ／Ｄ変換器２７を差動構成としたもので、１．５ビットの分解能を有するＡ／Ｄ変換回路３２とマルチプライングＤ／Ａ変換器３３（残余電圧生成回路に相当）とから構成されている。また、差動入出力型のオペアンプ３４の非反転出力端子および反転出力端子は、それぞれ（Ｖrefp＋Ｖrefm）／２を中心として逆位相で変化する差動電圧が出力されるようになっている。

Ａ／Ｄ変換回路３２の非反転入力端子は、スイッチ６ｐを介して非反転信号入力端子２ｐまたはオペアンプ３４の非反転出力端子の何れかに選択的に接続されるようになっている。同様に、Ａ／Ｄ変換回路３２の反転入力端子は、スイッチ６ｍを介して反転信号入力端子２ｍまたはオペアンプ３４の反転出力端子の何れかに選択的に接続されるようになっている。

スイッチ６ｐの共通接点とオペアンプ３４の反転入力端子との間には、図１１に示すシングル構成と同様にして、コンデンサＣＦｐ、アレイコンデンサＣＳ１０ｐとＣＳ１１ｐからなるコンデンサアレイ回路２９ｐ、これらコンデンサＣＳ１０ｐとＣＳ１１ｐの上部電極の接続を切り替えるスイッチＳ１０ｐとＳ１１ｐおよびスイッチＳ１９ｐが接続されている。また、コモンライン２５ｐとグランドとの間にはスイッチＳ２０ｐが接続されており、オペアンプ３４の反転入力端子と非反転出力端子との間にはスイッチＳ１８ｐが接続されている。

同様に、スイッチ６ｍの共通接点とオペアンプ３４の非反転入力端子との間には、コンデンサＣＦｍ、アレイコンデンサＣＳ１０ｍとＣＳ１１ｍからなるコンデンサアレイ回路２９ｍ、これらコンデンサＣＳ１０ｍとＣＳ１１ｍの上部電極の接続を切り替えるスイッチＳ１０ｍとＳ１１ｍおよびスイッチＳ１９ｍが接続されている。また、コモンライン２５ｍとグランドとの間にはスイッチＳ２０ｍが接続されており、オペアンプ３４の非反転入力端子と反転出力端子との間にはスイッチＳ１８ｍが接続されている。なお、回路のレイアウトは、非反転信号側と反転信号側とで対称構造とすることが好ましい。

Ａ／Ｄ変換回路３２より出力されるＡ／Ｄ変換コードｎは、制御回路３５内のシフト加算回路（図示せず）において１ビットずつずらしながら加算されるようになっている。
上記構成を有する巡回型Ａ／Ｄ変換器３１の動作タイミングは、図１２に示した動作タイミングとほぼ同様となる。ただし、Ａ／Ｄ変換動作における電荷再分配時において、スイッチＳ１０ｐ、Ｓ１１ｐはＡ／Ｄ変換回路３２から出力されるＡ／Ｄ変換コードｎに基づいて切り替えられ、スイッチＳ１０ｍ、Ｓ１１ｍは（２−ｎ）に基づいて切り替えられる。こうした一連の動作において、非反転信号側と反転信号側における各スイッチの切り替えは同タイミングで行われるようになっている。

図１４は、±０．１５６２５Ｖ（＝±２．５Ｖ／１６）の範囲の入力電圧Ｖinを±２．５Ｖの変換レンジを有する２種類の巡回型Ａ／Ｄ変換器でＡ／Ｄ変換した場合の変換誤差を示している。図中に示すＥ１は、増幅機能を有しない従来の１４ビット巡回型Ａ／Ｄ変換器（図１３に示す構成において増幅動作のないもの：Ｎ＝１４）を用いた場合であり、図中に示すＥ２は、本実施形態の巡回型Ａ／Ｄ変換器３１を用いて２⁴＝１６倍の増幅動作を行った後に１０ビットのＡ／Ｄ変換（Ｎ＝１０）を行った場合である。ここでは、実際のＬＳＩ製造上のコンデンサ容量のばらつきを想定し、図１３におけるコンデンサＣＦｐ、ＣＦｍの容量値が理想的な値に対して１％大きいとしている。

巡回型Ａ／Ｄ変換器３１の増幅動作においてゲイン誤差とオフセット誤差がない理想的な１６倍の増幅が行われた場合、１０ビットの分解能を有するＡ／Ｄ変換動作により得られた１０ビットのＡ／Ｄ変換コードは、１ＬＳＢあたりの電圧分解能が２．５Ｖ×２／２¹⁰／１６＝２．５Ｖ×２／２¹⁴となり、±２．５Ｖの変換レンジを有する１４ビットＡ／Ｄ変換器の電圧分解能と等しくなる。従って、１０ビット巡回型Ａ／Ｄ変換器３１のＡ／Ｄ変換コードのＭＳＢ側を４ビット拡張して考えれば、等価的に従来の１４ビット巡回型Ａ／Ｄ変換器から出力されるＡ／Ｄ変換コードと考えることができる。

実際には、１０ビット巡回型Ａ／Ｄ変換器３１が出力するＡ／Ｄ変換コードには、Ａ／Ｄ変換動作に起因する誤差だけでなく、増幅動作において発生するゲイン誤差、オフセット誤差も含まれる。図１４は、実際にＬＳＩを製造する際に避けられないコンデンサ容量比のばらつきを前提とした場合に、本実施形態の優れた効果を示している。すなわち、増幅機能を有しない１４ビット巡回型Ａ／Ｄ変換器を用いた場合、２箇所において変換値の不連続点が見られる。こうした不連続点ではミスコードが発生する場合がある。この不連続点は、コンデンサ容量の相対比が理想値からずれている場合に、Ａ／Ｄ変換結果に応じたＤ／Ａ変換および残余電圧生成処理に起因して発生するものである。

これに対して、１０ビット巡回型Ａ／Ｄ変換器３１では、不連続性（微分非直線性）が大幅に改善されている。これは、巡回型Ａ／Ｄ変換器３１における１６倍の増幅動作が、その増幅器としての入出力特性に不連続点を発生させないためである。それに続く１０ビットのＡ／Ｄ変換動作においては上記不連続は発生するものの、１６倍増幅された信号に対して発生するため、その不連続の度合いは１／１６に低減され、優れた微分非直線性を得ることができる。

図１４において、変換誤差が右肩上がりとなっているのは、コンデンサの容量比で決まる２倍増幅のゲインが理想値からずれるためである。こうした誤差は、リニアリティを悪化させるものではなく、多くの用途では問題とならない。これに対し、巡回型Ａ／Ｄ変換器は、巡回数を増やすことによって容易に分解能を高めることができるため、増幅機能を持たない従来の巡回型Ａ／Ｄ変換器の巡回数を増やし、必要であれば得られたＡ／Ｄ変換値の上位ビットを切り捨てるという構成を採用することも考えられる。しかし、このような構成では、リニアリティが悪化する不都合が生じる。

その他、本実施形態の巡回型Ａ／Ｄ変換器３１によれば、第３、第４の実施形態と同様の作用および効果を得られ、さらに信号電圧ＶinpとＶinmとの差電圧をＡ／Ｄ変換するので、外部からのコモンモードノイズを有効に除去することができる。

（第６の実施形態）
本発明の第５の実施形態について図１５ないし図１７を参照しながら説明する。
図１５は、複数チャネル（以下、チャネルをＣｈで表す）を有するＡ／Ｄ変換システムの構成を示している。Ｃｈ１からＣｈＮの各入力端子５１には、それぞれ相異なる信号電圧（外部信号電圧）が入力されている。例えば、Ｃｈ１の入力端子５１(1)には加速度センサが接続され、Ｃｈ２の入力端子５１(2)には温度センサが接続され、Ｃｈ３の入力端子５１(3)にはＩＣの外部で抵抗によって分圧されたバッテリ電圧が入力されるようになっている。制御回路５３は、これらの信号をマルチプレクサ５２を用いて時分割で選択し、上述した巡回型Ａ／Ｄ変換器１により順次Ａ／Ｄ変換するようになっている。

車載制御用途においては、こうした複数の信号電圧をそれぞれＡ／Ｄ変換して車両制御に用いている。この場合、Ａ／Ｄ変換対象となる信号電圧の大きさ（ダイナミックレンジ）は、各信号ごとに異なっているのが普通である。一例を示せば、加速度センサの出力電圧レンジは１５ｍＶ、温度センサの出力電圧レンジは５００ｍＶ、分圧されたバッテリ電圧のレンジは５Ｖである。

こうした場合、Ａ／Ｄ変換器のダイナミックレンジは、最も大きい信号電圧レンジを包含するように決定しなければならない。上述の例では、分圧されたバッテリ電圧のレンジに合わせて変換レンジを５Ｖに設定する。本実施形態では、Ａ／Ｄ変換器に上述した巡回型Ａ／Ｄ変換器１を適用し、それぞれのＡ／Ｄ変換対象電圧（マルチプレクサ５２の選択チャネル）ごとに最適な増幅ゲイン（増幅動作における巡回数）を設定している。最適なゲインとは、増幅後の信号電圧レンジが巡回型Ａ／Ｄ変換器１のダイナミックレンジを超えない範囲でできるだけ大きいゲインである。

図１６は、具体的なゲイン設定例を示している。１０ビットの巡回型Ａ／Ｄ変換器１を用いる場合、その増幅機能を用いることにより、最も振幅の小さいＣｈ１の加速度センサからの信号電圧を入力換算で０．０１９ｍＶ（＝５０００ｍＶ／１０２４／２５６）の分解能でＡ／Ｄ変換することができる。これは、５Ｖレンジの１８ビットＡ／Ｄ変換器の分解能と等価である。一方、分圧されたバッテリ電圧に対しては、５Ｖレンジの１０ビットＡ／Ｄ変換器の分解能である４．８８ｍＶ（＝５０００ｍＶ／１０２４）の分解能でＡ／Ｄ変換される。

すなわち、本実施形態のように巡回型Ａ／Ｄ変換器１をマルチチャネルＡ／Ｄ変換器に適用し、マルチプレクサ５２の選択チャネルごとに増幅動作における巡回数を設定可能とすることで、可変ゲインアンプ増幅器をＡ／Ｄ変換器に前置したり、分解能の異なる複数のＡ／Ｄ変換器を搭載する必要がなく、信号レンジの異なる複数の信号を効率よくＡ／Ｄ変換することができ、高分解能Ａ／Ｄ変換器を用いる必要がなくなる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。

上述した各実施形態では、信号電圧ＶinをマルチプライングＤ／Ａ変換器４、１４、２２、２８、３３に２回通過（１回巡回）させることにより増幅したが、１回通過させた後にＡ／Ｄ変換を実行させてもよいし、３回以上通過（２回以上巡回）させた後にＡ／Ｄ変換を実行させてもよい。この通過回数（巡回数）を適宜設定することにより、Ａ／Ｄ変換器にプログラマブルな可変ゲイン増幅器としての機能を持たせることができる。

増幅動作中、マルチプライングＤ／Ａ変換器４、１４、２２、２８、３３に被増幅信号を通過させるごとに増幅率を変更してもよい。この場合、信号電圧Ｖinの増幅動作における増幅率とその後のＡ／Ｄ変換動作における増幅率とをそれぞれ独立して設定する。増幅動作における増幅率は１倍以下であってもよい。

例えば第３の実施形態において、増幅動作時にコンデンサＣＦ、ＣＳ１０〜ＣＳ１５に電荷設定をしたが、コンデンサＣＦとコンデンサＣＳ１０〜ＣＳ１７のうちの少なくとも１つに電荷設定する構成としてもよい。これにより、１．５倍、２倍、２．５倍、３倍、３．５倍、４倍、４．５倍、５倍の増幅率が得られる。また、増幅動作の電荷再分配時にスイッチＳ１０〜Ｓ１７の少なくとも１つをＶrefm側ではなく切替回路６側に切り替えれば、１倍以下の増幅率を含めさらに多種類の増幅率を実現できる。

コンデンサＣＦの静電容量を変更可能に構成し、信号電圧Ｖinの増幅動作におけるコンデンサＣＦの静電容量と、その後のＡ／Ｄ変換動作におけるコンデンサＣＦの静電容量とをそれぞれ独立して設定してもよい。例えば第３の実施形態において、Ａ／Ｄ変換動作でのコンデンサＣＦの静電容量２Ｃに対し、増幅動作でのコンデンサＣＦの静電容量をＣに変更すれば、より高い増幅率が得られる。

各実施形態において、増幅動作時にオフセット電圧を与える構成としてもよい。すなわち、信号電圧ＶinをマルチプライングＤ／Ａ変換器４、１４、２２、２８、３３に通過させるごとに、本発明でいうアナログ電圧の規定値を異なる値に設定してもよい。例えば第１の実施形態では、増幅動作時に制御回路７からＤ／Ａ変換回路９への入力デジタル値をオフセット電圧に応じた値とし、第２の実施形態では、増幅動作時の電荷再分配に際しスイッチＳ４をＶrefp側またはＶref側に切り替えればよい。また、第３の実施形態では、増幅動作時の電荷再分配に際しスイッチＳ１０〜Ｓ１７のうち少なくとも１つをＶrefp側に切り替えればよい。

各実施形態において、増幅動作時における巡回数を変更可能とし、増幅動作時にもＡ／Ｄ変換回路３、３２にＡ／Ｄ変換を実行させ、その変換結果に基づいて信号電圧ＶinがＡ／Ｄ変換に適したダイナミックレンジにまで増幅されたか否かを判断して巡回動作を停止するように構成してもよい。この場合、制御回路７、２０、２６、３０、３５は、巡回数（マルチプライングＤ／Ａ変換器４、１４、２２、２８、３３への通過回数）と各回の増幅率とを記憶し、得られたＡ／Ｄ変換値に対する補正処理を行えばよい。

本発明の第１の実施形態を示す巡回型Ａ／Ｄ変換器の構成図 増幅動作とＡ／Ｄ変換動作との切替回路の構成を示す図 動作タイミングを示す図 本発明の第２の実施形態を示す図１相当図 １．５ビットＡ／Ｄ変換回路の構成図 図３相当図 １．５ビットマルチプライングＤ／Ａ変換器の変換特性を示す図 本発明の第３の実施形態を示す図１相当図 ３ビットＡ／Ｄ変換回路の構成図 図３相当図 本発明の第４の実施形態を示す図１相当図 図３相当図 本発明の第５の実施形態を示す図１相当図 入力電圧を±２．５Ｖの変換レンジを有する２種類の巡回型Ａ／Ｄ変換器でＡ／Ｄ変換した場合の変換誤差を示す図 本発明の第６の実施形態を示すマルチチャネルＡ／Ｄ変換システムの構成図 各チャネルごとのゲイン設定例を示す図 従来技術を示す増幅器とＡ／Ｄ変換器との組み合わせを示す図 増幅器の入出力波形を示す図

符号の説明

図面中、１、１３、２１、２７、３１は巡回型Ａ／Ｄ変換器、３、３２はＡ／Ｄ変換回路、４、１４、２２、２８、３３はマルチプライングＤ／Ａ変換器（残余電圧生成回路）、５はサンプルホールド回路、６、６ｐ、６ｍは切替回路（入力切替回路）、７、２０、２６、３０、３５は制御回路、１７、２３、３４はオペアンプ（演算増幅器）、１８、２５、２５ｐ、２５ｍはコモンライン、２４、２９、２９ｐ、２９ｍはコンデンサアレイ回路、５２はマルチプレクサ、ＣＳ、ＣＳ１０〜ＣＳ１７、ＣＳ１０ｐ、ＣＳ１１ｐ、ＣＳ１０ｍ、ＣＳ１１ｍはコンデンサ（アレイコンデンサ）、ＣＦ、ＣＦｐ、ＣＦｍはコンデンサ（積分コンデンサ）、Ｓ１９、Ｓ１９ｐ、Ｓ１９ｍはスイッチ（第１のスイッチ回路）、Ｓ２０、Ｓ２０ｐ、Ｓ２０ｍはスイッチ（第２のスイッチ回路）である。

Claims (11)

1. Ａ／Ｄ変換回路と、
   このＡ／Ｄ変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路と、
   外部信号電圧および前記残余電圧生成回路から出力される電圧のうち何れか一方を前記Ａ／Ｄ変換回路および前記残余電圧生成回路に入力する入力切替回路と、
   前記残余電圧生成回路におけるアナログ電圧を所定の規定値とし、前記外部信号電圧を前記入力切替回路を介して前記残余電圧生成回路に入力し、その残余電圧生成回路の出力電圧を必要に応じて前記入力切替回路および前記残余電圧生成回路を通して巡回させることにより前記外部信号電圧を増幅し、その後、前記残余電圧生成回路におけるアナログ電圧を前記Ａ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値とした上で、前記外部信号電圧の増幅電圧を前記入力切替回路、前記Ａ／Ｄ変換回路および前記残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換を実行する制御回路とを備えていることを特徴とするＡ／Ｄ変換器。
2. 前記残余電圧生成回路は、
   １または複数のアレイコンデンサを備え、当該各アレイコンデンサの一端が共通側電極としてコモンラインに接続され、他端が非共通側電極として複数の基準電圧線および前記入力切替回路のうちの何れかに接続されるコンデンサアレイ回路と、
   前記コモンラインの電圧を入力とし前記増幅電圧または前記残余電圧を出力する演算増幅器と、
   前記演算増幅器の入出力端子間に接続可能な積分コンデンサとを備えて構成され、
   前記制御回路は、前記入力切替回路を介して前記積分コンデンサと前記アレイコンデンサとの中から選択したコンデンサに対し前記外部信号電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続した状態で前記アレイコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の所定の何れかに接続することにより前記アレイコンデンサと前記積分コンデンサとの間で電荷再分配を行い、その後必要に応じて前記演算増幅器から出力される電圧に応じた前記電荷設定と初期化それに続く前記電荷再分配を行うことにより前記外部信号電圧を増幅し、その後、前記入力切替回路を介して前記積分コンデンサと前記アレイコンデンサとの中から選択したコンデンサに対し前記増幅した電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続した状態で前記Ａ／Ｄ変換回路の変換結果に応じて前記各アレイコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続することにより前記アレイコンデンサと前記積分コンデンサとの間で電荷再分配を行い、その後必要回数だけ前記演算増幅器から出力される残余電圧に応じた前記電荷設定と初期化それに続く前記電荷再分配を行うことにより前記増幅した電圧をＡ／Ｄ変換することを特徴とする請求項１記載のＡ／Ｄ変換器。
3. 前記残余電圧生成回路は、前記コモンラインと前記演算増幅器の入力端子との間に接続された第１のスイッチ回路と、前記コモンラインと所定の電圧線との間に接続された第２のスイッチ回路とを備え、
   前記制御回路は、前記外部信号電圧の増幅動作において、前記第１のスイッチ回路を開いて前記第２のスイッチ回路を閉じた状態で電荷設定と初期化を実行し、続いて前記第２のスイッチ回路を開いて前記第１のスイッチ回路を閉じるとともに前記積分コンデンサを前記演算増幅器の入出力端子間に接続した状態で電荷再分配を実行し、その後のＡ／Ｄ変換動作において、前記第１のスイッチ回路を開いて前記第２のスイッチ回路を閉じた状態で電荷設定と初期化を実行し、続いて前記第２のスイッチ回路を開いて前記第１のスイッチ回路を閉じるとともに前記積分コンデンサを前記演算増幅器の入出力端子間に接続した状態で前記Ａ／Ｄ変換回路の変換結果に応じて前記各アレイコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続して電荷再分配を実行することを特徴とする請求項２記載のＡ／Ｄ変換器。
4. 前記残余電圧生成回路から前記入力切替回路に至る経路にサンプルホールド回路を備えたことを特徴とする請求項２記載のＡ／Ｄ変換器。
5. 前記残余電圧生成回路は、前記Ａ／Ｄ変換回路の入力電圧と前記所定のアナログ電圧との差電圧に対する増幅率を変更可能に構成され、
   前記制御回路は、前記外部信号電圧の増幅動作における前記残余電圧生成回路の増幅率と、その後のＡ／Ｄ変換動作における前記残余電圧生成回路の増幅率とをそれぞれ独立して設定することを特徴とする請求項１記載のＡ／Ｄ変換器。
6. 前記積分コンデンサは、その静電容量を変更可能に構成され、
   前記制御回路は、前記外部信号電圧の増幅動作における前記積分コンデンサの静電容量と、その後のＡ／Ｄ変換動作における前記積分コンデンサの静電容量とをそれぞれ独立して設定することを特徴とする請求項２記載のＡ／Ｄ変換器。
7. 前記制御回路は、前記アナログ電圧の規定値をゼロとして前記外部信号電圧の増幅動作を実行することを特徴とする請求項１ないし６の何れかに記載のＡ／Ｄ変換器。
8. 前記制御回路は、前記外部信号電圧の増幅動作において、被増幅電圧を前記残余電圧生成回路に通過させるごとに前記アナログ電圧の規定値を異なる値に設定可能であることを特徴とする請求項１ないし６の何れかに記載のＡ／Ｄ変換器。
9. 前記残余電圧生成回路は、前記Ａ／Ｄ変換回路から出力されるデジタル変換値をＤ／Ａ変換して前記アナログ電圧を生成するＤ／Ａ変換回路を備え、
   前記制御回路は、前記外部信号電圧の増幅動作時に、前記Ｄ／Ａ変換回路に対し前記Ａ／Ｄ変換回路から出力されるデジタル変換値に替えて所定のデジタル値を与えることを特徴とする請求項１記載のＡ／Ｄ変換器。
10. 前記Ａ／Ｄ変換回路、前記残余電圧生成回路および前記入力切替回路は、それぞれ差動動作可能に構成されていることを特徴とする請求項１ないし９の何れかに記載のＡ／Ｄ変換器。
11. 外部信号電圧を選択して前記入力切替回路に与えるマルチプレクサを備え、
    前記制御回路は、前記マルチプレクサの選択チャネルごとに前記外部信号電圧の増幅動作における巡回数を設定可能に構成されていることを特徴とする請求項１ないし１０の何れかに記載のＡ／Ｄ変換器。

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