JP4801239B2

JP4801239B2 - Liquid crystal display

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Publication number: JP4801239B2
Application number: JP2000142512A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-05-14
Filing date: 2000-05-15
Publication date: 2011-10-26
Anticipated expiration: 2020-05-15
Also published as: JP2001042290A

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は液晶表示装置に関する。また、液晶表示装置を用いた電気光学機器に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素によって画素部を構成し、各画素には画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００６】
近年、アクティブマトリクス型液晶表示装置は、従来からよく用いられているようなノートブック型のパーソナルコンピュータのディスプレイとしてのみならず、デスクトップ型のパーソナルコンピュータのディスプレイとして普及してきている。
【０００７】
パーソナルコンピュータにおいては、複数の情報（文字情報や画像情報を含む）を一度に表示することが求められており、パーソナルコンピュータの表示能力の向上、つまりは画像の高解像度化、多階調表示化（望ましくはフルカラー表示化）が図られてきた。
【０００８】
このようなパーソナルコンピュータの表示能力の向上にともない、その表示装置としてのアクティブマトリクス型液晶表示装置の改良が進められている。そこで最近は、パーソナルコンピュータとのインターフェイスが容易であり、かつドライバの高速駆動が可能であり表示能力の向上が実現できるデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００９】
【発明が解決しようとする課題】
【００１０】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、パーソナルコンピュータ等のデータソースからデジタルビデオデータが入力される。デジタルドライバを有するアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ：Digital-Analog Converterという場合もある）が必要である。Ｄ／Ａ変換回路には様々な種類のものが存在する。
【００１１】
デジタルドライバを有するアクティブマトリクス型液晶表示装置の特徴の一つとして、１ライン分の画素を同時に駆動することができる、いわゆる線順次駆動が比較的容易に実現できることが挙げられる。
【００１２】
また、アクティブマトリクス型液晶表示装置の大画面化、高精細化にあたっては、従来のネマチック液晶によるＴＮモード（ツイストネマチックモード）では、その応答速度が十分であるとは言えない。
【００１３】
そこで、最近、ネマチック液晶よりも２桁〜３桁速い応答速度を有するＶ字型の電気光学特性を有する反強誘電性混合液晶を用いたアクティブマトリクス型液晶表示装置の報告がなされている。
【００１４】
しかし、このＶ字型の電気光学特性を有する反強誘電性混合液晶をアクティブマトリクス型液晶表示装置に用いた場合、ネマチック液晶を用いた場合よりも、画像の「焼付き」が生じ易く、画像の劣化が問題となっている。
【００１５】
そこで、本願発明は上述の問題に鑑みてなされたものであり、焼付きによる画像の劣化を防ぐことのできる液晶表示装置を実現するものである。
【００１６】
【課題を解決するための手段】
【００１７】
本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
複数のサブフレームによって１フレームが形成され、
前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００１８】
また、本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
複数のサブフレームによって１フレームが形成され、
前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の表示が行われることを特徴とする液晶表示装置が提供される。
【００１９】
また、本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、
前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による表示が行われることを特徴とする液晶表示装置が提供される。
【００２０】
また、本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
ｎ個のサブフレーム（ｎは２以上の自然数）によって１フレームが形成され、
前記ｎ個のサブフレームのうちｍ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）には、リセット信号による黒の表示が行われることを特徴とする液晶表示装置。
【００２１】
本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
複数のサブフレームの表示によって１フレームの表示が形成され、
前記複数のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成され、
前記複数のサブフレームのうち少なくとも１つのサブフレームには、リセット信号による黒の画像表示が行われることを特徴とする液晶表示装置が提供される。
【００２２】
また、本発明によると、
複数の画素ＴＦＴがマトリクス状に配置された画素部と、
前記複数の画素ＴＦＴに画像信号を供給するソースドライバおよびゲートドライバと、
実質的にしきい値を有しない強誘電性の液晶材料と、
を有する液晶表示装置であって、
ｍ個のサブフレームの表示によって１フレームの表示が形成され（ｍは自然数）、
前記ｍ個のサブフレームのうち少なくともｎ個のサブフレームには、リセット信号による黒の画像表示が行われ（ｎは自然数、ｍ＞ｎ）、
（ｍ−ｎ）個のサブフレームの表示は、絶対値が等しく反対極性の画像信号が同じ前記画素ＴＦＴに対となって印加されることによって形成されることを特徴とする液晶表示装置が提供される。
【００２３】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。
ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【００２４】
【発明の実施の形態】
【００２５】
本発明の液晶表示装置は、強誘電性の液晶材料、特に図１に示すような電気光学特性を有する反強誘電性混合液晶を用いる。
【００２６】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【００２７】
Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例が図１に示されている。図１に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【００２８】
図１に示されるような無しきい値反強誘電性混合液晶を用いると、高速駆動・低電圧駆動かつ階調表示が可能となる。
【００２９】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。リセット信号は、画面に黒を表示するものとすることができる。
【００３０】
図２を参照する。図２には、本発明の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。なお、１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を複数に分割した期間をサブフレーム期間（Ｔsf）と呼ぶ。
【００３１】
ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００３２】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ₁が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３３】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ₂が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３４】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００３５】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００３６】
次に、図３を参照する。図３には、本発明の液晶表示装置の別の駆動タイミングチャートが示されている。
【００３７】
ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって示す。
【００３８】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ₁が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ₁が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００３９】
この様に、本発明の液晶表示装置においては、同一フレーム期間中の各サブフレームにリセット信号以外の画像信号が供給される時には、同一の画像信号が供給されることになる。
【００４０】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ₂が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。次に、第３のサブフレーム期間（3rd Tsf）には、対応する画素ＴＦＴへ第１のサブフレーム期間に供給された信号と同じ画像信号Ｄ₂が供給され画像の表示が行われる。次に、第４のサブフレーム期間（4th Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００４１】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００４２】
上述したように本発明の液晶表示装置においては、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００４３】
なお上述の例では、１フレームを２個のサブフレームによって形成した場合、および１フレームを４個のサブフレームによって形成した場合でかつ画像信号の供給とリセット信号の供給とを交互に行った場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｎ個のサブフレーム（１≦ｍ＜ｎ、ｍは自然数）によって構成することができ、画像信号の供給とリセット信号の供給とを任意に設定してもよい。
【００４４】
ここで、以下に本発明の液晶表示装置を実施例をもって更に詳しく説明する。ただし、本発明の液晶表示装置は、以下の実施例に限定されるわけではない。
【００４５】
【実施例】
【００４６】
（実施例１）
【００４７】
図４を参照する。図４には、本実施例の液晶表示装置の概略構成図が示されている。１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置１０１は、アクティブマトリクス基板１０１−１および対向基板１０１−２（図示せず）を有している。アクティブマトリクス基板１０１−１は、ソースドライバ１０１−１−１、ゲートドライバ１０１−１−２、デジタルビデオデータ分割回路１０１−１−３および複数の画素ＴＦＴがマトリクス状に配置された画素部１０１−１−４を有している。ソースドライバ１０１−１−１およびゲートドライバ１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板１０１−２は対向電極１０１−２−１（図示せず）を有している。１０３−１および１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００４８】
次に図５を参照する。図５は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。１０１−１−１はソースドライバである。１０１−１−２はゲートドライバである。１０１−１−４は画素部である。１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００４９】
ソースドライバ１０１−１−１は、シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）５０１、ラッチ回路１（９６０×８デジタルラッチ回路）５０２、ラッチ回路２（９６０×８デジタルラッチ回路）５０３、セレクタ回路１（２４０のセレクタ回路）５０４、Ｄ／Ａ変換回路（２４０のＤＡＣ）５０５、セレクタ回路２（２４０のセレクタ回路）５０６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路５０５にはレベルシフタ回路が含まれている。
【００５０】
１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【００５１】
画素部１０１−１−４は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００５２】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【００５３】
まず、ソースドライバの動作を説明する。シフトレジスタ回路５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００５４】
シフトレジスタ回路５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【００５５】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（５０２）に供給される。ラッチ回路１（５０２）は、８ビットデジタルビデオデータ（8bit digital video data）を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（５０２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路１０１−１−３から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【００５６】
ラッチ回路１（５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００５７】
１ライン期間の終了後、シフトレジスタ回路５０１の動作タイミングに合わせて、ラッチ回路２（５０３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（５０３）に一斉に送出され、ラッチ回路２（５０３）の全ステージのラッチ回路に書き込まれ、保持される。
【００５８】
デジタルビデオデータをラッチ回路２（５０３）に送出し終えたラッチ回路１（５０２）には、シフトレジスタ回路５０１からのタイミング信号に基づき、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。
【００５９】
この２順目の１ライン期間中には、ラッチ回路２（５０３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（５０４）によって順次選択され、Ｄ／Ａ変換回路５０５に供給される。なお本実施例では、セレクタ回路１（５０４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【００６０】
なお、セレクタ回路については、本出願人による特許出願である特願平９−２８６０９８号に記載されているものを用いることもできる。
【００６１】
セレクタ回路５０４で選択されたラッチ回路２（５０３）からの８ビット・デジタルビデオデータがＤ／Ａ変換回路５０５に供給される。ここで、本実施例に用いられるＤ／Ａ変換回路について図７を用いて説明する。
【００６２】
図７には、本実施例のＤ／Ａ変換回路の回路図が示されている。なお、本実施例のＤ／Ａ変換回路は、レベルシフタ回路（Ｌ．Ｓ）５０５−２を有しているが、このレベルシフタ回路を省略して設計することも可能である。レベルシフタ回路においては、入力ＩＮに信号Ｌｏが入力され、入力ＩＮｂに信号Ｈｉが入力された時に、出力ＯＵＴからは高電位電源ＶｄｄＨＩが、出力ＯＵＴｂからは低電位電源Ｖｓｓが出力されるようになっている。また、入力ＩＮに信号Ｈｉが入力され、入力ＩＮｂに信号Ｌｏが入力された時に、出力ＯＵＴからは高電位電源Ｖｓｓが、出力ＯＵＴｂからは低電位電源ＶｄｄＨＩが出力されるようになっている。
【００６３】
本実施例のＤ／Ａ変換回路には、ＮＯＲ回路（５０５−１）の一方の入力にデジタルビデオデータＡ0〜Ａ7の反転データ（ここでは反転Ａ0〜反転Ａ7と呼ぶ）が入力されるようになっている。このＮＯＲ回路（５０５−１）の他方の入力には、リセットパルスＡ（ＲｅｓＡ）が入力される。このリセットパルスＡは、Ｄ／Ａ変換回路のリセット期間ＴRに入力される。本実施例の場合、デジタルビデオデータ（反転Ａ0〜Ａ7）はリセット期間ＴR中にもＮＯＲ回路（５０５−１）へ入力されるが、ＮＯＲ回路にリセットパルスＲｅｓＡが入力されている間は、ＮＯＲ回路からはデジタルビデオデータが出力されないようになっている。
【００６４】
なお、ＮＯＲ回路を省略し、リセット期間ＴRの終了後、デジタルビデオデータ（反転Ａ0〜Ａ7）が入力されるようにしてもよい。
【００６５】
リセット期間ＴRの終了後、データ書き込み期間ＴEが始まり、８ビットのデジタルビデオデータがレベルシフタ回路によってその電圧レベルを上げられ、スイッチ回路ＳＷ0〜ＳＷ7に入力される。
【００６６】
スイッチ回路ＳＷ0〜ＳＷ7は、それぞれ２個のアナログスイッチＡＳＷ1およびＡＳＷ2によって構成されている。ＡＳＷ1の一端はＤＣ＿ＶＩＤＥＯ＿Ｌに、その他端はＡＳＷ2の一端に接続されかつ容量に接続されている。また、各ＡＳＷ2の一端はＤＣ＿ＶＩＤＥＯ＿Ｈに、その他端はＡＳＷ1の一端に接続されかつ容量（１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ、１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ）に接続されている。各容量の一端は２つのアナログスイッチに接続されており、他端はリセットスイッチ２（Ｒｅｓ2）に接続されている。また、リセットスイッチ１（Ｒｅｓ1）の一端は、ＤＣ＿ＶＩＤＥＯ＿Ｍに接続されており、他端は上位ビットに対応する容量の一端に接続されている。リセットスイッチＲｅｓ1およびＲｅｓ2には、リセットパルス（ＲｅｓB）および反転リセットパルス（反転ＲｅｓB）が入力される。
【００６７】
また、上位ビットに対応する回路と下位ビットに対応する回路の接続点には、容量（１ｐＦ）が設けられている。なお、本実施例における、上述の全て容量はそれらの値に限定されるわけではない。
【００６８】
Ｄ／Ａ変換回路５０５は、８ビットのデジタルビデオデータを画像信号（階調電圧）に変換し、セレクタ回路２（５０６）によって選択されるソース信号線に順次供給される。
【００６９】
ソース信号線に供給される画像信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に供給される。
【００７０】
ゲートドライバ１０１−１−２においては、シフトレジスタ（図示せず）からのタイミング信号（走査信号）がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【００７１】
このように、ゲートドライバからの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソースドライバからの画像信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【００７２】
１０１−１−３はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルビデオデータ分割回路１０１−１−３は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【００７３】
ここで、本実施例の液晶表示装置１０１の回路構成、特に画素部１０１−１−４の構成について、図６を用いて説明する。
【００７４】
本実施例においては、画素部１０１−１−４は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ６０１、保持容量６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【００７５】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像進号を書き込む。
【００７６】
ここで、本実施例の液晶表示装置の表示方法について説明する。図８を参照する。図８には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは２個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）および第２のサブフレーム期間（2nd Tsf）によって構成されている。
【００７７】
図８には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００７８】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。
【００７９】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００８０】
次のフレーム期間の表示も最初のフレーム期間の表示と同様に、第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号Ｄ₂が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへリセット信号Ｒが供給され、黒の表示が行われる。
【００８１】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００８２】
このように、上述の本発明の液晶表示装置においては、１つのフレームを構成する２つのサブフレームのうち１個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００８３】
（実施例２）
【００８４】
本実施例では、上述の実施例１とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例１と同様であるので、実施例１を参照できる。
【００８５】
本実施例の液晶表示装置の表示方法について説明する。図９を参照する。図９には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは４個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）および第４のサブフレーム期間（4th Tsf）によって構成されている。
【００８６】
図９には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【００８７】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバに走査信号が入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には画像信号Ｄ₁が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には画像信号Ｄ₃が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には画像信号Ｄ₅が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００８８】
つぎに、第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）にゲートドライバに走査信号が入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第２のサブフレーム期間が終了する。
【００８９】
次に、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）にゲートドライバに走査信号が入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ1,1には第１のサブフレーム期間と同じ画像信号Ｄ₁が書き込まれる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図９に示される画素Ｐ2,1には第１のサブフレーム期間と同じ画像信号Ｄ₃が書き込まれる。その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれる。図９に示される画素Ｐ1079,1には第１のサブフレーム期間と同じ画像信号Ｄ₅が書き込まれる。こうして第１のサブフレーム期間が終了する。
【００９０】
つぎに、第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）にゲートドライバに走査信号が入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号が書き込まれ、黒の表示が行われる。その後、各画素に順にリセット信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号が書き込まれ、黒の表示が行われる。こうして第４のサブフレーム期間が終了する。
【００９１】
こうして最初のフレーム期間が終了する。その後、次のフレーム期間が始まり第１〜第４のサブフレームの表示が行われる。
【００９２】
同様にして、連続するフレームの表示が行われ画像が形成される。
【００９３】
このように、上述の本発明の液晶表示装置においては、１個のフレームを構成する４個のサブフレームのうち２個のサブフレームは、黒の表示が行われるので、画面の焼付きを防ぐことができる。
【００９４】
（実施例３）
【００９５】
図１０を参照する。図１０には、本実施例の液晶表示装置の概略構成図が示されている。１００１はデジタルドライバを有する液晶表示装置である。液晶表示装置１００１は、アクティブマトリクス基板１００１−１および対向基板１００１−２（図示せず）を有している。アクティブマトリクス基板１００１−１は、ソースドライバ１００１−１−１、ソースドライバ１００１−１−２、ゲートドライバ１００１−１−３、デジタルビデオデータ分割回路１００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部１００１−１−５を有している。ソースドライバ１００１−１−１、ソースドライバ１００１−１−２およびゲートドライバ１００１−１−３は画素部の複数の画素ＴＦＴを駆動する。また、対向基板１００１−２は対向電極１００１−２−１（図示せず）を有している。１００３−１および１００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【００９６】
ソースドライバ１００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ１００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【００９７】
他の構成は、実施例１と同じである。
【００９８】
（実施例４）
【００９９】
図２２を参照する。図２２には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。本発明を説明するにあたっては、フレームおよびサブフレームという用語を用いる。１画面の表示を１フレームと呼び、１フレームは複数のサブフレームによって形成される。また、１フレームの表示を行うのに要する時間を１フレーム期間（Ｔf）と呼び、１フレーム期間（Ｔf）を構成する複数のサブフレームの表示に対応する期間をサブフレーム期間（Ｔsf）と呼ぶ。
【０１００】
本発明の液晶表示装置においては、複数のサブフレームを高速に表示することによって１画面の表示を行う。あるフレームを表示する際に、あるサブフレームの表示を行うための画像信号と、その次のサブフレームの表示を行うための画像信号は、基準電位からの絶対値が同じで、反対極性である。本発明の液晶表示装置においては、これら２つのサブフレームは常に対になって表示される。
【０１０１】
上述の動作に加えて、複数のサブフレームの表示のうち少なくとも１つのサブフレームには、リセット信号が印加される。本願明細書においては、リセット信号とは、画面にほぼ黒の表示を行うための信号をいうものとする。
【０１０２】
以下に説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。ここでは、１フレーム期間（Ｔf）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【０１０３】
まず最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ₁）が供給され、液晶分子が駆動され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ₁）と絶対値が同じで反対極性の画像信号（反転Ｄ₁）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。このリセット信号は、画像信号の基準電位となっている電位を供給するものであってもよい。また、基準電位以外の電位であっても、黒の画像表示を行う信号であればよい。
【０１０４】
以上の動作によって最初のフレーム期間の表示が終了し、次のフレーム期間が始まる。次のフレーム期間の表示も最初のフレーム期間の表示と同様に行われる。第１のサブフレーム期間（1st Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ₂）が供給され画像の表示が行われる。次に、第２のサブフレーム期間（2nd Tsf）には、対応する画素ＴＦＴへ画像信号（Ｄ₂）と絶対値が同じで反対極性の画像信号（反転Ｄ₂）が供給され画像の表示が行われる。次に、第３のサブフレーム期間には、対応する画素ＴＦＴへリセット信号（Ｒ）が供給され、黒の画像表示が行われる。
【０１０５】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１０６】
上述ように、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができる。
【０１０７】
なお上述の例では、１フレームを３個のサブフレームによって形成した場合について説明したが、本発明はこれらの場合に限られるわけではない。本発明の液晶表示装置においては、１フレームをｍ個のサブフレームによって形成し、少なくともｎ個のサブフレームにリセット信号を供給するようにしてもよい（ｍ＞ｎ、ｍおよびｎは自然数）。
【０１０８】
図２３を参照する。図２３には、本実施例の液晶表示装置の概略構成図が示されている。７１０１はデジタルドライバを有する液晶表示装置である。液晶表示装置７１０１は、アクティブマトリクス基板７１０１−１および対向基板７１０１−２（図示せず）を有している。アクティブマトリクス基板７１０１−１は、ソースドライバ７１０１−１−１、ゲートドライバ７１０１−１−２および複数の画素ＴＦＴがマトリクス状に配置された画素部７１０１−１−３を有している。ソースドライバ７１０１−１−１およびゲートドライバ７１０１−１−２は画素部の複数の画素ＴＦＴを駆動する。また、対向基板７１０１−２は対向電極７１０１−２−１（図示せず）を有している。７１０３−１および７１０３−２は、ＦＰＣ（Flexible Print Circuit）端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。なお、本実施例の液晶表示装置には、外部から８ビットデジタルデータが入力される。
【０１０９】
次に図２４を参照する。図２４は本実施例の液晶表示装置のソースドライバを特に詳細に示した概略構成図である。７１０１−１−１はソースドライバである。７１０１−１−２はゲートドライバである。７１０１−１−３は画素部である。
【０１１０】
ソースドライバ７１０１−１−１は、シフトレジスタ回路７５０１、ラッチ回路１（７５０２）、ラッチ回路２（７５０３）およびＤ／Ａ変換回路７５０４を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路７５０４にはレベルシフタ回路が含まれている。
【０１１１】
７１０１−１−２はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１１２】
画素部７１０１−１−３は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への画像信号（階調電圧）の供給を制御している。各画素電極に画像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０１１３】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【０１１４】
まず、ソースドライバの動作を説明する。シフトレジスタ回路７５０１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路７５０１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０１１５】
シフトレジスタ回路７５０１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【０１１６】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（７５０２）に供給される。ラッチ回路１（７５０２）は、前記タイミング信号が入力されると、外部から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【０１１７】
ラッチ回路１（７５０２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、サブフレームライン期間である。すなわち、ラッチ回路１（７５０２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がサブフレームライン期間である。実際には、このサブフレームライン期間に水平帰線期間が加えられた期間をサブフレームライン期間と呼ぶこともある。
【０１１８】
１サブフレームライン期間の終了後、シフトレジスタ回路７５０１の動作タイミングに合わせて、ラッチ回路２（７５０３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（７５０２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（７５０３）に一斉に送出され、ラッチ回路２（７５０３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１１９】
デジタルビデオデータをラッチ回路２（７５０３）に送出し終えたラッチ回路１（７５０２）には、シフトレジスタ回路７５０１からのタイミング信号に基づき、外部から供給されるデジタルビデオデータの書き込みが順次行われる。
【０１２０】
この２順目の１サブフレームライン期間中には、ラッチ回路２（７５０３）に書き込まれ、保持されているデジタルビデオデータがＤ／Ａ変換回路７５０４に供給される。
【０１２１】
なお、本実施例に用いられるＤ／Ａ変換回路７５０４は、上述の実施例１の図７に示されるものと同様のものが用いられてもよい。
【０１２２】
ここで、本実施例の液晶表示装置の液晶表示装置７１０１の回路構成、特に画素部７１０１−１−３の構成について、図２５を用いて説明する。
【０１２３】
本実施例においては、画素部７１０１−１−３は、（１９２０×１０８０）個の画素を有している。それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐ1079,1919等の符号が付けられている。また、それぞれの画素は、画素ＴＦＴ７６０１、保持容量７６０３を有している。アクティブマトリクス基板と対向基板との間には液晶が挟まれており、液晶７６０２は各画素に対応する液晶を模式的に示したものである。なお、ＣＯＭはコモン電圧端子であり、対向電極および保持容量の一端に接続されている。
【０１２４】
本実施例の液晶表示装置は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、およびＰ1,1919）を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の全ての画素に同時に画像信号を書き込む。
【０１２５】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２６を参照する。図２６には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは３個のサブフレームによって形成されている。本実施例では、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）および第３のサブフレーム期間（3rd Tsf）によって構成されている。
【０１２６】
図２６には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１２７】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ₁）が書き込まれる。
【０１２８】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ₄）が書き込まれる。
【０１２９】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２６に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ₇）が書き込まれる。
【０１３０】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ₁）が書き込まれる。
【０１３１】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２６に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ₄）が書き込まれる。
【０１３２】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。図２６に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ₇）が書き込まれる。
【０１３３】
つぎに、第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第３のサブフレーム期間が終了する。
【０１３４】
以上の動作をもって１フレームの画像表示が終了する。
【０１３５】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１３６】
上述ように、本実施例の液晶表示装置においては、連続するサブフレームに絶対値が同じで反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、黒の表示が行われる。よって、表示の「焼付き」を防止することができる。
【０１３７】
（実施例５）
【０１３８】
本実施例では、上述の実施例４とは異なる表示方法による本発明の液晶表示装置について説明する。なお、本実施例の液晶表示装置の構成は、実施例４と同様であるので、実施例４を参照できる。
【０１３９】
ここで、本実施例の液晶表示装置の表示方法について説明する。図２７を参照する。図２７には、本実施例の液晶表示装置の駆動タイミングチャートが示されている。ここで説明する本発明の液晶表示装置においては、１フレームは５個のサブフレームによって形成されている。つまり本実施例では、１フレーム期間（Ｔｆ）は第１のサブフレーム期間（1st Tsf）、第２のサブフレーム期間（2nd Tsf）、第３のサブフレーム期間（3rd Tsf）、第４のサブフレーム期間（4th Tsf）および第５のサブフレーム期間（5th Tsf）によって構成されている。
【０１４０】
図２７には、画素Ｐ1,1、画素Ｐ2,1、および画素Ｐ1079,1が例にとって示されている。
【０１４１】
まず、最初のフレーム期間の表示について説明する。第１のサブフレーム期間（1st Tsf）にゲートドライバにスタートパルスが入力され、第１のサブフレームライン期間（1st Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（Ｄ₁）が書き込まれる。
【０１４２】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ2,1には画像信号（Ｄ₃）が書き込まれる。
【０１４３】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第１のサブフレーム期間が終了する。なお、図２７に示すように、例えば、画素Ｐ1079,1には画像信号（Ｄ₅）が書き込まれる。
【０１４４】
次に第２のサブフレーム期間（2nd Tsf）が始まる。第２のサブフレーム期間（2nd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第２のサブフレームライン期間（2nd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には画像信号（反転Ｄ₁）が書き込まれる。
【０１４５】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1979にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ2,1には画像信号（反転Ｄ₃）が書き込まれる。
【０１４６】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第２のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には画像信号（反転Ｄ₅）が書き込まれる。
【０１４７】
次に第３のサブフレーム期間（3rd Tsf）が始まる。第３のサブフレーム期間（3rd Tsf）の開始時にゲートドライバにスタートパルスが入力され、第３のサブフレームライン期間（3rd Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ₁）が書き込まれる。
【０１４８】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ2,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ₃）が書き込まれる。
【０１４９】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第３のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第１のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（Ｄ₅）が書き込まれる。
【０１５０】
次に第４のサブフレーム期間（4th Tsf）が始まる。第４のサブフレーム期間（4th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第４のサブフレームライン期間（4th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ1,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ₁）が書き込まれる。
【０１５１】
その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって画像信号に変換され書き込まれる。図２７に示すように、例えば、画素Ｐ2,1には第２のサブフレームライン期間（1st Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ₃）が書き込まれる。
【０１５２】
その後、各画素に順に画像信号が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919に画像信号が書き込まれ、第４のサブフレーム期間が終了する。図２７に示すように、例えば、画素Ｐ1079,1には第２のサブフレームライン期間（2nd Tsfl）に書き込まれた画像信号と同じ画像信号（反転Ｄ₅）が書き込まれる。
【０１５３】
つぎに、第５のサブフレーム期間（5th Tsf）が始まる。第５のサブフレーム期間（5th Tsf）の開始時にゲートドライバにスタートパルスが入力され、第５のサブフレームライン期間（5th Tsfl）に画素Ｐ1,1〜画素Ｐ1,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、次のサブフレームライン期間には、画素Ｐ2,1〜画素Ｐ2,1919にデジタルビデオデータがＤ／Ａ変換回路によって変換されたリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。その後、各画素に順にリセット信号（Ｒ）が書き込まれ、最後の１ライン分の画素Ｐ1079,1〜画素Ｐ1079,1919にリセット信号（Ｒ）が書き込まれ、黒の画像表示が行われる。こうして第５のサブフレーム期間が終了する。
【０１５４】
こうして第１〜第５のサブフレーム期間が終了し、１つのフレーム期間が終了する。
【０１５５】
同様にして、連続するフレームの表示が行われ画像が形成される。
【０１５６】
上述のように本実施例の液晶表示装置においては、１フレームの表示を５個のサブフレームの表示を高速に行うことによって形成する。よって、表示の「焼付き」を防止することができ、かつ画像のチラツキも少なくすることができる。
【０１５７】
（実施例６）
【０１５８】
図２８を参照する。図２８には、本実施例の液晶表示装置の概略構成図が示されている。８００１はデジタルドライバを有する液晶表示装置である。液晶表示装置８００１は、アクティブマトリクス基板８００１−１および対向基板８００１−２（図示せず）を有している。アクティブマトリクス基板８００１−１は、ソースドライバ８００１−１−１、ソースドライバ８００１−１−２、ゲートドライバ８００１−１−３、デジタルビデオデータ分割回路８００１−１−４および複数の画素ＴＦＴがマトリクス状に配置された画素部８００１−１−５を有している。ソースドライバ８００１−１−１、ソースドライバ８００１−１−２およびゲートドライバ８００１−１−３は画素部の複数の画素ＴＦＴを駆動する。また、対向基板８００１−２は対向電極８００１−２−１（図示せず）を有している。８００３−１および８００３−２は、ＦＰＣ端子であり、これらのＦＰＣ端子に外部から種々の信号が入力される。
【０１５９】
ソースドライバ８００１−１−１は画素部の奇数番目のソース信号線に接続された画素を駆動し、ソースドライバ８００１−１−２は画素部の偶数番目のソース信号線に接続された画素を駆動する。
【０１６０】
８００１−１−４はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuitと呼ぶこともある）である。デジタルビデオデータ分割回路８００１−１−４は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（ｘは２以上の自然数）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。本実施例の液晶表示装置においては、デジタルビデオデータ分割回路８００１−１−４は、外部から入力される８０ＭＨｚの８ビットデジタルビデオデータを１０ＭＨｚに落とす。
【０１６１】
他の構成は、実施例４と同じである。
【０１６２】
（実施例７）
【０１６３】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソースドライバ、ゲートドライバ、Ｄ／Ａ変換回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１６４】
図１１（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍの厚さに積層形成する。
【０１６５】
次に、２０〜５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１１（Ａ））
【０１６６】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１１（Ｂ））
【０１６７】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１１（Ｃ））
【０１６８】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１１（Ｄ））
【０１６９】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１０^１ ⁹atoms／cm³の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１２（Ａ））
【０１７０】
次に、レジストマスク６０１３〜６０１６をフッ酸などにより除去して、図１１（Ｄ）と図１２（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【０１７１】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１２（Ｂ））
【０１７２】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１７３】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は６１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１２（Ｃ））
【０１７４】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１２（Ｄ））
【０１７５】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺ ^＋）と表す。（図１３（Ａ））
【０１７６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）と表す。（図１３（Ｂ））
【０１７７】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１７８】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０¹⁶〜５×１０^１ ⁸atoms／cm³であり、図１２（Ａ）および図１３（Ａ）と図１３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）と表す。（図１３（Ｃ））
【０１７９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１８０】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１８１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１３（Ｂ）で形成した不純物領域（ｎ⁺）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図１３（Ｄ））
【０１８２】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は１００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜１００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１４（Ａ））
【０１８３】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【０１８４】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１８５】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１４（Ｃ））
【０１８６】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１５）
【０１８７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１８８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１５では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１８９】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部の対角画面サイズが４インチクラス以上の表示装置にも適用することができる。
【０１９０】
また、前記画素部の対角サイズが２インチ以上であり、前記画素ＴＦＴのチャネル幅が０．２μｍ以上２μｍ以下（好ましくは０．２μｍ以上１．３μｍ以下）であり、かつ前記画素ＴＦＴの活性層膜厚が１０ｎｍ〜５０ｎｍであるようにしてもよい。
【０１９１】
（実施例８）
【０１９２】
上述の本発明の液晶表示装置は、図１６に示すような３板式のプロジェクタに用いることができる。
【０１９３】
図１６において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の液晶表示装置、および２４１１は投影レンズである。
【０１９４】
（実施例９）
【０１９５】
また、上述の本発明の液晶表示装置は、図１７に示すような３板式のプロジェクタに用いることもできる。
【０１９６】
図１７において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶表示装置、および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【０１９７】
（実施例１０）
【０１９８】
また、上述の本発明の液晶表示装置は、図１８に示すような単板式のプロジェクタに用いることもできる。
【０１９９】
図１８において、２６０１はランプとリフレクターとから成る白色光源である。２６０２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイクロレンズによって構成されている。２６０６は本発明の液晶表示装置である。２６０７は集光レンズ、２６０８は投射レンズ、２６０９はスクリーンである。
【０２００】
（実施例１１）
【０２０１】
上記実施例８〜１０のプロジェクターは、その投影方法によってリアプロジェクターとフロントプロジェクターとがある。
【０２０２】
図１９（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１９（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２０３】
図１９（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１９（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０２０４】
（実施例１２）
【０２０５】
本実施例では、本発明の液晶表示装置をゴーグル型ディスプレイに用いた例を示す。
【０２０６】
図２０を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒならびに２８０２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【０２０７】
（実施例１３）
本発明の液晶表示装置を表示媒体として組み込んだ電子機器を例に挙げる。
【０２０８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２１に示す。
【０２０９】
図２１（Ａ）はパーソナルコンピュータであり、本体１１００１、画像入力部１１００２、本発明の液晶表示装置１１００３、キーボード１１００４で構成される。
【０２１０】
図２１（Ｂ）はビデオカメラであり、本体１２００１、本発明の液晶表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０２１１】
図２１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、本発明の液晶表示装置１３００５で構成される。
【０２１２】
図２１（Ｄ）はデジタルカメラであり、本体１４００１、本発明の液晶表示装置１４００２、接眼部１４００３、操作スイッチ１４００４、受像部（図示しない）で構成される。
【０２１３】
図２１（Ｅ）は携帯書籍（電子書籍）であり、本体１５００１、本発明の液晶表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００５、アンテナ１５００６で構成される。
【０２１４】
図２１（Ｆ）は映像やプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１６００１、液晶表示装置１６００２、スピーカ部１６００３、記録媒体１６００４、操作スイッチ１６００５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２１５】
以上の様に、本発明の液晶表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０２１６】
【発明の効果】
【０２１７】
本発明の液晶表示装置によると、１つのフレームを構成する複数のサブフレームのうち少なくとも１個のサブフレームにはリセット信号が供給され黒の表示が行われるので、画面の焼付きを防ぐことができる。
【０２１８】
また、本発明の液晶表示装置においては、連続するサブフレームに絶対値が等しく反対極性の画像信号が同じ画素ＴＦＴに供給されるので、画像信号が液晶分子に供給された時に蓄積される液晶分子の自発分極と反対極性の電荷がキャンセルされる。かつ、すくなくとも１つのサブフレームには、ほぼ黒の画像表示が行われる。よって、表示の「焼付き」を防止することができ、良好な表示を実現することができる。
【図面の簡単な説明】
【図１】無しきい値反強誘電性混合液晶の電気光学特性を示すグラフである。
【図２】本発明の液晶表示装置の駆動タイミングチャートである。
【図３】本発明の液晶表示装置の駆動タイミングチャートである。
【図４】本発明の液晶表示装置のある実施例の概略構成図である。
【図５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図６】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図７】本発明の液晶表示装置のある実施例のＤ／Ａ変換回路の回路構成図である。
【図８】本発明の液晶表示装置の駆動タイミングチャートである。
【図９】本発明の液晶表示装置の駆動タイミングチャートである。
【図１０】本発明の液晶表示装置のある実施例の概略構成図である。
【図１１】本発明の液晶表示装置の作製工程例を示す図である。
【図１２】本発明の液晶表示装置の作製工程例を示す図である。
【図１３】本発明の液晶表示装置の作製工程例を示す図である。
【図１４】本発明の液晶表示装置の作製工程例を示す図である。
【図１５】本発明の液晶表示装置の作製工程例を示す図である。
【図１６】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１７】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図１８】本発明の液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図１９】本発明の液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図２０】本発明の液晶表示装置を用いたゴーグル型ディスプレイの概略構成図である。
【図２１】本発明の液晶表示装置を用いた電子機器の例である。
【図２２】本発明の液晶表示装置の駆動タイミングチャートである。
【図２３】本発明の液晶表示装置のある実施例の概略構成図である。
【図２４】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２５】本発明の液晶表示装置のある実施例の画素部、ソースドライバおよびゲートドライバの回路構成図である。
【図２６】本発明の液晶表示装置の駆動タイミングチャートである。
【図２７】本発明の液晶表示装置の駆動タイミングチャートである。
【図２８】本発明の液晶表示装置のある実施例の概略構成図である。
【符号の説明】
１０１液晶表示装置
１０１−１アクティブマトリクス基板
１０１−２対向基板
１０１−１−１ソースドライバ
１０１−１−２ゲートドライバ
１０１−１−３ゲートドライバ
１０１−１−４画素部
１０１−１−３デジタルビデオデータ分割回路
１０３−１ＦＰＣ
１０３−２ＦＰＣ[0001]
BACKGROUND OF THE INVENTION
[0002]
The present invention relates to a liquid crystal display device. The present invention also relates to an electro-optical device using a liquid crystal display device.
[0003]
[Prior art]
[0004]
Recently, a technique for manufacturing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. The reason is that the demand for active matrix liquid crystal display devices has increased.
[0005]
In an active matrix liquid crystal display device, a pixel portion is configured by several tens to several millions of pixels arranged in a matrix, and a pixel TFT is disposed in each pixel. A pixel electrode connected to each pixel TFT is connected to a pixel electrode. The incoming and outgoing charges are controlled by the switching function of the pixel TFT.
[0006]
In recent years, an active matrix liquid crystal display device has become widespread as a display of a desktop personal computer as well as a display of a notebook personal computer that has been often used.
[0007]
Personal computers are required to display multiple pieces of information (including character information and image information) at the same time, improving the display capabilities of personal computers, that is, increasing the resolution of images and displaying multiple gradations. (Preferably full color display) has been attempted.
[0008]
With the improvement of the display capability of such a personal computer, improvement of an active matrix liquid crystal display device as the display device is being promoted. Therefore, recently, an active matrix liquid crystal display device of a digital drive system that can easily interface with a personal computer, can drive a driver at a high speed, and can realize an improvement in display capability has attracted attention.
[0009]
[Problems to be solved by the invention]
[0010]
Digital video data is input from a data source such as a personal computer to a digital drive type active matrix liquid crystal display device. An active matrix liquid crystal display device having a digital driver has a D / A conversion circuit (also referred to as a DAC: Digital-Analog Converter) that converts digital video data input from the outside into analog data (gradation voltage). is necessary. There are various types of D / A conversion circuits.
[0011]
One of the characteristics of an active matrix liquid crystal display device having a digital driver is that so-called line-sequential driving, in which pixels for one line can be driven simultaneously, can be realized relatively easily.
[0012]
In addition, when the active matrix type liquid crystal display device has a large screen and high definition, the response speed is not sufficient in the conventional TN mode (twisted nematic mode) using nematic liquid crystal.
[0013]
Therefore, recently, an active matrix liquid crystal display device using an antiferroelectric mixed liquid crystal having a V-shaped electro-optic characteristic having a response speed two to three orders of magnitude faster than that of a nematic liquid crystal has been reported.
[0014]
However, when this anti-ferroelectric mixed liquid crystal having V-shaped electro-optical characteristics is used in an active matrix liquid crystal display device, image “burn-in” is more likely to occur than when nematic liquid crystal is used. Deterioration is a problem.
[0015]
Accordingly, the present invention has been made in view of the above-described problems, and realizes a liquid crystal display device that can prevent image deterioration due to image sticking.
[0016]
[Means for Solving the Problems]
[0017]
According to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
One frame is formed by a plurality of subframes,
A liquid crystal display device is provided in which display is performed in at least one subframe of the plurality of subframes by a reset signal.
[0018]
Moreover, according to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
One frame is formed by a plurality of subframes,
A liquid crystal display device is provided in which black is displayed by a reset signal in at least one subframe of the plurality of subframes.
[0019]
Moreover, according to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
One frame is formed by n subframes (n is a natural number of 2 or more),
A liquid crystal display device is provided in which display is performed in m subframes (1 ≦ m <n, where m is a natural number) among the n subframes.
[0020]
Moreover, according to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
One frame is formed by n subframes (n is a natural number of 2 or more),
A liquid crystal display device, wherein black is displayed by a reset signal in m subframes (1 ≦ m <n, where m is a natural number) of the n subframes.
[0021]
According to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
A display of one frame is formed by the display of a plurality of subframes,
The display of the plurality of sub-frames is formed by applying image signals having the same absolute value and opposite polarities to the same pixel TFT,
A liquid crystal display device is provided in which a black image is displayed by a reset signal in at least one subframe of the plurality of subframes.
[0022]
Moreover, according to the present invention,
A pixel portion in which a plurality of pixel TFTs are arranged in a matrix;
A source driver and a gate driver for supplying an image signal to the plurality of pixel TFTs;
A ferroelectric liquid crystal material having substantially no threshold;
A liquid crystal display device comprising:
A display of 1 frame is formed by display of m subframes (m is a natural number),
At least n subframes among the m subframes are displayed with a black image by a reset signal (n is a natural number, m> n),
A display of (mn) subframes is formed by applying image signals having the same absolute value and opposite polarities to the same pixel TFT as a pair. Is done.
[0023]
Hereinafter, the liquid crystal display device of the present invention will be described in more detail with reference to examples.
However, the liquid crystal display device of the present invention is not limited to the following examples.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
[0025]
The liquid crystal display device of the present invention uses a ferroelectric liquid crystal material, particularly an antiferroelectric mixed liquid crystal having electro-optical characteristics as shown in FIG.
[0026]
A liquid crystal exhibiting an antiferroelectric phase in a certain temperature range is called an antiferroelectric liquid crystal. Among mixed liquid crystals having antiferroelectric liquid crystals, there is a so-called thresholdless antiferroelectric mixed liquid crystal that exhibits electro-optic response characteristics in which transmittance continuously changes with respect to an electric field. This thresholdless antiferroelectric mixed liquid crystal has a V-shaped electro-optic response characteristic, and a drive voltage of about ± 2.5 V (cell thickness of about 1 μm to 2 μm) is also found. ing.
[0027]
FIG. 1 shows an example of characteristics of light transmittance with respect to an applied voltage of a thresholdless antiferroelectric mixed liquid crystal exhibiting a V-shaped electro-optic response. The vertical axis of the graph shown in FIG. 1 is the transmittance (arbitrary unit), and the horizontal axis is the applied voltage. The transmission axis of the polarizing plate on the incident side of the liquid crystal display device is set to be substantially parallel to the normal direction of the smectic layer of the thresholdless antiferroelectric mixed liquid crystal that substantially coincides with the rubbing direction of the liquid crystal display device. . Further, the transmission axis of the output-side polarizing plate is set to be substantially perpendicular (crossed Nicols) to the transmission axis of the incident-side polarizing plate.
[0028]
When a thresholdless antiferroelectric mixed liquid crystal as shown in FIG. 1 is used, high speed driving, low voltage driving and gradation display are possible.
[0029]
In the liquid crystal display device of the present invention, one screen is displayed by displaying a plurality of subframes at high speed. A reset signal is applied to at least one subframe of the plurality of subframe displays. The reset signal may display black on the screen.
[0030]
Please refer to FIG. FIG. 2 shows a drive timing chart of the liquid crystal display device of the present invention. In describing the present invention, the terms frame and subframe are used. One screen display is called one frame, and one frame is formed by a plurality of subframes. In addition, a time required to display one frame is called one frame period (Tf), and a period obtained by dividing the one frame period (Tf) into a plurality is called a subframe period (Tsf).
[0031]
In the liquid crystal display device of the present invention described here, one frame is formed by two subframes. Here, one frame period (Tf) is composed of a first subframe period (1st Tsf) and a second subframe period (2nd Tsf).
[0032]
First, display of the first frame period will be described. In the first subframe period (1st Tsf), the image signal D is transmitted to the corresponding pixel TFT.₁Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed.
[0033]
In the display of the next frame period, similarly to the display of the first frame period, the image signal D is transmitted to the corresponding pixel TFT in the first subframe period (1st Tsf).₂Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed.
[0034]
Similarly, continuous frames are displayed and an image is formed.
[0035]
As described above, in the above-described liquid crystal display device of the present invention, one of the two subframes constituting one frame is displayed in black, thereby preventing screen burn-in. it can.
[0036]
Reference is now made to FIG. FIG. 3 shows another driving timing chart of the liquid crystal display device of the present invention.
[0037]
In the liquid crystal display device of the present invention described here, one frame is formed by four subframes. Here, one frame period (Tf) is a first subframe period (1st Tsf), a second subframe period (2nd Tsf), a third subframe period (3rd Tsf), and a fourth subframe period ( 4th Tsf).
[0038]
First, display of the first frame period will be described. In the first subframe period (1st Tsf), the image signal D is transmitted to the corresponding pixel TFT.₁Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed. Next, in the third sub-frame period (3rd Tsf), the same image signal D as the signal supplied to the corresponding pixel TFT in the first sub-frame period.₁Is supplied and an image is displayed. Next, in the fourth subframe period (4th Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed.
[0039]
Thus, in the liquid crystal display device of the present invention, when an image signal other than the reset signal is supplied to each subframe in the same frame period, the same image signal is supplied.
[0040]
In the display of the next frame period, similarly to the display of the first frame period, the image signal D is transmitted to the corresponding pixel TFT in the first subframe period (1st Tsf).₂Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed. Next, in the third sub-frame period (3rd Tsf), the same image signal D as the signal supplied to the corresponding pixel TFT in the first sub-frame period.₂Is supplied and an image is displayed. Next, in the fourth subframe period (4th Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed.
[0041]
Similarly, continuous frames are displayed and an image is formed.
[0042]
As described above, in the liquid crystal display device of the present invention, a black signal is displayed by supplying a reset signal to at least one subframe among a plurality of subframes constituting one frame. Can be prevented.
[0043]
In the above example, when one frame is formed by two subframes, and when one frame is formed by four subframes, and when supply of an image signal and supply of a reset signal are alternately performed. However, the present invention is not limited to these cases. In the liquid crystal display device of the present invention, one frame can be composed of n subframes (1 ≦ m <n, where m is a natural number), and supply of an image signal and supply of a reset signal are arbitrarily set. May be.
[0044]
Hereinafter, the liquid crystal display device of the present invention will be described in more detail with reference to examples. However, the liquid crystal display device of the present invention is not limited to the following examples.
[0045]
【Example】
[0046]
(Example 1)
[0047]
Please refer to FIG. FIG. 4 shows a schematic configuration diagram of the liquid crystal display device of the present embodiment. Reference numeral 101 denotes a liquid crystal display device having a digital driver. The liquid crystal display device 101 includes an active matrix substrate 101-1 and a counter substrate 101-2 (not shown). The active matrix substrate 101-1 includes a source driver 101-1-1, a gate driver 101-1-2, a digital video data division circuit 101-1-3, and a pixel unit 101-in which a plurality of pixel TFTs are arranged in a matrix. 1-4. The source driver 101-1-1 and the gate driver 101-1-2 drive a plurality of pixel TFTs in the pixel portion. The counter substrate 101-2 has a counter electrode 101-2-1 (not shown). Reference numerals 103-1 and 103-2 denote FPC (Flexible Print Circuit) terminals, and various signals are inputted to these FPC terminals from the outside.
[0048]
Reference is now made to FIG. FIG. 5 is a schematic configuration diagram showing in detail the source driver of the liquid crystal display device of this embodiment. 101-1-1 is a source driver. 101-1-2 is a gate driver. Reference numeral 101-1-4 denotes a pixel portion. Reference numeral 101-1-3 denotes a digital video data division circuit (SPC; Serial-to-Parallel Conversion Circuit).
[0049]
The source driver 101-1-1 includes a shift register circuit (240 stage × 2 shift register circuit) 501, a latch circuit 1 (960 × 8 digital latch circuit) 502, a latch circuit 2 (960 × 8 digital latch circuit) 503, A selector circuit 1 (a selector circuit of 240) 504, a D / A conversion circuit (a DAC of 240) 505, and a selector circuit 2 (a selector circuit of 240) 506 are provided. In addition, a buffer circuit and a level shifter circuit (both not shown) are included. For convenience of explanation, the D / A conversion circuit 505 includes a level shifter circuit.
[0050]
Reference numeral 101-1-2 denotes a gate driver, which includes a shift register circuit, a buffer circuit, a level shifter circuit, and the like (all not shown).
[0051]
The pixel unit 101-1-4 has 1920 × 1080 (horizontal × vertical) pixels. A pixel TFT is disposed in each pixel. A source signal line is electrically connected to the source region of each pixel TFT, and a gate signal line is electrically connected to the gate electrode. A pixel electrode is electrically connected to the drain region of each pixel TFT. Each pixel TFT controls the supply of an image signal (gradation voltage) to a pixel electrode electrically connected to each pixel TFT. An image signal (gradation voltage) is supplied to each pixel electrode, and a voltage is applied to the liquid crystal sandwiched between each pixel electrode and the counter electrode to drive the liquid crystal.
[0052]
Here, the operation and signal flow of the active matrix liquid crystal display device of this embodiment will be described.
[0053]
First, the operation of the source driver will be described. A clock signal (CK) and a start pulse (SP) are input to the shift register circuit 501. The shift register circuit 501 sequentially generates timing signals based on the clock signal (CK) and the start pulse (SP), and sequentially supplies the timing signals to subsequent circuits through a buffer circuit or the like (not shown).
[0054]
A timing signal from the shift register circuit 501 is buffered by a buffer circuit or the like. Since many circuits or elements are connected to the source signal line to which the timing signal is supplied, the load capacitance (parasitic capacitance) is large. This buffer circuit is provided in order to prevent “dullness” of the rise of the timing signal caused by the large load capacity.
[0055]
The timing signal buffered by the buffer circuit is supplied to the latch circuit 1 (502). The latch circuit 1 (502) has 960 stages of latch circuits for processing 8-bit digital video data. When the timing signal is input, the latch circuit 1 (502) sequentially captures and holds 8-bit digital video data supplied from the digital video data dividing circuit 101-1-3.
[0056]
The time until digital video data is completely written to the latch circuit in all the stages of the latch circuit 1 (502) is called a line period. That is, from the time when writing of digital video data to the latch circuit of the leftmost stage in the latch circuit 1 (502) is started, the time of writing of digital video data to the latch circuit of the rightmost stage is completed. The time interval until is the line period. Actually, a period obtained by adding a horizontal blanking period to the line period may be called a line period.
[0057]
After the end of one line period, a latch signal (Latch Signal) is supplied to the latch circuit 2 (503) in accordance with the operation timing of the shift register circuit 501. At this moment, the digital video data written and held in the latch circuit 1 (502) is sent all at once to the latch circuit 2 (503) and written and held in the latch circuits of all stages of the latch circuit 2 (503). Is done.
[0058]
The digital video data supplied from the digital video data dividing circuit is written again to the latch circuit 1 (502) which has finished sending the digital video data to the latch circuit 2 (503) based on the timing signal from the shift register circuit 501. Are performed sequentially.
[0059]
During the second line period, the digital video data written and held in the latch circuit 2 (503) is sequentially selected by the selector circuit 1 (504) and supplied to the D / A conversion circuit 505. Is done. In this embodiment, in the selector circuit 1 (504), one selector circuit corresponds to four source signal lines.
[0060]
As the selector circuit, the one described in Japanese Patent Application No. 9-286098, which is a patent application by the present applicant, can be used.
[0061]
The 8-bit digital video data from the latch circuit 2 (503) selected by the selector circuit 504 is supplied to the D / A conversion circuit 505. Here, the D / A conversion circuit used in this embodiment will be described with reference to FIG.
[0062]
FIG. 7 shows a circuit diagram of the D / A conversion circuit of this embodiment. Note that the D / A conversion circuit of this embodiment includes a level shifter circuit (LS) 505-2, but the level shifter circuit may be omitted and designed. In the level shifter circuit, when the signal Lo is input to the input IN and the signal Hi is input to the input INb, the high potential power supply VddHI is output from the output OUT, and the low potential power supply Vss is output from the output OUTb. ing. Further, when the signal Hi is input to the input IN and the signal Lo is input to the input INb, the high potential power supply Vss is output from the output OUT, and the low potential power supply VddHI is output from the output OUTb.
[0063]
In the D / A conversion circuit of this embodiment, inverted data of digital video data A0 to A7 (herein referred to as inverted A0 to inverted A7) is input to one input of the NOR circuit (505-1). It has become. The reset pulse A (ResA) is input to the other input of the NOR circuit (505-1). The reset pulse A is input during the reset period TR of the D / A conversion circuit. In this embodiment, the digital video data (inverted A0 to A7) is input to the NOR circuit (505-1) even during the reset period TR. However, while the reset pulse ResA is input to the NOR circuit, NOR is performed. Digital video data is not output from the circuit.
[0064]
Note that the NOR circuit may be omitted, and digital video data (inverted A0 to A7) may be input after the reset period TR ends.
[0065]
After the reset period TR ends, the data writing period TE starts, and the 8-bit digital video data is raised in voltage by the level shifter circuit and input to the switch circuits SW0 to SW7.
[0066]
Each of the switch circuits SW0 to SW7 is composed of two analog switches ASW1 and ASW2. One end of ASW1 is connected to DC_VIDEO_L, and the other end is connected to one end of ASW2 and connected to a capacitor. One end of each ASW2 is connected to DC_VIDEO_H, and the other end is connected to one end of ASW1 and connected to a capacitor (1pF, 2pF, 4pF, 8pF, 1pF, 2pF, 4pF, 8pF). One end of each capacitor is connected to two analog switches, and the other end is connected to a reset switch 2 (Res2). One end of the reset switch 1 (Res1) is connected to DC_VIDEO_M, and the other end is connected to one end of a capacitor corresponding to the upper bit. A reset pulse (ResB) and an inverted reset pulse (inverted ResB) are input to the reset switches Res1 and Res2.
[0067]
Further, a capacitor (1 pF) is provided at a connection point between the circuit corresponding to the upper bit and the circuit corresponding to the lower bit. In the present embodiment, all the above-mentioned capacities are not limited to those values.
[0068]
The D / A conversion circuit 505 converts 8-bit digital video data into an image signal (gradation voltage), and sequentially supplies it to the source signal line selected by the selector circuit 2 (506).
[0069]
The image signal supplied to the source signal line is supplied to the source region of the pixel TFT of the pixel portion connected to the source signal line.
[0070]
In the gate driver 101-1-2, a timing signal (scanning signal) from a shift register (not shown) is supplied to a buffer circuit (not shown) and supplied to a corresponding gate signal line (scanning line). . A gate electrode of a pixel TFT for one line is connected to the gate signal line, and all the pixel TFTs for one line must be turned on at the same time. Therefore, a buffer circuit having a large current capacity is used. .
[0071]
In this manner, the corresponding pixel TFT is switched by the scanning signal from the gate driver, the image signal (gradation voltage) from the source driver is supplied to the pixel TFT, and the liquid crystal molecules are driven.
[0072]
Reference numeral 101-1-3 denotes a digital video data division circuit (SPC; Serial-to-Parallel Conversion Circuit). The digital video data dividing circuit 101-1-3 is a circuit for reducing the frequency of digital video data input from the outside to 1 / x (x is a natural number of 2 or more). By dividing the digital video data input from the outside, the frequency of the signal necessary for the operation of the driving circuit can be reduced to 1 / x.
[0073]
Here, the circuit configuration of the liquid crystal display device 101 of this embodiment, particularly the configuration of the pixel portion 101-1-4, will be described with reference to FIG.
[0074]
In the present embodiment, the pixel unit 101-1-4 has (1920 × 1080) pixels. For convenience of explanation, reference numerals such as P1,1, P2,1,..., P1079, 1919 are attached to the respective pixels. Each pixel has a pixel TFT 601 and a storage capacitor 603. Liquid crystal is sandwiched between the active matrix substrate and the counter substrate, and the liquid crystal 602 schematically shows the liquid crystal corresponding to each pixel. Note that COM is a common voltage terminal and is connected to one end of the counter electrode and the storage capacitor.
[0075]
The liquid crystal display device of this embodiment performs so-called line-sequential driving that simultaneously drives pixels for one line (for example, P1,1, P1,2,..., And P1,1919). In other words, the image progression is simultaneously written in all the pixels for one line.
[0076]
Here, a display method of the liquid crystal display device of this embodiment will be described. Please refer to FIG. FIG. 8 shows a drive timing chart of the liquid crystal display device of this embodiment. In the liquid crystal display device of the present invention described here, one frame is formed by two subframes. Here, one frame period (Tf) is composed of a first subframe period (1st Tsf) and a second subframe period (2nd Tsf).
[0077]
In FIG. 8, a pixel P1,1, a pixel P2,1, and a pixel P1079,1 are shown as an example.
[0078]
First, display of the first frame period will be described. A scanning signal is input to the gate driver in the first subframe period (1st Tsf), and digital video data is D / A converted into the pixels P1,1 to P1,1919 in the first subframe line period (1st Tsfl). It is converted into an image signal and written by a circuit. Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. Thereafter, the image signal is written in order to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the first subframe period ends.
[0079]
Next, the second subframe period (2nd Tsf) starts. A scanning signal is input to the gate driver in the second subframe period (2nd Tsf), and digital video data is D / A converted into pixels P1,1 to P1,1919 in the second subframe line period (2nd Tsfl). The reset signal converted by the circuit is written and black display is performed. Thereafter, in the next subframe line period, a reset signal obtained by converting the digital video data by the D / A conversion circuit is written to the pixels P2,1 to P2,1919, and black display is performed. Thereafter, a reset signal is sequentially written in each pixel, and the reset signal is written in the last one line of pixels P1079,1 to P1079,1919, and black display is performed. Thus, the second subframe period ends.
[0080]
In the display of the next frame period, similarly to the display of the first frame period, the image signal D is transmitted to the corresponding pixel TFT in the first subframe period (1st Tsf).₂Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), the reset signal R is supplied to the corresponding pixel TFT, and black display is performed.
[0081]
Similarly, continuous frames are displayed and an image is formed.
[0082]
As described above, in the above-described liquid crystal display device of the present invention, one of the two subframes constituting one frame is displayed in black, thereby preventing screen burn-in. it can.
[0083]
(Example 2)
[0084]
In this embodiment, a liquid crystal display device of the present invention by a display method different from that of the first embodiment will be described. In addition, since the structure of the liquid crystal display device of a present Example is the same as that of Example 1, Example 1 can be referred.
[0085]
A display method of the liquid crystal display device of this embodiment will be described. Please refer to FIG. FIG. 9 shows a drive timing chart of the liquid crystal display device of this embodiment. In the liquid crystal display device of the present invention described here, one frame is formed by four subframes. Here, one frame period (Tf) is a first subframe period (1st Tsf), a second subframe period (2nd Tsf), a third subframe period (3rd Tsf), and a fourth subframe period ( 4th Tsf).
[0086]
In FIG. 9, pixel P1,1, pixel P2,1, and pixel P1079,1 are shown as an example.
[0087]
First, display of the first frame period will be described. A scanning signal is input to the gate driver in the first subframe period (1st Tsf), and digital video data is D / A converted into the pixels P1,1 to P1,1919 in the first subframe line period (1st Tsfl). It is converted into an image signal and written by a circuit. The pixel P1,1 shown in FIG.₁Is written. Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. The pixel P2,1 shown in FIG._ThreeIs written. Thereafter, the image signal is written in order to each pixel, and the image signal is written in the last one line of pixels P1079,1 to P1079,1919. The pixel P1079,1 shown in FIG._FiveIs written. Thus, the first subframe period ends.
[0088]
Next, the second subframe period (2nd Tsf) starts. A scanning signal is input to the gate driver in the second subframe period (2nd Tsf), and digital video data is D / A converted into pixels P1,1 to P1,1919 in the second subframe line period (2nd Tsfl). The reset signal converted by the circuit is written and black display is performed. Thereafter, in the next subframe line period, a reset signal obtained by converting the digital video data by the D / A conversion circuit is written to the pixels P2,1 to P2,1919, and black display is performed. Thereafter, a reset signal is sequentially written in each pixel, and the reset signal is written in the last one line of pixels P1079,1 to P1079,1919, and black display is performed. Thus, the second subframe period ends.
[0089]
Next, the third subframe period (3rd Tsf) starts. In the third subframe period (3rd Tsf), the scanning signal is input to the gate driver, and in the third subframe line period (3rd Tsfl), the digital video data is D / A converted into the pixels P1,1 to P1,1919. It is converted into an image signal and written by a circuit. The pixel P1,1 shown in FIG. 9 has the same image signal D as that in the first subframe period.₁Is written. Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. The pixel P2,1 shown in FIG. 9 has the same image signal D as that in the first subframe period._ThreeIs written. Thereafter, the image signal is written in order to each pixel, and the image signal is written in the last one line of pixels P1079,1 to P1079,1919. The pixel P1079,1 shown in FIG. 9 has the same image signal D as that in the first subframe period._FiveIs written. Thus, the first subframe period ends.
[0090]
Next, the fourth subframe period (4th Tsf) starts. In the fourth subframe period (4th Tsf), the scanning signal is input to the gate driver, and in the fourth subframe line period (4th Tsfl), the digital video data is D / A converted to the pixels P1,1 to P1,1919. The reset signal converted by the circuit is written and black display is performed. Thereafter, in the next subframe line period, a reset signal obtained by converting the digital video data by the D / A conversion circuit is written to the pixels P2,1 to P2,1919, and black display is performed. Thereafter, a reset signal is sequentially written in each pixel, and the reset signal is written in the last one line of pixels P1079,1 to P1079,1919, and black display is performed. Thus, the fourth subframe period ends.
[0091]
Thus, the first frame period ends. Thereafter, the next frame period starts and the first to fourth subframes are displayed.
[0092]
Similarly, continuous frames are displayed and an image is formed.
[0093]
Thus, in the above-described liquid crystal display device of the present invention, black display is performed in two subframes out of four subframes constituting one frame, thereby preventing screen burn-in. be able to.
[0094]
(Example 3)
[0095]
Please refer to FIG. FIG. 10 shows a schematic configuration diagram of the liquid crystal display device of this embodiment. Reference numeral 1001 denotes a liquid crystal display device having a digital driver. The liquid crystal display device 1001 includes an active matrix substrate 1001-1 and a counter substrate 1001-2 (not shown). An active matrix substrate 1001-1 includes a source driver 1001-1-1, a source driver 1001-1-2, a gate driver 1001-1-3, a digital video data division circuit 1001-1-4, and a plurality of pixel TFTs. The pixel portion 1001-1-5 is disposed in the area. The source driver 1001-1-1, the source driver 1001-1-2, and the gate driver 1001-1-3 drive a plurality of pixel TFTs in the pixel portion. The counter substrate 1001-2 has a counter electrode 1001-2-1 (not shown). Reference numerals 1003-1 and 1003-2 denote FPC terminals, and various signals are input to these FPC terminals from the outside.
[0096]
The source driver 1001-1-1 drives pixels connected to odd-numbered source signal lines in the pixel portion, and the source driver 1001-1-2 drives pixels connected to even-numbered source signal lines in the pixel portion. To do.
[0097]
Other configurations are the same as those of the first embodiment.
[0098]
Example 4
[0099]
Refer to FIG. FIG. 22 shows a drive timing chart of the liquid crystal display device of this embodiment. In describing the present invention, the terms frame and subframe are used. One screen display is called one frame, and one frame is formed by a plurality of subframes. Also, the time required to display one frame is called one frame period (Tf), and the period corresponding to the display of a plurality of subframes constituting one frame period (Tf) is called a subframe period (Tsf). .
[0100]
In the liquid crystal display device of the present invention, one screen is displayed by displaying a plurality of subframes at high speed. When displaying a certain frame, the image signal for displaying a certain subframe and the image signal for displaying the next subframe have the same absolute value from the reference potential and have the opposite polarity. . In the liquid crystal display device of the present invention, these two sub-frames are always displayed in pairs.
[0101]
In addition to the above-described operation, a reset signal is applied to at least one subframe of the plurality of subframe displays. In this specification, the reset signal refers to a signal for displaying almost black on the screen.
[0102]
In the liquid crystal display device of the present invention described below, one frame is formed by three subframes. Here, one frame period (Tf) is composed of a first subframe period (1st Tsf), a second subframe period (2nd Tsf), and a third subframe period (3rd Tsf).
[0103]
First, display of the first frame period will be described. In the first sub-frame period (1st Tsf), the image signal (D₁) Is supplied, and the liquid crystal molecules are driven to display an image. Next, in the second sub-frame period (2nd Tsf), an image signal (D₁) And an opposite polarity image signal (inverted D)₁) Is supplied and an image is displayed. Next, in the third subframe period, a reset signal (R) is supplied to the corresponding pixel TFT, and black image display is performed. This reset signal may supply a potential that is the reference potential of the image signal. Moreover, even if it is electric potentials other than a reference electric potential, it should just be a signal which displays a black image.
[0104]
With the above operation, the display of the first frame period ends and the next frame period starts. The display of the next frame period is performed in the same manner as the display of the first frame period. In the first sub-frame period (1st Tsf), the image signal (D₂) Is supplied and an image is displayed. Next, in the second sub-frame period (2nd Tsf), an image signal (D₂) And an opposite polarity image signal (inverted D)₂) Is supplied and an image is displayed. Next, in the third subframe period, a reset signal (R) is supplied to the corresponding pixel TFT, and black image display is performed.
[0105]
Similarly, continuous frames are displayed and an image is formed.
[0106]
As described above, in the liquid crystal display device of the present invention, image signals having the same absolute value and the opposite polarity are supplied to the same pixel TFT in successive subframes, and therefore are stored when the image signal is supplied to the liquid crystal molecules. The charge having the opposite polarity to the spontaneous polarization of the liquid crystal molecules is canceled. In addition, an almost black image is displayed in at least one subframe. Therefore, display “burn-in” can be prevented.
[0107]
In the above example, the case where one frame is formed by three sub-frames has been described, but the present invention is not limited to these cases. In the liquid crystal display device of the present invention, one frame may be formed by m subframes, and a reset signal may be supplied to at least n subframes (m> n, m and n are natural numbers).
[0108]
Refer to FIG. FIG. 23 shows a schematic configuration diagram of the liquid crystal display device of the present embodiment. Reference numeral 7101 denotes a liquid crystal display device having a digital driver. The liquid crystal display device 7101 includes an active matrix substrate 7101-1 and a counter substrate 7101-2 (not shown). The active matrix substrate 7101-1 includes a source driver 7101-1-1, a gate driver 7101-1-2, and a pixel portion 7101-1-3 in which a plurality of pixel TFTs are arranged in a matrix. The source driver 7101-1-1 and the gate driver 7101-1-2 drive a plurality of pixel TFTs in the pixel portion. The counter substrate 7101-2 has a counter electrode 7101-2-1 (not shown). Reference numerals 7103-1 and 7103-2 denote FPC (Flexible Print Circuit) terminals, and various signals are input to these FPC terminals from the outside. Note that 8-bit digital data is input to the liquid crystal display device of this embodiment from the outside.
[0109]
Reference is now made to FIG. FIG. 24 is a schematic configuration diagram showing in detail the source driver of the liquid crystal display device of this embodiment. Reference numeral 7101-1-1 denotes a source driver. Reference numeral 7101-1-2 denotes a gate driver. Reference numeral 7101-1-3 denotes a pixel portion.
[0110]
The source driver 7101-1-1 includes a shift register circuit 7501, a latch circuit 1 (7502), a latch circuit 2 (7503), and a D / A conversion circuit 7504. In addition, a buffer circuit and a level shifter circuit (both not shown) are included. For convenience of explanation, the D / A conversion circuit 7504 includes a level shifter circuit.
[0111]
Reference numeral 7101-1-2 denotes a gate driver, which includes a shift register circuit, a buffer circuit, a level shifter circuit, and the like (all not shown).
[0112]
The pixel portion 7101-1-3 has 1920 × 1080 (horizontal × vertical) pixels. A pixel TFT is disposed in each pixel. A source signal line is electrically connected to the source region of each pixel TFT, and a gate signal line is electrically connected to the gate electrode. A pixel electrode is electrically connected to the drain region of each pixel TFT. Each pixel TFT controls the supply of an image signal (gradation voltage) to a pixel electrode electrically connected to each pixel TFT. An image signal (gradation voltage) is supplied to each pixel electrode, and a voltage is applied to the liquid crystal sandwiched between each pixel electrode and the counter electrode to drive the liquid crystal.
[0113]
Here, the operation and signal flow of the active matrix liquid crystal display device of this embodiment will be described.
[0114]
First, the operation of the source driver will be described. A clock signal (CK) and a start pulse (SP) are input to the shift register circuit 7501. The shift register circuit 7501 sequentially generates timing signals based on the clock signal (CK) and the start pulse (SP), and sequentially supplies the timing signals to subsequent circuits through a buffer circuit or the like (not shown).
[0115]
A timing signal from the shift register circuit 7501 is buffered by a buffer circuit or the like. Since many circuits or elements are connected to the source signal line to which the timing signal is supplied, the load capacitance (parasitic capacitance) is large. This buffer circuit is provided in order to prevent “dullness” of the rise of the timing signal caused by the large load capacity.
[0116]
The timing signal buffered by the buffer circuit is supplied to the latch circuit 1 (7502). When the timing signal is input, the latch circuit 1 (7502) sequentially captures and holds 8-bit digital video data supplied from the outside.
[0117]
The time until digital video data is completely written in the latch circuit in all stages of the latch circuit 1 (7502) is a subframe line period. That is, from the time when writing of digital video data is started to the latch circuit of the leftmost stage in the latch circuit 1 (7502), when writing of digital video data is finished to the latch circuit of the rightmost stage. The time interval until is the subframe line period. Actually, a period obtained by adding a horizontal blanking period to the subframe line period may be called a subframe line period.
[0118]
After the end of one subframe line period, a latch signal (Latch Signal) is supplied to the latch circuit 2 (7503) in accordance with the operation timing of the shift register circuit 7501. At this moment, the digital video data written and held in the latch circuit 1 (7502) is sent all at once to the latch circuit 2 (7503), and written and held in the latch circuits of all stages of the latch circuit 2 (7503). Is done.
[0119]
The digital video data supplied from the outside is sequentially written into the latch circuit 1 (7502) which has finished sending the digital video data to the latch circuit 2 (7503) based on the timing signal from the shift register circuit 7501.
[0120]
During this second subframe line period, the digital video data written and held in the latch circuit 2 (7503) is supplied to the D / A conversion circuit 7504.
[0121]
The D / A conversion circuit 7504 used in the present embodiment may be the same as that shown in FIG. 7 of the first embodiment.
[0122]
Here, a circuit configuration of the liquid crystal display device 7101 of the liquid crystal display device of this embodiment, in particular, a configuration of the pixel portion 7101-1-3 will be described with reference to FIG.
[0123]
In this embodiment, the pixel portion 7101-1-3 has (1920 × 1080) pixels. For convenience of explanation, reference numerals such as P1,1, P2,1,..., P1079, 1919 are attached to the respective pixels. Each pixel has a pixel TFT 7601 and a storage capacitor 7603. Liquid crystal is sandwiched between the active matrix substrate and the counter substrate, and the liquid crystal 7602 schematically shows the liquid crystal corresponding to each pixel. Note that COM is a common voltage terminal and is connected to one end of the counter electrode and the storage capacitor.
[0124]
The liquid crystal display device of this embodiment performs so-called line-sequential driving that simultaneously drives pixels for one line (for example, P1,1, P1,2,..., And P1,1919). In other words, the image signal is simultaneously written in all the pixels for one line.
[0125]
Here, a display method of the liquid crystal display device of this embodiment will be described. Refer to FIG. FIG. 26 shows a drive timing chart of the liquid crystal display device of this embodiment. In the liquid crystal display device of the present invention described here, one frame is formed by three subframes. In this embodiment, one frame period (Tf) includes a first subframe period (1st Tsf), a second subframe period (2nd Tsf), and a third subframe period (3rd Tsf).
[0126]
In FIG. 26, pixel P1,1, pixel P2,1, and pixel P1079,1 are shown as an example.
[0127]
First, display of the first frame period will be described. A start pulse is input to the gate driver in the first subframe period (1st Tsf), and digital video data is D / A converted into the pixels P1,1 to P1,1919 in the first subframe line period (1st Tsfl). It is converted into an image signal and written by a circuit. As shown in FIG. 26, for example, an image signal (D₁) Is written.
[0128]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. As shown in FIG. 26, for example, an image signal (D_Four) Is written.
[0129]
Thereafter, the image signal is written in order to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the first subframe period ends. As shown in FIG. 26, for example, the pixel P1079,1 has an image signal (D₇) Is written.
[0130]
Next, the second subframe period (2nd Tsf) starts. At the start of the second subframe period (2nd Tsf), a start pulse is input to the gate driver, and during the second subframe line period (2nd Tsfl), digital video data is output to the pixels P1,1 to P1,1919 as D / It is converted into an image signal and written by the A conversion circuit. As shown in FIG. 26, for example, the pixel P1,1 has an image signal (inverted D₁) Is written.
[0131]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. As shown in FIG. 26, for example, the pixel P2,1 has an image signal (inverted D_Four) Is written.
[0132]
Thereafter, the image signal is written in order to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the first subframe period ends. As shown in FIG. 26, for example, the pixel P1079,1 has an image signal (inverted D).₇) Is written.
[0133]
Next, the third subframe period (3rd Tsf) starts. A reset signal (R) in which a start pulse is input to the gate driver at the start of the third subframe period (3rd Tsf), and digital video data is converted into pixels P1,1 to P1,1919 by the D / A converter circuit Is written, and a black image is displayed. Thereafter, in the next subframe line period, a reset signal (R) obtained by converting the digital video data by the D / A conversion circuit is written to the pixels P2,1 to P2,1919, and a black image is displayed. . Thereafter, the reset signal (R) is sequentially written to each pixel, and the reset signal (R) is written to the pixels P1079,1 to P1079,1919 for the last one line, thereby displaying a black image. Thus, the third subframe period ends.
[0134]
With the above operation, one frame image display is completed.
[0135]
Similarly, continuous frames are displayed and an image is formed.
[0136]
As described above, in the liquid crystal display device according to the present embodiment, image signals having the same absolute value and opposite polarity are supplied to the same pixel TFT in successive subframes, so that they are stored when the image signal is supplied to the liquid crystal molecules. The charge having the opposite polarity to the spontaneous polarization of the liquid crystal molecules is canceled. In addition, black is displayed in at least one subframe. Therefore, display “burn-in” can be prevented.
[0137]
(Example 5)
[0138]
In this embodiment, a liquid crystal display device of the present invention by a display method different from that of the above-described embodiment 4 will be described. In addition, since the structure of the liquid crystal display device of a present Example is the same as that of Example 4, Example 4 can be referred.
[0139]
Here, a display method of the liquid crystal display device of this embodiment will be described. Refer to FIG. FIG. 27 shows a drive timing chart of the liquid crystal display device of this embodiment. In the liquid crystal display device of the present invention described here, one frame is formed by five subframes. That is, in the present embodiment, one frame period (Tf) is a first subframe period (1st Tsf), a second subframe period (2nd Tsf), a third subframe period (3rd Tsf), and a fourth subframe period. The frame period (4th Tsf) and the fifth subframe period (5th Tsf) are included.
[0140]
In FIG. 27, pixel P1,1, pixel P2,1, and pixel P1079,1 are shown as an example.
[0141]
First, display of the first frame period will be described. A start pulse is input to the gate driver in the first subframe period (1st Tsf), and digital video data is D / A converted into the pixels P1,1 to P1,1919 in the first subframe line period (1st Tsfl). It is converted into an image signal and written by a circuit. As shown in FIG. 27, for example, an image signal (D₁) Is written.
[0142]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. As shown in FIG. 27, for example, an image signal (D_Three) Is written.
[0143]
Thereafter, the image signal is written in order to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the first subframe period ends. As shown in FIG. 27, for example, the pixel P1079,1 has an image signal (D_Five) Is written.
[0144]
Next, the second subframe period (2nd Tsf) starts. At the start of the second subframe period (2nd Tsf), a start pulse is input to the gate driver, and during the second subframe line period (2nd Tsfl), digital video data is output to the pixels P1,1 to P1,1919 as D / It is converted into an image signal and written by the A conversion circuit. As shown in FIG. 27, for example, the pixel P1,1 has an image signal (inverted D₁) Is written.
[0145]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written in the pixels P2,1 to P2,1979. As shown in FIG. 27, for example, the pixel P2,1 has an image signal (inverted D)._Three) Is written.
[0146]
Thereafter, an image signal is sequentially written to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the second subframe period ends. As shown in FIG. 27, for example, pixel P1079,1 has an image signal (inverted D_Five) Is written.
[0147]
Next, the third subframe period (3rd Tsf) starts. A start pulse is input to the gate driver at the start of the third subframe period (3rd Tsf), and digital video data is output to the pixels P1,1 to P1,1919 in the third subframe line period (3rd Tsfl). It is converted into an image signal and written by the A conversion circuit. As shown in FIG. 27, for example, the same image signal (D as the image signal written in the first subframe line period (1st Tsfl) in the pixel P1,1).₁) Is written.
[0148]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. As shown in FIG. 27, for example, the same image signal (D as the image signal written in the first subframe line period (1st Tsfl) in the pixel P2,1)._Three) Is written.
[0149]
Thereafter, an image signal is sequentially written to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the third subframe period ends. As shown in FIG. 27, for example, the pixel P1079,1 has the same image signal (D as the image signal written in the first subframe line period (1st Tsfl))._Five) Is written.
[0150]
Next, the fourth subframe period (4th Tsf) starts. At the start of the fourth subframe period (4th Tsf), a start pulse is input to the gate driver, and during the fourth subframe line period (4th Tsfl), digital video data is output to the pixels P1,1 to P1,1919 at D / D It is converted into an image signal and written by the A conversion circuit. As shown in FIG. 27, for example, the pixel P1,1 has the same image signal (inverted D) as the image signal written in the second subframe line period (2nd Tsfl).₁) Is written.
[0151]
Thereafter, in the next subframe line period, digital video data is converted into an image signal by the D / A conversion circuit and written to the pixels P2,1 to P2,1919. As shown in FIG. 27, for example, the pixel P2,1 has the same image signal (inverted D) as the image signal written in the second subframe line period (1st Tsfl)._Three) Is written.
[0152]
Thereafter, the image signal is written in order to each pixel, the image signal is written to the last one line of pixels P1079,1 to P1079,1919, and the fourth subframe period ends. As shown in FIG. 27, for example, the pixel P1079,1 has the same image signal (inverted D) as the image signal written in the second subframe line period (2nd Tsfl)._Five) Is written.
[0153]
Next, the fifth subframe period (5th Tsf) starts. At the start of the fifth subframe period (5th Tsf), a start pulse is input to the gate driver, and in the fifth subframe line period (5th Tsfl), digital video data is input to the pixels P1,1 to P1,1919 at D / D. The reset signal (R) converted by the A conversion circuit is written, and a black image is displayed. Thereafter, in the next subframe line period, a reset signal (R) obtained by converting the digital video data by the D / A conversion circuit is written to the pixels P2,1 to P2,1919, and a black image is displayed. . Thereafter, the reset signal (R) is sequentially written to each pixel, and the reset signal (R) is written to the pixels P1079,1 to P1079,1919 for the last one line, thereby displaying a black image. Thus, the fifth subframe period ends.
[0154]
Thus, the first to fifth subframe periods are finished, and one frame period is finished.
[0155]
Similarly, continuous frames are displayed and an image is formed.
[0156]
As described above, in the liquid crystal display device of this embodiment, one frame display is formed by displaying five subframes at high speed. Therefore, display “burn-in” can be prevented and image flicker can be reduced.
[0157]
(Example 6)
[0158]
Refer to FIG. FIG. 28 shows a schematic configuration diagram of the liquid crystal display device of the present embodiment. Reference numeral 8001 denotes a liquid crystal display device having a digital driver. A liquid crystal display device 8001 includes an active matrix substrate 8001-1 and a counter substrate 8001-2 (not shown). The active matrix substrate 8001-1 includes a source driver 8001-1-1, a source driver 8001-1-2, a gate driver 8001-1-3, a digital video data division circuit 8001-1-4, and a plurality of pixel TFTs in a matrix. The pixel portion 8001-1-5 is disposed in the. The source driver 8001-1-1, source driver 8001-1-2, and gate driver 8001-1-3 drive a plurality of pixel TFTs in the pixel portion. Further, the counter substrate 8001-2 has a counter electrode 8001-2-1 (not shown). 8003-1 and 8003-2 are FPC terminals, and various signals are input to these FPC terminals from the outside.
[0159]
The source driver 8001-1-1 drives pixels connected to odd-numbered source signal lines in the pixel portion, and the source driver 8001-1-2 drives pixels connected to even-numbered source signal lines in the pixel portion. To do.
[0160]
Reference numeral 8001-1-4 denotes a digital video data dividing circuit (SPC: sometimes referred to as a serial-to-parallel conversion circuit). The digital video data division circuit 8001-1-4 is a circuit for reducing the frequency of digital video data input from the outside to 1 / x (x is a natural number of 2 or more). By dividing the digital video data input from the outside, the frequency of the signal necessary for the operation of the driving circuit can be reduced to 1 / x. In the liquid crystal display device of this embodiment, the digital video data dividing circuit 8001-1-4 drops 80 MHz 8-bit digital video data input from the outside to 10 MHz.
[0161]
Other configurations are the same as those in the fourth embodiment.
[0162]
(Example 7)
[0163]
Here, a method for manufacturing a pixel TFT in the pixel portion and a TFT of a driver circuit (a source driver, a gate driver, a D / A conversion circuit, etc.) provided around the pixel portion over the same substrate will be described in detail according to the process. However, in order to simplify the description, a CMOS circuit, which is a basic circuit such as a shift register circuit, a buffer circuit, and a D / A conversion circuit, and an n-channel TFT are illustrated in the control circuit.
[0164]
In FIG. 11A, a low alkali glass substrate or a quartz substrate can be used as the substrate 6001. In this example, a low alkali glass substrate was used. In this case, heat treatment may be performed in advance at a temperature lower by about 10 to 20 ° C. than the glass strain point. A base film 6002 such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on the surface of the substrate 6001 where a TFT is formed in order to prevent impurity diffusion from the substrate 6001. For example, SiH by plasma CVD method_Four, NH_Three, N₂A silicon oxynitride film made from O is 100 nm, similarly SiH_Four, N₂A silicon oxynitride film manufactured from O is stacked to a thickness of 100 nm.
[0165]
Next, a semiconductor film 6003a having an amorphous structure with a thickness of 20 to 50 nm (preferably 30 to 80 nm) is formed by a known method such as a plasma CVD method or a sputtering method. In this embodiment, an amorphous silicon film having a thickness of 55 nm is formed by plasma CVD. As the semiconductor film having an amorphous structure, there are an amorphous semiconductor film and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied. Further, since the base film 6002 and the amorphous silicon film 6003a can be formed by the same film formation method, they may be formed continuously. After the formation of the base film, it is possible to prevent contamination of the surface by not exposing it to the air atmosphere, and it is possible to reduce variations in characteristics of TFTs to be manufactured and variations in threshold voltage. (Fig. 11 (A))
[0166]
Then, a crystalline silicon film 6003b is formed from the amorphous silicon film 6003a using a known crystallization technique. For example, a laser crystallization method or a thermal crystallization method (solid phase growth method) may be applied. Here, in accordance with the technique disclosed in Japanese Patent Laid-Open No. 7-130552, the crystallization method using a catalytic element is used for crystallization. A quality silicon film 6003b was formed. Prior to the crystallization step, depending on the amount of hydrogen contained in the amorphous silicon film, heat treatment is performed at 400 to 500 ° C. for about 1 hour, and the amount of hydrogen contained is reduced to 5 atom% or less for crystallization. desirable. When the amorphous silicon film is crystallized, the rearrangement of atoms occurs and the film is densified. Therefore, the thickness of the produced crystalline silicon film is larger than the thickness of the initial amorphous silicon film (55 nm in this embodiment). Also decreased by about 1 to 15%. (Fig. 11 (B))
[0167]
Then, the crystalline silicon film 6003b is divided into island shapes, and island-shaped semiconductor layers 6004 to 6007 are formed. Thereafter, a mask layer 6008 made of a silicon oxide film having a thickness of 50 to 100 nm is formed by plasma CVD or sputtering. (Fig. 11 (C))
[0168]
Then, a resist mask 6009 is provided, and 1 × 10 6 for the purpose of controlling the threshold voltage over the entire surface of the island-like semiconductor layers 6005 to 6007 forming the n-channel TFT.¹⁶~ 5x10¹⁷atoms / cm^ThreeBoron (B) was added as an impurity element imparting p-type at a moderate concentration. Boron (B) may be added by an ion doping method, or may be added simultaneously with the formation of an amorphous silicon film. Although boron (B) is not necessarily added here, the semiconductor layers 6010 to 6012 to which boron (B) is added are preferably formed in order to keep the threshold voltage of the n-channel TFT within a predetermined range. It was good. (Fig. 11 (D))
[0169]
In order to form the LDD region of the n-channel TFT of the driver circuit, an impurity element imparting n-type conductivity is selectively added to the island-shaped semiconductor layers 6010 and 6011. Therefore, resist masks 6013 to 6016 are formed in advance. As the impurity element imparting n-type conductivity, phosphorus (P) or arsenic (As) may be used. Here, phosphorous (PH) is added to add phosphorus (P)._Three) Was applied. The formed impurity regions 6017 and 6018 have a phosphorus (P) concentration of 2 × 10¹⁶~ 5x10¹ ⁹atoms / cm^ThreeIt may be in the range. In this specification, the concentration of an impurity element imparting n-type contained in the impurity regions 6017 to 6019 formed here is defined as (n^-). The impurity region 6019 is a semiconductor layer for forming a storage capacitor of the pixel matrix circuit, and phosphorus (P) is added to this region at the same concentration. (Fig. 12 (A))
[0170]
Next, the resist masks 6013 to 6016 are removed with hydrofluoric acid or the like, and a step of activating the impurity element added in FIGS. 11D and 12A is performed. The activation can be performed by a heat treatment at 500 to 600 ° C. for 1 to 4 hours or a laser activation method in a nitrogen atmosphere. Moreover, you may carry out using both together. In this embodiment, a laser activation method is used, a KrF excimer laser beam (wavelength 248 nm) is used to form a linear beam, an oscillation frequency of 5 to 50 Hz, and an energy density of 100 to 500 mJ / cm.²As a result, the entire surface of the substrate on which the island-shaped semiconductor layer was formed was processed by scanning the linear beam with an overlap ratio of 80 to 98%. Note that there are no particular limitations on the irradiation conditions of the laser beam, and the practitioner may make an appropriate decision.
[0171]
Then, the gate insulating film 6020 is formed with an insulating film containing silicon with a thickness of 10 to 50 nm by a plasma CVD method or a sputtering method. For example, a silicon oxynitride film is formed with a thickness of 20 nm. As the gate insulating film, another insulating film containing silicon may be used as a single layer or a stacked structure. (Fig. 12 (B))
[0172]
Next, a first conductive layer is formed to form a gate electrode. The first conductive layer may be formed as a single layer, but may have a laminated structure such as two layers or three layers as necessary. In this example, a conductive layer (A) 6021 made of a conductive nitride metal film and a conductive layer (B) 6022 made of a metal film were laminated. The conductive layer (B) 6022 is an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), and tungsten (W), an alloy containing the element as a main component, or an alloy film in which the elements are combined. (Typically, a Mo—W alloy film or a Mo—Ta alloy film). The conductive layer (A) 6021 is a tantalum nitride (TaN), tungsten nitride (WN), titanium nitride (TiN) film, or nitride. It is made of molybdenum (MoN). Alternatively, tungsten silicide, titanium silicide, or molybdenum silicide may be applied to the conductive layer (A) 6021 as an alternative material. In the conductive layer (B), the concentration of impurities contained in the conductive layer (B) should be reduced in order to reduce the resistance. In particular, the oxygen concentration should be 30 ppm or less. For example, tungsten (W) was able to realize a specific resistance value of 20 μΩcm or less by setting the oxygen concentration to 30 ppm or less.
[0173]
The conductive layer (A) 6021 may be 10 to 50 nm (preferably 20 to 30 nm), and the conductive layer (B) 6022 may be 6100 to 400 nm (preferably 250 to 350 nm). In this embodiment, a 30 nm thick tantalum nitride film is used for the conductive layer (A) 6021 and a 350 nm Ta film is used for the conductive layer (B) 6022, both of which are formed by sputtering. In film formation by this sputtering method, if an appropriate amount of Xe or Kr is added to the sputtering gas Ar, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 6021. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) or the conductive layer (B) diffuses into the gate insulating film 6020. Can be prevented. (Figure 12 (C))
[0174]
Next, resist masks 6023 to 6027 are formed, and the conductive layers (A) 6021 and (B) 6022 are etched together to form gate electrodes 6028 to 6031 and capacitor wirings 6032. The gate electrodes 6028 to 6031 and the capacitor wiring 6032 are integrally formed of 6028a to 6032a made of a conductive layer (A) and 6028b to 6032b made of a conductive layer (B). At this time, the gate electrodes 6029 and 6030 formed in the driver circuit are formed so as to overlap with part of the impurity regions 6017 and 6018 with the gate insulating film 6020 interposed therebetween. (Fig. 12D)
[0175]
Next, in order to form a source region and a drain region of the p-channel TFT of the driver circuit, a step of adding an impurity element imparting p-type is performed. Here, impurity regions are formed in a self-aligning manner using the gate electrode 6028 as a mask. At this time, a region where the n-channel TFT is formed is covered with a resist mask 6033. And diborane (B₂H₆An impurity region 6034 was formed by an ion doping method using). The boron (B) concentration in this region is 3 × 10²⁰~ 3x10^{twenty one}atoms / cm^ThreeTo be. In this specification, the concentration of the impurity element imparting p-type contained in the impurity region 6034 formed here (p⁺ ⁺). (FIG. 13 (A))
[0176]
Next, in the n-channel TFT, an impurity region functioning as a source region or a drain region was formed. Resist masks 6035 to 6037 were formed, and an impurity element imparting n-type conductivity was added to form impurity regions 6038 to 6042. This is the phosphine (PH_Three), And the phosphorus (P) concentration in this region is 1 × 10²⁰~ 1x10^{twenty one}atoms / cm^ThreeIt was. In this specification, the concentration of the impurity element imparting n-type contained in the impurity regions 6038 to 6042 formed here is defined as (n⁺). (Fig. 13B)
[0177]
The impurity regions 6038 to 6042 already contain phosphorus (P) or boron (B) added in the previous step, but phosphorus (P) is added at a sufficiently high concentration, so that The influence of phosphorus (P) or boron (B) added in the previous step may not be considered. Further, since the phosphorus (P) concentration added to the impurity region 6038 is 1/2 to 1/3 of the boron (B) concentration added in FIG. 13A, p-type conductivity is ensured, and TFT characteristics are obtained. It had no effect on.
[0178]
Then, an impurity adding step for imparting n-type for forming the LDD region of the n-channel TFT of the pixel matrix circuit was performed. Here, an impurity element imparting n-type in a self-aligning manner is added by an ion doping method using the gate electrode 6031 as a mask. The concentration of phosphorus (P) to be added is 1 × 10¹⁶~ 5x10¹ ⁸atoms / cm^ThreeBy adding the impurity element at a concentration lower than that of the impurity element added in FIGS. 12A, 13A, and 13B, substantially only the impurity regions 6043 and 6044 are formed. The In this specification, the concentration of an impurity element imparting n-type contained in the impurity regions 6043 and 6044 is defined as (n^-). (Fig. 13 (C))
[0179]
Thereafter, a heat treatment process is performed to activate the impurity element imparting n-type or p-type added at each concentration. This step can be performed by a furnace annealing method, a laser annealing method, or a rapid thermal annealing method (RTA method). Here, the activation process was performed by furnace annealing. The heat treatment is performed at 400 to 800 ° C., typically 500 to 600 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, heat treatment is performed at 550 ° C. for 4 hours. went. Further, in the case where a substrate 6001 having heat resistance such as a quartz substrate is used, heat treatment may be performed at 800 ° C. for 1 hour, and activation of the impurity element, impurity region to which the impurity element is added, and A good junction with the channel formation region could be formed.
[0180]
In this heat treatment, the conductive layers (C) 6028c to 6032c are formed to have a thickness of 5 to 80 nm from the surface of the metal films 6028b to 6032b forming the gate electrodes 6028 to 6031 and the capacitor wiring 6032. For example, when the conductive layers (B) 6028b to 6032b are tungsten (W), tungsten nitride (WN) can be formed, and when tantalum (Ta) is used, tantalum nitride (TaN) can be formed. The conductive layers (C) 6028c to 6032c can be formed in the same manner even when the gate electrodes 6028 to 6031 are exposed to a plasma atmosphere containing nitrogen using nitrogen or ammonia. Further, a heat treatment was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0181]
In the case where the island-shaped semiconductor layer was formed from an amorphous silicon film by a crystallization method using a catalytic element, a trace amount of the catalytic element remained in the island-shaped semiconductor layer. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. As one of means for removing the catalyst element, there is a means for utilizing the gettering action by phosphorus (P). The concentration of phosphorus (P) necessary for gettering is the impurity region (n) formed in FIG.⁺The catalytic element could be gettered from the channel formation regions of the n-channel TFT and the p-channel TFT by the heat treatment in the activation process performed here. (Fig. 13D)
[0182]
When the activation and hydrogenation steps are completed, a second conductive film is formed as a gate wiring. This second conductive film includes a conductive layer (D) mainly composed of aluminum (Al) or copper (Cu), which is a low resistance material, and titanium (Ti), tantalum (Ta), tungsten (W), molybdenum. It is good to form with the conductive layer (E) which consists of (Mo). In this embodiment, an aluminum (Al) film containing 0.1 to 2% by weight of titanium (Ti) is formed as the conductive layer (D) 6045, and a titanium (Ti) film is formed as the conductive layer (E) 6046. The conductive layer (D) 6045 may be 100 to 400 nm (preferably 250 to 350 nm), and the conductive layer (E) 6046 may be 50 to 100 nm (preferably 100 to 150 nm). (Fig. 14 (A))
[0183]
Then, in order to form a gate wiring connected to the gate electrode, the conductive layer (E) 6046 and the conductive layer (D) 6045 were etched to form gate wirings 6047 and 6048 and a capacitor wiring 6049. The etching process starts with SiCl_FourAnd Cl₂And BCl_ThreeThe conductive layer (E) is removed from the surface of the conductive layer (E) to the middle of the conductive layer (D) by a dry etching method using a mixed gas and then the conductive layer (D) is removed by wet etching with a phosphoric acid-based etching solution. Thus, the gate wiring can be formed while maintaining the selective processability with the base.
[0184]
The first interlayer insulating film 6050 is formed of a silicon oxide film or a silicon oxynitride film with a thickness of 500 to 1500 nm, and then a contact hole reaching the source region or the drain region formed in each island-shaped semiconductor layer is formed. Then, source wirings 6051 to 6054 and drain wirings 6055 to 6058 are formed. Although not shown, in this embodiment, this electrode is a laminated film having a three-layer structure in which a Ti film is continuously formed by 100 nm, an aluminum film containing Ti having a thickness of 300 nm, and a Ti film having a thickness of 50 nm are formed by sputtering.
[0185]
Next, a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film is formed as the passivation film 6059 with a thickness of 50 to 500 nm (typically 100 to 300 nm). When the hydrogenation treatment was performed in this state, favorable results were obtained with respect to the improvement of TFT characteristics. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method. Note that an opening may be formed in the passivation film 6059 at a position where a contact hole for connecting the pixel electrode and the drain wiring is formed later. (Figure 14 (C))
[0186]
Thereafter, a second interlayer insulating film 6060 made of an organic resin is formed to a thickness of 1.0 to 1.5 μm. As the organic resin, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. Here, it was formed by baking at 300 ° C. using a type of polyimide that is thermally polymerized after being applied to the substrate. Then, a contact hole reaching the drain wiring 6058 is formed in the second interlayer insulating film 6060, and pixel electrodes 6061 and 6062 are formed. The pixel electrode may be a transparent conductive film in the case of a transmissive liquid crystal display device, and may be a metal film in the case of a reflective liquid crystal display device. In this embodiment, an indium tin oxide (ITO) film having a thickness of 100 nm is formed by sputtering to form a transmissive liquid crystal display device. (Fig. 15)
[0187]
In this way, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion on the same substrate was completed. A p-channel TFT 6101, a first n-channel TFT 6102, and a second n-channel TFT 6103 are formed in the driver circuit, and a pixel TFT 6104 and a storage capacitor 6105 are formed in the pixel portion. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0188]
The p-channel TFT 6101 of the driver circuit includes a channel formation region 6106, source regions 6107a and 6107b, and drain regions 6108a and 6108b in an island-shaped semiconductor layer 6004. In the first n-channel TFT 6102, an LDD region 6110 that overlaps the island-shaped semiconductor layer 6005 with the channel formation region 6109 and the gate electrode 6029 (hereinafter, such an LDD region is referred to as Lov), a source region 6111, and a drain region 6112. have. The length of the Lov region in the channel length direction is 0.5 to 3.0 μm, preferably 1.0 to 1.5 μm. The second n-channel TFT 6103 has a channel formation region 6113, LDD regions 6114 and 6115, a source region 6116, and a drain region 6117 in the island-shaped semiconductor layer 6006. The LDD region is formed with an LDD region that does not overlap the Lov region and the gate electrode 6030 (hereinafter, such LDD region is referred to as Loff), and the length of the Loff region in the channel length direction is 0.3-2. It is 0 μm, preferably 0.5 to 1.5 μm. The pixel TFT 6104 has channel formation regions 6118 and 6119, Loff regions 6120 to 6123, and source or drain regions 6124 to 6126 in an island-shaped semiconductor layer 6007. The length of the Loff region in the channel length direction is 0.5 to 3.0 μm, preferably 1.5 to 2.5 μm. Further, the storage capacitor 6105 includes capacitor wirings 6032 and 6049, an insulating film made of the same material as the gate insulating film, and a semiconductor layer 6127 connected to the drain region 6126 of the pixel TFT 6104 and doped with an impurity element imparting n-type conductivity. Is formed. Although the pixel TFT 6104 has a double gate structure in FIG. 15, it may have a single gate structure or a multi-gate structure in which a plurality of gate electrodes are provided.
[0189]
As described above, in this embodiment, it is possible to optimize the structure of the TFT constituting each circuit according to the specifications required by the pixel TFT and the drive circuit, and to improve the operation performance and reliability of the semiconductor device. Can do. Furthermore, the LDD region, the source region, and the drain region can be easily activated by forming the gate electrode from a heat-resistant conductive material, and the wiring resistance can be sufficiently reduced by forming the gate electrode from a low-resistance material. Therefore, the present invention can also be applied to a display device having a diagonal screen size of the pixel portion of 4 inch class or more.
[0190]
In addition, the diagonal size of the pixel portion is 2 inches or more, the channel width of the pixel TFT is 0.2 μm or more and 2 μm or less (preferably 0.2 μm or more and 1.3 μm or less), and the activity of the pixel TFT The layer thickness may be 10 nm to 50 nm.
[0191]
(Example 8)
[0192]
The above-described liquid crystal display device of the present invention can be used for a three-plate projector as shown in FIG.
[0193]
In FIG. 16, 2401 is a white light source, 2402 to 2405 are dichroic mirrors, 2406 and 2407 are total reflection mirrors, 2408 to 2410 are liquid crystal display devices of the present invention, and 2411 is a projection lens.
[0194]
Example 9
[0195]
Further, the above-described liquid crystal display device of the present invention can also be used in a three-plate projector as shown in FIG.
[0196]
In FIG. 17, 2501 is a white light source, 2502 and 2503 are dichroic mirrors, 2504 to 2506 are total reflection mirrors, 2507 to 2509 are liquid crystal display devices of the present invention, 2510 is a dichroic prism, and 2511 is a projection lens.
[0197]
(Example 10)
[0198]
The above-described liquid crystal display device of the present invention can also be used for a single-plate projector as shown in FIG.
[0199]
In FIG. 18, reference numeral 2601 denotes a white light source composed of a lamp and a reflector. Reference numerals 2602, 2603, and 2604 are dichroic mirrors that selectively reflect light in the blue, red, and green wavelength regions, respectively. Reference numeral 2605 denotes a microlens array, which is composed of a plurality of microlenses. Reference numeral 2606 denotes a liquid crystal display device of the present invention. Reference numeral 2607 denotes a condenser lens, 2608 denotes a projection lens, and 2609 denotes a screen.
[0200]
(Example 11)
[0201]
The projectors of the eighth to tenth embodiments include a rear projector and a front projector depending on the projection method.
[0202]
FIG. 19A shows a front projector, which includes a main body 10001, a liquid crystal display device 10002 of the present invention, a light source 10003, an optical system 10004, and a screen 10005. FIG. 19A shows a front projector incorporating one liquid crystal display device. By incorporating three liquid crystal display devices (corresponding to R, G, and B light, respectively), A front projector having a higher resolution and higher definition can be realized.
[0203]
FIG. 19B shows a rear type projector, 10006 a main body, 10007 a liquid crystal display device, 10008 a light source, 10009 a reflector, and 10010 a screen. FIG. 19B shows a rear projector incorporating three active matrix semiconductor display devices (corresponding to R, G, and B lights, respectively).
[0204]
(Example 12)
[0205]
In this embodiment, an example in which the liquid crystal display device of the present invention is used for a goggle type display is shown.
[0206]
Refer to FIG. Reference numeral 2801 denotes a goggle type display main body. 2802-R and 2802-L are liquid crystal display devices of the present invention, 2803-R and 2803-L are LED backlights, and 2804-R and 2804-L are optical elements.
[0207]
(Example 13)
An electronic device incorporating the liquid crystal display device of the present invention as a display medium will be described as an example.
[0208]
Such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones or electronic books). Etc.). An example of them is shown in FIG.
[0209]
FIG. 21A shows a personal computer which includes a main body 11001, an image input portion 11002, a liquid crystal display device 11003 of the present invention, and a keyboard 11004.
[0210]
FIG. 21B shows a video camera, which includes a main body 12001, a liquid crystal display device 12002 of the present invention, an audio input portion 12003, operation switches 12004, a battery 12005, and an image receiving portion 12006.
[0211]
FIG. 21C shows a mobile computer, which includes a main body 13001, a camera portion 13002, an image receiving portion 13003, an operation switch 13004, and the liquid crystal display device 13005 of the present invention.
[0212]
FIG. 21D illustrates a digital camera which includes a main body 14001, a liquid crystal display device 14002 of the present invention, an eyepiece 14003, operation switches 14004, and an image receiving unit (not shown).
[0213]
FIG. 21E illustrates a portable book (electronic book) which includes a main body 15001, liquid crystal display devices 15002 and 15003, a storage medium 15004, operation switches 15005, and an antenna 15006.
[0214]
FIG. 21F shows a player using a recording medium (hereinafter referred to as a recording medium) in which video and programs are recorded. The This apparatus uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet.
[0215]
As described above, the applicable range of the liquid crystal display device of the present invention is so wide that it can be applied to electronic devices in various fields.
[0216]
【The invention's effect】
[0217]
According to the liquid crystal display device of the present invention, since a reset signal is supplied to at least one subframe of a plurality of subframes constituting one frame and black display is performed, screen burn-in can be prevented. it can.
[0218]
In the liquid crystal display device of the present invention, since the image signals having the same absolute value and opposite polarity are supplied to the same pixel TFT in successive subframes, the liquid crystal molecules accumulated when the image signals are supplied to the liquid crystal molecules The charge having the opposite polarity to that of the spontaneous polarization is canceled. In addition, an almost black image is displayed in at least one subframe. Therefore, display “burn-in” can be prevented and good display can be realized.
[Brief description of the drawings]
FIG. 1 is a graph showing electro-optical characteristics of a thresholdless antiferroelectric mixed liquid crystal.
FIG. 2 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 3 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 4 is a schematic configuration diagram of an embodiment of a liquid crystal display device of the present invention.
FIG. 5 is a circuit configuration diagram of a pixel portion, a source driver and a gate driver of an embodiment of the liquid crystal display device of the present invention.
FIG. 6 is a circuit configuration diagram of a pixel portion, a source driver, and a gate driver of an embodiment of the liquid crystal display device of the present invention.
FIG. 7 is a circuit configuration diagram of a D / A conversion circuit of an embodiment of the liquid crystal display device of the present invention.
FIG. 8 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 9 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 10 is a schematic configuration diagram of an embodiment of a liquid crystal display device of the present invention.
FIG. 11 is a diagram showing an example of a manufacturing process of a liquid crystal display device of the present invention.
12 is a diagram showing an example of a manufacturing process of a liquid crystal display device of the present invention. FIG.
FIG. 13 is a diagram showing an example of a manufacturing process of a liquid crystal display device of the present invention.
FIG. 14 is a diagram showing an example of a manufacturing process of a liquid crystal display device of the present invention.
FIG. 15 is a diagram showing an example of a manufacturing process of a liquid crystal display device of the present invention.
FIG. 16 is a schematic configuration diagram of a three-plate projector using the liquid crystal display device of the present invention.
FIG. 17 is a schematic configuration diagram of a three-plate projector using the liquid crystal display device of the present invention.
FIG. 18 is a schematic configuration diagram of a single-plate projector using the liquid crystal display device of the present invention.
FIG. 19 is a schematic configuration diagram of a front projector and a rear projector using the liquid crystal display device of the present invention.
FIG. 20 is a schematic configuration diagram of a goggle type display using the liquid crystal display device of the present invention.
FIG. 21 is an example of an electronic device using the liquid crystal display device of the present invention.
FIG. 22 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 23 is a schematic configuration diagram of an embodiment of a liquid crystal display device of the present invention.
FIG. 24 is a circuit configuration diagram of a pixel portion, a source driver and a gate driver of an embodiment of the liquid crystal display device of the present invention.
FIG. 25 is a circuit configuration diagram of a pixel portion, a source driver, and a gate driver of an embodiment of the liquid crystal display device of the present invention.
FIG. 26 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 27 is a drive timing chart of the liquid crystal display device of the present invention.
FIG. 28 is a schematic configuration diagram of an embodiment of a liquid crystal display device of the present invention.
[Explanation of symbols]
101 Liquid crystal display device
101-1 active matrix substrate
101-2 Counter substrate
101-1-1 Source driver
101-1-2 Gate driver
101-1-3 Gate driver
101-1-4 Pixel unit
101-1-3 digital video data dividing circuit
103-1 FPC
103-2 FPC

Claims

An antiferroelectric mixed liquid crystal having V-shaped electro-optical characteristics is used as the liquid crystal material,
A display of one frame in a liquid crystal display device for performing a plurality of sub-frames,
The frame includes a first subframe, a second subframe, a third subframe, and the fourth sub-frame, and a fifth sub-frame,
In the first subframe , a first image signal is supplied,
In the second subframe , a second image signal having a polarity opposite to that of the first image signal is supplied,
In the third subframe , a third image signal having a polarity opposite to that of the second image signal is supplied.
In the fourth subframe , a fourth image signal having a polarity opposite to that of the third image signal is supplied,
In the fifth subframe , a black image is displayed by supplying a reset signal,
The liquid crystal display device, wherein the first subframe , the second subframe , the third subframe , the fourth subframe, and the fifth subframe are continuous.

In claim 1,
The liquid crystal display characterized in that the first image signal, the second image signal, the third image signal, and the fourth image signal have the same absolute value from a reference potential. apparatus.