JP4857487B2

JP4857487B2 - Method for manufacturing trench type semiconductor device

Info

Publication number: JP4857487B2
Application number: JP2001162062A
Authority: JP
Inventors: 節子脇本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-05-30
Filing date: 2001-05-30
Publication date: 2012-01-18
Anticipated expiration: 2021-05-30
Also published as: JP2002353446A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体基板上にトレンチ（深溝）を形成し、そのトレンチ内部或いはその側壁、底部付近に電流経路を配設したトレンチ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図７は従来の横型ＭＩＳＦＥＴの一例の断面図である。
ｐ^-基板10の表面層にｐべ−ス領域12とｎ⁺ドレイン領域14とが配設されている。そしてこのＭＩＳＦＥＴでは、ｐべ−ス領域12とｎ⁺ドレイン領域14との間に、高抵抗のｎ^-拡張ドレイン11を配設することにより、ｎ⁺ソース領域16とｎ⁺ドレイン領域14間の電界を緩和し、高耐圧化を図っている。
【０００３】
横型ＭＩＳＦＥＴでは一般的に、図７に示すように、ソース領域（領域長L1）、チヤネル領域（領域長L2）、拡張ドレイン領域（領域長L3）、ドレイン領域（領域長L4）によって構成され、デバイスピッチはL1＋L2＋L3＋L4の総和によって決まる。デバイスピッチが小さい程、デバイスの集積度が上がり、オン抵抗を低下させることができる。しかしながら、耐圧は拡張ドレイン領域（領域長L3）によって決まり、L3が長い程高耐圧となる為、耐圧と集積度とがトレードオフの関係にあった。
【０００４】
そこで、拡張ドレイン領域をトレンチ内に形成することにより、高集積度と高耐圧を同時に可能とする、Trench Lateral Power MISFET （以下ＴＬＰＭと記す）が提案されている。
図８はＴＬＰＭの一例の断面図である。
ｎ⁺ドレイン領域107 はｐ^-基板101 の表面層に配設されているが、ｐべ−ス領域102 とｎ⁺ソース領域103 とは、ｐ^-基板101 の表面から掘り下げられた第二トレンチ105 の底部に形成されている。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ^-拡張ドレイン領域106 が第一トレンチ104 の側壁に沿って設けられている。120 はｎ⁺ソース領域102 とソース電極118 とを接続するソース導体である。トレンチ104 、105 内にはゲート電極110 とｎ^-拡張ドレイン領域106 との間のキャパシタンスＣ_gを低減するための厚い酸化膜112 が形成されている。108 は電流の制御がおこなわれるチャネルである。
【０００５】
ＴＬＰＭは第二トレンチ105 の底部に位置するソース領域103 のためのコンタクトホールをセルフアラインで形成することができる為、デバイスピッチを極めて小さくすることができる。実際に耐圧８０V、４μmピッチ、オン抵抗０．８m Ω・cm² 程度のＴＬＰＭが製造されている。
図１０は、別のタイプのＴＬＰＭの断面図である。このＴＬＰＭは、トレンチが一段であり、トレンチ204 内に厚い酸化膜がないが、トレンチ204 の側壁部が耐圧維持のためのｎ^-拡張ドレイン領域206 となつていることは同じである。
【０００６】
【発明が解決しようとする課題】
しかしながら、製造したチップに於いて耐圧にバラツキがみられた。その原因を調査したところ、図８に示すように、厚い酸化膜112がSi基板101とフラットではなく、階段状に接している為、ゲート酸化膜109 の形状に特異点ができ、そこに電界集中し、素子が破壊していたことが明らかになった。
【０００７】
図９(a) 〜（e）は従来のＴＬＰＭの製造方法のうち、トレンチ104 、105 のエッチング工程部分の工程順の断面図である。以下この図に従って従来の製造方法を説明する。
先ず、基板101上にマスク酸化膜121を選択的に形成し、ドライエッチングによって第一トレンチ104 を形成した後、ＣＶＤ酸化膜（以下ＨＴＯ膜と記す）122を形成する［図９(a) ］。
【０００８】
次にＨＴＯ膜122のエッチバックをおこなう［同図(b) ］。トレンチの側面に残ったＨＴＯ膜122が厚い酸化膜112となる。
次に前記エッチバックされたＨＴＯ膜122をマスクとして第二トレンチ105 を形成する。このとき、反応生成物123 がトレンチ側壁に付着する［同図(c) ］。
トレンチ側壁に付着する反応生成物123 を除去する為、ふっ酸を含む薬液洗浄等を行う。その際、マスクに用いた厚い酸化膜112も同時にエッチングされてしまう［同図(d) ］。
【０００９】
ゲート酸化膜109を形成した［同図(e) ］後、ゲート電極の形成以降のプロセスがおこなわれる。
このトレンチエッチングの際に、拡張ドレイン領域106となるSi基板部分と、厚い酸化膜112とが階段状に接し、その上に薄く形成されるゲート酸化膜109、ゲート電極110もその形状を継承して、階段形状になり、特異点124 が生じる。
【００１０】
すなわち、従来のTLPM製造方法では、この特異点124 部分のゲート酸化膜109 に電界集中が起こり、素子が壊され、耐圧不良が起きると考えられる。
図１０のＴＬＰＭにおいても事情は同じであり、基板表面の酸化膜221 がエツチングで後退し、トレンチ204 の側壁と基板表面の酸化膜221 の端とがずれた後に薄いゲート酸化膜209 が形成されて、ゲート酸化膜209 の形状に特異点224 ができ、そこに電界集中して素子が破壊していた。
【００１１】
本発明は、上記のような問題点を解決するためになされたものであり、その目的は十分な耐圧のＴＬＰＭを得ると共に、オン抵抗を低減し、且つ耐圧低下不良を低減することができる半導体装置とその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、半導体基板表面から掘り下げられたトレンチと、前記半導体基板表面上に設けられたマスク絶縁膜と、を有し、トレンチの側壁および前記マスク絶縁膜の側面とゲート絶縁膜を介してトレンチ内にゲート電極が設けられ、少なくとも前記トレンチに隣接する半導体基板の表面層に拡張ドレイン領域が設けられ、該拡張ドレイン領域の表面層に前記拡張ドレイン領域よりも不純物濃度が高いドレイン領域が設けられ、前記トレンチの底部にソース領域が設けられるトレンチ型半導体装置の製造方法において、前記半導体基板表面から前記マスク絶縁膜をマスクとしてエッチングをおこない前記トレンチを形成する工程と、ふっ酸を含む溶液で処理する工程と、前記ゲート絶縁膜を形成する工程と、前記トレンチ底面および側壁の一部に沿ってゲート電極を形成する工程と、をこの順に有し、前記ふっ酸を含む溶液で処理する工程と前記ゲート絶縁膜を形成する工程との間に、前記トレンチ内部を等方性エッチングするものとする。そのように、ゲート酸化膜、ゲート電極の形状に特異点をなくすことによって、十分な耐圧を得ることができる。
【００１５】
等方性エッチングをおこなうことにより、トレンチの側壁と、厚い絶縁膜の表面とを面一にし、その後に形成するゲート酸化膜の特異点を回避することができる。
【００１６】
【発明の実施の形態】
以下実施例をもとに、本発明の実施の形態を説明する。
［実施例１］
図２は、本発明にかかる第一の実施例のＴＬＰＭの断面図である。
ｎ⁺ドレイン領域307 はｐ^-基板301 の表面層に配設されているが、ｐべ−ス領域302 とｎ⁺ソース領域303 とは、ｐ^-基板301 の表面から掘り下げられた第二トレンチ305 の底部に形成されている。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ^-拡張ドレイン306 が第一トレンチ304 の側壁に沿って設けられている。320 はｎ⁺ソース領域303 とソース電極318 とを接続するソース導体である。トレンチ304 、305 内にはゲート電極310 とｎ^-拡張ドレイン領域306 との間のキャパシタンスＣ_gを低減するための厚い酸化膜312 が形成されている。
【００１７】
図８の従来のＴＬＰＭの断面図と異なる点は、ゲート酸化膜309 に特異点が無く、厚い酸化膜312 の表面とゲート酸化膜309 の表面とがほぼ面一に接している点である。
このようにすることによって、耐圧低下による不良が半減した。
［実施例２］
図１は、本発明にかかる第一の実施例のＴＬＰＭの断面図である。
【００１８】
厚い酸化膜412 の表面とゲート酸化膜409 の表面とがほぼ面一に接している点は上記の実施例１のＴＬＰＭと同様であるが、更に第二トレンチ405 の底部の角が丸くなっている点が特徴である。
図３（ａ）〜（ｆ）は実施例２のＴＬＰＭの製造方法のうち、トレンチ形成工程部分の工程順の断面図である。以下この図に従って本発明の製造方法を説明する。
【００１９】
先ず、熱酸化により基板401上に厚さ１μm のマスク酸化膜421を形成し、パターニングの後、酸化膜421をマスクとしてドライエッチングによって、幅約６μm、深さ４μm の第一トレンチ404 を形成する。エッチングガスとしては、臭化水素（ＨＢｒ）と三ふっ化窒素（ＮＦ₃）、ヘリウム（Ｈｅ）、酸素（Ｏ₂）の混合ガスであり、圧力２．６Pa、印加電力４５０W とした。その後、モラシラン( ＳｉＨ₄）と酸素とを用いた減圧ＣＶＤにより、厚さ約０．８μm のＨＴＯ膜422を堆積する［図３(a) ］。
【００２０】
次にＨＴＯ膜422を異方性エッチングし（エッチバックと言う）第一トレンチ404 の底面を露出させる［同図(b) ］。ＨＴＯ膜422 のトレンチの側面に残った部分が厚い酸化膜412 となる。
このエッチバックされた厚い酸化膜412をマスクとして、幅約４μm 、深さ２μm の第二トレンチ405 をエッチングする。その際にトレンチ側壁に反応生成物423が付着する［同図(c) ］ので、その反応生成物423 をふっ酸を含む薬液洗浄などで除去する。その際厚い酸化膜412 も少しエッチングされてしまう。その結果、階段形状ができる［同図(d) ］。なお図示していないがこの段階で不純物を導入拡散してｐベース領域、ｎ⁺ソース領域の形成をおこなう。
【００２１】
次に、上記の階段形状を解消し、フラットにする為、ふっ硝酢酸によるウェットエッチングや、ＣＤＥ（ChemicalDryEtch）法などの等方性エッチング方法を用いて、トレンチ内部をエッチングすることにより、第二トレンチ405 の底部のコーナーに曲率を持たせ、曲率半径を大きくする［同図（e）］。
その後、例えばＨＴＯ膜の堆積により、厚さ１００nmのゲート酸化膜409を形成する［同図(f) ］。
【００２２】
この後、多結晶シリコンの堆積、エッチバックによるゲート電極の形成以降のプロセスがおこなわれる。
上記のような製造方法により、トレンチ405 の側壁と厚い酸化膜412 の表面とが面一になり、従来見られた図１０における階段状の特異点124 をなくすことができた。
【００２３】
更に、トレンチのコーナーが角張っていると、角部分のゲート酸化膜厚さが薄くなってしまい、そこを特異点として電界集中し、素子を壊す懸念があるが、等方性エッチングを実施することにより、コーナーが丸められているため、耐圧低下が防止された。
実際に、耐圧不良は１／１０に減少した。
【００２４】
なお、ゲート酸化膜409は、ＨＴＯ膜の堆積に限らず、熱酸化により形成しても良いことは勿論である。
［実施例３］
図４は、本発明にかかる第３の実施例のＴＬＰＭの断面図である。
実施例１、２のＴＬＰＭのトレンチは２段になっていたが、本実施例３のトレンチは１段であり、ゲート電極510 とｎ^-拡張ドレイン領域506 との間のキャパシタンスＣ_gを低減するための厚い酸化膜が形成されていない。
【００２５】
ｎ⁺ドレイン領域507 はｐ^-基板501 の表面層に配設されているが、ｐべ−ス領域502 とｎ⁺ソース領域503 とは、ｐ^-基板501 の表面から掘り下げられたトレンチ504 の底部に形成されている。そしてこのＴＬＰＭでは、電界を緩和する高抵抗ｎ^-拡張ドレイン領域506 がトレンチ504 の側壁に沿って設けられている。520 はｎ⁺ソース領域502 とソース電極518 とを接続するソース導体である。
【００２６】
図１０の従来のＴＬＰＭの断面図と異なる点は、ゲート酸化膜509 に特異点が無く、基板表面の酸化膜521 の側面とトレンチ504 の側壁表面とがほぼ面一に接している点である。
このようにすることによって、耐圧低下による不良が半減した。
［実施例４］
図５は、本発明にかかる第４の実施例のＴＬＰＭの断面図である。
【００２７】
基板表面の酸化膜621 の端面とトレンチ604 の側壁表面とがほぼ面一に接している点は上記の実施例３のＴＬＰＭと同様であるが、更にトレンチ604 の底部の角が丸くなっている点が特徴である。
図６（ａ）〜（ｄ）は実施例４の製造方法のうち、トレンチ形成工程部分の工程順の断面図である。以下この図に従って本発明の製造方法を説明する。
【００２８】
Ｓｉ基板601上にマスク酸化膜621を選択的に形成し、異方性エッチングによりトレンチエッチングを行う。その際、その際にトレンチ側壁に反応生成物623 が付着する［図６(a) ］
その反応生成物623 をふっ酸を含む薬液洗浄などで除去するが、その際マスク酸化膜621の上面及び側面もエッチングされてしまい、マスク酸化膜621 の側面とトレンチ604 の側面がフラットでなく、階段状に接することになる［同図(b) ］。
【００２９】
次に、上記の階段形状を解消し、フラットにする為、ふっ硝酢酸によるウェットエツチングや、ＣＤＥ（ChemicalDryEtch）法などの等方性エッチング方法を用いて、トレンチ内部をエッチングすることにより、トレンチ604 の底部のコーナーに曲率を持たせ、曲率半径を大きくする［同図（d）］。例えば、ＣＤＥの条件としては、酸素：１５０ml/min、四フッ化炭素：６０ml/min、電力：３５０W 、ベース圧力：２Pa、エッチング圧力：２３Paとすることにより、マスク酸化膜621 とトレンチ側壁とのフラット性と、トレンチコーナーの丸みの両方を満足することができる。
【００３０】
その後、厚さ１００nmのゲート酸化膜609を形成する［同図(e) ］。
この後、多結晶シリコンの堆積、エッチバックによるゲート電極の形成以降のプロセスがおこなわれる。
上記のような製造方法により、トレンチ側壁と表面の酸化膜621 の端面とが面一になり、従来見られた図１０における階段状の特異点224 をなくすことができた。
【００３１】
更に、トレンチのコーナーが角張っていると、角部分のゲート酸化膜厚さが薄くなってしまい、そこを特異点として電界集中し、素子を壊す懸念があるが、等方性エッチングを実施することにより、コーナーが丸められているため、耐圧低下が防止された。
実際に、耐圧不良は１／１０に減少した。
【００３２】
以上の実施例ではトレンチが２段まで形成された素子について記したが、本原理と機能を果たす３段以上のトレンチ構造の場合においても適用可能である。
又、本実施例ではトレンチエッチングのマスク材として酸化膜を例にあげているが、トレンチエッチングのマスク材となり、且つ電気的絶縁膜、又は高抵抗膜としての機能を果たす物質であれば、酸化膜に限らず、その物質を含むものとする。又、ゲート絶縁膜としても同様である。
【００３３】
更に半導体基板としてＳｉについてのみ記述したが、本発明は炭化けい素などの化合物半導体を含む全ての半導体に適用可能である。
【００３４】
【発明の効果】
以上説明したように本発明によれば、ゲート酸化膜、ゲート電極の形状に特異点をなくすことによって、十分な耐圧を得ると共に、オン抵抗を低減し、且つ耐圧低下不良を低減することができる半導体装置とすることができる。
本発明により耐庄低下の問題が解決されるので特に有効であり、高密度に集積した大電流のパワーＭＯＳＦＥＴ等の高効率化およびその普及に貢献するところが大きい。
【図面の簡単な説明】
【図１】本発明実施例２のＴＬＰＭの要部断面図
【図２】本発明実施例１のＴＬＰＭの要部断面図
【図３】（ａ）〜（ｆ）は本発明実施例２のＴＬＰＭの製造方法を示す工程順の要部断面図
【図４】本発明実施例３のＴＬＰＭの要部断面図
【図５】本発明実施例４のＴＬＰＭの要部断面図
【図６】（ａ）〜（ｆ）は本発明実施例４のＴＬＰＭの製造方法を示す工程順の要部断面図
【図７】従来の横型ＭＩＳＦＥＴの断面図
【図８】従来のＴＬＰＭの要部断面図
【図９】（ａ）〜（ｆ）は従来のＴＬＰＭの製造方法を示す工程順の要部断面図
【図１０】従来のＴＬＰＭの要部断面図
【符号の説明】
10 、n01 ｐ^-基板
12 、n02 ｐベース領域
13 、n03 ｎ⁺ソース領域
14 、n06 ｎ^-拡張ドレイン領域
15 、n07 ｎ⁺ドレイン領域
16 、n09 ゲート酸化膜
17 、n10 ゲート電極
18 、n18 ソース電極
19 、n19 ドレイン電極
n04 第一トレンチまたはトレンチ
n05 第二トレンチ
n08 チャネル
n11 酸化膜
n12 厚い酸化膜
n13 層間絶縁膜
n20 ソース導体
n21 マスク酸化膜
n22 ＨＴＯ酸化膜
n23 反応生成物
n20 厚い酸化膜
(nは正の整数)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a trench type semiconductor device in which a trench (deep groove) is formed on a semiconductor substrate, and a current path is disposed in the trench, in the side wall, or near the bottom.
[0002]
[Prior art]
FIG. 7 is a cross-sectional view of an example of a conventional lateral MISFET.
A p-base region 12 and an n ⁺ drain region 14 are disposed on the surface layer of the p ⁻ substrate 10. In this MISFET, an n ⁻ extended drain 11 having a high resistance is disposed between the p base region 12 and the n ⁺ drain region 14, whereby the n ⁺ source region 16 and the n ⁺ drain region 14 are arranged. The electric field is relaxed to increase the breakdown voltage.
[0003]
As shown in FIG. 7, the lateral MISFET is generally composed of a source region (region length L1), a channel region (region length L2), an extended drain region (region length L3), and a drain region (region length L4). The device pitch is determined by the sum of L1 + L2 + L3 + L4. The smaller the device pitch, the higher the degree of device integration and the lower the on-resistance. However, the withstand voltage is determined by the extended drain region (region length L3), and the longer L3 is, the higher the withstand voltage is. Therefore, there is a trade-off between the withstand voltage and the degree of integration.
[0004]
Therefore, a trench lateral power MISFET (hereinafter referred to as TLPM) has been proposed that enables high integration and high breakdown voltage by forming an extended drain region in a trench.
FIG. 8 is a cross-sectional view of an example of a TLPM.
The n ⁺ drain region 107 is disposed in the surface layer of the p ⁻ substrate 101, but the p base region 102 and the n ⁺ source region 103 are the second trenches 105 dug down from the surface of the p ⁻ substrate 101. It is formed at the bottom. In this TLPM, a high resistance n ⁻ extended drain region 106 for relaxing the electric field is provided along the side wall of the first trench 104. Reference numeral 120 denotes a source conductor connecting the n ⁺ source region 102 and the source electrode 118. Trench 104, gate electrodes 110 to 105 and n ^- thick oxide film 112 for reducing the capacitance C _g between the extended drain region 106 is formed. Reference numeral 108 denotes a channel in which current control is performed.
[0005]
Since TLPM can form a contact hole for the source region 103 located at the bottom of the second trench 105 by self-alignment, the device pitch can be made extremely small. Actually, a TLPM with a breakdown voltage of 80 V, a pitch of 4 μm, and an on-resistance of about 0.8 mΩ · cm ² is manufactured.
FIG. 10 is a cross-sectional view of another type of TLPM. This TLPM has a single trench and no thick oxide film in the trench 204, but the side wall of the trench 204 is the n ⁻ extended drain region 206 for maintaining the breakdown voltage.
[0006]
[Problems to be solved by the invention]
However, there was variation in the breakdown voltage among the manufactured chips. As a result of investigating the cause, as shown in FIG. 8, since the thick oxide film 112 is not flat with the Si substrate 101 but in a stepped shape, a singular point is formed in the shape of the gate oxide film 109, and there is an electric field there. It became clear that the device was destroyed.
[0007]
9 (a) to 9 (e) are cross-sectional views in the order of steps of the etching steps of the trenches 104 and 105 in the conventional TLPM manufacturing method. A conventional manufacturing method will be described below with reference to this drawing.
First, a mask oxide film 121 is selectively formed on the substrate 101, a first trench 104 is formed by dry etching, and then a CVD oxide film (hereinafter referred to as an HTO film) 122 is formed [FIG. 9 (a)]. .
[0008]
Next, the HTO film 122 is etched back [(b)]. The HTO film 122 remaining on the side surface of the trench becomes a thick oxide film 112.
Next, a second trench 105 is formed using the etched back HTO film 122 as a mask. At this time, the reaction product 123 adheres to the trench side wall [FIG.
In order to remove the reaction product 123 adhering to the trench side wall, cleaning with a chemical solution containing hydrofluoric acid is performed. At that time, the thick oxide film 112 used for the mask is also etched at the same time [(d)].
[0009]
After the gate oxide film 109 is formed [FIG. (E)], processes after the formation of the gate electrode are performed.
During this trench etching, the Si substrate portion that becomes the extended drain region 106 and the thick oxide film 112 are in stepped contact with each other, and the gate oxide film 109 and the gate electrode 110 that are thinly formed thereon also inherit the shape. Thus, a staircase shape is formed, and a singular point 124 is generated.
[0010]
That is, in the conventional TLPM manufacturing method, it is considered that electric field concentration occurs in the gate oxide film 109 in the singular point 124 portion, the element is broken, and a breakdown voltage failure occurs.
The situation is the same also in the TLPM of FIG. 10, and the thin oxide film 209 is formed after the oxide film 221 on the substrate surface is retracted by etching and the side wall of the trench 204 is shifted from the end of the oxide film 221 on the substrate surface. Thus, a singular point 224 was formed in the shape of the gate oxide film 209, and the device was destroyed due to concentration of the electric field there.
[0011]
The present invention has been made in order to solve the above-described problems, and an object of the present invention is to obtain a TLPM having a sufficient withstand voltage, reduce on-resistance, and reduce a withstand voltage drop defect. It is to provide an apparatus and a manufacturing method thereof.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the semiconductor device has a trench dug from the surface of the semiconductor substrate and a mask insulating film provided on the surface of the semiconductor substrate, and includes a sidewall of the trench, a side surface of the mask insulating film, and a gate insulating film. A gate electrode is provided in the trench, an extended drain region is provided at least in a surface layer of the semiconductor substrate adjacent to the trench, and a drain region having a higher impurity concentration than the extended drain region in the surface layer of the extended drain region And a step of forming the trench by etching from the surface of the semiconductor substrate using the mask insulating film as a mask, and a hydrofluoric acid. A step of treating with a solution, a step of forming the gate insulating film, and a bottom surface of the trench. Forming a gate electrode along a part of the sidewall, and in this order, the inside of the trench between the step of treating with the solution containing hydrofluoric acid and the step of forming the gate insulating film. It shall be isotropically etched. As described above, a sufficient breakdown voltage can be obtained by eliminating the singular point in the shapes of the gate oxide film and the gate electrode.
[0015]
By performing isotropic etching, the sidewall of the trench and the surface of the thick insulating film can be flush with each other, and the singularity of the gate oxide film formed thereafter can be avoided.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described based on examples.
[Example 1]
FIG. 2 is a cross-sectional view of the TLPM of the first embodiment according to the present invention.
The n ⁺ drain region 307 is disposed in the surface layer of the p ⁻ substrate 301, but the p base region 302 and the n ⁺ source region 303 are the second trenches 305 dug down from the surface of the p ⁻ substrate 301. It is formed at the bottom. In this TLPM, a high resistance n ⁻ extended drain 306 for relaxing the electric field is provided along the side wall of the first trench 304. Reference numeral 320 denotes a source conductor that connects the n ⁺ source region 303 and the source electrode 318. Trench 304, gate electrodes 310 to 305 and n ^- thick oxide film 312 for reducing the capacitance C _g between the extended drain region 306 is formed.
[0017]
The difference from the conventional TLPM cross-sectional view of FIG. 8 is that the gate oxide film 309 has no singularity, and the surface of the thick oxide film 312 and the surface of the gate oxide film 309 are almost flush with each other.
By doing in this way, the defect by the pressure | voltage resistant fall was halved.
[Example 2]
FIG. 1 is a sectional view of a TLPM of a first embodiment according to the present invention.
[0018]
The point that the surface of the thick oxide film 412 and the surface of the gate oxide film 409 are almost flush with each other is the same as that of the TLPM of the first embodiment, but the corner of the bottom of the second trench 405 is further rounded. This is a feature.
FIGS. 3A to 3F are cross-sectional views in the order of steps of the trench forming step in the TLPM manufacturing method of the second embodiment. The manufacturing method of the present invention will be described below with reference to this figure.
[0019]
First, a mask oxide film 421 having a thickness of 1 μm is formed on the substrate 401 by thermal oxidation. After patterning, a first trench 404 having a width of about 6 μm and a depth of 4 μm is formed by dry etching using the oxide film 421 as a mask. . The etching gas was a mixed gas of hydrogen bromide (HBr), nitrogen trifluoride (NF ₃ ), helium (He), and oxygen (O ₂ ), and the pressure was 2.6 Pa and the applied power was 450 W. Thereafter, an HTO film 422 having a thickness of about 0.8 μm is deposited by low pressure CVD using molasilane (SiH ₄ ) and oxygen [FIG. 3 (a)].
[0020]
Next, the HTO film 422 is anisotropically etched (referred to as etch-back) to expose the bottom surface of the first trench 404 [FIG. A portion of the HTO film 422 remaining on the side surface of the trench becomes a thick oxide film 412.
Using this etched back thick oxide film 412 as a mask, the second trench 405 having a width of about 4 μm and a depth of 2 μm is etched. At that time, since the reaction product 423 adheres to the trench side wall [(c)], the reaction product 423 is removed by cleaning with a chemical solution containing hydrofluoric acid. At this time, the thick oxide film 412 is also slightly etched. As a result, a staircase shape is created [(d)]. Although not shown, impurities are introduced and diffused at this stage to form the p base region and the n ⁺ source region.
[0021]
Next, in order to eliminate the above-mentioned step shape and make it flat, the inside of the trench is etched by using an isotropic etching method such as wet etching with fluorinated acetic acid or CDE (Chemical Dry Etch) method. Give the bottom corner of the trench 405 a curvature and increase the radius of curvature [Fig.
Thereafter, a gate oxide film 409 having a thickness of 100 nm is formed, for example, by depositing an HTO film [FIG.
[0022]
Thereafter, processes after the formation of the gate electrode by depositing polycrystalline silicon and etching back are performed.
By the manufacturing method as described above, the side wall of the trench 405 and the surface of the thick oxide film 412 are flush with each other, and the step-like singularity 124 in FIG.
[0023]
In addition, if the corners of the trench are angular, the gate oxide film thickness at the corners becomes thin, and there is a concern that the electric field concentrates at that point and damages the device, but isotropic etching should be performed. As a result, the corners are rounded, so that a decrease in breakdown voltage is prevented.
Actually, the breakdown voltage is reduced to 1/10.
[0024]
Needless to say, the gate oxide film 409 is not limited to the deposition of the HTO film but may be formed by thermal oxidation.
[Example 3]
FIG. 4 is a sectional view of a TLPM of the third embodiment according to the present invention.
Although trench TLPM of Examples 1 and 2 had a two-stage, trenches of the third embodiment is one stage, the gate electrode 510 and the n ^- reducing the capacitance C _g between the extended drain region 506 Therefore, a thick oxide film is not formed.
[0025]
The n ⁺ drain region 507 is disposed in the surface layer of the p ⁻ substrate 501, but the p base region 502 and the n ⁺ source region 503 are formed at the bottom of the trench 504 that is dug down from the surface of the p ⁻ substrate 501. Is formed. In this TLPM, a high-resistance n ⁻ extended drain region 506 that relaxes the electric field is provided along the side wall of the trench 504. A source conductor 520 connects the n ⁺ source region 502 and the source electrode 518.
[0026]
The difference from the cross-sectional view of the conventional TLPM in FIG. 10 is that the gate oxide film 509 has no singularity, and the side surface of the oxide film 521 on the substrate surface and the side wall surface of the trench 504 are almost flush with each other. .
By doing in this way, the defect by the pressure | voltage resistant fall was halved.
[Example 4]
FIG. 5 is a cross-sectional view of a TLPM according to a fourth embodiment of the present invention.
[0027]
The end surface of the oxide film 621 on the substrate surface and the side wall surface of the trench 604 are almost flush with each other in the same manner as the TLPM in the third embodiment, but the bottom corner of the trench 604 is further rounded. The point is a feature.
6A to 6D are cross-sectional views in the order of steps in the trench forming step in the manufacturing method of the fourth embodiment. The manufacturing method of the present invention will be described below with reference to this figure.
[0028]
A mask oxide film 621 is selectively formed on the Si substrate 601, and trench etching is performed by anisotropic etching. At that time, the reaction product 623 adheres to the trench side wall [FIG. 6 (a)].
The reaction product 623 is removed by cleaning with a chemical solution containing hydrofluoric acid, but the upper surface and side surfaces of the mask oxide film 621 are also etched at this time, and the side surfaces of the mask oxide film 621 and the side surfaces of the trench 604 are not flat. It will touch the staircase [Fig. (B)].
[0029]
Next, in order to eliminate the above-mentioned step shape and make it flat, the trench 604 is etched by etching the inside of the trench using an isotropic etching method such as wet etching with fluoric acetic acid or CDE (Chemical Dry Etch) method. Give the bottom corner a curvature, and increase the radius of curvature [Fig. (D)]. For example, the conditions for CDE are: oxygen: 150 ml / min, carbon tetrafluoride: 60 ml / min, power: 350 W, base pressure: 2 Pa, etching pressure: 23 Pa. Both flatness and roundness of the trench corner can be satisfied.
[0030]
Thereafter, a gate oxide film 609 having a thickness of 100 nm is formed [FIG.
Thereafter, processes after the formation of the gate electrode by depositing polycrystalline silicon and etching back are performed.
By the manufacturing method as described above, the trench side wall and the end surface of the oxide film 621 on the surface are flush with each other, and the step-like singular point 224 in FIG.
[0031]
In addition, if the corners of the trench are angular, the gate oxide film thickness at the corners becomes thin, and there is a concern that the electric field concentrates at that point and damages the device, but isotropic etching should be performed. As a result, the corners are rounded, so that a decrease in breakdown voltage is prevented.
Actually, the breakdown voltage is reduced to 1/10.
[0032]
In the above embodiment, an element in which up to two trenches are formed has been described. However, the present invention can also be applied to a case of a trench structure having three or more steps that fulfills the present principle and function.
In this embodiment, an oxide film is taken as an example of a mask material for trench etching. However, any oxide material can be used as long as it is a mask material for trench etching and functions as an electrical insulating film or a high resistance film. The material is not limited to the film. The same applies to the gate insulating film.
[0033]
Furthermore, although only Si was described as the semiconductor substrate, the present invention is applicable to all semiconductors including compound semiconductors such as silicon carbide.
[0034]
【Effect of the invention】
As described above, according to the present invention, by eliminating a singular point in the shape of the gate oxide film and the gate electrode, a sufficient breakdown voltage can be obtained, an on-resistance can be reduced, and a breakdown voltage drop defect can be reduced. A semiconductor device can be obtained.
The present invention solves the problem of deterioration of resistance, and is particularly effective, and greatly contributes to high efficiency and the spread of a high-current power MOSFET and the like integrated at high density.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part of a TLPM according to a second embodiment of the present invention. FIG. 2 is a cross-sectional view of a main portion of a TLPM according to a first embodiment of the present invention. FIG. 4 is a cross-sectional view of an essential part of a TLPM in Example 3 of the present invention. FIG. 5 is a cross-sectional view of an essential part of a TLPM in Example 4 of the present invention. FIGS. 7A to 7F are cross-sectional views of a main part in the order of steps showing a manufacturing method of a TLPM according to Embodiment 4 of the present invention. FIG. 7 is a cross-sectional view of a conventional lateral MISFET. 9 (a) to 9 (f) are cross-sectional views of main parts in the order of steps showing a conventional TLPM manufacturing method. FIG. 10 is a cross-sectional view of main parts of a conventional TLPM.
10, n01 p ^- substrate
12, n02 p base region
13, n03 n ⁺ source region
14, n06 n ^- extended drain region
15, n07 n ⁺ drain region
16, n09 Gate oxide film
17, n10 gate electrode
18, n18 source electrode
19, n19 drain electrode
n04 1st trench or trench
n05 Second trench
n08 channel
n11 oxide film
n12 Thick oxide film
n13 Interlayer insulation film
n20 source conductor
n21 Mask oxide film
n22 HTO oxide film
n23 reaction product
n20 thick oxide film
(n is a positive integer)

Claims

A trench that is dug from the surface of the semiconductor substrate; and a mask insulating film provided on the surface of the semiconductor substrate; and a gate electrode in the trench through the side wall of the trench, the side surface of the mask insulating film, and the gate insulating film An extended drain region is provided in the surface layer of the semiconductor substrate adjacent to the sidewall of the trench, and a drain region having a higher impurity concentration than the extended drain region is selectively provided in the surface layer of the extended drain region, In the method of manufacturing a trench type semiconductor device in which a source region is provided at the bottom of the trench,
Etching from the surface of the semiconductor substrate using the mask insulating film as a mask to form the trench, treating with a solution containing hydrofluoric acid, forming the gate insulating film, and forming the bottom and side walls of the trench Forming a gate electrode along a part of the trench, and in this order, isolating the inside of the trench between the step of treating with the solution containing hydrofluoric acid and the step of forming the gate insulating film. Etching is a method for manufacturing a trench type semiconductor device.