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JP4842251B2 - 下にあるバリア層への多孔性低誘電率膜の接着を促進する手法 - Google Patents

下にあるバリア層への多孔性低誘電率膜の接着を促進する手法 Download PDF

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JP4842251B2
JP4842251B2 JP2007506279A JP2007506279A JP4842251B2 JP 4842251 B2 JP4842251 B2 JP 4842251B2 JP 2007506279 A JP2007506279 A JP 2007506279A JP 2007506279 A JP2007506279 A JP 2007506279A JP 4842251 B2 JP4842251 B2 JP 4842251B2
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Description

関連出願の相互参照
[0001]この正規の特許出願は、2004年3月31日出願された米国仮特許出願第60/558,475号の優先権を主張し、その全開示内容が、全ての目的のために参照として本明細書に組み入れられる。
発明の背景
[0002]最近の半導体デバイスの製造において主ステップの一つは、ガス化学反応によって基板上に金属と誘電体膜とを形成することである。このような堆積プロセスは、化学気相堆積法又はCVDと称されている。従来の熱CVDプロセスは、基板表面に反応ガスを供給し、基板表面において熱誘導化学反応が発生して所望の膜を生成する。幾つかの熱CVDプロセスが作用する高温は、以前、基板上に形成された層を有するデバイス構造に損傷を与えることがある。金属と誘電体膜を比較的低い温度において堆積する好ましい方法は、“Plasma−Enhanced CVD Process Using TEOS for Depositing Silicon Oxide”と題する米国特許第5,362,526号に説明されたようなプラズマCVD(PECVD)手法であり、上記特許は、参照として本明細書に組み入れられる。プラズマCVD手法は、基板表面の近くの反応ゾーンに無線周波数(RF)エネルギーを印加することにより反応ガスの刺激及び/又は分離を促進して、高反応種のプラズマを作り出す。放出された種類の高い反応性は、化学反応を起こすのに必要なエネルギーを減少させ、したがってこのようなPECVDプロセスに要求される温度を低める。
[0003]このようなデバイスが数十年前に初めて導入されて以来、半導体デバイスの表面形状は、サイズが急激に減少された。その後に、集積回路は、2年/半サイズの法則(Moore’s Lawとも呼ばれる)を追ってきたが、これは、チップ上に組み込まれるデバイスの数が2年ごとに倍になることを意味する。今日、製造工場では、0.35μm、さらには0.25μmの特徴を有するデバイスが通常生産されており、近い将来、工場では、さらに小さな表面形状を有するデバイスが生産されるであろう。
[0004]集積回路上のデバイスのサイズをさらに減少させるために、低抵抗率を有する導電性材料と、低誘電率(誘電率<2.5)を有するアイソレータとを使用して、隣接する金属ラインの間の容量性結合を減少させることが必要となっている。1999年8月17日に公表された国際公開公報第99/41423号に説明されたように、導電性材料とアイソレータとの間にライナ/バリア層が使用され、導電性材料上に湿気などの副産物の拡散を防止してきた。例えば、低誘電率アイソレータの形成中に生成され得る湿気は、容易に導電性金属の表面に拡散し、導電性金属表面の抵抗率を増加させる。有機シリコンや有機シラン窒化物金属で形成されたバリア/ライナ層は、副産物の拡散を防ぐことができる。しかしながら、バリア/ライナ層は、典型的に約2.5よりさらに大きい誘電率を有し、高い誘電率は、誘電率をあまり減少させない、結合されたアイソレータをもたらす。
[0005]図1A〜図1Eは、国際公開公報第99/41423号に説明されたように、酸化された有機シラン又は有機シロキサンポリマーのPECVDライニング層2を堆積する3層堆積PECVDプロセスを図示する。ライニング層2は、後続層7とその下にある基板表面6及び基板表面上に形成された金属ライン8、9、10の間で絶縁層としての役割を果たす。ライニング層7は、酸化された有機シラン又は有機シロキサンポリマーのPECVDキャップ層12により覆われる。PECVDプロセスは、多成分誘電体層を堆積するが、ここでシリコンダイオキサイド(SiO)を含有する炭素が、基板6上に形成された金属ライン8、9、10を有するパターニングされた金属層に先に堆積される。
[0006]図1Aを参照すると、PECVDライニング層2は、約50℃〜350℃の温度、アルゴンなどの不活性ガスの存在下で、メチルシラン、CHSiHなどの有機シラン又は有機シロキサン化合物と、NOなどの酸化ガスのプラズマ反応によって堆積される。その後、酸化された有機シランや有機シロキサン層が硬化される。堆積されたPECVDライニング層2(分当たり約2000Å)は、図1Bに示される層7の後続堆積に対し向上したバリア特性を有する。メチルシランから得られたライニング層は、疎水性に十分なC−H結合を有する優秀な湿気バリアである。次に、低誘電率誘電体層7は、層7が堆積される間に約0.2〜5トールの圧力及び200℃未満の温度でシラン化合物と過酸化水素(H)の反応によってライナ層2の上に堆積される。層7は、図1Cに示すように部分的に硬化され、図1Dに示すようなキャップ層12の堆積に先立って水などの溶媒を除去する。硬化は、10トール未満の不活性ガス雰囲気下で反応を実行することにより硬化が行われる。
[0007]シリコンニトリード(SiN)などの従来のライナ層は、シリコン酸化物より高い誘電率を有し、高誘電率誘電体ライナ層と低誘電率誘電体層との組合は、全スタックの誘電率と容量結合とをほとんど向上させない。図1Dを参照すると、層7の堆積後に、有機シラン又は有機シロキサン化合物と、NOのような酸化ガスのプラズマ反応により、低誘電率誘電体層7上に任意のキャップ層12が堆積される。図1Eを参照すると、キャップ層の堆積後に、もしあれば、堆積された層は、炉又はその他チャンバ内で硬化され、残っている溶媒や水を排出させる。キャップ層12はまた、良好なバリア性と約4.0の誘電率を有する酸化された有機シランや有機シロキサン膜である。ライナ層2とキャップ層12は、いずれも誘電率が3.0より大きく、高誘電率の層は、低誘電率誘電体層7の利得を実質的に損傷させる。
[0008]デバイスが小くなりつつ、比較的高い誘電率を有するライナ層とキャップ層とは、多成分の誘電体層の全誘電率にさらに一層寄与する。加えて、より小さなデバイスの表面形状は、デバイス間の寄生容量の増加をもたらす。回路内の同一又は隣接する層の上の金属相互接続部間の寄生容量は、金属ライン又は相互接続部間においてクロストルク及び/又は抵抗−容量(RC)遅延をもたらし、したがってデバイスの応答時間を減少させ、デバイスの全体の性能を劣化させる。最新の回路が4〜5レベルの相互接続を用いることができる一方、次世代のデバイスが6、7又はできれば8レベルの相互接続を要求することもあるので、回路内の同一又は隣接する層の上の金属相互接続部間の寄生容量の效果には、特に関心を持っている。
[0009]誘電材料によって分離された金属相互接続部間の寄生容量を低めることは、誘電材料の厚さを増加させるか、又は誘電材料の誘電率を低めることにより達成することができる。しかしながら、誘電材料の厚さを増加することは、同じ金属化された層や面内の寄生容量を解決することができない。結果的に、同じか又は隣接する層上の金属相互接続間の寄生容量を減少させるためには、金属ライン又は相互接続部間に用いられる材料を、現在用いられる材料の誘電率(すなわち、k≒3.0)より小さい誘電率を有する材料に変えなければならない。
[0010]よって、良好な接着性を有し、約2.5未満の誘電率を有する誘電体層が要求される。
発明の概要
[0011]下にあるバリア層に対する多孔性低誘電率膜の接着は、その上にある多孔性低誘電率膜よりも炭素含量が低く、シリコン酸化物が豊富な中間層を形成することにより向上する。この接着層は、多数の手法の一つを単独で、又は組み合わせて利用することにより形成されることもできる。一つのアプローチでは、上記接着層を、その上にある低誘電率層の形成の前に形成することができる。このような一実施形態において、限定はされないがO又はCOを含む濃酸化ガスを導入して、バリア/ライナ層の表面上に残るSi前駆体を酸化させることにより、酸化物接着層が形成されてもよい。別の実施形態において、ハードウェア又はシリコン非含有成分を導入する方式などの処理パラメータが変更され、その上にある低誘電率ナノ多孔性膜の堆積前に不連続酸化物接着界面を形成してもよい。また別の実施形態において、ライナ/バリア層は、低誘電率堆積の前にプラズマに曝されて、バリア界面の加熱を増進させることにより、ガスの導入の際に続いて薄い酸化物が形成されて低誘電率堆積をもたらすこともある。他のアプローチでは、接着層を、その上にある低誘電率層の形成に続いて作り出すことができる。このような実施形態において、限定はされないがアニール環境、熱アニール温度、吸収量又はエネルギーなどの電子ビームアニールパラメータを含む低誘電率材料のアニールパラメータが制御されて、バリア及び低誘電率膜の間の界面において炭素及びその他の種を除去してもよい。
[0012]ナノ多孔性低誘電率膜とその下にあるライナ/バリア層との間の接着を促進する本発明による方法の一実施形態は、ライナ/バリア層を支える基板を提供するステップを備える。シリコン酸化物接着層は、ライナ/バリア層上に形成される。低誘電率膜は、接着層上に堆積され、堆積された低誘電率膜は、硬化されて内部にナノ細孔を形成する。
[0013]ナノ多孔性低誘電率膜とその下にあるライナ/バリア層との間の接着を促進する本発明による方法の一実施形態は、ライナ/バリア層を支える基板を提供するステップと、上記ライナ/バリア層上に低誘電率膜を堆積するステップとを備える。電子ビーム放射線が低誘電率膜に印加されて内部に細孔を作り出し、ライナ/バリア層と低誘電率膜間の界面に沿って炭素含量を減少させて、ライナ/バリア層と低誘電率膜との間に酸化物接着層が形成される。
[0014]集積回路用の本発明による相互接続構造の一実施形態は、ライナ/バリア層、該ライナ/バリア層の上にあるシリコン酸化物接着層、及び該接着層の上にあるナノ多孔性低誘電率層を備える。
[0015]添付の図面と係って確保された詳細な説明を参照することにより、本発明による実施形態をさらに理解することができる。
特定実施形態の説明
[0025]本発明による実施形態は、ナノ多孔性低誘電率膜とその下にあるバリア層との間の接着を向上する、単独で、又は組み合わせて用いられる多様な手法に関する。
[0026]米国特許第6,541,367号及び第6,596,627号は、全ての目的のために参考の為に本明細書に組み入れられる。これらの特許は、低い誘電率を有するナノ多孔性シリコン酸化物層の堆積を説明する。ナノ多孔性シリコン酸化物層は、熱的に不安定な有機基を場合によって含有するシリコン/含酸素材料のPECVD又はマイクロ波化学気相堆積によって、そしてシリコン酸化物層内に均一に分散する微細なガスポケットを形成するように、堆積されたシリコン/含酸素材料の制御されたアニールによって生産される。アニール後に低い誘電率を提供する独立気泡発泡構造を好ましく維持するように、シリコン酸化物層に対する微細ガスポケットの相対体積が制御される。上記ナノ多孔性シリコン酸化物層は、約3.0未満、好ましくは約2.5未満の誘電率を有する。
[0027]シリコン/酸素材料は、酸化性シリコン成分及び熱的に不安定な基を有する不飽和シリコン非担持成分を含有する酸化性シリコン含有化合物及び混合物を、酸化性ガスと反応させることにより、化学気相堆積される。酸化ガスは、酸素(O)又は亜酸化窒素(NO)、オゾン(O)、及び二酸化炭素(CO)などの酸素含有化合物であり、好ましくはNO又はOである。
[0028]酸素又は酸素含有化合物は、堆積された膜において、望ましい炭素含量を達成するのに必要な際に、反応度を増加させるように好ましく分離する。RF出力は堆積チャンバに結合されて、酸化性化合物の分離を増加させることもできる。また、酸化性化合物は、堆積チャンバに入る前に、シリコン含有化合物の過度な分離を減少させるためにマイクロ波チャンバ内において分離されることもある。シリコン酸化物層の堆積は、連続的であるか、又は非連続的である。単一堆積チャンバにおいて堆積が好ましく発生したとしても、層は二つ以上の堆積チャンバにおいて順次堆積になることもある。その上、RF出力は、基板の加熱を減少させ、堆積された膜内の多孔性をさらに促進するために、循環され、又はパルスされてもよい。
[0029]酸化性シリコン含有化合物又は混合物の酸化性シリコン成分は、一般的に次の構造を含む有機シラン又は有機シロキサン化合物を備える。
Figure 0004842251
ここで、それぞれのSiは、少なくとも一つの水素原子に結合され、一つ又は二つの炭素原子に結合されてもよく、Cは、有機基、好ましくは−CH、−CH−CH、−CH−、又はCH−CH−などのアルキル又はアルケニル基又はそのフッ化炭素誘導体に含まれる。有機シランや有機シロキサン化合物が二つ以上のSi原子を含む時、それぞれのSiはO−、−C−、又はC−C−により別のSiから分離され、ここでそれぞれの架橋Cは、有機基、好ましくCH−、−CH−CH−、−CH(CH)−、−C(CH−などのアルキル又はアルケニル基又はそのフッ化炭素誘導体に含まれる。好ましい有機シラン及び有機シロキサン化合物は、室温付近でガスであるか又は液体であり、約10トールで揮発されてもよい。化合物を含有する、適したシリコンは、
メチルシラン CH−SiH
ジメチルシラン (CH−SiH
ジシラノメタン SiH−CH−SiH
ビス(メチルシラノ)メタン CH−SiH−CH−SiH−CH
2,4,6−トリシラオキサン −(−SiH−CH−SiH−CH−SiH−O−)−(環状)
シクロ−1,3,5,7−テトラシラノ−2,6−ダイオキシ−4,8−ジメチレン (−SiH−CH−SiH−O−)−(環状)
1,3,5−トリシラシクロヘキサン −(−SiH−CH−)−(環状)
1,3−ジメチルジシロキサン CH−SiH−O−SiH−CH
1,1,3,3−テトラメチルジシロキサン (CH−SiH−O−SiH−(CH
1,1,5,5−テトラメチルトリシロキサン (CH−SiH−O−SiH−O−SiH−(CH
1,1,3,5,5−ペンタメチルトリシロキサン (CH−SiH−O−SiH(CH)−O−SiH−(CH
及び1,2−ジシラノテトラフルオロエタンなどのそのフッ化炭素誘導体を含む。有機シランと有機シロキサン内の炭化水素基は部分的に又は完全にフッ化されて、C−H結合をC−F結合に変換する。多くの好ましい有機シランと有機シロキサン化合物は、市販されている。有機シランや有機シロキサンは、誘電率、酸化物含量、疎水性、膜応力、及びプラズマエッチング特性などの望ましい性質の調和を提供するために二種以上を組み合わせて用いられる。
[0030]酸化性シリコン成分が、熱的に不安定な基を有する不飽和シリコン非担持成分を持つ化合物を形成する時、有機シラン又は有機シロキサン化合物は、シリコン酸素結合とシリコン−水素結合をともに保有する官能基である。結合要件を有する好ましい官能基は、
メチルシロキシ、及び (CH−SiH−O)
ジメチルシロキシ ((CH−SiH−O−)
を含む。
[0031]熱的に不安定な基を有する不飽和シリコン非担持成分は、プラズマ持続酸化性の環境と反応して、熱的に不安定な分子を形成する特性を有するが、上記分子は堆積され、続いて上昇した温度に曝された時、熱的に分解して低沸点を有する揮発性種を形成する。堆積された膜からの熱的に不安定な基の揮発性種の分解及び発生は、構造体内に空隙を残し、構造体の密度を減少させる。堆積された膜内に埋め立てされた化学的に反応された固体物質を熱プロセスにより場合によって除去すると、低い誘電率を有する低密度の膜ができる。2,4,6−トリシラオキサン(2,4,6−トリシラテトラヒドロピラン)及びシクロ−1,3,5,7−テトラシラノ−2,6−ダイオキシ−4,8−ジメチレンシなどの幾つかの化合物を使用した空隙の形成は、下記の非平面の環状構造によって不安定基の追加なしにアニール中に達成される。
1,3,5,7−テトラシラノ−2,6−ダイオキシ−4,8−ジメチレン、及び (−SiH−CH−SiH−O−)−(環状)
2,4,6−トリシラテトラハイドロピラン −SiH−CH−SiH−CH−SiH−O−(環状)
[0032]熱的に不安定な有機基は、十分な酸素を含有し、シリコン酸化物層がアニールされる時、ガス状の生成物を形成する。
[0033]酸化性シリコン成分が、熱的に不安定な基を有する不飽和シリコン非担持成分を持つ化合物を形成する時、好ましい熱的に不安定な基は、分子構造内で酸素又は窒素が含まれており、一般的にプラズマ環境において有利に作用する、ヘテロシルロジアルテンを含む、シリコン非含有多重不飽和シクロアルカン(二つ以上の炭素−炭素二重結合を有する)である。好ましい不安定基は、
ダイオキシン、C、 −(−CH=CH−O−CH=CH−O−)−、環状
フラン、CO、 −(−CH=CH−CH=CH−O−)−、環状
フルベン、C −(−CH=CH−CH=CH−C(CH)−)−、環状
を含む。
[0034]酸化性シリコン成分及び熱的に不安定な基を備える酸化性シリコン含有化合物は、
メチルシリル−1,4−ダイオキシニルエーテル CH−SiH−O−(C
2−メチルシロキサニルフラン −(−CH=CH−CH=C(O−SiH−CH)−O−)−、環状
3−メチルシロキサニルフラン −(−CH=CH−C(O−SiH−CH)=CH−O−)−、環状
2,5−ビス(メチルシロキシ)−1,4−ダイオキシン −(−CH=C(O−SiH−CH)−O−CH=C(O−SiH−CH)−O−)−、環状
3,4−ビス(メチルシロキサニル)フラン −(−CH=C(O−SiH−CH)−C(O−SiH−CH)=CH−O−)−、環状
2,3−ビス(メチルシロキサニル)フラン −(−CH=CH−C(O−SiH−CH)=C(O−SiH−CH)−O−)−、環状
2,4−ビス(メチルシロキサニル)フラン −(−CH=C(O−SiH−CH)−CH=C(O−SiH−CH)−O−)−、環状
2,5−ビス(メチルシロキサニル)フラン −(−C(O−SiH−CH)=CH−CH=C(O−SiH−CH)−O−)−、環状
1−メチルシロキサニルフルベン −(CH=CH−CH=CH−C(CH(O−SiH−CH))−)−、環状
2−メチルシロキサニルフルベン −(CH=CH−CH=CH−C(CH)(O−SiH−CH)−)−、環状
6−メチルシロキサニルフルベン −(−C(O−SiH−CH)=CH−CH=CH−C=CH−)−、環状
ビス(メチルシロキサニル)フルベン (C)(O−SiH−CH、環状
ジメチルシリル−1,4−ダイオキシニルエーテル (CH−SiH−O−(C)、環状
2−ジメチルシロキサニルフラン −(−CH=CH−CH=C(O−SiH−(CH)−O−)−、環状
3−ジメチルシロキサニルフラン −(−CH=CH−C(O−SiH−(CH)=CH−O−)−、環状
2,5−ビス(ジメチルシロキシ)−1,4−ダイオキシン −(−CH=C(O−SiH−(CH)−O−CH=C(O−SiH−(CH)−O−)−、環状
3,4−ビス(ジメチルシロキサニル)フラン −(−CH=C(O−SiH−(CH)−C(O−SiH−CH)=CH−O−)−環状
2,3−ビス(ジメチルシロキサニル)フラン −(−CH=CH−C(O−SiH−(CH)=C(O−SiH−(CH)−O−)−環状
2,4−ビス(ジメチルシロキサニル)フラン −(−CH=C(O−SiH−(CH)−CH=C(O−SiH−(CH)−O−)−環状
2,5−ビス(ジメチルシロキサニル)フラン −(−C(O−SiH−(CH)=CH−CH=C(O−SiH−(CH)−O−)−環状
1−ジメチルシロキサニルフルベン −(−CH=CH−CH=CH−C(CH(O−SiH−(CH))−)−、環状
2−ジメチルシロキサニルフルベン −(−CH=CH−CH=CH−C(CH)(O−SiH−(CH)−)−、環状
6−ジメチルシロキサニルフルベン −(−C(O−SiH−(CH)=CH−CH=CH−C=CH−)−、環状
ビス(ジメチルシロキサニル)フルベン −(C)(O−SiH−(CH、環状
及びその不和炭素誘導体を含む。好ましくは、上記化合物は、常温において液体であり、10トール近く又はそれ以上の圧力において揮発され得る。このような化合物は、酸化ガスと反応し、約50℃未満の温度において多くの不安定有機基を保有するゲル型シリコン/酸素含有材料を形成する。
[0035]堆積されたシリコン/酸素含有材料内に残留する不安定有機基の量は、反応化合物を、一つ以上の不安定有機基を備えるシリコン非含有成分と混合することにより増加され得る。不安定有機基は、シリコン含有反応化合物について説明した、ダイオキサンと、フラン、及びフルベン誘導体の化学物質と、その他の含酸素有機基を含む。不安定有機基は、好ましくは同一の分子に内包されたシリコン含有成分及びシリコン非含有成分であるが、1,4−ダイオキシン及びフランなどの、メチルシロキサニル基を有さない化学物質に加えて、ビニール基に置き換えられたメチルシリルやメチルシロキサニル基、又はエステル基に置き換えられたメチルシロキサニル基又はその他のシリコン非含有有機基に置き換えられたメチルシロキサニル基を備える。好ましいシリコン非含有多重不飽和シクロアルカン(二つ以上の炭素−炭素二重中結合を有する)は、
ビニール−1,4−ダイオキシニルエーテル CH=CH−O−(C)、環状
ビニールフリルエーテル CH=CH−O−(CO)、環状
ビニール−1,4−ダイオキシン CH=CH−(C)、環状
ビニールフラン CH=CH−O−(CO)、環状
メチルフロエイト CHC(O)−O−(CO)、環状
フリルフォルメイト (CO)−COOH、環状
フリルアセテート (CO)−CHCOOH、環状
フルアルデヒド CH(O)−(CO)K、環状
ジフリルケトン (CO)C(O)、環状
ジフリルエーテル (CO)−O−(CO)、環状
ジフルフリルエーテル (CO)C(O)−O−C(O)(CO)、環状
フラン CO、(環状)
1,4−ダイオキシン C、(環状)
及びその不和炭素誘導体を含む。
[0036]代替として、シリコン非含有成分は、次のような不安定有機基を含有しない反応性シリコン含有物質と混合してもよい。
メチルシラン CH−SiH
ジメチルシラン (CH−SiH
ジシラノメタン SiH−CH−SiH
ビス(メチルシラノ)メタン CH−SiH−CH−SiH−CH
2,4,6−トリシラオキサン −(−SiH−CH−SiH−CH−SiH−O−)−(環状)
1,3,5−トリシラシクロヘキサン −(−SiH−CH−)−(環状)
シクロ−1,3,5,7−テトラシラノ−2,6−ジオキシ−4,8−ジメチルレン −(−SiH−CH−SiH−O−)−(環状)
1,3−ジメチルジシロキサン CH−SiH−O−SiH−CH
1,1,3,3−テトラメチルジシロキサン (CH−SiH−O−SiH−(CH
1,1,5,5−テトラメチルトリシロキサン、及び (CH−SiH−O−SiH−O−SiH−(CH
1,1,3,5,5−ペンタメチルトリシロキサン (CH−SiH−O−SiH(CH)−O−SiH−(CH
及びその不和炭素誘導体。
[0037]熱的不安定性の付与化合物と熱的不安定性の非付与化合物の組み合わせは、膜の性質に合わせて共同堆積されてもよい。共同堆積化合物の好ましい実施形態としては、エーテルメチルシリル−1,4−ダイオキシニルエーテル又は2−メチルシロキサニルフランから選択された熱的不安定性の付与化合物と、エーテル−2,4,6−トリシロキサン(2,4,6−トリシラテトラハイドロピラン又はシクロ−1,3,5,7−テトラシラノ−2,6−ダイオキシ−4,8−ジメチルから選択された熱的不安定性の非付与化合物を含む。
[0038]有利に使用される共同堆積されたヘテロアリシクリック熱的不安定性の非付与分子は、微小環ひずみを有する非平面環状分子であり、これはランダム配向で堆積される。2,4,6−トリシロキサン及びシクロ−1,3,5,7−テトラシラノ−2,6−ダイオキシ−4,8−ジメチルレンにおいて、メチルレン基に対するシリル官能基の二重結合は、得られた膜の向上した熱的安全性と、さらに良好な機械的性質を提供することができる。非平面分子は、堆積された膜内に比較的減少されたスタック密度を提供することができ、それによって低誘電体膜を生産する。
[0039]シリコン/酸素含有物質が膜として堆積された後に、上記膜は、徐々に増加する温度において好ましくアニールされ、不安定な有機基を、好ましい独立気泡発泡構造に寄与する低誘電率を有するナノ多孔性シリコン酸化物層内の分散したガスポケットに変換する。
[0040]好ましい実施形態において、本発明のナノ多孔性シリコン酸化層は、一つ以上の反応シリコン含有化合物のプラズマアシスト反応によりパターニングされた金属層上に堆積されたPECVDシリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は水素化シリコン炭化物(例えば、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手できるBLOK(商標)層材料)バリア層上に堆積される。次に、RFパワー又は遠隔マイクロ波電力を印加しながら同一のマルチチャンバ集合型CVDシステムでナノ多孔性シリコン酸化物層が堆積され、続いて増加する温度プロファイルを使用して、場合によって約350℃〜約400℃間の温度に加熱される。ナノ多孔性シリコン酸化物層は、バリア層を堆積するのに使用されたものと同一のチャンバ又は隣接するクラスタツール処理チャンバ内において、例えば水素化シリコン炭化物(BLOK(商標))で場合によって覆われる。ライナ及びキャップ層は、ナノ多孔性シリコン酸化物層を保護するバリアの機能を果たす。
[0041]上昇された温度における硬化中又は硬化に引き続き、多孔性シリコン酸化物層を疎水性付与化学物質で処理すると、堆積膜の湿気抵抗を向上する。使用された化学物質は、ヘキサメチルジシラゼン、トリメチルシリルジエチルアミン、フェニルジメチルシリルジメチルアミン、トリメトキシシリルジメチルアミン、トリス(トリフルオロメチル)シリルジメチルアミン、ビス(トリメチル−シリア)ヒドラキン、1−フェニルジメチルシリル−2−メチル−ヒドラジン、1−トリメトキシシリル−2−メチル−ヒドラジン、1−トリス(トリフルオロメチルシリル)−2−メチル−ヒドラジン、トリメチルクロロシラン、トリメチルブロモシラン、トリメチルシラン、又はその組み合わせからなる群から好ましく選択される。
[0042]ライナ及びキャップ層は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は水素化シリコン炭化物(BLOK(商標))のプラズマ化学気相堆積(CVD)により堆積されることができる。
[0043]以下の説明は、本発明のナノ多孔性シリコン酸化物層の堆積のための特定の装置に関するものである。
例示的なCVDプラズマ反応器
[0044]本発明の方法を実施するのに適した一つのCVDプラズマ反応器としては、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手できる「DLK」チャンバがあり、高真空領域115を有する平行板化学気相堆積反応器110の縦断面図である図2に示されている。反応器110は、プロセスガスをマニホールド内の穿孔を介して、基板又はリフトモータ114により昇降される基板支持板又はサセプタ112の上にある基板(図示せず)に分散させるためのガス分配マニホールド111を含有する。TEOSの液体噴射用として典型的に使用されるような、液体噴射システム(図示せず)が液体反応物質を噴射するために提供されてもよい。好ましい液体噴射システムは、アプライドマテリアルズ社から入手できる“AMAT Gas Precision Liquid Injection System(GPLIS)”及び“AMAT Extended Precision Liquid Injection System(EPLIS)”を含む。
[0045]反応器110は、抵抗性加熱コイル(図示せず)又は外部ランプ(図示せず)などによるプロセスガス及び基板の加熱を含む。図2を参照すると、サセプタ112が支持棒113上に装着されることにより、サセプタ112(及びサセプタ112の上面に支持された基板)は、下部のローディング/オフローディング位置とマニホールド111に極めて近接した上部の処理位置の間で制御移動されてもよい。
[0046]サセプタ112及び基板が処理位置114にある時、これらはアイソレータ117及びマニホールド124内に排出されたプロセスガスによって取り囲まれる。図2と係って示され、説明された特定のDLK構成において、ウエハのエッジとポケット壁との間のおよそ2mmの隙間を許容する寸法とされたサセプタの上面のポケット(図示せず)内に、基板が着座されてもよい。
[0047]処理の間、マニホールド111へのガス入口は、基板の表面を横切って放射状に均一に分配される。スロットルバルブを有する真空ポンプ132は、チャンバからのガスの排気率を制御する。
[0048]マニホールド111に至る前に、堆積ガス及びキャリアガスは、ガスライン118を介して混合システム119内に投入され、この混合システムでガスは混ぜ合わされた後、マニホールド111に送り出される。アプリケータチューブ120を有する任意のマイクロ波システム150(図3に図示される)は酸化ガス用の入力ガスライン上に配置され、反応器110に入る前に酸化ガスのみを分離する追加的なエネルギーを提供する。マイクロ波アプリケータは、約0〜6000Wの間の電力を提供する。一般的に、各プロセスガス用のプロセスガス供給ライン18は、(i)チャンバ内へのプロセスガスの流れを自動で又は手動で遮断するのに使用される安全遮断バルブ(図示せず)、及び(ii)ガス供給ラインを介するガスの流れを測定するマスフローコントローラ(図示せず)を含む。毒性ガスがプロセスにおいて使用される時、従来の構成ではそれぞれのガス供給ライン上に数個の安全遮断バルブが位置決めされる。
[0049]反応器110で行われる堆積プロセスは、冷却した基板ペデスタル上の非プラズマプロセス又はプラズマ助長プロセスであってもよい。プラズマプロセスにおいて、RF電源125(サセプタ112接地)から分配マニホールド111に印加されるRFエネルギーにより制御されたプラズマが典型的に基板に隣接して形成される。代替として、RFパワーは、サセプタ112に提供されてもよく、又はRFパワーは、異なる周波数で異なる構成要素に提供されてもよい。RF電源125は単一の又は混合した周波数のいずれかのRFパワーを供給して、高真空領域115内に導入された反応種の分解を増進させる。混合周波数のRF電源は、典型的に約13.56MHzの高いRF周波数(RF1)のパワーを分配マニホールド111に供給し、約360KHzの低いRF周波数(RF2)のパワーをサセプタ112に供給する。本発明のシリコン酸化物層は、低レベル又はパルスレベルの高周波数RFパワーを使用してもっとも好ましく生産される。パルスRFパワーは、デューティーサイクルの約10%〜30%の間に約20〜約200Wで13.56MHzのRFパワーを好ましく提供する。非パルスRFパワーは、以下に詳しく説明するように、約10〜約150Wで13.56MHzのRFパワーを好ましく提供する。低パワー堆積は、約−20〜約40℃の温度範囲で好ましく発生する。好ましい温度範囲において、堆積された膜は、堆積の間に部分的に重合され、重合は、後続する膜の硬化の間に完了される。
[0050]酸化ガスの追加的な分離が望まれる時、任意のマイクロ波チャンバが使用され、酸化ガスが堆積チャンバに入る前に、酸化ガスに約0〜約3000Wのマイクロ波電力を投入してもよい。マイクロ波電力を別途加えると、酸化ガスと反応する前にシリコン化合物の過度な分離を避けることができる。シリコン化合物と酸化ガス用の分かれている通路を有するガス分配板は、マイクロ波電力が酸化ガスに加えられる際に好ましい。
[0051]典型的に、チャンバライニング、ガス注入マニホールドフェースプレート、支持棒113、及び多様な他の反応器ハードウェアのいずれか又は全部は、アルミニウム又は両極酸化アルミニウムなどの材料で作られる。このようなCVD反応器の例が、“Thermal CVD/PECVD Reactor and Use for Thermal Chemical Vapor Deposition of Silicon Dioxide and In−situ Multi−step Planarized Process”と題する米国特許第5,000,113号に説明されているが、この特許は、Wangらに許与され、本発明の譲受人であるアプライドマテリアルズ社に譲渡された。
[0052]リフトモータ114は、サセプタ112を、処理位置と下部の基板−ローディング位置の間で昇降させる。モータ、ガス混合システム119、及びRF電源125は、制御ライン136を通じてシステムコントローラ134により制御される。反応器は、好ましい実施形態においてハードディスクであるメモリー210で記憶されたシステム制御ソフトウェアを実行するシステムコントローラ134により制御されるマスフローコントローラ(MFC)及び標準又はパルスRF発生器などのアナログアセンブリを含む。モータと任意のセンサは、真空ポンプ132のスロットルバルブ及びサセプタ112の位置決定用モータなどの可動機械的アセンブリの位置を移動させて決めるのに使用される。
[0053]システムコントローラ134は、CVD反応器の全ての活動を制御し、コントローラ134の好ましい実施形態としては、ハードディスクドライブ、フロッピディスクドライブ、及びカードラックを含む。カードラックは、単一ボードコンピュータ(SBC)、アナログ及びデジタル入力/出力ボード、界面ボード及びステッパーモータコントローラボードを収容する。システムコントローラは、ボード、カードケージ、及びコネクター寸法と類型を画成するVersa Modular Europeans(VME)標準に従う。VME標準はまた、16ビットデータバスと24ビットアドレスバスとを有するバス構造を画成する。
[0054]図3は、本発明の実施形態により、水などのプロセスガスを、DLK反応器110に入る前に分離するための遠隔マイクロ波システム150の簡略化されたダイヤグラムである。遠隔マイクロ波システム150は、アプリケータチューブ120、紫外線(UV)ランプ154とUV電源155とを含むプラズマ点火システム、多様な長さの直線又は曲線導波管部分156を含むマイクロ波導波管システム、ジョイント157でともに接続される導波管カップルリング158、出力導波管セクション160、及びマグネトロン168を含む。導波管セクション156は、アームベース166上に装着されたピボットアーム164に取り付けるために形成された内部にアームサポート162を有することができる。ピボットアームは、アーム片の垂直分離を提供し、アームジョイント163に結合されたアーム片165を備え、アームジョイント163の周りのアーム164の回転運動を許容する。アームジョイント163は、アームジョイント163の底部において一つのアーム片165に結合され、アームジョイント165の上部で第2のアーム片165に結合された、垂直に設置されたシリンダーである。アームジョイント163の端部においてアーム片165を取り付けると、処理反応器110の作動及び維持の間、アーム片の垂直分離及びアーム164の位置決定、すなわちマイクロ波システム150の位置決定の柔軟性を許容する。
[0055]マグネトロン168は、約2.45GHz周波数のマイクロ波のパルス出力又は連続波(CW)に対して約0〜3000ワットの間で動作可能な典型的なマグネトロンソースである。無論、他のマグネトロンも同様に利用され得る。サーキュレーター(図示せず)は、マグネトロン168からアプリケータチューブ120への前進マイクロ波伝送のみを許容する。スタブチューナや他のチューニング要素を使用してもよいチューニングシステム170は、導波管のセクション160の負荷を導波管の特性インピーダンスに整合させる能力を持つマイクロ波システム150を提供する。チューニングシステム170は、特定の実施形態によって、固定チューニング、手動チューニング、又は自動チューニングを提供することができる。特定の実施形態において、導波管セクションは長方形断面を有するが、他の形態の導波管が使用されてもよい。
[0056]アプリケータチューブ120は、複合又はセラミックス材料、好ましくはアルミナで作られた、又はラジカルによるエッチングに耐えられる他の材料で作られた円形(又は他の断面)のチューブである。特定の実施形態において、アプリケータチューブ120は、約18〜24インチの長さと約3〜4インチの断面直径を有する。アプリケータチューブ120は、一端がマイクロ波伝送のために開放され、他端が金属壁で終結される導波管セクション160を通じて設置される。マイクロ波は、導波管セクション160の開放端を介してアプリケータチューブ120内部のガスに伝送され、アプリケータチューブはマイクロ波に透過的である。勿論、アプリケータチューブ120の内部にサファイアなどの他の材料が使用されてもよい。他の実施形態において、アプリケータチューブ120は、複合又はセラミックス材料で作られた金属の外部及び内部を有することができ、ここで導波管セクション160内のマイクロ波は、窓に入ってアプリケータチューブ120の外部を介してアプリケータチューブ120の露出した内部に伝達されてガスを活性化する。
[0057]上記方法は、図2で示されたコントローラ134などのプロセッサベースのシステムコントローラによって制御されるシステムで実行されることがある。図4は、このようなキャパシターに用いることのできるこのようなシステムコントローラ134を有する、図2に描かれたもののような処理システム又は反応器110のブロック図を示す。システムコントローラ134は、メモリー210で動作可能なプログラマブル中央処理装置(CPU)220、大容量記憶デバイス215、入力制御ユニット245、及びディスプレイユニット255を含む。システムコントローラは、堆積プロセスの制御を容易に行うようにDLK処理反応器110の多様な構成要素に結合された、電源などの周知の支援回路214、クロック225、キャッシュ235、入出力(I/O)回路240などをさらに含む。コントローラ134はまた、チャンバ110内のセンサ(図示せず)を通じて基板処理をモニターするハードウェアを含む。このようなセンサは、基板温度、チャンバ雰囲気の圧力などのシステムパラメータを測定する。上記全ての要素は制御システムバス230に結合される。
[0058]上記のようにチャンバの制御を容易に行うために、CPU220は、多様なチャンバとサブプロセッサを制御するように工業環境において使用される任意の形態の汎用コンピュータプロセッサ一つであってもよい。メモリー210はCPU220に結合され、システムバス230にアクセス可能である。メモリー210又はコンピュータ読み取り可能な媒体215は、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、フロッピディスクドライブ、ハードディスク、又は他の形態のデジタル記憶装置などの、近距離又は遠隔の、一つ以上の容易に入手可能なメモリーであってもよい。支援回路214は、従来の方式においてプロセッサを支援するためにCPU220に結合される。堆積プロセスは、典型的にソフトウェアルーチンであり、メモリー210に一般的に記憶される。ソフトウェアルーチンは、CPU220により制御されるハードウェアから遠隔配置された第2のCPU(図示せず)により記憶及び/又は実行されてもよい。
[0059]メモリー210は、処理システム10の動作を容易に行うようにCPU220が実行する命令を含む。メモリー210内の命令は、本発明の方法を実行するプログラム200などのプログラムコードの形態である。プログラムコードは、多数の異なるプログラム言語中の一つに従ってもよい。例えば、プログラムコードは、C、C++、BASIC、パスカル、又は多数の他の言語で書かれてもよい。
[0060]大容量記憶デバイス215は、データを記憶し、命令は、磁気ディスク又は磁気テープなどのプロセッサ読み取り可能な記憶媒体からデータ及びプログラムコード命令を読み出す。例えば、大容量記憶デバイス215は、ハードディスクドライブ、フロッピディスクドライブ、テープドライブ又は光学ディスクドライブであってもよい。大容量記憶デバイス215は、命令をCPU220から受信する方向に応答して命令を記憶し読み出す。大容量記憶デバイス215によって記憶されて記憶し、読み出されるデータ及びプログラムコード命令は、処理システムを動作させるためにプロセッサユニット220によって用いられる。データ及びプログラムコード命令は先に、媒体から大容量記憶デバイス215によって読み出された後、CPU220による使用のためにメモリー210に伝送される。
[0061]入力制御ユニット245は、キーボード、マウス、又はライトペンなどのデータ入力デバイスを、システムバス230を経由してプロセッサユニット220に結合し、チャンバオペレーターの入力を受け取るように提供する。ディスプレイユニット255は、CPU220の制御下においてグラフ表示及び英数字の形態で情報をチャンバオペレーターに提供する。
[0062]制御システムバス230は、この制御システムバス230に結合された全てのデバイスの間でデータ及び制御信号の伝送を提供する。制御システムバスは、CPU220内のデバイスを直接接続する単一バスとして表示されていても、制御システムバス230はバスの集合体であってもよい。例えば、ディスプレイユニット255、入力制御ユニット245(入力デバイスを備える)、及び大容量記憶デバイス215は、入出力周辺バスに結合されることができ、CPU220及びメモリー210は、ローカルプロセスバスに結合される。ローカルプロセッサバスと入出力周辺バスはともに結合されて制御システムバス230を形成する。
[0063]システムコントローラ134は、本発明によりシステムバス230とI/O回路240を経て、誘電体堆積プロセスにおいて用いられた処理システム10の要素に結合される。I/O回路240は、CPU220とシステムバス230とを介してメモリー210に記憶されたプログラム200から命令を受ける。プログラム200は、反応器110の基板位置決定制御部250、プロセスガス制御部260、圧力制御部270、ヒーター制御部280、及びプラズマ/マイクロ波制御部290を提供するために、I/O回路240を活性化するプログラムサブルーチンを提供する。
[0064]CPU200は、図4のフロー図に描かれた本発明の方法の実施形態のプログラム200などのプログラムを実行する時、特定目的のコンピュータとなる汎用コンピュータを形成する。本発明がソフトウェアで実行され、汎用コンピュータで実行されるものとして本明細書で説明したが、本発明は、特定用途向け集積回路(ASIC)などのハードウェア又は他のハードウェア回路を利用することにより実行されてもよいことを当業者は理解する。このように、本発明は、全体的に又は部分的にソフトウェア、ハードウェア、又は二つともに実行されることができる。
[0065]上記CVDシステムの説明は、主に例示的な目的であり、電極サイクロトロン共振(ECR)プラズマCVDデバイス、誘導結合RF高密度プラズマCVDデバイスなどの他のプラズマCVD装備が用いられてもよい。さらに、サセプタの構成、ヒーターの構成、RFパワー接続部の場所などの変更のような、上記システムの変更が可能である。例えば、基板は抵抗加熱サセプタにより支持され、加熱されてもよい。本発明の前処理層を形成するための前処理及び方法は、いかなる特定の装置やプラズマ励起方法にも限定されない。他の装置の使用に対して以下で詳しく論じられる。
ナノ多孔性シリコン酸化物層の堆積
[0066]本発明のナノ多孔性シリコン酸化物層は図2のPECVD又はマイクロ波チャンバを使用して、図5で示されているような、4層プロセスで堆積されてもよい。図5を参照すると、基板は反応器110に位置決めされ(ステップ300)、反応性シリコン含有化合物を備えるプラズマからPECVDプロセスによってライナ/バリア層が堆積される(ステップ305)。堆積ステップ305は、当分野において既知である方法によってプロセスチャンバ15内に容量結合プラズマ又は誘導及び容量結合プラズマの両方を含んでもよい。プラズマは、He、Ar、及びNなどの不活性ガスを使用することにより生成されてもよい。ヘリウムなどの非活性ガスは、PECVE堆積に広く使用されてプラズマ生成を助ける。
[0067]次に、ステップ307において、ライナ/バリア層上に接着層が形成される。接着層は、その上にある多孔性低誘電率膜より炭素含量が低く、シリコン酸化物含量は豊富な、炭素含有シリコン酸化物層を備える。このプロセスの間の酸素の流れは、接着層内の炭素含有率に影響を及ぼし得る。高酸素流量は、接着層内の炭素を少なくし、低酸素流量は、接着層内の炭素を多くできる。さらに、炭素酸化により膜に炭素がより少なく内包される方式で炭素含有種を破壊するように、高RFパワーがこのステップにおいて使用される。以下に詳しく説明するように、この接着層は、別個に又は組み合わせて用いられた多数の異なる手法を利用して形成してもよい。図5で示されたように、これらの手法の幾つかは、ナノ多孔性層の堆積の後に接着層を形成してもよい。
[0068]次に、不安定な有機基をさらに含有するシリコン/酸素含有材料を堆積することにより、接着層上に本発明のナノ多孔性層が堆積される(ステップ310)。
[0069]次に、ステップ311において、堆積されたシリコン/酸素含有材料の制御されたアニールにより、層内に均一に分散した微細ガスポケットを形成する。幾つかの実施形態において、このアニールステップは、熱エネルギーを印加する形式を取ることもできる。他の実施形態において、アニールは、例えば、電子ビーム形態の放射線を印加する形式を取ることもできる。
[0070]本発明の一様態において、堆積層は、電子ビーム(e−beam)手法により硬化されてもよい。電子ビーム処理は、例えば、真空で中断なしに一方のチャンバから他方のチャンバに伝送されることにより、同一処理システム内でイン・シトゥで行われることもある。すべての目的のために本明細書に参照として組み入れられた下記の米国特許は、本発明によって形成されたナノ多孔性低誘電率層の電子ビーム硬化に用いられる多様な装置とプロセスを説明する。米国特許第5,003,178号、米国特許第5,468,595号、米国特許第6,132,814号、米国特許第6,204,201号、米国特許第6,207,555号、米国特許第6,271,146号、米国特許第6,319,655号、米国特許第6,407,399号、米国特許第6,150,070号、米国特許第6,218,090号、米国特許第6,195,246号、米国特許第6,218,090号、米国特許第6,426,127号、米国特許第6,340,556号、米国特許第6,319,555号、米国特許第6,358,670号、及び米国特許第6,255,035号。
[0071]電子ビーム処理は約0.5Kev〜約30Kev、例えば約2Kevと約10Kevとの間、例えば4Kevのエネルギーにおいて、約10μC/cm〜約1000μC/cmの間、例えば、約800μC/cmの吸収量に印加又は曝されることを備える。吸収量は変わることがある。例えば、約10μC/cmと約1000μC/cmとの間の吸収量は、200mm及び300mm基板上に形成された層を硬化させることが観察されてきた。
[0072]電子ビームは、窒素、ヘリウム、アルゴン、キセノンを含む不活性ガス、酸素を含む酸化ガス、水素、水素と窒素との混合物、アンモニアを含む還元ガス、又はこれらガスのいかなる組み合わせを含むガス環境でも約1ミリトール〜約100ミリトールの圧力で一般的に生成される。電子ビーム電流は、約1mAから約40mAまでの範囲であり、より好ましくは、2mAから20mAまでの範囲である。電子ビームは、約4平方インチ〜700平方インチのエリアをカバーすることができる。電子ビームプロセス装置は、約25℃〜約450℃、例えば約400℃の範囲で作動する。
[0073]任意の電子ビームデバイスを使用してもよいが、一つの例示的なデバイスは、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手できるEBKチャンバである。電子ビーム処理は、全ての目的のために参照として本明細書に組み入れた、2002年11月22日に出願された“Method For Curing Low Dielectric Constant Film By Electron Beam”と題する米国特許出願10/302,375(AMAT 7625)にさらに詳しく説明されている。
[0074]次に、好ましくは、ライニング層を堆積するのに用いられたものと類似のプロセスを使用してキャップ層が層上に堆積される(ステップ315)。次に、基板が反応器110から除去される(ステップ320)。
[0075]図6A〜図6Fを参照すると、4層プロセスは、PECVDライニング/バリア層400を提供する。ライニング/バリア層400は、後続するナノ多孔性層402と、その下にある基板表面404及びこの基板表面上に形成された金属ライン406、408、410との間で絶縁層として作用する。
[0076]次に、接着層407がライナ/バリア層400上に形成される。この接着層は、後に形成されるその上にあるナノ多孔性低誘電率層より炭素含量が低く、シリコン酸化物の含量が豊富である。低誘電率接着層の形成について以下に詳しく説明する。
[0077]ナノ多孔性層402は、シリコン含有化合物のPECVDキャップ層412により覆われる。このプロセスは、CVD反応器110用のコンピュータコントローラ134のメモリー220に記憶されたコンピュータプログラムを使用して実行されて制御される。
[0078]図6Aを参照すると、上記PECVDライニング/バリア層400は、反応性シリコン含有化合物と酸化ガスを導入することにより反応器110で堆積される。プロセスガスは、プラズマ助長環境で反応して基板表面404及び金属ライン406、408、410上に等角的なシリコン酸化物層400を形成する。
[0079]図6Bを参照すると、次いで接着層407がライナ/バリア層400上に形成されてもよい。この接着層の形成は、以下に詳しく説明される。
[0080]図6Cを参照すると、ナノ多孔性層402は、シリコン含有不安定化合物及び酸化ガスで構成される処理ガスから堆積される。プロセスガスは、シリコン含有不安定化合物に対しては約20〜約1000sccmの範囲、酸化ガスに対しては約5〜約4000sccmの範囲で流れる。好ましいガスの流れは、シリコン含有不安定化合物に対しては約50〜約500sccm、酸化ガスに対しては約5〜約2000sccmの流量の範囲である。これらの流量は、およそ5.5〜6.5リットルの体積を有するチャンバに対して与えられる。好ましくは、反応器110はナノ多孔性層402の堆積の間に約0.2〜約5トールの圧力に維持される。
[0081]ナノ多孔性層402は、図6Eで示されたように、キャップ層412の堆積の前に揮発成分を除去するために、図6Dに示されたように硬化される。硬化は、基板を漸進的に高い温度で加熱しながら不活性ガス雰囲気下、反応器110で行われてもよい。
[0082]ナノ多孔性層402は、徐々に増加する温度でアニールされ、ガス状の生成物を、分散した微細気泡として保持し、及び/又は任意の不安定な有機基を硬化されたシリコン酸化物膜内に、好ましくは独立気泡構造の空隙として保持される分散した微細ガス気泡に変換する。一つの特定のアニールプロセスは、温度を約350℃〜約400℃の最終温度まで約50℃/分ずつ漸進的に上昇させることを含み、約5分の加熱期間を備える。ガス気泡の分散は、温度/時間プロファイルを変化させ、堆積された膜内の不安定な有機基の濃度を制御することにより制御され得る。
[0083]代替として、又は熱アニールと係り、ナノ多孔性層402は、特定エネルギーと吸収量の電子ビーム放射線に曝されてアニールされてもよい。以下に詳しく説明するように、一定の条件下で、電子ビームアニールは、ライナ/バリア層とその上にある多孔性低誘電率層の間の界面に沿って酸化物接着層の形成をもたらすことができる。
[0084]図6Eを参照すると、反応器110は、好ましくは、PECVDライナ層400の堆積のために使用されたものと同一の材料及び同一の方法によりキャップ層412を堆積する。図6Fを参照すると、キャップ層412の堆積の後に、堆積された層は、約200℃〜約450℃の温度で炉又は別のチャンバ内でさらにアニールされ、水などの残っている揮発性生成物を排出する。無論、処理条件は、堆積膜の所望の特性によって変わる。
接着層の形成
[0085]上述したように、低誘電率誘電体層を形成するプロセスは、熱的に不安定な基を除去して内部にナノ細孔を作り出すように後続してアニールされる材料の堆積を包含する。典型的に、このナノ多孔性低誘電率誘電体層は、炭素含量が10%未満のシリコン酸化物を含み、典型的に30%以上の高い炭素含量を有するシリコン炭化物を含むライナ/バリア層上に堆積される。ナノ多孔性低誘電率誘電層とその下にあるバリア/ライナ材料との間の組成及び構造の実質的な差は、これらの接着を妨害する。これらの層間の接着を向上するために、低誘電率堆積ステップの前に膜や基板を加熱するステップが別途実行されてもよい。
[0086]よって、本発明の実施形態は、接着を促進するために、これら層間の別個のシリコン酸化物層の形成を提案する。本発明によるこのようなシリコン酸化物接着層は、その上にある低誘電率膜より炭素含量が低く、シリコン酸化物の含量が豊富であり、多数の異なった手法中の任意の一つを、単独で、又は多様に組み合わせて利用して形成されてもよい。
[0087]ある実施形態によって、後にナノ多孔性材料を形成するようにアニールされるその上にある低誘電率層の堆積の前に接着層が形成されてもよい。一つの特定の実施形態において、接着層は、低誘電率堆積ステップの直前に濃酸化ガスの導入を通じて形成されてもよい。上記接着層を形成するように流れる濃酸化ガスの例は、限定はされないが、分子酸素(O)、二酸化炭素(CO)、オゾン(O)、過酸化水素(H)、亜酸化窒素(NO)、及びこれらの混合物を含んでもよい。濃酸化ガスの流れによるライナ/バリア層のこのような前処理は、Si前駆体を酸化させ、したがってその上にあるナノ多孔性低誘電率材料の形成の前にシリコン酸化物接着層を作り出す。
[0088]本発明の実施形態による接着層の形成を調べるために、下記表1に記載した組成を有する膜スタックが提供された。
Figure 0004842251
[0089]この膜スタックに有利な接着を呈するナノ多孔性低誘電率層を形成するため、プロセスパラメータは、下記の表2に要約されたもののように変わり、ここで、低誘電率材料を形成するシリコン含有成分は、ジエトキシメチルシランであり、低誘電率を形成するシリコン非含有成分は、α−テルピネンである。
Figure 0004842251
[0090]表2に記載したそれぞれのプロセスステップは、225℃のヒーター温度、8トールの圧力で、1000sccmのジエトキシメチルシランに対するヘリウムキャリアガス流量、及び200sccmの酸素ガス流量で、低周波数RFパワーの印加なしにApplied Materials Producer DxZチャンバにおいて行われた。
[0091]表2に示された特定のプロセスフローにおいて、得られるシリコン酸化物接着層内の炭素の濃度を減少させるために、α−テルピネンの流れは、初期化の間に停止された。低誘電率材料の堆積のために、シャワーヘッドとフェースプレートとの間の間隔が減少されて堆積率が増進した。低誘電率材料の堆積のためのシャワーヘッドとフェースプレートとの間の減少された間隔は、基板をさらに昇温するが、これは、基板がフェースプレートに近接するように置かれたためである。さらに、この近接した間隔は、炭素濃膜とは逆に、シリコン酸化物の形成に有利な、増加されたプラズマ密度をもたらした。この増加されたプラズマ密度は、高電力RFエネルギーの使用と類似している。
[0092]堆積された時、低誘電率材料は、2812Åの厚さを呈した。次に、堆積された低誘電率材料は、硬化のために電子ビーム放射線に曝されて、その厚さを約1970Åに減少させた。電子ビーム硬化は、約400℃の温度で、3Kevの電力、1.5mAの電流、及び150μC/cmの吸収量を利用して行った。
[0093]堆積された低誘電率層を有する表1の膜スタックを支える基準基板に対して、電子ビーム硬化に曝された後、約4.3J/mの力(Gc)を印加してその下にあるBlok(商標)から低誘電率層を分離させた。本発明により酸化物接着層を支えながら同一の条件に曝された基板に、約5.5J/mを超えるGc力を印加して、その下にある窒化物でBlok(商標)を分離し、又はその下にある銅から窒化物を分離させた。この結果は、ナノ多孔性低誘電率層をその下にあるBlok(商標)から分離するのに要求されるGc力が基準ウエハの4.3J/mGcより大きいことを指し示す。
[0094]図9は、本発明の実施形態による酸化物接着層を含む膜スタックの多様なフーリエ変換赤外(FTIR)スペクトルを示す。図9は、その上にある低誘電率層の堆積後に、電子ビーム硬化処理ステップに追従する接着層の存在を明らかにしている。図9のスペクトルによって指し示したように、接着層はシリコンと酸素を含むが、炭素と水素は比較的少なく含む。
[0095]上記実施例は、本発明による酸化物接着層を形成するためのプロセスフローのただ一つの特別な実施形態を表す。他のプロセスパラメータ及びこれらパラメータに対する値は用いられてもよい。このようなプロセスパラメータは、化学気相堆積(CVD)に対する他のプロセスフローの方式にこのプロセスを最適化するように変更されてもよい。パラメータのあるものには、得られる接着層の厚さ、均一性、又は他の性質を最適化するために変更されてもよい。
[0096]本発明のまた別の実施形態によると、低誘電率材料の堆積の前にプラズマによるライナ/バリア層の前処理を通じて酸化物接着層が形成されてもよい。このようなプラズマ前処理は、ライナ/バリア層の表面の加熱を増進させ、ライナ/バリア層状のSi前駆体の反応を促進してシリコン酸化物層を形成する。ある実施形態において、プラズマは酸化環境で形成されてもよい。
[0097]本発明のまた別の実施形態によると、プラズマ露出による加熱は、別個のステップで、又は次のステップと係り、例えば低誘電率材料堆積の初期段階の間、酸化ガスの導入に先行される。低誘電率材料の堆積は、典型的にプラズマアシストであるため、本発明によるプラズマ前処理ステップは、同一チャンバで便利に行われることができ、高い処理量をもたらす。さらに、バリア/ライナ層もプラズマアシスト堆積により形成されてもよく、したがってプラズマ前処理ステップは、前の堆積ステップから残っているプラズマを利用して同一のチャンバ内で行われることができる。
[0098]上記任意の前処理又はプリ堆積ステップにおいて、前処理/プリ堆積から低誘電率堆積への転移の間にRFが連続的に印加される(すなわち、連続した(back−to−back)RF)。これは、前処理/プリ堆積と堆積との間にプラズマの何らかの遮断又は邪魔があれば、得られるデバイスの適切な機能に影響を及ぼす粒子発生の危険を増加させるためである。さらに、前処理/プリ堆積と堆積との間における中止は、堆積ステップの開始時に炭素濃初期層が存在するようにする。そのため、転移ステップの間、転移又はプリ層シリコン酸化物濃膜をRF電力の連続的な印加と組み合わせて使用するのが望ましい。
[0099]図6B〜図6Cは、ナノ多孔性低誘電率層を形成するように後続してアニールされるその上にある誘電体材料の堆積の前の、接着層の形成を示すが、これは本発明により要求されはしない。本発明の代替の実施形態によれば、接着層は、その上にある低誘電率材料の堆積に次いで形成されてもよい。
[0100]本発明のこのような一実施形態により、ライナ/バリアとその上にある低誘電率材料間の界面で炭素種の除去を許容するように後続アニールステップのパラメータを調整することにより、低誘電率層の堆積に次いで接着層が形成されてもよい。電子ビーム放射線露出に起因した、α−テルピン、シメン、又は他の酸素非含有有機物などの熱的に不安定な化学物質を除去することにより、炭素が消尽された酸素濃接着層が形成されることもある。電子ビーム放射線が印加されて堆積膜をアニールする一つのアプローチでは、印加された放射線の線量及びエネルギーなどのパラメータは、その下にあるライナ/バリアとの界面に沿って、堆積された低誘電率膜内への低い深みでさらに多くの炭素を除去するように調整されることもある。
[0101]別のアプローチでは、熱アニールステップの条件は、同一の結果、すなわち界面に沿って炭素含量の減少と酸素含量の増加を達成するように制御されてもよい。無論、このような熱アニール条件に対する制御は、電子ビームアニールと組み合わせて用いることもできる。
[0102]先に詳述したように、本発明の実施形態によるシリコン酸化物接着層は、多様な手法を単独で又は組み合わせて利用することにより形成されてもよい。しかしながら、このような酸化物接着層は、形成時、約10〜100Åの間の厚さと、約0〜10%の間の炭素含量を有するようになる。
[0103]多様なアプローチを使用して形成された本発明による接着層の性能を評価するために、一連の実験を行った。全ての場合においてBlok(商標)層を支えるSiウエハの上に低誘電率層が堆積され、堆積された膜は4KeVのエネルギーと150μC/cmの線量を有する電子ビーム放射線で5分間アニールされ、ナノ多孔性膜は5,000Åの厚さを呈した。酸化物接着層を有さない第1の基準ウエハにおいて、ナノ多孔性低誘電率層をその下にあるBlok(商標)から分離するために要求される力(Gc)は4.0Gpaであった。
[0104]第2のウエハは、300Wの印加電力下で200sccmの分子酸素の流れにBlok(商標)層を曝して形成された酸化物接着層を支えることによりプラズマを作り出し、その上に存在するSi前駆体を酸化させた。第3のウエハは、300Wの印加電力で高い流量(400sccm)の分子酸素の流れにBlok(商標)層を曝して形成された酸化物接着層を支えた。第4のウエハは、500Wの印加電力下で400sccmの分子酸素の流れにBlok(商標)層を曝して形成された酸化物接着層を支えることによりプラズマを作り出した。
[0105]第2ないし第4のウエハにおいて、Blok(商標)からナノ多孔性低誘電率材料が分離する前に、Blokがその下にあるSiウエハから分離することが観察された。これは、ナノ多孔性低誘電率層をその下にあるBlok(商標)から分離するために要求される力(Gc)が、基準ウエハの4.0Gpaより実質的に大きいことを指し示した。
二重ダマシン構造の堆積
[0106]本発明の一実施形態に従って製造された好ましい二重ダマシン構造500が図7に示され、及びこの構造を作る方法が、本発明のステップが形成される基板の断面図である図8A〜8Hに順次概略的に描かれている。
[0107]ナノ多孔性金属間誘電体層510を含む二重ダマシン構造500が図7で示される。本発明によって堆積された金属間誘電体層510及び514は、3未満の極めて低い誘電率を有し、極低誘電率、又はELK誘電体層とよく称される。好ましくは、本発明のナノ多孔性シリコン酸化物層からなる第1の誘電体層510は、基板502上に堆積される。基板は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は非晶質水素化シリコン炭化物(BLOK(商標))、好ましくはシリコン窒化物からなる第1の(又は基板)のエッチング停止層508が上に堆積された、接触レベル基板材料504に形成されたパターニングされた導電ライン506を備える。
[0108]シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は水素化シリコン炭化物(BLOK(商標))からなる第2のエッチング停止層512は、第1の誘電体層510上に堆積される。次に、先に論じたように、第2の接着層511が次いで層512上に形成されてもよい。
[0109]好ましくは、本発明のナノ多孔性シリコン酸化物層からなる第2の誘電体層514は、第2の接着層511上に堆積されるが、第3のエッチング停止層516は、第2の誘電体層514上に堆積される。堆積された層はエッチングされてビア520を形成し、このビアは、ビア520内に等角的に堆積されたバリア層522上において導電金属524、好ましくは銅で順次充填される。次に、この構造は次いで平坦化され、シリコン窒化物、シリコン酸化物、シリコン酸窒化物、又は水素化シリコン炭化物を含む、好ましくはシリコン窒化物を含むキャップ層518がその上に堆積される。キャップ層518は、基板エッチング停止層の機能も果たし、後続二重ダマシンマルチレベルの相互接続部に対して第1のエッチング停止層508に対応する。
[0110]図8Aに示したように、シリコン酸化物、シンリコン窒化物、シリコン酸窒化物、又は非晶質水素化シリコン炭化物、好ましくはシリコン窒化物からなる第1の(又は基板)のエッチング停止層508が基板502上に約1000Åの厚さで堆積される。基板502は、接触レベル基板材料504内に形成されたパターニングされた導電性相互接続部又はライン506を備える。第1のエッチング停止層508は、先に詳しく論じたよに、接着層509を支えることもできる。
[0111]第1のナノ多孔性誘電体層510は、第1のエッチング停止層508上に本発明に従って堆積される。第1の誘電体層510は、製造される構造の大きさによって約5,000Å〜約10,000Åの厚さを有し、好ましい厚さは約5,000Åである。次いで、第1の誘電体層510は、約350℃〜約400℃の温度でアニールされ、層510から揮発性汚染物を除去する。
[0112]シリコン酸窒化物などの第2のエッチング停止層512が誘電体層510上に約500Åの厚さに堆積される。
[0113]先に詳しく論じたように、第2のエッチング停止層512は接着層511を支える。この酸化物接着層は、典型的に約10〜100Åの間の厚さを呈する。
[0114]次いで、第2のナノ多孔性誘電体層514が、約5,000Å〜約10,000Åの厚さ、好ましくは約5,000Åの厚さで接着層511上に堆積された後、約350℃〜約400℃の温度でアニールされる。
[0115]シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は非晶質水素化シリコン炭化物(BLOK(商標))、好ましくはシリコン窒化物からなる第3のエッチング停止層516が、約500Å〜約1000Åの厚さで、好ましく約1000Åの厚さで第2の誘電体層514上に堆積される。約2000Åの厚さを有するシリコン酸化物層517が第3のエッチング停止層516上に堆積されてハードエッチングマスクとしての機能を果たし、また後に化学機械研磨(CMP)ステップで利用される。反射防止コーティング(ARC)519及びフォトレジスト層521を備えるトレンチフォトマスクが、次いでシリコン酸化物層517上に堆積される。フォトレジスト層521は次いで当分野において既知である従来のフォトリソグラフィ手段によりパターニングされる。
[0116]次いで、シリコン酸化物層517は、当分野において既知である従来の手段、好ましくはフルオロカーボン化学反応を使用したエッチングプロセスによってエッチングされ、図8Bで示されたように、第3のエッチング停止層516を露出する。シリコン酸化物層517の初期エッチングは、二重ダマシン構造500の開口幅、又はトレンチ幅を設定する。シリコン酸化物層517に形成された開口幅は、第2のエッチング停止層514上に形成された二重ダマシン構造500の水平相互接続部を画成する。残っているフォトレジスト521は、その後ビアエッチングの準備のために灰化又は乾燥除去される。二重ダマシン構造のコンタクト又はビア幅の形成のために、第2の反射防止コーティング519及びフォトレジスト層521が、次いで、薄いシリコン酸化物層517上に丁寧に堆積された後、フォトリソグラフィによってパターニングされ、図8Cで示されたようにビア幅によって第3のエッチング停止層516を露出する。
[0117]図8Dを参照すると、第3のエッチング停止層516及び第2の誘電体層514はトレンチエッチングされて第2のエッチング停止層512を露出する。次に、図8Eに示したように、ビア520は異方性エッチング手法を使用して第2の誘電体層514を第2のエッチング停止層512までビアエッチングして、シリコン酸化物層517により設定された幅で金属化構造(すなわち、相互接続部及びコンタクト/ビア)を画成し、第1の誘電体層510を第3のエッチング停止層516、第2の誘電体層514、及び第2のエッチング停止層512のエッチング中に設定されたビア幅で第1のエッチング停止層508までエッチングすることにより形成される。第2のエッチング停止層512又は第2の誘電体層514のパターニングに使用される任意のフォトレジスト又はARC材料は、酸素ストリップ又はその他の適切なプロセスを使用して除去される。図8Fは、基板502を保護する第1のエッチング停止層508をエッチングして、接触レベル基板材料504内のその下にあるパターニングされた金属ライン506を露出することを示す。パターニングされた金属ライン506は、好ましくは銅などの導電性金属を含む。次いで、二重ダマシン構造500は、後続層の堆積の前に、当分野において既知である従来の手段によってあらかじめ洗浄される。
[0118]次いで、金属化構造がアルミニウム、銅、タングステン又はその組み合わせなどの導電性材料で形成される。現在、銅の低い抵抗性のため(アルミニウムの3.1mW−cmに比べて1.7mW−cm)、銅を使用して小さな特徴を形成する傾向にある。好ましくは、図8Gで示したように、チタン窒化物などの適切なバリア層522が金属化パターン520内に等角的に先に堆積され、取り囲んでいるシリコン及び/又は誘電材料内への銅の移動を防止する。その後に、化学気相堆積、物理気相堆積、電気メッキ、好ましくは電気メッキのいずれかを使用して銅層524が堆積されて、導電性構造を形成する。一旦上記構造が銅や他の金属で満たされると、図8Hで示されたように、その表面は、化学機械研磨を使用して平坦化され、好ましくはシリコン窒化物を含み、約1000Åの厚さを有するキャップ層518で覆われる。表面を平坦化する前に、金属は水素雰囲気でアニールされてもよく銅充填材を再結晶化し、構造500内に形成されている空隙を除去する。図示されていないが、電気メッキプロセスにより銅層524が堆積される時、銅層524の前に銅シード層が堆積されてもよい。次に、二重ダマシン形成プロセスは、追加の相互接続レベルを堆積するために繰り返されてもよいが、中でも現代のマイクロプロセッサ集積回路は、5又は6個の相互接続レベルを有する。
[0119]先に示され、説明された二重ダマシン形成プロセスは、低誘電率層の堆積の前に接着層の形成を包含するが、これが本発明の全ての実施形態で要求されはしない。代替の実施形態は、低誘電率層の堆積の後に接着層を形成してもよい。
[0120]以下の実施例は、分散された微細ガス空隙を有するナノ多孔性シリコン酸化物系膜の堆積を事例説明する。この実施例は、気相堆積チャンバ、特にカリフォルニア州サンタクララにあるアプライドマテリアルズ社により製造されて販売されるCENTURA 「DLK」システムを使用して行われる。
(シリコン含有の熱的不安定性付与成分を有するシリコン化合物(仮定))
[0121]ナノ多孔性シリコン酸化物系膜は、次のような蒸発されて反応器に流入される反応ガスから1.0トールのチャンバ圧力と30℃の温度で堆積される。
150sccmにおけるメチルシリル−2−フリルエーテル
1000sccmにおける亜酸化窒素(NO)
[0122]チャンバに入る前に、亜酸化窒素は、2000Wのマイクロ波エネルギーを提供するマイクロ波アプリケータで分離される。基板は、ガス分配シャワーヘッドから600ミルに位置決めされ、反応ガスは、2分間導入される。基板は次いで5分の期間に加熱され、50℃/分ずつ400℃の温度まで基板の温度を上昇させて、ナノ多孔性シリコン酸化物系膜を硬化してアニールする。
シリコン含有化合物及び添加された熱的に不安定性付与化合物の混合(仮定)
[0123]ナノ多孔性シリコン酸化物系膜は、次のような蒸発されて反応器に流入される反応ガスから1.0トールのチャンバ圧力と30℃の温度で堆積される。
100sccmでのシクロ−1,3,5,7−テトラシリレン−2,6−ダイオキシ−4,8ジメチレン
500sccmでのビニル−2−フリルエーテル
1000sccmでの亜酸化窒素(NO)
[0124]チャンバに入る前に、亜酸化窒素は、2000Wのマイクロ波エネルギーを提供するマイクロ波アプリケータで分離される。基板は、ガス分配シャワーヘッドから600ミルに位置決めされ、反応ガスは、2分間導入される。基板は次いで5分の期間に加熱され、50℃/分ずつ400℃の温度まで基板の温度を上昇させて、ナノ多孔性シリコン酸化物系膜を硬化してアニールする。
(シリコン含有の熱的不安定性付与成分を有するシリコン化合物及び添加されたシリコン含有化合物(仮定))
[0125]ナノ多孔性シリコン酸化物系膜は、次のような蒸発されて反応器に流入される反応ガスから1.0トールのチャンバ圧力と0℃の温度で堆積される。
100sccmでのメチルシリル−2−フリルエーテル
50sccmでのシクロ−1,3,5,7−テトラシリレン−2,6−ダイオキシ−4,8ジメチレン
1000sccmでの亜酸化窒素(NO)
[0126]チャンバに入る前に、亜酸化窒素は、2000Wのマイクロ波エネルギーを提供するマイクロ波アプリケータで分離される。基板は、ガス分配シャワーヘッドから600ミルに位置決めされ、反応ガスは、2分間導入される。基板は次いで5分の期間に加熱され、50℃/分ずつ400℃の温度まで基板の温度を上昇させて、ナノ多孔性シリコン酸化物系膜を硬化してアニールする。
[0127]以上に本発明の特定の実施形態について完全に説明したが、多様な変形、変化、及び代替物が用いられてもよい。これらの均等物と代替物は本発明の範囲に含まれる。よって、本発明の範囲は、説明された実施形態に限定されず、次の請求の範囲及びその等価物の全範囲により定義される。
当分野において既知であるプロセスにより基板上に堆積された誘電体層の概略図である。 当分野において既知であるプロセスにより基板上に堆積された誘電体層の概略図である。 当分野において既知であるプロセスにより基板上に堆積された誘電体層の概略図である。 当分野において既知であるプロセスにより基板上に堆積された誘電体層の概略図である。 当分野において既知であるプロセスにより基板上に堆積された誘電体層の概略図である。 本発明による用途で構成された例示的なCVD反応器の断面図である。。 図2の反応器に入る前のプロセスガスの分離用の遠隔マイクロ波チャンバの概略図である。 図2の例示的なCVD反応器と係って使用されたプロセス制御コンピュータプログラム製品のフローチャートである。 本発明の一実施形態による堆積プロセスにおいて、ライナとキャップ層の堆積時に行われたステップを図示するフローチャートである。 図5のプロセスにより基板上に堆積された層の概略図である。 図5のプロセスにより基板上に堆積された層の概略図である。 図5のプロセスにより基板上に堆積された層の概略図である。 図5のプロセスにより基板上に堆積された層の概略図である。 図5のプロセスにより基板上に堆積された層の概略図である。 図5のプロセスにより基板上に堆積された層の概略図である。 本発明のシリコン酸化物層を備える二重ダマシン構造を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 本発明の二重ダマシン堆積シーケンスの一実施形態を示す断面図である。 多数の異なる膜スタックに対するフーリエ変換赤外(FTIR)スペクトルのグラフである。
符号の説明
110…反応器、111…分配マニホールド、112…サセプタ、113…支持棒、117…アイソレータ、118…ガスライン、119…混合システム、120…アプリケータチューブ、150…マイクロ波システム。

Claims (15)

  1. ナノ多孔性低誘電率膜とその下にあるライナ/バリア層との間の接着を促進する方法であって、
    シリコン及び炭素を含有するライナ/バリア層を支える基板を提供するステップと、
    ライナ/バリア層の上面のSi前駆体を酸化させる濃酸化ガスにライナ/バリア層を曝すことにより、炭素含有量がライナ/バリア層よりも低い炭素含有シリコン酸化物接着層をライナ/バリア層上に形成するステップと、
    前記炭素含有シリコン酸化物接着層上に低誘電率膜を堆積するステップと、
    堆積された低誘電率膜を硬化させて内部にナノ細孔を形成するステップと、
    を備え、
    前記炭素含有シリコン酸化物接着層は、前記低誘電率膜よりも、炭素含有量が低く、シリコン酸化物が豊富である方法。
  2. 前記基板を提供するステップが、シリコン炭化物ライナ/バリア層を支える基板を提供する工程を備える、請求項1に記載の方法。
  3. 前記炭素含有シリコン酸化物接着層を形成するステップが、前記酸化ガスをシリコン含有ガスに曝す工程をさらに備える、請求項1又は2に記載の方法。
  4. 前記炭素含有シリコン酸化物接着層を形成するステップの前に、ライナ/バリア層をプラズマに曝す工程をさらに備える、請求項1〜3のいずれか一項に記載の方法。
  5. 前記プラズマが、前記バリア/ライナ層の堆積に引き続き、連続的に維持される、請求項4に記載の方法。
  6. 堆積された低誘電率膜が、電子ビーム放射線を印加することにより硬化される、請求項1〜5のいずれか一項に記載の方法。
  7. 前記電子ビーム放射線の印加が、ライナ/バリア層と低誘電率膜との間の界面に沿って炭素含量を減少させることにより、炭素含有シリコン酸化物接着層の形成に寄与する、請求項6に記載の方法。
  8. ナノ多孔性低誘電率膜とその下にあるライナ/バリア層との間の接着を促進する方法であって、
    シリコン及び炭素を含有するライナ/バリア層を支える基板を提供するステップと、
    ライナ/バリア層上に低誘電率膜を堆積するステップと、
    前記低誘電率膜に電子ビーム放射線を印加して、内部に微細孔を作り出し、ライナ/バリア層と低誘電率膜との間の界面に沿って炭素含量を減少させることにより、ライナ/バリア層と低誘電率膜との間に炭素含有シリコン酸化物接着層を形成するステップと、
    を備え、
    前記炭素含有シリコン酸化物接着層は、前記低誘電率膜より炭素含有量が低く、シリコン酸化物が豊富であり、前記ライナ/バリア層よりも炭素含有量が低い、
    方法。
  9. 前記基板を提供するステップが、シリコン炭化物ライナ/バリア層を支える基板を提供するステップを備える、請求項8に記載の方法。
  10. 低誘電率膜の堆積の前にライナ/バリア層を酸化ガスに曝すステップをさらに備える、請求項8又は9に記載の方法。
  11. 低誘電率膜の堆積の前に、前記酸化ガスをシリコン含有ガスに曝すステップをさらに備える、請求項10に記載の方法。
  12. 低誘電率膜の堆積の前に、ライナ/バリア層をプラズマに曝すステップをさらに備える、請求項8又は9に記載の方法。
  13. 前記プラズマが、前記バリア/ライナ層の堆積に引き続き、連続的に維持される、請求項12に記載の方法。
  14. 集積回路用の相互接続構造であって、
    少なくとも30%の炭素含量を有するシリコン炭化物を備えるライナ/バリア層と、
    前記ライナ/バリア層の上にあり、炭素含有量が前記ライナ/バリア層よりも低い炭素含有シリコン酸化物接着層と、
    前記炭素含有シリコン酸化物接着層の上にあり、10%以下の炭素含量を有する炭素ドープされたシリコン酸化物を備えるナノ多孔性低誘電率層と、
    を備え
    前記炭素含有シリコン酸化物接着層は、前記低誘電率膜よりも炭素含有量が低く、シリコン酸化物が豊富である、
    相互接続構造。
  15. 前記ライナ/バリア層の下にある銅メタライズ層をさらに備える、請求項14に記載の相互接続構造
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4368498B2 (ja) * 2000-05-16 2009-11-18 Necエレクトロニクス株式会社 半導体装置、半導体ウェーハおよびこれらの製造方法
US7060330B2 (en) * 2002-05-08 2006-06-13 Applied Materials, Inc. Method for forming ultra low k films using electron beam
US20060220251A1 (en) * 2005-03-31 2006-10-05 Grant Kloster Reducing internal film stress in dielectric film
KR100724629B1 (ko) * 2005-12-12 2007-06-04 주식회사 하이닉스반도체 반도체 소자 제조 방법
US20070134435A1 (en) * 2005-12-13 2007-06-14 Ahn Sang H Method to improve the ashing/wet etch damage resistance and integration stability of low dielectric constant films
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US9087877B2 (en) * 2006-10-24 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k interconnect structures with reduced RC delay
WO2008091900A1 (en) * 2007-01-26 2008-07-31 Applied Materials, Inc. Uv curing of pecvd-deposited sacrificial polymer films for air-gap ild
WO2008094792A1 (en) * 2007-01-29 2008-08-07 Applied Materials, Inc. Novel air gap integration scheme
JP4978847B2 (ja) * 2007-06-01 2012-07-18 Nltテクノロジー株式会社 シリコン酸化膜及びその製造方法並びにそれを用いたゲート絶縁膜を有する半導体装置
US7989033B2 (en) * 2007-07-12 2011-08-02 Applied Materials, Inc. Silicon precursors to make ultra low-K films with high mechanical properties by plasma enhanced chemical vapor deposition
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
EP2277194A1 (en) * 2008-05-08 2011-01-26 Basf Se Layered structures comprising silicon carbide layers, a process for their manufacture and their use
US20100015816A1 (en) * 2008-07-15 2010-01-21 Kelvin Chan Methods to promote adhesion between barrier layer and porous low-k film deposited from multiple liquid precursors
WO2010009234A1 (en) 2008-07-16 2010-01-21 Wisconsin Alumni Research Foundation Metal substrates including metal oxide nanoporous thin films and methods of making the same
JP2011077442A (ja) * 2009-10-01 2011-04-14 Tokyo Electron Ltd プラズマ処理方法およびプラズマ処理装置
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US9028924B2 (en) * 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
JP5654794B2 (ja) * 2010-07-15 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102446817B (zh) * 2010-10-14 2013-11-06 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
GB201105953D0 (en) * 2011-04-07 2011-05-18 Metryx Ltd Measurement apparatus and method
KR102025441B1 (ko) 2012-04-06 2019-09-25 노벨러스 시스템즈, 인코포레이티드 증착 후 소프트 어닐링
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
CN103871961B (zh) * 2012-12-17 2017-08-25 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
KR102136769B1 (ko) * 2013-03-14 2020-07-22 어플라이드 머티어리얼스, 인코포레이티드 Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
KR101454550B1 (ko) * 2013-06-28 2014-10-27 엘지전자 주식회사 리니어 압축기
CN105448705B (zh) * 2014-06-18 2018-05-04 无锡华润上华科技有限公司 一种消除晶圆氧化膜上微粒的方法及其氧化膜
CN105448655B (zh) * 2014-09-02 2019-01-08 中芯国际集成电路制造(上海)有限公司 多孔低介电薄膜、其制作方法及包括其的层间介质层
GB201522552D0 (en) * 2015-12-21 2016-02-03 Spts Technologies Ltd Method of improving adhesion
CN107492517B (zh) * 2016-06-12 2020-05-08 中芯国际集成电路制造(上海)有限公司 互连结构及形成方法
US20190157213A1 (en) * 2017-11-20 2019-05-23 Globalfoundries Inc. Semiconductor structure with substantially straight contact profile
FI129628B (en) * 2019-09-25 2022-05-31 Beneq Oy Method and apparatus for processing a substrate surface

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107026A (ja) * 1996-09-13 1998-04-24 Samsung Electron Co Ltd Sog層キュアリング方法及びこれを用いた半導体装置の絶縁膜製造方法
JP2002359239A (ja) * 2000-10-20 2002-12-13 Toshiba Corp 半導体装置の製造方法
WO2003052162A1 (en) * 2001-12-14 2003-06-26 Applied Materials, Inc. A method of depositing dielectric materials in damascene applications
JP2004507103A (ja) * 2000-08-18 2004-03-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ライナー酸化物にmsq材料を結合する方法及び構造
JP2004095865A (ja) * 2002-08-30 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法
JP2005217142A (ja) * 2004-01-29 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5000113A (en) 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US5003178A (en) 1988-11-14 1991-03-26 Electron Vision Corporation Large-area uniform electron source
EP0370729A1 (en) 1988-11-25 1990-05-30 Mitsui Petrochemical Industries, Ltd. Process for producing isopropylnaphthols
US5468595A (en) 1993-01-29 1995-11-21 Electron Vision Corporation Method for three-dimensional control of solubility properties of resist layers
MY113904A (en) 1995-05-08 2002-06-29 Electron Vision Corp Method for curing spin-on-glass film utilizing electron beam radiation
US6001728A (en) * 1996-03-15 1999-12-14 Applied Materials, Inc. Method and apparatus for improving film stability of halogen-doped silicon oxide films
US6351039B1 (en) 1997-05-28 2002-02-26 Texas Instruments Incorporated Integrated circuit dielectric and method
US5972111A (en) 1997-06-19 1999-10-26 Anderson; Dean Robert Gary Metering device for paint for digital printing
US6051881A (en) * 1997-12-05 2000-04-18 Advanced Micro Devices Forming local interconnects in integrated circuits
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6171945B1 (en) 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films
US6218090B1 (en) 1999-03-17 2001-04-17 Electron Vision Corporation Method of creating controlled discontinuity between photoresist and substrate for improving metal lift off
US6207555B1 (en) 1999-03-17 2001-03-27 Electron Vision Corporation Electron beam process during dual damascene processing
US6255035B1 (en) 1999-03-17 2001-07-03 Electron Vision Corporation Method of creating optimal photoresist structures used in the manufacture of metal T-gates for high-speed semiconductor devices
US6150070A (en) 1999-03-17 2000-11-21 Alliedsignal Inc. Method of creating optimal profile in single layer photoresist
US6195246B1 (en) 1999-03-30 2001-02-27 Electron Vision Corporation Electrostatic chuck having replaceable dielectric cover
JP2003529202A (ja) * 1999-04-14 2003-09-30 アライドシグナル インコーポレイテッド 重合体分解から得られる低誘電性ナノ多孔性材料
US6204201B1 (en) 1999-06-11 2001-03-20 Electron Vision Corporation Method of processing films prior to chemical vapor deposition using electron beam processing
US6319655B1 (en) 1999-06-11 2001-11-20 Electron Vision Corporation Modification of 193 nm sensitive photoresist materials by electron beam exposure
US6340556B1 (en) 1999-08-04 2002-01-22 Electron Vision Corporation Tailoring of linewidth through electron beam post exposure
US6407399B1 (en) 1999-09-30 2002-06-18 Electron Vision Corporation Uniformity correction for large area electron source
US6271146B1 (en) 1999-09-30 2001-08-07 Electron Vision Corporation Electron beam treatment of fluorinated silicate glass
US6426127B1 (en) 1999-12-28 2002-07-30 Electron Vision Corporation Electron beam modification of perhydrosilazane spin-on glass
US6358670B1 (en) 1999-12-28 2002-03-19 Electron Vision Corporation Enhancement of photoresist plasma etch resistance via electron beam surface cure
US6541367B1 (en) 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6583047B2 (en) 2000-12-26 2003-06-24 Honeywell International, Inc. Method for eliminating reaction between photoresist and OSG
US20030033227A1 (en) * 2001-08-10 2003-02-13 Heiser Kenneth Gabriel Multi-level software for generating wills and trusts online
US20040101632A1 (en) 2002-11-22 2004-05-27 Applied Materials, Inc. Method for curing low dielectric constant film by electron beam
US6913992B2 (en) 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
US7288292B2 (en) * 2003-03-18 2007-10-30 International Business Machines Corporation Ultra low k (ULK) SiCOH film and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107026A (ja) * 1996-09-13 1998-04-24 Samsung Electron Co Ltd Sog層キュアリング方法及びこれを用いた半導体装置の絶縁膜製造方法
JP2004507103A (ja) * 2000-08-18 2004-03-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ライナー酸化物にmsq材料を結合する方法及び構造
JP2002359239A (ja) * 2000-10-20 2002-12-13 Toshiba Corp 半導体装置の製造方法
WO2003052162A1 (en) * 2001-12-14 2003-06-26 Applied Materials, Inc. A method of depositing dielectric materials in damascene applications
JP2004095865A (ja) * 2002-08-30 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法
JP2005217142A (ja) * 2004-01-29 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
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