JP4771631B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１８は、トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧線ＧＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線ＢＬと、データ書込時にデータ書込電流を流すためのライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするための接地電圧線ＧＬとが配置される。
【０００７】
データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧線ＧＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に電気的に結合される。
【０００８】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００９】
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向に磁化される。
【００１０】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１２】
図２０は、データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【００１３】
図２０を参照して、横軸に示される磁界Ｈｘは、ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示す。
【００１４】
自由磁化層ＶＬの磁化方向は、磁界Ｈ（ＷＤＬ）とＨ（ＢＬ）との和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ更新される。すなわち、データ書込を実行するためには、ライトディジット線ＷＤＬおよびビット線ＢＬの両方に、所定強度を超える磁界を生じさせるに十分なデータ書込電流を流す必要がある。
【００１５】
一方、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化層ＶＬの磁化方向は変化しない。すなわち、ライトディジット線ＷＤＬおよびビット線ＢＬの一方のみに所定のデータ書込電流を流す場合には、データ書込は実行されない。ＭＴＪメモリセルに一旦書込まれた磁化方向、すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１６】
図２１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じた電圧変化を、ビット線ＢＬに生じさせることができる。たとえば、ビット線ＢＬを所定電圧にプリチャージした後にデータ読出電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１７】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流よりも１〜２桁程度小さくなるように設定される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
図２２は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２２を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート３３０とを有する。ソース／ドレイン領域３１０は、コンタクトホール３４１に形成される金属膜を介して、接地電圧線ＧＬと電気的に結合される。
【００１９】
ライトディジット線ＷＤＬは、接地電圧線ＧＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＬおよびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＬは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００２０】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
【００２１】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２２】
【発明が解決しようとする課題】
しかしながら、図２２に示されるように、ＭＴＪメモリセルに対するデータ読出を実行するために、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとを電気的に結合するためのストラップＳＬおよびコンタクトホール３４０を、ライトディジット線ＷＤＬを回避して設ける必要がある。これにより、複数のＭＴＪメモリセルを集積配置したＭＲＡＭデバイスを形成する場合において、レイアウト制約によって高集積化が妨げられて、アレイ面積が増大してしまう。
【００２３】
また、ＭＲＡＭデバイスに適用されるトンネル磁気抵抗素子ＴＭＲの電気抵抗は、一般的に数十ＫΩ程度である。さらに、データ読出時にデータ読出電流が通過するビット線には寄生容量が存在する。したがって、データ読出電流の経路におけるＲＣ時定数が大きくなると、ビット線ＢＬの電圧検知に基づくデータ読出動作の高速化が困難となる。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルが集積配置されるメモリアレイの省面積化を図ることが可能な薄膜磁性体記憶装置を提供することである。
【００２５】
この発明の他の目的は、データ読出の高速化を図ることが可能な、ＭＴＪメモリセルを備える薄膜磁性体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数の列グループに分割されるメモリアレイを備える。各メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化するトンネル磁気抵抗素子を含む。薄膜磁性体記憶装置は、さらに、メモリセル列にそれぞれ対応して配置される複数の第１信号線と、各メモリセル行ごとに、複数の列グループにそれぞれ対応して配置される複数の第２信号線とをさらに備える。各トンネル磁気抵抗素子は、複数の第１および第２信号線のうちの対応する１本ずつの間に電気的に結合される。
【００２７】
好ましくは、薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して配置され、各々がデータ読出時に行選択結果に応じて選択的に活性化される複数のワード線と、複数の第２信号線にそれぞれ対応して配置される複数のアクセストランジスタとをさらに備える。各アクセストランジスタは、対応する第２信号線と第１の電圧との間に電気的に結合されて、対応するワード線が活性化された場合にオンする。
【００２８】
さらに好ましくは、各列グループは、Ｌ個（Ｌ：２以上の整数）ずつのメモリセル列を有し、薄膜磁性体記憶装置は、複数の第１信号線から、複数の列グループのうちのデータ読出対象に選択された列グループに対応するＬ本の第１信号線を選択するための選択回路と、データ読出時において、選択回路によって選択されたＬ本の第１信号線と第１の電圧との間に電気的に結合されたＬ個のメモリセルにそれぞれ記憶されたＬ個の記憶データを読出すためのＬ個のデータ読出回路とをさらに備える。
【００２９】
特にこのような構成においては、薄膜磁性体記憶装置は、選択されたＬ本の第１信号線の各々を第２の電圧に駆動するための信号線駆動回路をさらに備える。Ｌ個のデータ読出回路は、選択されたＬ本の第１信号線をそれぞれ流れる電流に応じてＬ個のデータを読出す。
【００３０】
あるいは、さらに好ましくは、薄膜磁性体記憶装置は、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線および第１の電圧の間に、対応するアクセストランジスタと直列に接続される複数の選択ゲートをさらに備える。各選択ゲートは、自らが属する列グループがデータ読出対象に選択された選択メモリセルを含む場合を除いてターンオフする。
【００３１】
また、好ましくは、薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して配置され、各々がデータ読出時に行選択結果に応じて選択的に活性化される複数のワード線と、複数の第２信号線にそれぞれ対応して配置される複数のデータ読出回路と、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線およびデータ読出回路の間に電気的に結合される複数のアクセストランジスタと、複数の第１信号線にそれぞれ対応して設けられ、データ読出対象に選択された選択メモリセルと接続された第１信号線を第１の電圧に駆動するとともに、それ以外の第１信号線を第２の電圧に駆動するための複数の信号線駆動回路とをさらに備える。各アクセストランジスタは、対応するワード線と結合されたゲートを有し、選択的にターンオンすることによって選択メモリセルと接続された第２信号線を対応するデータ読出回路と電気的に結合する。各データ読出回路は、ターンオンしたアクセストランジスタを介して電気的に結合された対応する第２信号線を第２の電圧で駆動するとともに、対応する第２信号線を流れる電流に応じて記憶データを読出す。
【００３２】
さらに好ましくは、第１の電圧は接地電圧であり、第２の電圧は負電圧である。
【００３３】
あるいは、さらに好ましくは、第１の電圧は接地電圧であり、第２の電圧は正電圧である。
【００３４】
また、さらに好ましくは、薄膜磁性体記憶装置は、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線およびデータ読出回路の間に、対応するアクセストランジスタと直列に接続される複数の選択ゲートをさらに備える。各アクセストランジスタは、対応するワード線が活性化された場合にターンオンし、各選択ゲートは、自らが属する列グループがデータ読出対象に選択された選択メモリセルを含む場合を除いてターンオフする。
【００３５】
あるいは、さらに好ましくは、各アクセストランジスタは、トンネル磁気抵抗素子が配置される領域の上下領域を避けて配置される。
【００３６】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が、第１および第２のレベルの一方に設定される記憶データを記憶するための複数のメモリセルを備える。各メモリセルは、磁気的に書込まれた記憶データのレベルに応じて、第１および第２の電気抵抗の一方を有するトンネル磁気抵抗素子を含み、データ読出対象に選択された選択メモリセルは、第１および第２の電圧の間に電気的に結合される。薄膜磁性体記憶装置は、さらに、記憶データが第１のレベルである場合に選択メモリセルを流れる第１の電流および、記憶データが第２のレベルである場合に選択メモリセルを流れる第２の電流の中間値である基準電流を生成するための基準電流発生回路と、選択メモリセルを流れるメモリセル電流と基準電流との比較に基づいて、記憶データを読出すためのデータ読出回路とを備える。
【００３７】
好ましくは、基準電流発生回路は、第１および第２の電圧の間に電気的に並列に結合される、第１および第２のダミー磁気抵抗素子と、第１および第２のダミー磁気抵抗素子をそれぞれ流れる電流の平均電流を基準電流として出力する電流変換回路とを含む。第１および第２のダミー磁気抵抗素子の各々は、各トンネル磁気抵抗素子と同様の特性を有し、第１および第２のダミー磁気抵抗素子は、第１および第２のレベルの記憶データをそれぞれ記憶する。
【００３８】
好ましくは、薄膜磁性体記憶装置は、複数のメモリセルの所定領域ごとに設けられるビット線と、選択メモリセルに対応するビット線を第１の電圧に駆動するためのビット線駆動部と、選択メモリセルを、対応するビット線と第２の電圧との間に電気的に結合するためのアクセス部と、選択メモリセルに対応するビット線と接続される内部ノードを有し、メモリセル電流に応じた検出電流を生成するための電流検出回路とをさらに備える。データ読出回路は、電流検出回路からの検出電流と、基準電流発生回路からの基準電流との比較に応じて、記憶データを読出す。
【００３９】
さらに好ましくは、、データ読出回路は、電流検出回路と第１の入力ノードとの間に設けられ、アクセス部がオンするタイミングに相当する第１の時刻にオンする第１スイッチ部と、基準電流発生回路と第２の入力ノードとの間に設けられ、第１の時刻にオンする第２スイッチ部と、データ読出開始前から第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すためのイコライズ動作部と、第１および第２のノードの間に、第１および第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部と、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプとを含む。
【００４０】
あるいは、好ましくは、薄膜磁性体記憶装置は、複数のメモリセルの所定領域ごとに設けられるビット線と、各ビット線に対応して設けられ、選択メモリセルに対応するビット線を第１の電圧に駆動するためのビット線駆動部と、選択メモリセルを、対応するビット線と第１の入力ノードとの間に電気的に結合するためのアクセス部とをさらに備える。データ読出回路は、少なくともデータ読出開始後の所定期間において、第１の入力ノードを第２の電圧と電気的に結合するための駆動部を含む。
【００４１】
さらに好ましくは、データ読出回路は、第１および第２のノードの間に、第１の入力ノードおよび基準電流を基準電流発生回路から受ける第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部をさらに含む。電流センス部は、第１の入力ノードと第１のノードの間に設けられ、第２のノードに応じた電流経路を形成するための第１のトランジスタと、第２の入力ノードと前記第２のノードの間に設けられ、第１のノードに応じた電流経路を形成するための第２のトランジスタとを有する。駆動部は、データ読出開始前から、アクセス部がオンするタイミングに相当する第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すためのイコライズ動作部を有する。データ読出回路は、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプをさらに含む。
【００４２】
さらに好ましくは、第１の電圧は、接地電圧であり、第２の電圧は、負電圧である。データ読出回路は、データ読出開始前からデータ読出開始後の第１の時刻までの間、第１の入力ノードおよび基準電流発生回路から基準電流の供給を受ける第２の入力ノードを第１の電圧と電気的に結合するとともに、第１の時刻以降において、第１および第２の入力ノードを第１の電圧から電気的に切離すための第１のイコライズ動作部と、第１の時刻以降において、第１および第２のノードの間に、第１および第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部とをさらに含む。電流センス部は、第１の入力ノードと第１のノードの間に設けられ、第１の時刻以降において第２のノードの電圧に応じた電流経路を形成するための第１のトランジスタと、第２の入力ノードと前記第２のノードの間に設けられ、第１の時刻以降において第１のノードの電圧に応じた電流経路を形成するための第２のトランジスタとを有する。駆動部は、データ読出開始前から、第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すための第２のイコライズ動作部を有する。データ読出回路は、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプをさらに含む。
【００４３】
特にこのような構成においては、第１の入力ノードは、それぞれが異なるビット線と対応する複数のメモリセルに対して共通に設けられ、各ビット線駆動部は、選択メモリセルと非結合のビット線を第２の電圧に駆動する。
【００４４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４５】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４６】
図１を参照して、実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４７】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４８】
後の説明で明らかになるように、本発明の実施の形態においては、複数のトンネル磁気抵抗素子ＴＭＲによってアクセストランジスタＡＴＲを共有する構成とするので、メモリアレイ１０においては、複数のトンネル磁気抵抗素子ＴＭＲの各々が、ＭＴＪメモリセルＭＣとして機能する。したがって、メモリアレイ１０に行列状に配置された複数のトンネル磁気抵抗素子ＴＭＲの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００４９】
トンネル磁気抵抗素子ＴＭＲの構成およびデータ記憶原理は、図１９で説明したのと同様であるので詳細な説明は繰り返さない。各トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）の一方を記憶データとして記憶し、記憶データのレベルに応じて電気抵抗が変化する。
【００５０】
図１においては、代表的に示される１個のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）と、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬおよびビット線ＢＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、メモリセル行に対応して配置される。ビット線ＢＬは、メモリセル列に対応して配置される。なお、本発明の実施の形態においては、ビット線ＢＬは、メインビット線ＭＢＬとサブビット線ＳＢＬとに分割して、階層的に設けられる構成例が示される。
【００５１】
データ書込時には、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに対して、行方向および列方向のデータ書込電流がそれぞれ流される。また、データ読出時においては、選択行に対応するワード線ＷＬが活性化されて、データ読出電流が選択メモリセルおよびビット線ＢＬを通過する。
【００５２】
メモリアレイ１０における、ＭＴＪメモリセルおよび上述した信号線群の配置の詳細については後ほど説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００５３】
ＭＲＡＭデバイス１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とを備える。読出／書込制御回路３０および３５は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、データ読出時においてビット線ＢＬにデータ読出電流を流すための回路、およびデータ読出時に読出データＤＯＵＴを生成するための回路等を総称したものである。
【００５４】
各ライトディジット線ＷＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。行デコーダ２０は、データ書込時において、行選択結果に応じて選択されたライトディジット線ＷＤＬを活性化するために電源電圧Ｖｃｃと結合する。これにより、活性化されたライトディジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。したがって、活性化されたライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことができる。行方向のデータ書込電流Ｉｐは、書込データのレベルに関らず一定方向である。
【００５５】
一方、行デコーダ２０は、非選択のライトディジット線ＷＤＬについては、接地電圧ＧＮＤに維持する。これにより、非選択のライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流れることはない。
【００５６】
ビット線ＢＬに対する列方向のデータ書込電流の供給については、後程詳細に説明する。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたトンネル磁気抵抗素子ＴＭＲにおいて、磁気的なデータ書込が実行される。
【００５７】
図２は、図１に示したメモリアレイ１０の構成を詳細に説明するための図である。図２においては特に、データ読出動作に関連する構成が示される。
【００５８】
図２を参照して、メモリアレイ１０は、Ｎ行×Ｍ列（Ｎ，Ｍ：自然数）のサブアレイＳＡ−１１〜ＳＡ−ＮＭに分割される。以下においては、サブアレイＳＡ−１１〜ＳＡ−ＮＭを総称して単にサブアレイＳＡとも称する。また、選択メモリセルが属するサブアレイを単に選択サブアレイとも称する。
【００５９】
列方向に互いに隣接するＮ個のサブアレイＳＡは、同一の列グループを構成する。したがって、メモリアレイ１０は、Ｍ個の列グループに分割される。各列グループは、Ｌ個（Ｌ：自然数）のメモリセル列と対応するものとする。同様に、行方向に互いに隣接するＭ個のサブアレイＳＡは、同一の行グループを構成する。したがって、メモリアレイ１０は、Ｎ個の行グループに分割される。以下においては、選択サブアレイを含む行グループを選択アレイ行と称し、選択サブアレイを含む列グループを選択アレイ列とも称することとする。
【００６０】
各サブアレイＳＡにおいて、トンネル磁気抵抗素子ＴＭＲは行列状に配される。メモリアレイ１０全体では、ｎ行×ｍ列（ｎ，ｍ：自然数）に複数のトンネル磁気抵抗素子ＴＭＲが配置される。各トンネル磁気抵抗素子は、ＭＴＪメモリセルとして動作する。
【００６１】
メモリセル行にそれぞれ対応して、同一の行グループに属するＭ個のサブアレイＳＡに対して共通にワード線ＷＬ１〜ＷＬｎが配置される。また、図２では図示を省略しているが、メモリセル行にそれぞれ対応して、ワード線ＷＬ１〜ＷＬｎと同様にライトディジット線ＷＤＬ１〜ＷＤＬｎが配置されている。
【００６２】
メモリセル列にそれぞれ対応して、同一の列グループに属するＮ個のサブアレイＳＡに対して共通にメインビット線ＭＢＬ１〜ＭＢＬｍが配置される。各メモリセル列ごとに、同一の列グループに属するＮ個のサブアレイにそれぞれ対応してサブビット線が設けられる。たとえば、メインビット線ＭＢＬ１に対応して、サブアレイＳＡ−１１〜ＳＡ−Ｎ１にそれぞれ対応するサブビット線ＳＢＬ１１〜ＳＢＬ１Ｎが配置される。したがって、メモリアレイ全体においては、サブビット線ＳＢＬ１１〜ＳＢＬｍＮが配置される。
【００６３】
なお、以下においては、ワード線ＷＬ１〜ＷＬｎ、ライトディジット線ＷＤＬ１〜ＷＤＬｎ、メインビット線ＭＢＬ１〜ＭＢＬｍおよびサブビット線ＳＢＬ１１〜ＳＢＬｍＮを総称して、ワード線ＷＬ、ライトディジット線ＷＤＬ、メインビット線ＭＢＬおよびサブビット線ＳＢＬともそれぞれ称する。
【００６４】
各サブアレイＳＡにおいて、各メモリセル行ごとに、行方向に沿った信号線として配置されるストラップＳＬが設けられる。さらに、各ストラップＳＬに対応して、アクセストランジスタＡＴＲが配置される。すなわち、アクセストランジスタＡＴＲおよびストラップＳＬは、各メモリセル行において、列グループにそれぞれ対応してＭ個ずつ配置される。各ストラップＳＬおよびアクセストランジスタＡＴＲは、同一サブアレイ中の同一メモリセル行に対応するＬ個（Ｌ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲによって共有される。
【００６５】
同一のメモリセル行に対応するＭ個のアクセストランジスタＡＴＲの各々のゲートは、対応するワード線ＷＬと結合される。たとえば、図２に示される第１番目のメモリセル行に対応するアクセストランジスタＡＴＲの各々のゲートは、ワード線ＷＬ１と結合される。各アクセストランジスタＡＴＲは、対応するストラップＳＬと接地電圧ＧＮＤとの間に電気的に結合される。
【００６６】
行デコーダ２０は、データ読出において、ワード線ＷＬ１〜ＷＬｎのうちの１つを行選択結果に応じて選択的に活性化する。選択的に活性化されたワード線によって、選択行に対応する複数のトンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤにプルダウンされる。
【００６７】
また、メインビット線ＭＢＬとサブビット線ＳＢＬとの間の接続および非接続は、接続制御部１５によって制御される。
【００６８】
図３は、各サブアレイの構成を詳細に示す回路図である。
図３においては、一例として各サブアレイＳＡが、４行×４列（Ｌ＝４）に配置されたトンネル磁気抵抗素子ＴＭＲを含む構成を示している。
【００６９】
図３を参照して、サブアレイＳＡ中において、同一のメモリセル行に属する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲは、同一のストラップＳＬと結合される。４個のトンネル磁気抵抗素子によって共有されるストラップＳＬごとに、アクセストランジスタＡＴＲが配置される。
【００７０】
ワード線ＷＬおよびライトディジット線ＷＤＬは、同一の行グループに属するＭ個のサブアレイにまたがって、行方向に延在して配置される。アクセストランジスタＡＴＲは、対応するメモリセル行のワード線ＷＬの活性化に応答して、対応するストラップＳＬを接地電圧ＧＮＤと電気的に結合する。
【００７１】
Ｎ個のサブアレイに対して共通に配置されるメインビット線ＭＢＬと、各サブアレイごとに分割配置されるサブビット線ＳＢＬとは、各メモリセル列ごとに階層的に配置される。したがって、各サブアレイＳＡにおいて、各サブビット線ＳＢＬの両端とメインビット線ＭＢＬとの間に、両者の接続および非接続を制御するための接続制御部１５が配置される。
【００７２】
メインビット線ＭＢＬは、サブビット線ＳＢＬよりも上層に配置される。すなわち、メインビット線ＭＢＬは、サブビット線ＳＢＬよりもトンネル磁気抵抗素子ＴＭＲから離れて配置される。
【００７３】
図４は、図３に示されるサブアレイのレイアウトの一例を示す図である。図４の中央部には、サブアレイＳＡの平面図が示されている。
【００７４】
この平面図を参照すると、４個のメモリセル行にそれぞれ対応する４本のライトディジット線ＷＤＬと４個のメモリセル列にそれぞれ対応する４本のサブビット線ＳＢＬとが行方向および列方向に沿って配置されている。さらに、行方向に沿って接地電圧線ＧＬが配置されている。図示しないが、接地電圧線ＧＬは、接地電圧ＧＮＤと接続されている。
【００７５】
図４中に斜線で示される、サブビット線ＳＢＬとライトディジット線ＷＤＬとの交点の各々に、ＭＴＪメモリセルとして機能するトンネル磁気抵抗素子ＴＭＲが配置される。同一のメモリセル行に対応する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲによって共有されるように、各メモリセル行ごとにストラップＳＬが配置される。
【００７６】
図４にはさらに、サブアレイＳＡの平面図上におけるＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図が示される。
【００７７】
Ｐ−Ｐ′断面図は、アクセストランジスタＡＴＲが配置される領域を示している。Ｐ−Ｐ′断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０は、コンタクトホール３４１を介して接地電圧線ＧＬと電気的に結合されている。ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、ストラップＳＬと電気的に結合される。アクセストランジスタＡＴＲのゲート領域には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＬとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。
【００７８】
ストラップＳＬを、行方向に隣接する複数のメモリセル間で共有することにより、アクセストランジスタＡＴＲを、トンネル磁気抵抗素子ＴＭＲの配置個所の上下領域を避けて配置することが可能となる。すなわち、Ｐ−Ｐ′断面図中に点線で示されるトンネル磁気抵抗素子ＴＭＲおよびサブビット線ＳＢＬは、この領域には配置されていない。
【００７９】
次に、図４中のＱ−Ｑ′断面図は、サブビット線ＳＢＬ上の断面図を示しており、この領域にはトンネル磁気抵抗素子ＴＭＲが配置される。Ｑ−Ｑ′断面図を参照して、トンネル磁気抵抗素子ＴＭＲは、上層側に配置されるサブビット線ＳＢＬおよび下層側に配置されるストラップＳＬの各々と電気的に結合される。また、Ｑ−Ｑ′断面図には、行方向に延在されるライトディジット線ＷＤＬおよび接地電圧線ＧＬも示されている。しかし、トンネル磁気抵抗素子ＴＭＲの下層部分には、アクセストランジスタＡＴＲは配置されていない。
【００８０】
また、図４中のＲ−Ｒ′断面図には、ライトディジット線ＷＤＬに対応した断面図が示される。なお、Ｒ−Ｒ′断面図においては、ライトディジット線ＷＤＬの上層側のみが図示されている。
【００８１】
ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ライトディジット線ＷＤＬの上層には、ストラップＳＬおよびサブビット線ＳＢＬと電気的に結合されたトンネル磁気抵抗素子が配置される。なお、上述したように、同一サブアレイ内においては、行方向に隣接する複数のトンネル磁気抵抗素子ＴＭＲは、共通のストラップＳＬが結合される。
【００８２】
このように、ストラップＳＬを行方向に隣接する複数のトンネル磁気抵抗素子で共有する構成とすることにより、各トンネル磁気抵抗素子ＴＭＲに対応して、アクセストランジスタＡＴＲとトンネル磁気抵抗素子ＴＭＲとの間を電気的に結合するためのコンタクトホール３４０を配置する必要がなくなる。特に、アクセストランジスタＡＴＲを、トンネル磁気抵抗素子ＴＭＲの配置個所の上下領域を避けて配置することが可能となる。
【００８３】
したがって、各トンネル磁気抵抗素子ＴＭＲごとにアクセストランジスタＡＴＲを設ける構成と比較して、トンネル磁気抵抗素子ＴＭＲの行方向配置ピッチおよび列方向配置ピッチは縮小される。この結果、メモリアレイ１０全体の小面積化を図ることが可能である。
【００８４】
図５は、図３に示されたサブアレイのレイアウトの他の例を示す図である。
図５に示されたサブアレイＳＡのレイアウトは、図４に示されたレイアウトと比較して、ストラップＳＬの平面形状が異なる。その他の部分のレイアウトについては、図４と同様であるので詳細な説明は繰返さない。すなわち、図５中のＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図のそれぞれは、図４に示されたＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図とそれぞれ同様である。
【００８５】
図５に示すレイアウトにおいて、各ストラップＳＬが、同一サブアレイＳＡ内において同一のメモリセル行に属するＬ数（４個）のトンネル磁気抵抗素子ＴＭＲで共有される点は図４に示したレイアウトと同様である。
【００８６】
しかし、図５に示したレイアウトにおいては、アクセストランジスタＡＴＲとの間にコンタクトホール３４０を設ける必要がある領域と対応させてストラップＳＬの幅を広くし、その他の領域においては、トンネル磁気抵抗素子ＴＭＲとの電気的なコンタクトが必要な幅に限ってストラップＳＬを細くして配置する。さらに、列方向に隣接するストラップＳＬ間において、このような形状のストラップを互いに点対称に配置していく。
【００８７】
このような構成とすることにより、ストラップＳＬ同士が隣接する領域において、列方向ピッチを縮小することができる。この結果、図４に示すレイアウトと比較して、メモリアレイ１０全体をさらに小面積化することができる。
【００８８】
次に、各サブアレイＳＡにおけるデータ書込動作について説明する。
図６は、サブアレイＳＡにおけるデータ書込に関連する構成を示す回路図である。図６においては、着目する１つのメモリセル列においてデータ書込を実行するための構成が代表的に示される。
【００８９】
図６を参照して、各メインビット線ＭＢＬの両端にそれぞれ対応して、ビット線ドライバ３１ａおよび３１ｂが配置される。ビット線ドライバ３１ａは、列選択結果に応じて、対応するメインビット線ＭＢＬが選択されたときに、メインビット線ＭＢＬの一端を書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方と接続する。ビット線ドライバ３１ｂは、対応するメインビット線ＭＢＬが選択されたときに、対応するメインビット線ＭＢＬの他端を、ビット線ドライバ３１ａと相補的に、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの他方と接続する。
【００９０】
ビット線ドライバ３１ａは、論理ゲート３２と、ＣＭＯＳインバータを構成するドライバトランジスタ３３および３４とを有する。論理ゲート３２は、メインビット線ＭＢＬの選択信号であるコラム選択信号ＭＣＳＬと、書込データＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３３は、ＰチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの一端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３４は、ＮチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの一端と接地電圧ＧＮＤとの間に設けられる。ドライバトランジスタ３３および３４の各々のゲート電圧は、論理ゲート３２の出力によって制御される。
【００９１】
ビット線ドライバ３１ｂは、論理ゲート３７と、ＣＭＯＳインバータを構成するドライバトランジスタ３８および３９とを有する。論理ゲート３７は、コラム選択信号ＭＣＳＬと、書込データＤＩＮの反転信号／ＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３８は、ＰチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの他端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３９は、ＮチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの他端と接地電圧ＧＮＤとの間に設けられる。ドライバトランジスタ３８および３９の各々のゲート電圧は、論理ゲート３７の出力によって制御される。
【００９２】
したがって、非選択列のメインビット線ＭＢＬに対応するビット線ドライバ３１ａおよび３１ｂにおいては、論理ゲート３２および３７の出力はＨレベルに設定される。したがって非選択列のメインビット線ＭＢＬの両端は、接地電圧ＧＮＤと接続される。
【００９３】
一方、選択列のメインビット線ＭＢＬの両端は、ビット線ドライバ３１ａおよび３１ｂによって、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつと接続される。
【００９４】
サブビット線ＳＢＬの両端は、トランジスタスイッチ２１０および２２０を介して、メインビット線ＭＢＬ上のノードＮ１およびＮ２と結合される。また、ノードＮ１およびＮ２の間に、トランジスタスイッチ２００が配置される。サブビット線ＳＢＬは、トランジスタスイッチ２４０を介して接地電圧ＧＮＤと電気的に結合される。これらのトランジスタスイッチ２００、２１０、２２０および２４０は、図２および図３に示された接続制御部１５に含まれる。
【００９５】
トランジスタスイッチ２００は、メインビット線ＭＢＬ上において、各メモリセルブロックごとにメインビット線ＭＢＬに対して直列に挿入される。トランジスタスイッチ２００は、各サブアレイＳＡにおいてノードＮ１およびＮ２の間に配置され、選択サブアレイにおいて、メインビット線ＭＢＬ上の電流経路を遮断するために設けられる。
【００９６】
トランジスタスイッチ２１０は、サブビット線ＳＢＬの一端とメインビット線ＭＢＬ上ノードＮ１との間に設けられる。トランジスタスイッチ２２０は、サブビット線ＳＢＬの他端とメインビット線ＭＢＬ上のノードＮ２との間に設けられる。トランジスタスイッチ２１０および２２０のゲートには、行グループ選択信号ＢＧＳＬが入力される。行グループ選択信号ＢＧＳＬは、図２に示した行グループごとに設けられ、対応する行グループが選択サブアレイを含む場合に、Ｈレベルに活性化される。
【００９７】
さらに、サブビット線ＳＢＬを接地電圧ＧＮＤと結合するためのトランジスタスイッチ２４０が設けられる。トランジスタスイッチ２００および２４０のゲートには、行グループ選択信号ＢＧＳＬの反転信号／ＢＧＳＬが入力される。トランジスタスイッチ２４０は、トランジスタスイッチ２１０および２２０と相補的にオンおよびオフし、サブビット線ＳＢＬがメインビット線ＭＢＬと非接続である場合に、サブビット線ＳＢＬを接地電圧ＧＮＤと接続する。
【００９８】
図７は、図６に示した構成におけるデータ書込電流の経路を説明する回路図である。
【００９９】
図７に示されたサブビット線ＳＢＬに接続される選択メモリセルに対してＨレベル（“１”）データを書込む場合においては、ビット線ドライバ３１ａは、メインビット線ＭＢＬの一端を電源電圧Ｖｃｃと接続し、ビット線ドライバ３１ｂはメインビット線ＭＢＬの他端を接地電圧ＧＮＤと接続する。選択サブアレイにおいては、対応する行グループ選択信号ＢＧＳＬはＨレベルに設定される。
【０１００】
これにより、トランジスタスイッチ２１０および２２０がターンオンする一方で、トランジスタスイッチ２００および２４０はターンオフされる。この結果、メインビット線ＭＢＬ上において、ノードＮ１およびＮ２の間で電流経路が遮断される。一方、メインビット線ＭＢＬは、ノードＮ１およびＮ２を介してサブビット線ＳＢＬと結合される。
【０１０１】
一方、同一メインビット線ＭＢＬ上において、他のサブアレイに対応するトランジスタスイッチ２００はターンオンする。したがって、非選択のサブアレイに対応する領域においては、データ書込電流＋Ｉｗは、メインビット線ＭＢＬを通過する。一方、選択サブアレイにおいては、トランジスタスイッチ２００がターンオンするので、メインビット線ＭＢＬ上の電流経路は遮断され、データ書込電流＋Ｉｗは、トランジスタスイッチ２１０および２２０を介して、サブビット線ＳＢＬ上を流される。
【０１０２】
さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＨレベル（“１”）のデータを書込むことができる。
【０１０３】
これに対して、選択メモリセルに対してＬレベル（“０”）データを書込む場合には、メインビット線ＭＢＬの一端および他端は、Ｈレベルデータを書込む場合とは反対に、接地電圧ＧＮＤおよび電源電圧Ｖｃｃに設定される。トランジスタスイッチ２００〜２４０のオン・オフについては、Ｈレベルデータを書込む場合と同様であるので詳細な説明は繰返さない。
【０１０４】
これにより、Ｌレベルデータを書込む場合には、選択メモリアレイにおいて、サブビット線ＳＢＬ上に、データ書込電流＋Ｉｗとは反対方向のデータ書込電流−Ｉｗを流すことができる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐを流すことにより、選択メモリセルに対してＬレベル（“０”）データを書込むことが可能である。
【０１０５】
既に説明したように、データ書込対象となる選択メモリセルに対しては、ライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流を流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ビット線ＢＬおよびライトディジット線ＷＤＬのいずれか一方には、データ書込電流が流されてしまう。これらの非選択メモリセルに対して、理論的にはデータ書込は実行されない。しかし、ノイズ等の影響によって、微小な書込動作が実行されてトンネル磁気抵抗素子の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、記憶データが誤まって書込まれて記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制することが求められる。
【０１０６】
実施の形態１に従う構成によれば、非選択のサブアレイにおいては、列方向のデータ書込電流±Ｉｗは、トンネル磁気抵抗素子ＴＭＲから離れて配置されたメインビット線ＭＢＬを流れる。したがって、非選択のサブアレイ中のトンネル磁気抵抗素子に対するデータ誤書込の発生を防止することができる。
【０１０７】
一方、選択メモリアレイにおいては、トンネル磁気抵抗素子ＴＭＲに近接したサブビット線ＳＢＬにデータ書込電流±Ｉｗを流して十分なデータ書込磁界を発生させることができる。
【０１０８】
次に、実施の形態１に従うデータ読出動作について説明する。
図８は、実施の形態１に従うデータ読出回路の配置を説明するブロック図である。
【０１０９】
図８を参照して、実施の形態１に従う構成においては、行選択結果に応答して、同一のストラップＳＬを共有するＬ個（４個）のトンネル磁気抵抗素子ＴＭＲがアクセストランジスタＡＴＲを介して接地電圧ＧＮＤと並列に結合される。したがって、実施の形態１に従う構成においては、１回のデータ読出においてＬ個（４個）のデータ読出を並列に実行することができる。
【０１１０】
したがって、メモリアレイ１０に対して、Ｌ個（４個）のデータ読出回路５５が配置される。列選択部５２は、列グループ選択信号ＧＳＬに応じて、メモリアレイ１０全体に配置されたｍ本のメインビット線ＭＢＬ１〜ＭＢＬｍのうちのＬ本（４本）を選択して、Ｌ個（４個）のデータ読出回路５５とそれぞれ接続する。
【０１１１】
列グループ選択信号ＧＳＬは、１本のワード線ＷＬを活性化した場合に、接地電圧ＧＮＤと結合されるＭ個のストラップＳＬのうちの１個を選択するための信号であり、たとえば図２においてＭ個の列グループのうちの１つを選択するための制御信号である。
【０１１２】
基準電流発生回路５０は、基準電流Ｉｒｅｆを生成する。データ読出回路５５の各々は、列選択部５２を介して対応付けられるメインビット線ＭＢＬを流れる電流と、基準電流Ｉｒｅｆとの比較に基づいて、読出データＤＯＵＴを生成する。
【０１１３】
図９は、データ読出回路の構成を示す回路図である。図９においては、１個のデータ読出回路の構成が代表的に示される。
【０１１４】
図９を参照して、ビット線ドライバ３１ｃは、選択メモリセルに対応するメインビット線ＭＢＬを電源電圧Ｖｃｃに駆動する。また、選択サブアレイにおいて、接続制御部１５は、対応するメインビット線ＭＢＬおよびサブビット線ＳＢＬを接続する。これにより、ビット線ドライバ３１ｃ〜メインビット線ＭＢＬ〜サブビット線ＳＢＬ〜選択メモリセル（トンネル磁気抵抗素子ＴＭＲ）〜ストラップＳＬ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの経路に、トンネル磁気抵抗素子ＴＭＲの記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流される。ここで、メモリセル電流Ｉｃｅｌｌは、トンネル磁気抵抗素子ＴＭＲの記憶データレベルがＨレベル（“１”）およびＬレベル（“０”）である場合に、それぞれＩ１およびＩ０であるものとする。
【０１１５】
ビット線ドライバ３１ｃは、各メインビット線ＭＢＬに対応して配置する構成としても、各データ読出回路５５ごとに配置する構成としてもよい。後者の構成とする場合には、列選択結果に基づいて、選択メモリセルに対応するメインビット線ＭＢＬをビット線ドライバ３１ｃと接続すればよい。
【０１１６】
図８に示されたデータ読出回路５５は、電流検出回路６０と、電流センスアンプ７０と、ラッチ型センスアンプ８５とを含む。
【０１１７】
電流検出回路６０は、カレントミラー構成を有し、選択メモリセルおよびストラップＳＬを流れるメモリセル電流Ｉｃｅｌｌに応じた検出電流Ｉｃを発生する。
【０１１８】
電流検出回路６０は、列選択ゲートＳＧを介してメインビット線ＭＢＬと結合されるノードＮ１と、ノードＮ１および接地電圧ＧＮＤの間に設けられるＮチャネルＭＯＳトランジスタ６１と、ノードＮ２および接地電圧ＧＮＤの間に設けられるＮチャネルＭＯＳトランジスタ６２と、ノードＮ２およびＮ３の間に設けられるＰチャネルＭＯＳトランジスタ６３と、ノードＮ３とノードＮｃとの間に設けられるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶｃｃとノードＮ３との間に設けられるＮチャネルＭＯＳトランジスタ６５とを含む。
【０１１９】
選択メモリセルと接続されたメインビット線ＭＢＬは、対応する列グループ選択信号ＧＳＬの活性化に応答して、列選択ゲートＳＧを介してノードＮ１と結合される。ＮチャネルＭＯＳトランジスタ６１および６２の各々のゲートはノードＮ１と接続される。ＰチャネルＭＯＳトランジスタ６３および６４の各々のゲートはノードＮ２と結合される。ＮチャネルＭＯＳトランジスタ６５のゲートには、所定電圧ＶＲＥＦが入力される。
【０１２０】
このようなカレントミラー構成によって、選択メモリセルと結合されたメインビット線ＭＢＬを流れるメモリセル電流Ｉｃｅｌｌに応じた検出電流Ｉｃを、ノードＮｃに発生することができる。なお、ＮチャネルＭＯＳトランジスタ６５のゲートに入力される所定電圧ＶＲＥＦを調整することによって、検出電流Ｉｃの振幅を制限して、急激な過渡電流が流れることを防止できる。
【０１２１】
基準電流発生回路５０は、メモリセル電流Ｉｃｅｌｌの２種類の電流量Ｉ１およびＩ０の中間値に設定される基準電流Ｉｒｅｆを、ノードＮｒに対して供給する。
【０１２２】
基準電流発生回路５０は、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１と、ビット線ドライバ３１ｄとを含む。ダミートンネル磁気抵抗素子ＴＭＲｄ０は、ノードＮｄ０と接地電圧ＧＮＤとの間に結合される。ダミートンネル磁気抵抗素子ＴＭＲｄ１は、ノードＮｄ１と接地電圧ＧＮＤとの間に結合される。ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１は、メモリアレイ１０に行列状に配置されたトンネル磁気抵抗素子ＴＭＲの各々と同様の構成および特性を有する。
【０１２３】
ダミートンネル磁気抵抗素子ＴＭＲｄ０は、Ｌレベル（“０”）のデータを記憶し、ダミートンネル磁気抵抗素子ＴＭＲｄ１は、Ｈレベル（“１”）のデータを記憶する。ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１の各々において、記憶データの更新は不要であるため、ダミートンネル磁気抵抗素子に対するデータ書込は、たとえばＭＲＡＭデバイスの電源起動時に実行すればよい。
【０１２４】
ビット線ドライバ３１ｄは、データ読出時に、ノードＮｄ０およびＮｄ１を電源電圧Ｖｃｃに駆動する。これにより、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１のそれぞれに、電流Ｉ０およびＩ１がそれぞれ流される。
【０１２５】
基準電流発生回路５０は、さらに、ノードＮｄ２と接地電圧ＧＮＤとの間に設けられるトランジスタ９１と、ノードＮｄ０および接地電圧ＧＮＤの間に設けられるトランジスタ９２と、ノードＮｄ１および接地電圧ＧＮＤの間に設けられるトランジスタ９３と、ノードＮｄ２および接地電圧ＧＮＤの間に設けられるトランジスタ９４とを含む。トランジスタ９１および９２の各々のゲートはノードＮｄ０と結合される。トランジスタ９３および９４の各々のゲートはノードＮｄ１と結合される。基準電流発生回路５０においては、トランジスタ９１〜９４の各々は、ＮチャネルＭＯＳトランジスタで構成される。
【０１２６】
基準電流発生回路５０は、さらに、電源電圧ＶｃｃとノードＮｄ２の間に値列に結合されるトランジスタ９５および９６と、トランジスタ９５およびノードＮｒの間に設けられるトランジスタ９７とを有する。基準電流発生回路５０においては、トランジスタ９６および９７の各々は、ＰチャネルＭＯＳトランジスタで構成される。
【０１２７】
ＮチャネルＭＯＳトランジスタ９５のゲートには、電流検出回路６０内のＮチャネルＭＯＳトランジスタ６５と同様に所定電圧ＶＲＥＦが入力される。また、トランジスタ９６の電流駆動力は、トランジスタ９７の電流駆動力の２倍に設定される。
【０１２８】
トランジスタ９２および９３と、カレントミラーをそれぞれ構成するトランジスタ９１および９４によって、ノードＮｄ２にはＩ０＋Ｉ１の電流が流される。さらに、カレントミラーを構成するトランジスタ９６および９７の電流駆動力を、上述したように２：１に設計することによって、ノードＮｒに流される基準電流Ｉｒｅｆを、Ｉｒｅｆ＝（Ｉ０＋Ｉ１）／２に設定することができる。すなわち、基準電流発生回路５０中のトランジスタ９１〜９７によって、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１をそれぞれ流れる電流Ｉ０およびＩ１の平均電流が出力される。なお、トランジスタ９６および９７の電流駆動力比を２：１以外のｋ：１（ｋ：１より大きい実数）に設定してもよい。
【０１２９】
電流センスアンプ７０は、２つの入力ノードＮｉａおよびＮｉｂと、入力ノードＮｉａおよびＮｉｂとノードＮｃおよびＮｒとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ７１および７２と、入力ノードＮｉａおよびノードＮａの間に設けられるＰチャネルＭＯＳトランジスタ７３と、入力ノードＮｉｂおよびノードＮｂの間に設けられるＰチャネルＭＯＳトランジスタ７４とを含む。
【０１３０】
ＮチャネルＭＯＳトランジスタ７１および７２の各々のゲートには、ワード線ＷＬと同様のタイミングで活性化される制御信号ＲＤが入力される。ＰチャネルＭＯＳトランジスタ７３のゲートは、ノードＮｂと結合される。一方、ＰチャネルＭＯＳトランジスタ７４のゲートは、ノードＮａと結合される。
【０１３１】
電流センスアンプ７０は、さらに、ノードＮａおよびＮｂの間に設けられるＮチャネルＭＯＳトランジスタ７５と、ノードＮａおよびノードＮｂと接地電圧ＧＮＤとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ７６および７７とを含む。ＮチャネルＭＯＳトランジスタ７６および７７の各々のゲートには、制御信号ＥＱ１が入力され、ＮチャネルＭＯＳトランジスタ７５のゲートには制御信号ＥＱ２が入力される。
【０１３２】
トランジスタ７６および７７は、制御信号ＥＱ１に応答して、ノードＮａおよびＮｂを接地電圧ＧＮＤと接続あるいは切離す。トランジスタ７５は、制御信号ＥＱ１に応答して、ノードＮａおよびＮｂを同電圧にイコライズする。
【０１３３】
電流センスアンプ７０は、さらに、ノードＮａおよびＮｂとノードＮｄとの間にそれぞれ設けられるＰチャネルＭＯＳトランジスタ７８および７９と、ノードＮｄと電源電圧Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８０および８１とを含む。
【０１３４】
ＰチャネルＭＯＳトランジスタ７８のゲートはノードＮｂと結合され、ＰチャネルＭＯＳトランジスタ７９のゲートはノードＮａと結合される。ＰチャネルＭＯＳトランジスタ８０のゲートにはセンスイネーブル信号／ＳＥが入力される。ＰチャネルＭＯＳトランジスタ８１のゲートには所定電圧ＶＲＥＦ２が入力される。所定電圧ＶＲＥＦ２を適切に設定することによって、ノードＮａおよびＮｂの電圧振幅が制限される。
【０１３５】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ７３，７４および７８，７９によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわち検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１３６】
データ読出回路５５は、さらに、ノードＮａおよびＮｂとラッチ型センスアンプ８５との間に設けられる伝達ゲート８６を有する。伝達ゲート８６は、ラッチ信号ＬＳに応答して、ラッチ型センスアンプ８５とノードＮａおよびＮｂの間とを接続あるいは切離す。データ読出開始後の所定タイミングにおいて、ラッチ信号ＬＳをＬレベルに変化させることによって、当該所定タイミングにおけるノードＮａおよびＮｂの電圧は、ラッチ型センスアンプ８５にラッチされる。ラッチ型センスアンプ８５は、ラッチした電圧に応じて、読出データＤＯＵＴを生成する。
【０１３７】
次に、データ読出回路５５によるデータ読出動作を説明する。
図１０は、実施の形態１に従うデータ読出動作を説明する動作波形図である。
【０１３８】
図１０を参照して、データ読出が開始される時刻Ｔ１以前においては、制御信号ＲＤがＬレベルに設定され、制御信号ＥＱ１およびＥＱ２がＨレベルに設定され、センスイネーブル信号／ＳＥがＨレベルに設定されている。この結果、入力ノードＮｉａおよびＮｉｂは、検出電流Ｉｃが伝達されるノードＮｃおよび基準電流Ｉｒｅｆが伝達されるノードＮｒとはそれぞれ切離されている。また、ノードＮａおよびＮｂは、トランジスタ７６および７７によって、接地電圧ＧＮＤと接続されている。
【０１３９】
時刻Ｔ１においてデータ読出動作が開始されると、選択行に対応するワード線ＷＬが活性化されるとともに、制御信号ＲＤがＨレベルに活性化される。これに応答して、選択メモリセルは、メインビット線ＭＢＬおよび接地電圧ＧＮＤの間に電気的に結合される。また、ノードＮｃおよびＮｒは、入力ノードＮｉａおよびＮｉｂと電気的にそれぞれ結合される。
【０１４０】
時刻Ｔ２において、ビット線ドライバ３１ｃによって、選択メモリセルに対応するメインビット線ＭＢＬ（サブビット線ＳＢＬ）を電源電圧Ｖｃｃに駆動するとともに、制御信号ＥＱ１がＨレベルからＬレベルに変化する。これに応答して、選択メモリセルに、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流される。電流検出回路６０は、メモリセル電流Ｉｃｅｌｌに応じた検出電流ＩｃをＮチャネルＭＯＳトランジスタ７１を介して入力ノードＮｉａに対して出力する。一方、入力ノードＮｉｂに対しては、基準電流Ｉｒｅｆが入力される。
【０１４１】
さらに、トランジスタ７５がターンオンした状態の下で、ノードＮａおよびＮｂは、トランジスタ７６および７７によって、接地電圧ＧＮＤと切離される。この結果、ノードＮａおよびＮｂは、トランジスタ７５によって同電圧に維持されたまま、検出電流Ｉｃおよび基準電流Ｉｒｅｆによって電圧が徐々に上昇する。
【０１４２】
さらに、時刻Ｔ３において、制御信号ＥＱ２をＬレベルに設定することによって、トランジスタ７５がターンオフされる。これにより、時刻Ｔ３以降において、ノードＮａおよびＮｂには、検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が生じる。
【０１４３】
ノードＮａおよびＮｂの間に電圧差が生じた状態から、時刻Ｔ４において、さらにセンスイネーブル信号／ＳＥをＬレベルに活性化することによって、ノードＮｄに対して電源電圧Ｖｃｃから一定電流が供給される。これにより、ＰチャネルＭＯＳトランジスタ７３，７４および７８，７９によってそれぞれ構成されるクロスカップルアンプが動作して、ノードＮａおよびＮｂの間の電圧差は増幅される。
【０１４４】
この際における電源電圧Ｖｃｃからの一定電流は、ＰチャネルＭＯＳトランジスタ８１のゲート電圧であるＶＲＥＦ２によって調整可能である。また、電流検出回路６０を介して検出電流Ｉｃを生成しているので、メインビット線ＭＢＬに対して、電流の逆流は生じない。
【０１４５】
このように、ノードＮａおよびＮｂの電圧差が増幅された状態において、時刻Ｔ５にラッチ信号ＬＳがＨレベルからＬレベルに変化する。これにより、時刻Ｔ５におけるノードＮａおよびＮｂの電圧がラッチ型センスアンプ８５によってラッチされる。ラッチ型センスアンプ８５は、時刻Ｔ５におけるノードＮａおよびＮｂの電圧差を増幅して、読出データＤＯＵＴを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。
【０１４６】
データ読出終了時においては、まず時刻Ｔ６において、選択メモリセルに対応するワード線ＷＬおよび制御信号ＲＤが非活性化される。さらに、時刻Ｔ７において、制御信号ＥＱ２およびセンスイネーブル信号／ＳＥがＬレベルからＨレベルに変化する。ラッチ信号ＬＳもＬレベルからＨレベルに変化する。さらにその後、制御信号ＥＱ１をＨレベルに変化させて、トランジスタ７６および７７をターンオンすることにより、データ読出開始前と同様の状態が再現される。
【０１４７】
このように、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較に基づいてデータ読出を実行することにより、データ読出の高速化を図ることができる。
【０１４８】
また、基準電流発生回路５０においては、メモリセルと同様のトンネル磁気抵抗素子を用いて基準電流Ｉｒｅｆを生成することができる。特に、同一のＭＲＡＭデバイス上においては、各ＭＴＪメモリセルのトンネル磁気抵抗素子ＴＭＲと、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１とを同様の製造条件で作製できるため、トンネル磁気抵抗素子ＴＭＲおよびダミートンネル磁気抵抗素子ＴＭＲｄ０，ＴＭＲｄ１の製造ばらつきは、同様に生じることが期待される。したがって、トンネル磁気抵抗素子ＴＭＲの製造ばらつきに起因して、記憶データレベルに応じてメモリセル電流すなわちＩ１およびＩ０の値に変動が生じた場合にも、基準電流Ｉｒｅｆを、これらの中間値に正確に設定することができる。
【０１４９】
［実施の形態１の変形例］
図１１は、実施の形態１の変形例に従うサブアレイの構成を示す回路図である。
【０１５０】
図１１を参照して、実施の形態１の変形例に従う構成においては、図３に示した実施の形態１に従う構成と比較して、各ストラップＳＬと接地電圧ＧＮＤとの間に、アクセストランジスタＡＴＲと直列に接続される選択ゲートＢＳＧがさらに配置される点が異なる。
【０１５１】
選択ゲートＢＳＧのゲートには、列グループ選択信号ＧＳＬが入力される。すでに説明したように、列グループ選択信号ＧＳＬによって、１本のワード線ＷＬと対応するＭ個のストラップＳＬのうちの１個が選択される。
【０１５２】
このような構成とすることにより、選択行に対応するワード線ＷＬが活性化されて、対応する複数（Ｍ個）のアクセストランジスタＡＴＲがターンオンした場合においても、選択メモリセルに対応する選択ゲートＢＳＧのみがターンオンするので、選択メモリセルと結合されていないストラップＳＬを接地電圧ＧＮＤと結合することなくフローティング状態に維持することができる。
【０１５３】
この結果、ストラップＳＬを行方向により複数のメモリセルで共有した構成においても、非選択メモリセルに対応するストラップＳＬに対して、無用のリーク電流が流れることを防止できる。したがって、データ読出動作の安定化および消費電流の削減が図られる。
【０１５４】
［実施の形態２］
実施の形態２においては、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌを直接用いて、より高速にデータ読出を行なうことを目的とした構成について説明する。
【０１５５】
図１２は、実施の形態２に従うデータ読出回路の配置を示すブロック図である。
【０１５６】
図１２を参照して、実施の形態２に従うデータ読出回路１００は、各ストラップＳＬに対応して設けられる。すなわち、各サブアレイにおいて、各メモリセル行ごとに、アクセストランジスタＡＴＲは、ストラップＳＬおよびデータ読出回路１００の間に設けられる。アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと結合される。サブアレイＳＡにおけるトンネル磁気抵抗素子ＴＭＲ、サブビット線ＳＢＬ、ストラップＳＬおよびライトディジット線ＷＤＬの配置は、図３に示した実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。
【０１５７】
実施の形態２に従う構成においては、１つのストラップＳＬから１つの読出データＤＯＵＴを生成することができる。したがって、選択メモリアレイに対応するＬ本（４本）のメインビット線ＭＢＬについて、選択メモリセルに対応する１本の電圧は接地電圧ＧＮＤに設定される一方で、他の非選択メモリセルに対応するメインビット線ＭＢＬ（サブビット線ＳＢＬ）は、後ほど説明する負電圧Ｖｎｎに設定される。
【０１５８】
これにより、選択メモリセルは、接地電圧ＧＮＤに設定されたメインビット線ＭＢＬ（サブビット線ＳＢＬ）とデータ読出回路１００との間に、ターンオンしたアクセストランジスタＡＴＲおよびストラップＳＬを介して電気的に結合される。
【０１５９】
図１３は、実施の形態２に従うデータ読出回路の構成を示す回路図である。
図１３を参照して、実施の形態２に従うデータ読出回路１００は、ラッチ型センスアンプ８５と、ストラップ駆動部１１５とを含む。ストラップ駆動部１１５は、データ読出時において、対応するストラップＳＬを負電圧Ｖｎｎで駆動するとともに、これによって選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆと間の電流差に応じて、読出データＤＯＵＴを生成する。したがって、選択メモリセルに対応するアクセストランジスタＡＴＲをオンさせるために、負電圧Ｖｎｎは、“Ｖｎｎ＜ＧＮＤ−Ｖｔ”に設定されることが必要である。ここで、Ｖｔは、アクセストランジスタＡＴＲのしきい値電圧を示す。
【０１６０】
ストラップ駆動部１１５は、入力ノードＮｉａおよびＮｉｂの間に設けられるＮチャネルＭＯＳトランジスタ１０１と、入力ノードＮｉａおよびＮｉｂと接地電圧ＧＮＤとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ１０２および１０３とを有する。ＮチャネルＭＯＳトランジスタ１０１〜１０３の各々のゲートには制御信号ＥＱ１が入力される。
【０１６１】
ＮチャネルＭＯＳトランジスタ１０１〜１０３は、制御信号ＥＱ１の活性化に応答して、入力ノードＮｉａおよびＮｉｂを、接地電圧ＧＮＤと接続するイコライズ動作を実行する。イコライズ動作時以外には、ＮチャネルＭＯＳトランジスタ１０１〜１０３は、入力ノードＮｉａおよびＮｉｂを接地電圧ＧＮＤから切離す。
【０１６２】
ストラップ駆動部１１５は、さらに、入力ノードＮｉａとノードＮａとの間に直列に結合されるＮチャネルＭＯＳトランジスタ１０４およびＰチャネルＭＯＳトランジスタ１０６と、入力ノードＮｉｂとノードＮｂとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０７とを有する。ＮチャネルＭＯＳトランジスタ１０４および１０５の各々のゲートには、制御信号ＥＱ１の反転信号である／ＥＱ１が入力される。ＰチャネルＭＯＳトランジスタ１０６のゲートはノードＮｂと結合され、ＰチャネルＭＯＳトランジスタ１０７のゲートはノードＮａと結合される。これにより、制御信号ＥＱ１の活性化期間、すなわち入力ノードＮｉａおよびＮｉｂに対してイコライズ動作が行なわれている期間において、入力ノードＮｉａ，ＮｉｂとノードＮａ，Ｎｂとの間は電気的に切離されている。
【０１６３】
ストラップ駆動部１１５は、さらに、ノードＮａおよびＮｂの間に設けられるＮチャネルＭＯＳトランジスタ１０８と、ノードＮａおよびＮｂと負電圧Ｖｎｎとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ１０９および１１０とを有する。ＮチャネルＭＯＳトランジスタ１０８〜１１０の各々のゲートには制御信号ＥＱ２が入力される。
【０１６４】
ＮチャネルＭＯＳトランジスタ１０８〜１１０は、制御信号ＥＱ２の活性化に応答して、ノードＮａおよびＮｂを負電圧Ｖｎｎと接続するイコライズ動作を実行する。イコライズ動作時以外には、ＮチャネルＭＯＳトランジスタ１０８〜１１０は、ノードＮａおよびＮｂを負電圧Ｖｎｎから切離す。
【０１６５】
ストラップ駆動部１１５は、さらに、ノードＮｄとノードＮａとの間に設けられるＮチャネルＭＯＳトランジスタ１１１と、ノードＮｄとノードＮｂとの間に設けられるＮチャネルＭＯＳトランジスタ１１２と、ノードＮｄと負電圧Ｖｎｎとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１１３および１１４とをさらに有する。
【０１６６】
ＮチャネルＭＯＳトランジスタ１１１のゲートはノードＮｂと結合される。ＮチャネルＭＯＳトランジスタ１１２のゲートはノードＮａと結合される。トランジスタ１１３のゲートにはセンスイネーブル信号ＳＥが入力され、ＮチャネルＭＯＳトランジスタ１１４のゲートには所定電圧ＶＲＥＦ２が入力される。
【０１６７】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ１０６，１０７およびＮチャネルＭＯＳトランジスタ１１１，１１２によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわち検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１６８】
ラッチ型センスアンプ８５とノードＮａおよびＮｂとの間には伝達ゲート８６が設けられる。伝達ゲート８６はラッチ信号ＬＳに応答して、ノードＮａおよびＮｂとラッチ型センスアンプ８５との間を接続あるいは切離す。
【０１６９】
実施の形態２に従う構成においては、実施の形態１に従う基準電流発生回路５０に代えて、基準電流発生回路１５０が配置される。基準電流発生回路１５０は、図９に示された基準電流発生回路５０と類似の構成を有し、ダミートンネル磁気抵抗素子ＴＭＲｄ０，ＴＭＲｄ１と、トランジスタ９１，９２，９３，９４，９６，９７と、ＮチャネルＭＯＳトランジスタ９９とを備える。
【０１７０】
基準電流発生回路１５０においては、トランジスタ９１〜９４の各々は、ＮチャネルＭＯＳトランジスタで構成され、トランジスタ９６および９７の各々は、ＰチャネルＭＯＳトランジスタで構成される。
【０１７１】
トランジスタ９６および９７は、接地電圧ＧＮＤとノードＮｄ２およびＮｒとの間にそれぞれ設けられる。また、トランジスタ９１，９２，９３，９４は、ノードＮｄ３と接続される。ノードＮｄ３は、ＮチャネルＭＯＳトランジスタ９９を介して、負電圧Ｖｎｎと電気的に結合される。
【０１７２】
このように、基準電流発生回路１５０は、データ読出回路１００によってストラップＳＬがデータ読出時において負電圧Ｖｎｎに駆動されることに対応して、基準電流発生回路５０と同様の基準電流Ｉｒｅｆを生成するための構成を有している。
【０１７３】
また、ＮチャネルＭＯＳトランジスタ９９のゲートに入力される制御信号ＲＥＦを、データ読出動作時にのみＨレベルに活性化することによって、データ読出時以外において、基準電流Ｉｒｅｆの生成を停止させて、無用な電流消費を回避できる。
【０１７４】
各メインビット線ＭＢＬに対応してビット線ドライバ３５ａが配置される。ビット線ドライバ３５ａは、列選択結果に応じて、選択列のメインビット線ＭＢＬを接地電圧ＧＮＤに駆動する一方で、非選択列のメインビット線ＭＢＬを負電圧Ｖｎｎに駆動する。各ワード線ＷＬは、データ読出時には、接地電圧ＧＮＤに設定される。この結果、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを流れるメモリセル電流Ｉｃｅｌｌは、入力ノードＮｉａに直接入力される。
【０１７５】
一方、データ読出時に接地電圧ＧＮＤに設定されるダミーワード線ＤＷＬによってターンオンするダミーアクセストランジスタＡＴＲｄを経由して、もう一方の入力ノードＮｉｂに対して、基準電流発生回路１５０からの基準電流Ｉｒｅｆが入力される。
【０１７６】
次に、実施の形態２に従うデータ読出動作を説明する。
図１４は、実施の形態２に従うデータ読出動作を説明する動作波形図である。
【０１７７】
図１４を参照して、データ読出が開始される時刻Ｔ１以前においては、制御信号ＥＱ１、ＥＱ２およびラッチ信号ＬＳはＨレベルに設定され、センスイネーブル信号ＳＥはＬレベルに設定される。したがって、入力ノードＮｉａおよびＮｉｂは接地電圧ＧＮＤと接続される。また、ノードＮａおよびＮｂは、負電圧Ｖｎｎと接続される。
【０１７８】
時刻Ｔ１においてデータ読出動作が開始されると、制御信号ＲＥＦがＬレベルからＨレベルに活性化される。これに応じて、基準電流発生回路１５０は、入力ノードＮｉｂに対する基準電流Ｉｒｅｆの供給を開始する。
【０１７９】
さらに、時刻Ｔ２において、制御信号ＥＱ１をＨレベルからＬレベルに変化すると、入力ノードＮｉａおよびＮｉｂのイコライズ動作が解除されて、入力ノードＮｉａおよびＮｉｂは接地電圧ＧＮＤから切離される。また、制御信号ＥＱ１に応答して、ＮチャネルＭＯＳトランジスタ１０４および１０５がターンオンする。これにより、入力ノードＮｉａおよびＮｉｂは、接地電圧ＧＮＤから負電圧Ｖｎｎに向かう方向に、ＮチャネルＭＯＳトランジスタ１０９および１１０を介して放電される。これにより、入力ノードＮｉａおよびＮｉｂの電圧は、接地電圧ＧＮＤから徐々に下降する。一方、ノードＮａおよびＮｂの電圧は、プリチャージ状態の負電圧Ｖｎｎから上昇する。ただし、このタイミングにおいて、ＮチャネルＭＯＳトランジスタ１０８はターンオンしているので、ノードＮａおよびＮｂは、同電圧に設定される。
【０１８０】
図示しないが、非選択列に対応するメインビット線ＭＢＬは、ビット線ドライバ３５ａによって負電圧Ｖｎｎに駆動されているので、選択メモリセルと同一ストラップに接続される非選択メモリセルにおいて、メモリセル電流は流れない。
【０１８１】
さらに、時刻Ｔ３において、制御信号ＥＱ２がＨレベルからＬレベルに変化する。これにより、ノードＮａおよびＮｂの間は切離されるので、メモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に生じ始める。
【０１８２】
時刻Ｔ４において、さらにセンスイネーブル信号ＳＥをＬレベルからＨレベルに活性化することによって、ノードＮｄから負電圧Ｖｎｎに対して、所定電圧ＶＲＥＦ２に応じた一定電流が引抜かれる。これによりＮチャネルＭＯＳトランジスタ１１１および１１２で構成されるクロスカップルアンプが動作するので、ノードＮａおよびＮｂの間の電圧差は、接地電圧ＧＮＤおよび負電圧Ｖｎｎにそれぞれ向かって増幅される。
【０１８３】
さらに、ノードＮａおよびＮｂの間の電圧差が増幅されたタイミングである時刻Ｔ５において、ラッチ信号ＬＳをＨレベルからＬレベルに変化させることによって、このタイミングにおけるノードＮａおよびＮｂの電圧差を、ラッチ型センスアンプ８５にラッチすることができる。ラッチ型センスアンプ８５は、時刻Ｔ５におけるノードＮａおよびＮｂの電圧差を増幅して、読出データＤＯＵＴを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。
【０１８４】
ラッチ型センスアンプ８５に、所定タイミングのノードＮａおよびＮｂの電圧をラッチさせた後は、基準電流Ｉｒｅｆの供給は不要である。したがって時刻Ｔ６において、制御信号ＲＥＦはＬレベルに非活性化されて、基準電流Ｉｒｅｆの供給が停止される。さらに、時刻Ｔ７およびＴ８において、センスイネーブル信号ＳＥが非活性化され、さらに制御信号ＥＱ１およびＥＱ２がＨレベルに復帰することによって、データ読出開始前と同様の状態が再現される。
【０１８５】
このようなデータ読出を実行することにより、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌを直接用いてデータ読出を実行できるので、データ読出をさらに高速化できる。また、データ読出開始された後も、ノードＮａおよびＮｂを負電圧Ｖｎｎにプリチャージすることによって、専用の駆動回路を配置することなく、ノードＮａおよびＮｂをイコライズするためのトランジスタ用いてストラップＳＬを負電圧Ｖｎｎに駆動することができる。これにより、データ読出回路の回路構成が簡素化される。
【０１８６】
［実施の形態２の変形例］
図１５は、実施の形態２の変形例に従うデータ読出回路１２０の配置を示すブロック図である。
【０１８７】
図１５を参照して、実施の形態２の変形例に従うデータ読出回路１２０は、同一の行グループに属するＭ個のサブアレイで共有されるように、各メモリセル行ごとに配置される。したがって、データ読出回路１２０は、各ストラップＳＬと、アクセストランジスタＡＴＲおよび選択ゲートＢＳＧを介して電気的に結合される。
【０１８８】
選択ゲートＢＳＧのゲートには、列グループ選択信号ＧＳＬが入力される。列グループ選択信号ＧＳＬによって、１本のワード線ＷＬと対応付けられるＭ本のストラップＳＬのうちの１個が選択される。このような構成とすることにより、ワード線ＷＬが活性化された選択行において、選択メモリセルに対応するストラップのみがデータ読出回路１２０と接続される。これにより、同一行グループに属するＭ個のサブアレイ間で、１個のデータ読出回路１２０を共有することができる。したがって、データ読出回路１２０の配置個数を削減することができる。
【０１８９】
図１６は、図１５に示されたデータ読出回路１２０の構成を説明する回路図である。
【０１９０】
図１６を参照して、データ読出回路１２０は、ラッチ型センスアンプ８５と、ストラップ駆動部１３０とを有する。
【０１９１】
ストラップ駆動部１３０は、入力ノードＮｉａとノードＮａとの間に設けられたＮチャネルＭＯＳトランジスタ１２１と、入力ノードＮｉｂとノードＮｂとの間に設けられたＮチャネルＭＯＳトランジスタ１２２とを有する。ＮチャネルＭＯＳトランジスタ１２１のゲートはノードＮｂと結合される。ＮチャネルＭＯＳトランジスタ１２２のゲートはノードＮａと結合される。
【０１９２】
ストラップ駆動部１３０は、さらに、ノードＮａおよびＮｂの間に設けられたＮチャネルＭＯＳトランジスタ１２３と、プリチャージノードＮｐとノードＮａおよびＮｂとの間にそれぞれ設けられたＮチャネルＭＯＳトランジスタ１２４および１２５とを有する。ＮチャネルＭＯＳトランジスタ１２３〜１２５の各々のゲートには制御信号ＥＱ１が入力される。
【０１９３】
プリチャージノードＮｐは、所定電圧ＶＲＥＦをゲートに受けるＮチャネルＭＯＳトランジスタ１３１ａによって電源電圧Ｖｃｃと電気的に結合される。したがって、プリチャージノードＮｐは、所定のプリチャージ電圧Ｖｐｒに設定される。
【０１９４】
したがって、ＮチャネルＭＯＳトランジスタ１２３〜１２５は、制御信号ＥＱ１の活性化（Ｈレベル）に応答して、ノードＮａおよびＮｂをプリチャージ電圧Ｖｐｒに設定するイコライズ動作を実行する。
【０１９５】
ストラップ駆動部１３０は、さらに、ノードＮａおよびＮｄとの間に設けられるＰチャネルＭＯＳトランジスタ１２６と、ノードＮｂおよびＮｄの間に設けられるＰチャネルＭＯＳトランジスタ１２７と、ノードＮｄと電源電圧Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタ１２８および１２９をさらに有する。
【０１９６】
ＰチャネルＭＯＳトランジスタ１２６のゲートは、ノードＮｂと結合される。ＰチャネルＭＯＳトランジスタ１２７のゲートは、ノードＮａと結合される。ＰチャネルＭＯＳトランジスタ１２８のゲートには、センスイネーブル信号／ＳＥが入力される。ＰチャネルＭＯＳトランジスタ１２９のゲートは、所定電圧ＶＲＥＦ２と結合される。
【０１９７】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ１２１，１２２および１２６，１２７によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわちメモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１９８】
ラッチ型センスアンプ８５とノードＮａ，Ｎｂとの間には、データ読出回路５５および１００と同様に、伝達ゲート８６が設けられる。
【０１９９】
基準電流発生回路１５１は、図１３に示した基準電流発生回路１５０と同様の構成を有し、ストラップ駆動部１３０は、電源電圧ＶｃｃによってストラップＳＬを駆動することに対応して、負電圧Ｖｎｎに代えて電源電圧Ｖｃｃの供給を受けて動作する。その他の構成は、基準電流発生回路１５０と同様であるので詳細な説明は繰返さない。これにより、基準電流発生回路５０および１５０と同様の基準電流Ｉｒｅｆを、入力ノードＮｉｂから引抜くことができる。
【０２００】
実施の形態２の変形例に従う構成においては、各メインビット線ＭＢＬに対応して、ビット線ドライバ３５ｂが配置される。ビット線ドライバ３５ｂと電源電圧Ｖｃｃとの間にＮチャネルＭＯＳトランジスタ１３１ｂが設けられる。ＮチャネルＭＯＳトランジスタ１３１ｂのゲートには、ＮチャネルＭＯＳトランジスタ１３１ａと同様の所定電圧ＶＲＥＦが与えられる。これにより、ビット線ドライバ３５ｂは、ノードＮａおよびＮｂのプリチャージ電圧Ｖｐｒと接地電圧ＧＮＤとの供給を受けて動作する。すなわち、ビット線ドライバ３５ｂは、選択列のメインビット線ＭＢＬを接地電圧ＧＮＤに設定するとともに、非選択列のメインビット線ＭＢＬをプリチャージ電圧Ｖｐｒに設定する。
【０２０１】
ストラップＳＬは、アクセストランジスタＡＴＲおよび選択ゲートＢＳＧを介して、ストラップ駆動部１３０の入力ノードＮｉａと電気的に結合される。一方、もう一方の入力ノードＮｉｂは、ダミーワード線ＤＷＬと結合されたゲートを有するダミーアクセストランジスタＡＴＲｄを介して、ノードＮｒと電気的に結合される。
【０２０２】
次に、実施の形態２の変形例に従うデータ読出動作について説明する。
図１７は、実施の形態２の変形例に従うデータ読出動作を説明する動作波形図である。
【０２０３】
図１７を参照して、データ読出が開始される時刻Ｔ１以前においては、ワード線ＷＬ、制御信号ＲＥＦ、ダミーワード線ＤＷＬおよび列グループ選択信号ＢＳＬはＬレベルに非活性化されている。したがって、ストラップＳＬと入力ノードＮｉａとの間は電気的に切離され、入力ノードＮｉｂとノードＮｒとの間も電気的に切離されている。また、基準電流発生回路１５１による基準電流Ｉｒｅｆの生成は停止されている。
【０２０４】
時刻Ｔ１以前においては、さらに、制御信号ＥＱ１、センスイネーブル信号／ＳＥおよびラッチ信号ＬＳはＨレベルに設定されている。したがって、トランジスタ１２３〜１２５によって、ノードＮａおよびＮｂの各々はプリチャージ電圧Ｖｐｒに設定されている。
【０２０５】
データ読出が開始される時刻Ｔ１において、選択行に対応するワード線ＷＬがＨレベルに活性化される。同様のタイミングにおいて、ダミーワード線ＤＷＬおよび選択された列グループに対応する列グループ選択信号ＧＳＬもＨレベルに活性化される。これにより、入力ノードＮｉａおよびＮｉｂは、ストラップＳＬおよびノードＮｒと電気的にそれぞれ結合される。また、基準電流発生回路１５１は、基準電流Ｉｒｅｆの生成を開始する。
【０２０６】
したがって、入力ノードＮｉａには、ストラップＳＬへ向かう方向に、選択メモリセルの記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流され始める。同様に、入力ノードＮｉｂには、ノードＮｒに向かう方向に、基準電流Ｉｒｅｆが流され始める。
【０２０７】
したがって、入力ノードＮｉａおよびＮｉｂのそれぞれは、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆに応じて、それぞれ電圧が低下し始める。これに応じて、ノードＮａおよびＮｂの電圧もプリチャージ電圧Ｖｐｒから徐々に低下するが、制御信号ＥＱ１は、まだＨレベルに維持されているので、ノードＮａおよびＮｂの電圧は、等しいままの状態で変化する。
【０２０８】
なお、図示しないが、非選択列に対応するメインビット線ＭＢＬは、ビット線ドライバ３５ｂによってプリチャージ電圧Ｖｐｒに駆動されているので、選択メモリセルと同一ストラップに接続される非選択メモリセルにメモリセル電流は流れない。
【０２０９】
時刻Ｔ２において、制御信号ＥＱ１がＨレベルからＬレベルに変化して、ノードＮａおよびＮｂに対するイコライズ動作が解除される。すなわちノードＮａおよびＮｂがプリチャージ電圧Ｖｐｒと電気的に切離される。これに応答して、ノードＮａおよびＮｂの間に、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が生じ始める。この電圧差は、クロスカップルアンプをそれぞれ構成するＮチャネルＭＯＳトランジスタ１２１および１２２によってさらに増幅される。
【０２１０】
時刻Ｔ３において、さらにセンスイネーブル信号／ＳＥが、ＨレベルからＬレベルに活性化される。これにより、電源電圧ＶｃｃからノードＮｄに対して一定電流が供給されるので、クロスカップルアンプを構成するＰチャネルＭＯＳトランジスタ１２６および１２７によって、ノードＮａおよびＮｂの電圧差はさらに増幅される。
【０２１１】
さらに、時刻Ｔ４において、ラッチ信号ＬＳをＨレベルからＬレベルに変化させることによって、時刻Ｔ４におけるノードＮａおよびＮｂの電圧は、ラッチ型センスアンプ８５にラッチされる。ラッチ型センスアンプ８５は、時刻Ｔ４におけるノードＮａおよびＮｂの電圧差に応じて、読出データＤＯＵＴをＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。このようにして、選択メモリセルからのデータ読出が実行される。
【０２１２】
さらに、時刻Ｔ５およびＴ６において、ワード線ＷＬ、制御信号ＲＥＦ、ダミーワード線ＤＷＬおよび列グループ選択信号ＢＳＬはＬレベルに非活性化され、さらに、制御信号ＥＱ１、センスイネーブル信号／ＳＥおよびラッチ信号ＬＳは、再びＨレベルに設定される。これにより、入力ノードＮｉａ，Ｎｉｂは、外部と切離され、かつ、ノードＮａおよびＮｂは、再びプリチャージ電圧Ｖｐｒに設定される。これにより、時刻Ｔ１以前におけるデータ読出開始前の状態が再現される。
【０２１３】
また、制御信号ＲＥＦをデータ読出終了後に非活性化することによって、基準電流発生回路１５１における消費電流を、図１３に示した基準電流発生回路１５０と同様に削減することが可能となる。
【０２１４】
このように、実施の形態２の変形例に従う構成によれば、ストラップＳＬを、正電圧に駆動する構成として、実施の形態２と同様のデータ読出を実行することができる。
【０２１５】
さらに、データ読出回路１２０を同一メモリセル行に対応する複数のストラップ間で共有できるので、アレイ面積の小型化を図ることが可能である。
【０２１６】
なお、実施の形態２の変形例に従う構成において、データ読出回路１２０に代えて図１３に示したデータ読出回路１００を適用する構成とすることも可能である。この場合には、図１５に示した選択ゲートＢＳＧに与えられる列グループ選択信号ＢＳＬの電圧レベルを適切に設定することが必要である。たとえば、選択されたストラップに対応する列グループ選択信号ＢＳＬを接地電圧ＧＮＤに設定する一方で、非選択のストラップに対応する列グループ選択信号ＢＳＬを負電圧Ｖｎｎに設定すればよい。
【０２１７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１８】
【発明の効果】
請求項１〜３に記載の薄膜磁性体記憶装置は、トンネル磁気抵抗素子およびアクセストランジスタ等の他の素子の間を電気的に結合するために設けられるレイアウト制約の厳しいコンタクトホールを第２の信号線ごとに設ければよく、各トンネル磁気抵抗素子ごとに配置する必要がない。したがって、トンネル磁気抵抗素子が配置されるメモリアレイの小面積化を図ることができる。さらに、データ読出時において、選択メモリセルと接続された第２信号線を流れる電流を直接用いてデータ読出を実行できるので、データ読出を高速化できる。
【０２２２】
請求項４に記載の薄膜磁性体記憶装置は、選択メモリセルと同一のメモリセル行に対応するものの選択メモリセルと接続されていない非選択の第２信号線にリーク電流が流れることを防止できる。したがって、請求項１に従う薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作の安定化および消費電流の削減が図られる。
【０２２３】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイをさらに小面積化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１に示したメモリアレイのデータ読出に関連する構成を詳細に説明するための図である。
【図３】 図２に示されるサブアレイの構成を詳細に示す回路図である。
【図４】 図３に示されるサブアレイのレイアウトの一例を示す図である。
【図５】 図３に示されたサブアレイのレイアウトの他の例を示す図である。
【図６】 サブアレイにおけるデータ書込に関連する構成を示す回路図である。
【図７】 図６に示した構成におけるデータ書込電流の経路を説明する回路図である。
【図８】 実施の形態１に従うデータ読出回路の配置を説明するブロック図である。
【図９】 図８に示されたデータ読出回路の構成を示す回路図である。
【図１０】 実施の形態１に従うデータ読出動作を説明する動作波形図である。
【図１１】 実施の形態１の変形例に従うサブアレイの構成を示す回路図である。
【図１２】 実施の形態２に従うデータ読出回路の配置を示すブロック図である。
【図１３】 実施の形態２に従うデータ読出回路の構成を示す回路図である。
【図１４】 実施の形態２に従うデータ読出動作を説明する動作波形図である。
【図１５】 実施の形態２の変形例に従うデータ読出回路の配置を示すブロック図である。
【図１６】 実施の形態２の変形例に従うデータ読出回路の構成を示す回路図である。
【図１７】 実施の形態２の変形例に従うデータ読出動作を説明する動作波形図である。
【図１８】 トンネル接合部を有するメモリセルの構成を示す概略図である。
【図１９】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】 データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【図２１】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２２】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、１５ 接続制御部、２０ 行デコーダ、２５ 列デコーダ、３０，３５ 読出／書込制御回路、３１ａ，３１ｂ，３１ｃ，３１ｄ，３５ａ，３５ｂ ビット線ドライバ、５０，１５０，１５１基準電流発生回路、５５，１００，１２０ データ読出回路、６０ 電流検出回路、７０ 電流センスアンプ、８５ ラッチ型センスアンプ、１１５，１３０ストラップ駆動部、３１０，３２０ ソース／ドレイン領域、３４０，３４１コンタクトホール、ＡＴＲ アクセストランジスタ、ＢＳＧ 選択ゲート、ＤＩＮ 書込データ、ＤＯＵＴ 読出データ、ＧＮＤ 接地電圧、Ｉｃ 検出電流、Ｉｃｅｌｌ メモリセル電流、Ｉｒｅｆ 基準電流、ＭＢＬ メインビット線、ＭＣ ＭＴＪメモリセル、Ｎｉａ，Ｎｉｂ 入力ノード、ＳＡ サブアレイ、ＳＢＬ サブビット線、ＳＬ ストラップ、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｎｎ 負電圧、ＷＤＬ ライトディジット線、ＷＬ ワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１８は、トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧線ＧＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線ＢＬと、データ書込時にデータ書込電流を流すためのライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするための接地電圧線ＧＬとが配置される。
【０００７】
データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧線ＧＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に電気的に結合される。
【０００８】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００９】
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向に磁化される。
【００１０】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１１】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１２】
図２０は、データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【００１３】
図２０を参照して、横軸に示される磁界Ｈｘは、ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示す。
【００１４】
自由磁化層ＶＬの磁化方向は、磁界Ｈ（ＷＤＬ）とＨ（ＢＬ）との和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ更新される。すなわち、データ書込を実行するためには、ライトディジット線ＷＤＬおよびビット線ＢＬの両方に、所定強度を超える磁界を生じさせるに十分なデータ書込電流を流す必要がある。
【００１５】
一方、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化層ＶＬの磁化方向は変化しない。すなわち、ライトディジット線ＷＤＬおよびビット線ＢＬの一方のみに所定のデータ書込電流を流す場合には、データ書込は実行されない。ＭＴＪメモリセルに一旦書込まれた磁化方向、すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１６】
図２１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路にデータ読出電流Ｉｓを流すことにより、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じた電圧変化を、ビット線ＢＬに生じさせることができる。たとえば、ビット線ＢＬを所定電圧にプリチャージした後にデータ読出電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１７】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流よりも１〜２桁程度小さくなるように設定される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
図２２は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２２を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート３３０とを有する。ソース／ドレイン領域３１０は、コンタクトホール３４１に形成される金属膜を介して、接地電圧線ＧＬと電気的に結合される。
【００１９】
ライトディジット線ＷＤＬは、接地電圧線ＧＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＬおよびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＬは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００２０】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
【００２１】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２２】
【発明が解決しようとする課題】
しかしながら、図２２に示されるように、ＭＴＪメモリセルに対するデータ読出を実行するために、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとを電気的に結合するためのストラップＳＬおよびコンタクトホール３４０を、ライトディジット線ＷＤＬを回避して設ける必要がある。これにより、複数のＭＴＪメモリセルを集積配置したＭＲＡＭデバイスを形成する場合において、レイアウト制約によって高集積化が妨げられて、アレイ面積が増大してしまう。
【００２３】
また、ＭＲＡＭデバイスに適用されるトンネル磁気抵抗素子ＴＭＲの電気抵抗は、一般的に数十ＫΩ程度である。さらに、データ読出時にデータ読出電流が通過するビット線には寄生容量が存在する。したがって、データ読出電流の経路におけるＲＣ時定数が大きくなると、ビット線ＢＬの電圧検知に基づくデータ読出動作の高速化が困難となる。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルが集積配置されるメモリアレイの省面積化を図ることが可能な薄膜磁性体記憶装置を提供することである。
【００２５】
この発明の他の目的は、データ読出の高速化を図ることが可能な、ＭＴＪメモリセルを備える薄膜磁性体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数の列グループに分割されるメモリアレイを備える。各メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化するトンネル磁気抵抗素子を含む。薄膜磁性体記憶装置は、さらに、メモリセル列にそれぞれ対応して配置される複数の第１信号線と、各メモリセル行ごとに、複数の列グループにそれぞれ対応して配置される複数の第２信号線とをさらに備える。各トンネル磁気抵抗素子は、複数の第１および第２信号線のうちの対応する１本ずつの間に電気的に結合される。
【００２７】
好ましくは、薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して配置され、各々がデータ読出時に行選択結果に応じて選択的に活性化される複数のワード線と、複数の第２信号線にそれぞれ対応して配置される複数のアクセストランジスタとをさらに備える。各アクセストランジスタは、対応する第２信号線と第１の電圧との間に電気的に結合されて、対応するワード線が活性化された場合にオンする。
【００２８】
さらに好ましくは、各列グループは、Ｌ個（Ｌ：２以上の整数）ずつのメモリセル列を有し、薄膜磁性体記憶装置は、複数の第１信号線から、複数の列グループのうちのデータ読出対象に選択された列グループに対応するＬ本の第１信号線を選択するための選択回路と、データ読出時において、選択回路によって選択されたＬ本の第１信号線と第１の電圧との間に電気的に結合されたＬ個のメモリセルにそれぞれ記憶されたＬ個の記憶データを読出すためのＬ個のデータ読出回路とをさらに備える。
【００２９】
特にこのような構成においては、薄膜磁性体記憶装置は、選択されたＬ本の第１信号線の各々を第２の電圧に駆動するための信号線駆動回路をさらに備える。Ｌ個のデータ読出回路は、選択されたＬ本の第１信号線をそれぞれ流れる電流に応じてＬ個のデータを読出す。
【００３０】
あるいは、さらに好ましくは、薄膜磁性体記憶装置は、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線および第１の電圧の間に、対応するアクセストランジスタと直列に接続される複数の選択ゲートをさらに備える。各選択ゲートは、自らが属する列グループがデータ読出対象に選択された選択メモリセルを含む場合を除いてターンオフする。
【００３１】
また、好ましくは、薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して配置され、各々がデータ読出時に行選択結果に応じて選択的に活性化される複数のワード線と、複数の第２信号線にそれぞれ対応して配置される複数のデータ読出回路と、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線およびデータ読出回路の間に電気的に結合される複数のアクセストランジスタと、複数の第１信号線にそれぞれ対応して設けられ、データ読出対象に選択された選択メモリセルと接続された第１信号線を第１の電圧に駆動するとともに、それ以外の第１信号線を第２の電圧に駆動するための複数の信号線駆動回路とをさらに備える。各アクセストランジスタは、対応するワード線と結合されたゲートを有し、選択的にターンオンすることによって選択メモリセルと接続された第２信号線を対応するデータ読出回路と電気的に結合する。各データ読出回路は、ターンオンしたアクセストランジスタを介して電気的に結合された対応する第２信号線を第２の電圧で駆動するとともに、対応する第２信号線を流れる電流に応じて記憶データを読出す。
【００３２】
さらに好ましくは、第１の電圧は接地電圧であり、第２の電圧は負電圧である。
【００３３】
あるいは、さらに好ましくは、第１の電圧は接地電圧であり、第２の電圧は正電圧である。
【００３４】
また、さらに好ましくは、薄膜磁性体記憶装置は、複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線およびデータ読出回路の間に、対応するアクセストランジスタと直列に接続される複数の選択ゲートをさらに備える。各アクセストランジスタは、対応するワード線が活性化された場合にターンオンし、各選択ゲートは、自らが属する列グループがデータ読出対象に選択された選択メモリセルを含む場合を除いてターンオフする。
【００３５】
あるいは、さらに好ましくは、各アクセストランジスタは、トンネル磁気抵抗素子が配置される領域の上下領域を避けて配置される。
【００３６】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々が、第１および第２のレベルの一方に設定される記憶データを記憶するための複数のメモリセルを備える。各メモリセルは、磁気的に書込まれた記憶データのレベルに応じて、第１および第２の電気抵抗の一方を有するトンネル磁気抵抗素子を含み、データ読出対象に選択された選択メモリセルは、第１および第２の電圧の間に電気的に結合される。薄膜磁性体記憶装置は、さらに、記憶データが第１のレベルである場合に選択メモリセルを流れる第１の電流および、記憶データが第２のレベルである場合に選択メモリセルを流れる第２の電流の中間値である基準電流を生成するための基準電流発生回路と、選択メモリセルを流れるメモリセル電流と基準電流との比較に基づいて、記憶データを読出すためのデータ読出回路とを備える。
【００３７】
好ましくは、基準電流発生回路は、第１および第２の電圧の間に電気的に並列に結合される、第１および第２のダミー磁気抵抗素子と、第１および第２のダミー磁気抵抗素子をそれぞれ流れる電流の平均電流を基準電流として出力する電流変換回路とを含む。第１および第２のダミー磁気抵抗素子の各々は、各トンネル磁気抵抗素子と同様の特性を有し、第１および第２のダミー磁気抵抗素子は、第１および第２のレベルの記憶データをそれぞれ記憶する。
【００３８】
好ましくは、薄膜磁性体記憶装置は、複数のメモリセルの所定領域ごとに設けられるビット線と、選択メモリセルに対応するビット線を第１の電圧に駆動するためのビット線駆動部と、選択メモリセルを、対応するビット線と第２の電圧との間に電気的に結合するためのアクセス部と、選択メモリセルに対応するビット線と接続される内部ノードを有し、メモリセル電流に応じた検出電流を生成するための電流検出回路とをさらに備える。データ読出回路は、電流検出回路からの検出電流と、基準電流発生回路からの基準電流との比較に応じて、記憶データを読出す。
【００３９】
さらに好ましくは、、データ読出回路は、電流検出回路と第１の入力ノードとの間に設けられ、アクセス部がオンするタイミングに相当する第１の時刻にオンする第１スイッチ部と、基準電流発生回路と第２の入力ノードとの間に設けられ、第１の時刻にオンする第２スイッチ部と、データ読出開始前から第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すためのイコライズ動作部と、第１および第２のノードの間に、第１および第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部と、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプとを含む。
【００４０】
あるいは、好ましくは、薄膜磁性体記憶装置は、複数のメモリセルの所定領域ごとに設けられるビット線と、各ビット線に対応して設けられ、選択メモリセルに対応するビット線を第１の電圧に駆動するためのビット線駆動部と、選択メモリセルを、対応するビット線と第１の入力ノードとの間に電気的に結合するためのアクセス部とをさらに備える。データ読出回路は、少なくともデータ読出開始後の所定期間において、第１の入力ノードを第２の電圧と電気的に結合するための駆動部を含む。
【００４１】
さらに好ましくは、データ読出回路は、第１および第２のノードの間に、第１の入力ノードおよび基準電流を基準電流発生回路から受ける第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部をさらに含む。電流センス部は、第１の入力ノードと第１のノードの間に設けられ、第２のノードに応じた電流経路を形成するための第１のトランジスタと、第２の入力ノードと前記第２のノードの間に設けられ、第１のノードに応じた電流経路を形成するための第２のトランジスタとを有する。駆動部は、データ読出開始前から、アクセス部がオンするタイミングに相当する第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すためのイコライズ動作部を有する。データ読出回路は、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプをさらに含む。
【００４２】
さらに好ましくは、第１の電圧は、接地電圧であり、第２の電圧は、負電圧である。データ読出回路は、データ読出開始前からデータ読出開始後の第１の時刻までの間、第１の入力ノードおよび基準電流発生回路から基準電流の供給を受ける第２の入力ノードを第１の電圧と電気的に結合するとともに、第１の時刻以降において、第１および第２の入力ノードを第１の電圧から電気的に切離すための第１のイコライズ動作部と、第１の時刻以降において、第１および第２のノードの間に、第１および第２の入力ノードを流れる電流差に応じた電圧差を発生させるための電流センス部とをさらに含む。電流センス部は、第１の入力ノードと第１のノードの間に設けられ、第１の時刻以降において第２のノードの電圧に応じた電流経路を形成するための第１のトランジスタと、第２の入力ノードと前記第２のノードの間に設けられ、第１の時刻以降において第１のノードの電圧に応じた電流経路を形成するための第２のトランジスタとを有する。駆動部は、データ読出開始前から、第１の時刻よりも後の第２の時刻までの間、第１および第２のノードを第２の電圧と電気的に結合するとともに、第２の時刻以降において、第１および第２のノードを第２の電圧から電気的に切離すための第２のイコライズ動作部を有する。データ読出回路は、第２の時刻より後の第３の時刻において、第１および第２のノードの電圧差に応じて、記憶データを読出すセンスアンプをさらに含む。
【００４３】
特にこのような構成においては、第１の入力ノードは、それぞれが異なるビット線と対応する複数のメモリセルに対して共通に設けられ、各ビット線駆動部は、選択メモリセルと非結合のビット線を第２の電圧に駆動する。
【００４４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４５】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４６】
図１を参照して、実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４７】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４８】
後の説明で明らかになるように、本発明の実施の形態においては、複数のトンネル磁気抵抗素子ＴＭＲによってアクセストランジスタＡＴＲを共有する構成とするので、メモリアレイ１０においては、複数のトンネル磁気抵抗素子ＴＭＲの各々が、ＭＴＪメモリセルＭＣとして機能する。したがって、メモリアレイ１０に行列状に配置された複数のトンネル磁気抵抗素子ＴＭＲの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００４９】
トンネル磁気抵抗素子ＴＭＲの構成およびデータ記憶原理は、図１９で説明したのと同様であるので詳細な説明は繰り返さない。各トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）の一方を記憶データとして記憶し、記憶データのレベルに応じて電気抵抗が変化する。
【００５０】
図１においては、代表的に示される１個のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）と、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬおよびビット線ＢＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、メモリセル行に対応して配置される。ビット線ＢＬは、メモリセル列に対応して配置される。なお、本発明の実施の形態においては、ビット線ＢＬは、メインビット線ＭＢＬとサブビット線ＳＢＬとに分割して、階層的に設けられる構成例が示される。
【００５１】
データ書込時には、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに対して、行方向および列方向のデータ書込電流がそれぞれ流される。また、データ読出時においては、選択行に対応するワード線ＷＬが活性化されて、データ読出電流が選択メモリセルおよびビット線ＢＬを通過する。
【００５２】
メモリアレイ１０における、ＭＴＪメモリセルおよび上述した信号線群の配置の詳細については後ほど説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００５３】
ＭＲＡＭデバイス１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とを備える。読出／書込制御回路３０および３５は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、データ読出時においてビット線ＢＬにデータ読出電流を流すための回路、およびデータ読出時に読出データＤＯＵＴを生成するための回路等を総称したものである。
【００５４】
各ライトディジット線ＷＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。行デコーダ２０は、データ書込時において、行選択結果に応じて選択されたライトディジット線ＷＤＬを活性化するために電源電圧Ｖｃｃと結合する。これにより、活性化されたライトディジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。したがって、活性化されたライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことができる。行方向のデータ書込電流Ｉｐは、書込データのレベルに関らず一定方向である。
【００５５】
一方、行デコーダ２０は、非選択のライトディジット線ＷＤＬについては、接地電圧ＧＮＤに維持する。これにより、非選択のライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流れることはない。
【００５６】
ビット線ＢＬに対する列方向のデータ書込電流の供給については、後程詳細に説明する。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたトンネル磁気抵抗素子ＴＭＲにおいて、磁気的なデータ書込が実行される。
【００５７】
図２は、図１に示したメモリアレイ１０の構成を詳細に説明するための図である。図２においては特に、データ読出動作に関連する構成が示される。
【００５８】
図２を参照して、メモリアレイ１０は、Ｎ行×Ｍ列（Ｎ，Ｍ：自然数）のサブアレイＳＡ−１１〜ＳＡ−ＮＭに分割される。以下においては、サブアレイＳＡ−１１〜ＳＡ−ＮＭを総称して単にサブアレイＳＡとも称する。また、選択メモリセルが属するサブアレイを単に選択サブアレイとも称する。
【００５９】
列方向に互いに隣接するＮ個のサブアレイＳＡは、同一の列グループを構成する。したがって、メモリアレイ１０は、Ｍ個の列グループに分割される。各列グループは、Ｌ個（Ｌ：自然数）のメモリセル列と対応するものとする。同様に、行方向に互いに隣接するＭ個のサブアレイＳＡは、同一の行グループを構成する。したがって、メモリアレイ１０は、Ｎ個の行グループに分割される。以下においては、選択サブアレイを含む行グループを選択アレイ行と称し、選択サブアレイを含む列グループを選択アレイ列とも称することとする。
【００６０】
各サブアレイＳＡにおいて、トンネル磁気抵抗素子ＴＭＲは行列状に配される。メモリアレイ１０全体では、ｎ行×ｍ列（ｎ，ｍ：自然数）に複数のトンネル磁気抵抗素子ＴＭＲが配置される。各トンネル磁気抵抗素子は、ＭＴＪメモリセルとして動作する。
【００６１】
メモリセル行にそれぞれ対応して、同一の行グループに属するＭ個のサブアレイＳＡに対して共通にワード線ＷＬ１〜ＷＬｎが配置される。また、図２では図示を省略しているが、メモリセル行にそれぞれ対応して、ワード線ＷＬ１〜ＷＬｎと同様にライトディジット線ＷＤＬ１〜ＷＤＬｎが配置されている。
【００６２】
メモリセル列にそれぞれ対応して、同一の列グループに属するＮ個のサブアレイＳＡに対して共通にメインビット線ＭＢＬ１〜ＭＢＬｍが配置される。各メモリセル列ごとに、同一の列グループに属するＮ個のサブアレイにそれぞれ対応してサブビット線が設けられる。たとえば、メインビット線ＭＢＬ１に対応して、サブアレイＳＡ−１１〜ＳＡ−Ｎ１にそれぞれ対応するサブビット線ＳＢＬ１１〜ＳＢＬ１Ｎが配置される。したがって、メモリアレイ全体においては、サブビット線ＳＢＬ１１〜ＳＢＬｍＮが配置される。
【００６３】
なお、以下においては、ワード線ＷＬ１〜ＷＬｎ、ライトディジット線ＷＤＬ１〜ＷＤＬｎ、メインビット線ＭＢＬ１〜ＭＢＬｍおよびサブビット線ＳＢＬ１１〜ＳＢＬｍＮを総称して、ワード線ＷＬ、ライトディジット線ＷＤＬ、メインビット線ＭＢＬおよびサブビット線ＳＢＬともそれぞれ称する。
【００６４】
各サブアレイＳＡにおいて、各メモリセル行ごとに、行方向に沿った信号線として配置されるストラップＳＬが設けられる。さらに、各ストラップＳＬに対応して、アクセストランジスタＡＴＲが配置される。すなわち、アクセストランジスタＡＴＲおよびストラップＳＬは、各メモリセル行において、列グループにそれぞれ対応してＭ個ずつ配置される。各ストラップＳＬおよびアクセストランジスタＡＴＲは、同一サブアレイ中の同一メモリセル行に対応するＬ個（Ｌ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲによって共有される。
【００６５】
同一のメモリセル行に対応するＭ個のアクセストランジスタＡＴＲの各々のゲートは、対応するワード線ＷＬと結合される。たとえば、図２に示される第１番目のメモリセル行に対応するアクセストランジスタＡＴＲの各々のゲートは、ワード線ＷＬ１と結合される。各アクセストランジスタＡＴＲは、対応するストラップＳＬと接地電圧ＧＮＤとの間に電気的に結合される。
【００６６】
行デコーダ２０は、データ読出において、ワード線ＷＬ１〜ＷＬｎのうちの１つを行選択結果に応じて選択的に活性化する。選択的に活性化されたワード線によって、選択行に対応する複数のトンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤにプルダウンされる。
【００６７】
また、メインビット線ＭＢＬとサブビット線ＳＢＬとの間の接続および非接続は、接続制御部１５によって制御される。
【００６８】
図３は、各サブアレイの構成を詳細に示す回路図である。
図３においては、一例として各サブアレイＳＡが、４行×４列（Ｌ＝４）に配置されたトンネル磁気抵抗素子ＴＭＲを含む構成を示している。
【００６９】
図３を参照して、サブアレイＳＡ中において、同一のメモリセル行に属する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲは、同一のストラップＳＬと結合される。４個のトンネル磁気抵抗素子によって共有されるストラップＳＬごとに、アクセストランジスタＡＴＲが配置される。
【００７０】
ワード線ＷＬおよびライトディジット線ＷＤＬは、同一の行グループに属するＭ個のサブアレイにまたがって、行方向に延在して配置される。アクセストランジスタＡＴＲは、対応するメモリセル行のワード線ＷＬの活性化に応答して、対応するストラップＳＬを接地電圧ＧＮＤと電気的に結合する。
【００７１】
Ｎ個のサブアレイに対して共通に配置されるメインビット線ＭＢＬと、各サブアレイごとに分割配置されるサブビット線ＳＢＬとは、各メモリセル列ごとに階層的に配置される。したがって、各サブアレイＳＡにおいて、各サブビット線ＳＢＬの両端とメインビット線ＭＢＬとの間に、両者の接続および非接続を制御するための接続制御部１５が配置される。
【００７２】
メインビット線ＭＢＬは、サブビット線ＳＢＬよりも上層に配置される。すなわち、メインビット線ＭＢＬは、サブビット線ＳＢＬよりもトンネル磁気抵抗素子ＴＭＲから離れて配置される。
【００７３】
図４は、図３に示されるサブアレイのレイアウトの一例を示す図である。図４の中央部には、サブアレイＳＡの平面図が示されている。
【００７４】
この平面図を参照すると、４個のメモリセル行にそれぞれ対応する４本のライトディジット線ＷＤＬと４個のメモリセル列にそれぞれ対応する４本のサブビット線ＳＢＬとが行方向および列方向に沿って配置されている。さらに、行方向に沿って接地電圧線ＧＬが配置されている。図示しないが、接地電圧線ＧＬは、接地電圧ＧＮＤと接続されている。
【００７５】
図４中に斜線で示される、サブビット線ＳＢＬとライトディジット線ＷＤＬとの交点の各々に、ＭＴＪメモリセルとして機能するトンネル磁気抵抗素子ＴＭＲが配置される。同一のメモリセル行に対応する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲによって共有されるように、各メモリセル行ごとにストラップＳＬが配置される。
【００７６】
図４にはさらに、サブアレイＳＡの平面図上におけるＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図が示される。
【００７７】
Ｐ−Ｐ′断面図は、アクセストランジスタＡＴＲが配置される領域を示している。Ｐ−Ｐ′断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０は、コンタクトホール３４１を介して接地電圧線ＧＬと電気的に結合されている。ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、ストラップＳＬと電気的に結合される。アクセストランジスタＡＴＲのゲート領域には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＬとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。
【００７８】
ストラップＳＬを、行方向に隣接する複数のメモリセル間で共有することにより、アクセストランジスタＡＴＲを、トンネル磁気抵抗素子ＴＭＲの配置個所の上下領域を避けて配置することが可能となる。すなわち、Ｐ−Ｐ′断面図中に点線で示されるトンネル磁気抵抗素子ＴＭＲおよびサブビット線ＳＢＬは、この領域には配置されていない。
【００７９】
次に、図４中のＱ−Ｑ′断面図は、サブビット線ＳＢＬ上の断面図を示しており、この領域にはトンネル磁気抵抗素子ＴＭＲが配置される。Ｑ−Ｑ′断面図を参照して、トンネル磁気抵抗素子ＴＭＲは、上層側に配置されるサブビット線ＳＢＬおよび下層側に配置されるストラップＳＬの各々と電気的に結合される。また、Ｑ−Ｑ′断面図には、行方向に延在されるライトディジット線ＷＤＬおよび接地電圧線ＧＬも示されている。しかし、トンネル磁気抵抗素子ＴＭＲの下層部分には、アクセストランジスタＡＴＲは配置されていない。
【００８０】
また、図４中のＲ−Ｒ′断面図には、ライトディジット線ＷＤＬに対応した断面図が示される。なお、Ｒ−Ｒ′断面図においては、ライトディジット線ＷＤＬの上層側のみが図示されている。
【００８１】
ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ライトディジット線ＷＤＬの上層には、ストラップＳＬおよびサブビット線ＳＢＬと電気的に結合されたトンネル磁気抵抗素子が配置される。なお、上述したように、同一サブアレイ内においては、行方向に隣接する複数のトンネル磁気抵抗素子ＴＭＲは、共通のストラップＳＬが結合される。
【００８２】
このように、ストラップＳＬを行方向に隣接する複数のトンネル磁気抵抗素子で共有する構成とすることにより、各トンネル磁気抵抗素子ＴＭＲに対応して、アクセストランジスタＡＴＲとトンネル磁気抵抗素子ＴＭＲとの間を電気的に結合するためのコンタクトホール３４０を配置する必要がなくなる。特に、アクセストランジスタＡＴＲを、トンネル磁気抵抗素子ＴＭＲの配置個所の上下領域を避けて配置することが可能となる。
【００８３】
したがって、各トンネル磁気抵抗素子ＴＭＲごとにアクセストランジスタＡＴＲを設ける構成と比較して、トンネル磁気抵抗素子ＴＭＲの行方向配置ピッチおよび列方向配置ピッチは縮小される。この結果、メモリアレイ１０全体の小面積化を図ることが可能である。
【００８４】
図５は、図３に示されたサブアレイのレイアウトの他の例を示す図である。
図５に示されたサブアレイＳＡのレイアウトは、図４に示されたレイアウトと比較して、ストラップＳＬの平面形状が異なる。その他の部分のレイアウトについては、図４と同様であるので詳細な説明は繰返さない。すなわち、図５中のＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図のそれぞれは、図４に示されたＰ−Ｐ′断面図、Ｑ−Ｑ′断面図およびＲ−Ｒ′断面図とそれぞれ同様である。
【００８５】
図５に示すレイアウトにおいて、各ストラップＳＬが、同一サブアレイＳＡ内において同一のメモリセル行に属するＬ数（４個）のトンネル磁気抵抗素子ＴＭＲで共有される点は図４に示したレイアウトと同様である。
【００８６】
しかし、図５に示したレイアウトにおいては、アクセストランジスタＡＴＲとの間にコンタクトホール３４０を設ける必要がある領域と対応させてストラップＳＬの幅を広くし、その他の領域においては、トンネル磁気抵抗素子ＴＭＲとの電気的なコンタクトが必要な幅に限ってストラップＳＬを細くして配置する。さらに、列方向に隣接するストラップＳＬ間において、このような形状のストラップを互いに点対称に配置していく。
【００８７】
このような構成とすることにより、ストラップＳＬ同士が隣接する領域において、列方向ピッチを縮小することができる。この結果、図４に示すレイアウトと比較して、メモリアレイ１０全体をさらに小面積化することができる。
【００８８】
次に、各サブアレイＳＡにおけるデータ書込動作について説明する。
図６は、サブアレイＳＡにおけるデータ書込に関連する構成を示す回路図である。図６においては、着目する１つのメモリセル列においてデータ書込を実行するための構成が代表的に示される。
【００８９】
図６を参照して、各メインビット線ＭＢＬの両端にそれぞれ対応して、ビット線ドライバ３１ａおよび３１ｂが配置される。ビット線ドライバ３１ａは、列選択結果に応じて、対応するメインビット線ＭＢＬが選択されたときに、メインビット線ＭＢＬの一端を書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方と接続する。ビット線ドライバ３１ｂは、対応するメインビット線ＭＢＬが選択されたときに、対応するメインビット線ＭＢＬの他端を、ビット線ドライバ３１ａと相補的に、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの他方と接続する。
【００９０】
ビット線ドライバ３１ａは、論理ゲート３２と、ＣＭＯＳインバータを構成するドライバトランジスタ３３および３４とを有する。論理ゲート３２は、メインビット線ＭＢＬの選択信号であるコラム選択信号ＭＣＳＬと、書込データＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３３は、ＰチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの一端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３４は、ＮチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの一端と接地電圧ＧＮＤとの間に設けられる。ドライバトランジスタ３３および３４の各々のゲート電圧は、論理ゲート３２の出力によって制御される。
【００９１】
ビット線ドライバ３１ｂは、論理ゲート３７と、ＣＭＯＳインバータを構成するドライバトランジスタ３８および３９とを有する。論理ゲート３７は、コラム選択信号ＭＣＳＬと、書込データＤＩＮの反転信号／ＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３８は、ＰチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの他端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３９は、ＮチャネルＭＯＳトランジスタで構成され、メインビット線ＭＢＬの他端と接地電圧ＧＮＤとの間に設けられる。ドライバトランジスタ３８および３９の各々のゲート電圧は、論理ゲート３７の出力によって制御される。
【００９２】
したがって、非選択列のメインビット線ＭＢＬに対応するビット線ドライバ３１ａおよび３１ｂにおいては、論理ゲート３２および３７の出力はＨレベルに設定される。したがって非選択列のメインビット線ＭＢＬの両端は、接地電圧ＧＮＤと接続される。
【００９３】
一方、選択列のメインビット線ＭＢＬの両端は、ビット線ドライバ３１ａおよび３１ｂによって、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつと接続される。
【００９４】
サブビット線ＳＢＬの両端は、トランジスタスイッチ２１０および２２０を介して、メインビット線ＭＢＬ上のノードＮ１およびＮ２と結合される。また、ノードＮ１およびＮ２の間に、トランジスタスイッチ２００が配置される。サブビット線ＳＢＬは、トランジスタスイッチ２４０を介して接地電圧ＧＮＤと電気的に結合される。これらのトランジスタスイッチ２００、２１０、２２０および２４０は、図２および図３に示された接続制御部１５に含まれる。
【００９５】
トランジスタスイッチ２００は、メインビット線ＭＢＬ上において、各メモリセルブロックごとにメインビット線ＭＢＬに対して直列に挿入される。トランジスタスイッチ２００は、各サブアレイＳＡにおいてノードＮ１およびＮ２の間に配置され、選択サブアレイにおいて、メインビット線ＭＢＬ上の電流経路を遮断するために設けられる。
【００９６】
トランジスタスイッチ２１０は、サブビット線ＳＢＬの一端とメインビット線ＭＢＬ上ノードＮ１との間に設けられる。トランジスタスイッチ２２０は、サブビット線ＳＢＬの他端とメインビット線ＭＢＬ上のノードＮ２との間に設けられる。トランジスタスイッチ２１０および２２０のゲートには、行グループ選択信号ＢＧＳＬが入力される。行グループ選択信号ＢＧＳＬは、図２に示した行グループごとに設けられ、対応する行グループが選択サブアレイを含む場合に、Ｈレベルに活性化される。
【００９７】
さらに、サブビット線ＳＢＬを接地電圧ＧＮＤと結合するためのトランジスタスイッチ２４０が設けられる。トランジスタスイッチ２００および２４０のゲートには、行グループ選択信号ＢＧＳＬの反転信号／ＢＧＳＬが入力される。トランジスタスイッチ２４０は、トランジスタスイッチ２１０および２２０と相補的にオンおよびオフし、サブビット線ＳＢＬがメインビット線ＭＢＬと非接続である場合に、サブビット線ＳＢＬを接地電圧ＧＮＤと接続する。
【００９８】
図７は、図６に示した構成におけるデータ書込電流の経路を説明する回路図である。
【００９９】
図７に示されたサブビット線ＳＢＬに接続される選択メモリセルに対してＨレベル（“１”）データを書込む場合においては、ビット線ドライバ３１ａは、メインビット線ＭＢＬの一端を電源電圧Ｖｃｃと接続し、ビット線ドライバ３１ｂはメインビット線ＭＢＬの他端を接地電圧ＧＮＤと接続する。選択サブアレイにおいては、対応する行グループ選択信号ＢＧＳＬはＨレベルに設定される。
【０１００】
これにより、トランジスタスイッチ２１０および２２０がターンオンする一方で、トランジスタスイッチ２００および２４０はターンオフされる。この結果、メインビット線ＭＢＬ上において、ノードＮ１およびＮ２の間で電流経路が遮断される。一方、メインビット線ＭＢＬは、ノードＮ１およびＮ２を介してサブビット線ＳＢＬと結合される。
【０１０１】
一方、同一メインビット線ＭＢＬ上において、他のサブアレイに対応するトランジスタスイッチ２００はターンオンする。したがって、非選択のサブアレイに対応する領域においては、データ書込電流＋Ｉｗは、メインビット線ＭＢＬを通過する。一方、選択サブアレイにおいては、トランジスタスイッチ２００がターンオンするので、メインビット線ＭＢＬ上の電流経路は遮断され、データ書込電流＋Ｉｗは、トランジスタスイッチ２１０および２２０を介して、サブビット線ＳＢＬ上を流される。
【０１０２】
さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＨレベル（“１”）のデータを書込むことができる。
【０１０３】
これに対して、選択メモリセルに対してＬレベル（“０”）データを書込む場合には、メインビット線ＭＢＬの一端および他端は、Ｈレベルデータを書込む場合とは反対に、接地電圧ＧＮＤおよび電源電圧Ｖｃｃに設定される。トランジスタスイッチ２００〜２４０のオン・オフについては、Ｈレベルデータを書込む場合と同様であるので詳細な説明は繰返さない。
【０１０４】
これにより、Ｌレベルデータを書込む場合には、選択メモリアレイにおいて、サブビット線ＳＢＬ上に、データ書込電流＋Ｉｗとは反対方向のデータ書込電流−Ｉｗを流すことができる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐを流すことにより、選択メモリセルに対してＬレベル（“０”）データを書込むことが可能である。
【０１０５】
既に説明したように、データ書込対象となる選択メモリセルに対しては、ライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流を流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ビット線ＢＬおよびライトディジット線ＷＤＬのいずれか一方には、データ書込電流が流されてしまう。これらの非選択メモリセルに対して、理論的にはデータ書込は実行されない。しかし、ノイズ等の影響によって、微小な書込動作が実行されてトンネル磁気抵抗素子の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、記憶データが誤まって書込まれて記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制することが求められる。
【０１０６】
実施の形態１に従う構成によれば、非選択のサブアレイにおいては、列方向のデータ書込電流±Ｉｗは、トンネル磁気抵抗素子ＴＭＲから離れて配置されたメインビット線ＭＢＬを流れる。したがって、非選択のサブアレイ中のトンネル磁気抵抗素子に対するデータ誤書込の発生を防止することができる。
【０１０７】
一方、選択メモリアレイにおいては、トンネル磁気抵抗素子ＴＭＲに近接したサブビット線ＳＢＬにデータ書込電流±Ｉｗを流して十分なデータ書込磁界を発生させることができる。
【０１０８】
次に、実施の形態１に従うデータ読出動作について説明する。
図８は、実施の形態１に従うデータ読出回路の配置を説明するブロック図である。
【０１０９】
図８を参照して、実施の形態１に従う構成においては、行選択結果に応答して、同一のストラップＳＬを共有するＬ個（４個）のトンネル磁気抵抗素子ＴＭＲがアクセストランジスタＡＴＲを介して接地電圧ＧＮＤと並列に結合される。したがって、実施の形態１に従う構成においては、１回のデータ読出においてＬ個（４個）のデータ読出を並列に実行することができる。
【０１１０】
したがって、メモリアレイ１０に対して、Ｌ個（４個）のデータ読出回路５５が配置される。列選択部５２は、列グループ選択信号ＧＳＬに応じて、メモリアレイ１０全体に配置されたｍ本のメインビット線ＭＢＬ１〜ＭＢＬｍのうちのＬ本（４本）を選択して、Ｌ個（４個）のデータ読出回路５５とそれぞれ接続する。
【０１１１】
列グループ選択信号ＧＳＬは、１本のワード線ＷＬを活性化した場合に、接地電圧ＧＮＤと結合されるＭ個のストラップＳＬのうちの１個を選択するための信号であり、たとえば図２においてＭ個の列グループのうちの１つを選択するための制御信号である。
【０１１２】
基準電流発生回路５０は、基準電流Ｉｒｅｆを生成する。データ読出回路５５の各々は、列選択部５２を介して対応付けられるメインビット線ＭＢＬを流れる電流と、基準電流Ｉｒｅｆとの比較に基づいて、読出データＤＯＵＴを生成する。
【０１１３】
図９は、データ読出回路の構成を示す回路図である。図９においては、１個のデータ読出回路の構成が代表的に示される。
【０１１４】
図９を参照して、ビット線ドライバ３１ｃは、選択メモリセルに対応するメインビット線ＭＢＬを電源電圧Ｖｃｃに駆動する。また、選択サブアレイにおいて、接続制御部１５は、対応するメインビット線ＭＢＬおよびサブビット線ＳＢＬを接続する。これにより、ビット線ドライバ３１ｃ〜メインビット線ＭＢＬ〜サブビット線ＳＢＬ〜選択メモリセル（トンネル磁気抵抗素子ＴＭＲ）〜ストラップＳＬ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの経路に、トンネル磁気抵抗素子ＴＭＲの記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流される。ここで、メモリセル電流Ｉｃｅｌｌは、トンネル磁気抵抗素子ＴＭＲの記憶データレベルがＨレベル（“１”）およびＬレベル（“０”）である場合に、それぞれＩ１およびＩ０であるものとする。
【０１１５】
ビット線ドライバ３１ｃは、各メインビット線ＭＢＬに対応して配置する構成としても、各データ読出回路５５ごとに配置する構成としてもよい。後者の構成とする場合には、列選択結果に基づいて、選択メモリセルに対応するメインビット線ＭＢＬをビット線ドライバ３１ｃと接続すればよい。
【０１１６】
図８に示されたデータ読出回路５５は、電流検出回路６０と、電流センスアンプ７０と、ラッチ型センスアンプ８５とを含む。
【０１１７】
電流検出回路６０は、カレントミラー構成を有し、選択メモリセルおよびストラップＳＬを流れるメモリセル電流Ｉｃｅｌｌに応じた検出電流Ｉｃを発生する。
【０１１８】
電流検出回路６０は、列選択ゲートＳＧを介してメインビット線ＭＢＬと結合されるノードＮ１と、ノードＮ１および接地電圧ＧＮＤの間に設けられるＮチャネルＭＯＳトランジスタ６１と、ノードＮ２および接地電圧ＧＮＤの間に設けられるＮチャネルＭＯＳトランジスタ６２と、ノードＮ２およびＮ３の間に設けられるＰチャネルＭＯＳトランジスタ６３と、ノードＮ３とノードＮｃとの間に設けられるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶｃｃとノードＮ３との間に設けられるＮチャネルＭＯＳトランジスタ６５とを含む。
【０１１９】
選択メモリセルと接続されたメインビット線ＭＢＬは、対応する列グループ選択信号ＧＳＬの活性化に応答して、列選択ゲートＳＧを介してノードＮ１と結合される。ＮチャネルＭＯＳトランジスタ６１および６２の各々のゲートはノードＮ１と接続される。ＰチャネルＭＯＳトランジスタ６３および６４の各々のゲートはノードＮ２と結合される。ＮチャネルＭＯＳトランジスタ６５のゲートには、所定電圧ＶＲＥＦが入力される。
【０１２０】
このようなカレントミラー構成によって、選択メモリセルと結合されたメインビット線ＭＢＬを流れるメモリセル電流Ｉｃｅｌｌに応じた検出電流Ｉｃを、ノードＮｃに発生することができる。なお、ＮチャネルＭＯＳトランジスタ６５のゲートに入力される所定電圧ＶＲＥＦを調整することによって、検出電流Ｉｃの振幅を制限して、急激な過渡電流が流れることを防止できる。
【０１２１】
基準電流発生回路５０は、メモリセル電流Ｉｃｅｌｌの２種類の電流量Ｉ１およびＩ０の中間値に設定される基準電流Ｉｒｅｆを、ノードＮｒに対して供給する。
【０１２２】
基準電流発生回路５０は、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１と、ビット線ドライバ３１ｄとを含む。ダミートンネル磁気抵抗素子ＴＭＲｄ０は、ノードＮｄ０と接地電圧ＧＮＤとの間に結合される。ダミートンネル磁気抵抗素子ＴＭＲｄ１は、ノードＮｄ１と接地電圧ＧＮＤとの間に結合される。ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１は、メモリアレイ１０に行列状に配置されたトンネル磁気抵抗素子ＴＭＲの各々と同様の構成および特性を有する。
【０１２３】
ダミートンネル磁気抵抗素子ＴＭＲｄ０は、Ｌレベル（“０”）のデータを記憶し、ダミートンネル磁気抵抗素子ＴＭＲｄ１は、Ｈレベル（“１”）のデータを記憶する。ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１の各々において、記憶データの更新は不要であるため、ダミートンネル磁気抵抗素子に対するデータ書込は、たとえばＭＲＡＭデバイスの電源起動時に実行すればよい。
【０１２４】
ビット線ドライバ３１ｄは、データ読出時に、ノードＮｄ０およびＮｄ１を電源電圧Ｖｃｃに駆動する。これにより、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１のそれぞれに、電流Ｉ０およびＩ１がそれぞれ流される。
【０１２５】
基準電流発生回路５０は、さらに、ノードＮｄ２と接地電圧ＧＮＤとの間に設けられるトランジスタ９１と、ノードＮｄ０および接地電圧ＧＮＤの間に設けられるトランジスタ９２と、ノードＮｄ１および接地電圧ＧＮＤの間に設けられるトランジスタ９３と、ノードＮｄ２および接地電圧ＧＮＤの間に設けられるトランジスタ９４とを含む。トランジスタ９１および９２の各々のゲートはノードＮｄ０と結合される。トランジスタ９３および９４の各々のゲートはノードＮｄ１と結合される。基準電流発生回路５０においては、トランジスタ９１〜９４の各々は、ＮチャネルＭＯＳトランジスタで構成される。
【０１２６】
基準電流発生回路５０は、さらに、電源電圧ＶｃｃとノードＮｄ２の間に値列に結合されるトランジスタ９５および９６と、トランジスタ９５およびノードＮｒの間に設けられるトランジスタ９７とを有する。基準電流発生回路５０においては、トランジスタ９６および９７の各々は、ＰチャネルＭＯＳトランジスタで構成される。
【０１２７】
ＮチャネルＭＯＳトランジスタ９５のゲートには、電流検出回路６０内のＮチャネルＭＯＳトランジスタ６５と同様に所定電圧ＶＲＥＦが入力される。また、トランジスタ９６の電流駆動力は、トランジスタ９７の電流駆動力の２倍に設定される。
【０１２８】
トランジスタ９２および９３と、カレントミラーをそれぞれ構成するトランジスタ９１および９４によって、ノードＮｄ２にはＩ０＋Ｉ１の電流が流される。さらに、カレントミラーを構成するトランジスタ９６および９７の電流駆動力を、上述したように２：１に設計することによって、ノードＮｒに流される基準電流Ｉｒｅｆを、Ｉｒｅｆ＝（Ｉ０＋Ｉ１）／２に設定することができる。すなわち、基準電流発生回路５０中のトランジスタ９１〜９７によって、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１をそれぞれ流れる電流Ｉ０およびＩ１の平均電流が出力される。なお、トランジスタ９６および９７の電流駆動力比を２：１以外のｋ：１（ｋ：１より大きい実数）に設定してもよい。
【０１２９】
電流センスアンプ７０は、２つの入力ノードＮｉａおよびＮｉｂと、入力ノードＮｉａおよびＮｉｂとノードＮｃおよびＮｒとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ７１および７２と、入力ノードＮｉａおよびノードＮａの間に設けられるＰチャネルＭＯＳトランジスタ７３と、入力ノードＮｉｂおよびノードＮｂの間に設けられるＰチャネルＭＯＳトランジスタ７４とを含む。
【０１３０】
ＮチャネルＭＯＳトランジスタ７１および７２の各々のゲートには、ワード線ＷＬと同様のタイミングで活性化される制御信号ＲＤが入力される。ＰチャネルＭＯＳトランジスタ７３のゲートは、ノードＮｂと結合される。一方、ＰチャネルＭＯＳトランジスタ７４のゲートは、ノードＮａと結合される。
【０１３１】
電流センスアンプ７０は、さらに、ノードＮａおよびＮｂの間に設けられるＮチャネルＭＯＳトランジスタ７５と、ノードＮａおよびノードＮｂと接地電圧ＧＮＤとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ７６および７７とを含む。ＮチャネルＭＯＳトランジスタ７６および７７の各々のゲートには、制御信号ＥＱ１が入力され、ＮチャネルＭＯＳトランジスタ７５のゲートには制御信号ＥＱ２が入力される。
【０１３２】
トランジスタ７６および７７は、制御信号ＥＱ１に応答して、ノードＮａおよびＮｂを接地電圧ＧＮＤと接続あるいは切離す。トランジスタ７５は、制御信号ＥＱ１に応答して、ノードＮａおよびＮｂを同電圧にイコライズする。
【０１３３】
電流センスアンプ７０は、さらに、ノードＮａおよびＮｂとノードＮｄとの間にそれぞれ設けられるＰチャネルＭＯＳトランジスタ７８および７９と、ノードＮｄと電源電圧Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８０および８１とを含む。
【０１３４】
ＰチャネルＭＯＳトランジスタ７８のゲートはノードＮｂと結合され、ＰチャネルＭＯＳトランジスタ７９のゲートはノードＮａと結合される。ＰチャネルＭＯＳトランジスタ８０のゲートにはセンスイネーブル信号／ＳＥが入力される。ＰチャネルＭＯＳトランジスタ８１のゲートには所定電圧ＶＲＥＦ２が入力される。所定電圧ＶＲＥＦ２を適切に設定することによって、ノードＮａおよびＮｂの電圧振幅が制限される。
【０１３５】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ７３，７４および７８，７９によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわち検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１３６】
データ読出回路５５は、さらに、ノードＮａおよびＮｂとラッチ型センスアンプ８５との間に設けられる伝達ゲート８６を有する。伝達ゲート８６は、ラッチ信号ＬＳに応答して、ラッチ型センスアンプ８５とノードＮａおよびＮｂの間とを接続あるいは切離す。データ読出開始後の所定タイミングにおいて、ラッチ信号ＬＳをＬレベルに変化させることによって、当該所定タイミングにおけるノードＮａおよびＮｂの電圧は、ラッチ型センスアンプ８５にラッチされる。ラッチ型センスアンプ８５は、ラッチした電圧に応じて、読出データＤＯＵＴを生成する。
【０１３７】
次に、データ読出回路５５によるデータ読出動作を説明する。
図１０は、実施の形態１に従うデータ読出動作を説明する動作波形図である。
【０１３８】
図１０を参照して、データ読出が開始される時刻Ｔ１以前においては、制御信号ＲＤがＬレベルに設定され、制御信号ＥＱ１およびＥＱ２がＨレベルに設定され、センスイネーブル信号／ＳＥがＨレベルに設定されている。この結果、入力ノードＮｉａおよびＮｉｂは、検出電流Ｉｃが伝達されるノードＮｃおよび基準電流Ｉｒｅｆが伝達されるノードＮｒとはそれぞれ切離されている。また、ノードＮａおよびＮｂは、トランジスタ７６および７７によって、接地電圧ＧＮＤと接続されている。
【０１３９】
時刻Ｔ１においてデータ読出動作が開始されると、選択行に対応するワード線ＷＬが活性化されるとともに、制御信号ＲＤがＨレベルに活性化される。これに応答して、選択メモリセルは、メインビット線ＭＢＬおよび接地電圧ＧＮＤの間に電気的に結合される。また、ノードＮｃおよびＮｒは、入力ノードＮｉａおよびＮｉｂと電気的にそれぞれ結合される。
【０１４０】
時刻Ｔ２において、ビット線ドライバ３１ｃによって、選択メモリセルに対応するメインビット線ＭＢＬ（サブビット線ＳＢＬ）を電源電圧Ｖｃｃに駆動するとともに、制御信号ＥＱ１がＨレベルからＬレベルに変化する。これに応答して、選択メモリセルに、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流される。電流検出回路６０は、メモリセル電流Ｉｃｅｌｌに応じた検出電流ＩｃをＮチャネルＭＯＳトランジスタ７１を介して入力ノードＮｉａに対して出力する。一方、入力ノードＮｉｂに対しては、基準電流Ｉｒｅｆが入力される。
【０１４１】
さらに、トランジスタ７５がターンオンした状態の下で、ノードＮａおよびＮｂは、トランジスタ７６および７７によって、接地電圧ＧＮＤと切離される。この結果、ノードＮａおよびＮｂは、トランジスタ７５によって同電圧に維持されたまま、検出電流Ｉｃおよび基準電流Ｉｒｅｆによって電圧が徐々に上昇する。
【０１４２】
さらに、時刻Ｔ３において、制御信号ＥＱ２をＬレベルに設定することによって、トランジスタ７５がターンオフされる。これにより、時刻Ｔ３以降において、ノードＮａおよびＮｂには、検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が生じる。
【０１４３】
ノードＮａおよびＮｂの間に電圧差が生じた状態から、時刻Ｔ４において、さらにセンスイネーブル信号／ＳＥをＬレベルに活性化することによって、ノードＮｄに対して電源電圧Ｖｃｃから一定電流が供給される。これにより、ＰチャネルＭＯＳトランジスタ７３，７４および７８，７９によってそれぞれ構成されるクロスカップルアンプが動作して、ノードＮａおよびＮｂの間の電圧差は増幅される。
【０１４４】
この際における電源電圧Ｖｃｃからの一定電流は、ＰチャネルＭＯＳトランジスタ８１のゲート電圧であるＶＲＥＦ２によって調整可能である。また、電流検出回路６０を介して検出電流Ｉｃを生成しているので、メインビット線ＭＢＬに対して、電流の逆流は生じない。
【０１４５】
このように、ノードＮａおよびＮｂの電圧差が増幅された状態において、時刻Ｔ５にラッチ信号ＬＳがＨレベルからＬレベルに変化する。これにより、時刻Ｔ５におけるノードＮａおよびＮｂの電圧がラッチ型センスアンプ８５によってラッチされる。ラッチ型センスアンプ８５は、時刻Ｔ５におけるノードＮａおよびＮｂの電圧差を増幅して、読出データＤＯＵＴを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。
【０１４６】
データ読出終了時においては、まず時刻Ｔ６において、選択メモリセルに対応するワード線ＷＬおよび制御信号ＲＤが非活性化される。さらに、時刻Ｔ７において、制御信号ＥＱ２およびセンスイネーブル信号／ＳＥがＬレベルからＨレベルに変化する。ラッチ信号ＬＳもＬレベルからＨレベルに変化する。さらにその後、制御信号ＥＱ１をＨレベルに変化させて、トランジスタ７６および７７をターンオンすることにより、データ読出開始前と同様の状態が再現される。
【０１４７】
このように、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの比較に基づいてデータ読出を実行することにより、データ読出の高速化を図ることができる。
【０１４８】
また、基準電流発生回路５０においては、メモリセルと同様のトンネル磁気抵抗素子を用いて基準電流Ｉｒｅｆを生成することができる。特に、同一のＭＲＡＭデバイス上においては、各ＭＴＪメモリセルのトンネル磁気抵抗素子ＴＭＲと、ダミートンネル磁気抵抗素子ＴＭＲｄ０およびＴＭＲｄ１とを同様の製造条件で作製できるため、トンネル磁気抵抗素子ＴＭＲおよびダミートンネル磁気抵抗素子ＴＭＲｄ０，ＴＭＲｄ１の製造ばらつきは、同様に生じることが期待される。したがって、トンネル磁気抵抗素子ＴＭＲの製造ばらつきに起因して、記憶データレベルに応じてメモリセル電流すなわちＩ１およびＩ０の値に変動が生じた場合にも、基準電流Ｉｒｅｆを、これらの中間値に正確に設定することができる。
【０１４９】
［実施の形態１の変形例］
図１１は、実施の形態１の変形例に従うサブアレイの構成を示す回路図である。
【０１５０】
図１１を参照して、実施の形態１の変形例に従う構成においては、図３に示した実施の形態１に従う構成と比較して、各ストラップＳＬと接地電圧ＧＮＤとの間に、アクセストランジスタＡＴＲと直列に接続される選択ゲートＢＳＧがさらに配置される点が異なる。
【０１５１】
選択ゲートＢＳＧのゲートには、列グループ選択信号ＧＳＬが入力される。すでに説明したように、列グループ選択信号ＧＳＬによって、１本のワード線ＷＬと対応するＭ個のストラップＳＬのうちの１個が選択される。
【０１５２】
このような構成とすることにより、選択行に対応するワード線ＷＬが活性化されて、対応する複数（Ｍ個）のアクセストランジスタＡＴＲがターンオンした場合においても、選択メモリセルに対応する選択ゲートＢＳＧのみがターンオンするので、選択メモリセルと結合されていないストラップＳＬを接地電圧ＧＮＤと結合することなくフローティング状態に維持することができる。
【０１５３】
この結果、ストラップＳＬを行方向により複数のメモリセルで共有した構成においても、非選択メモリセルに対応するストラップＳＬに対して、無用のリーク電流が流れることを防止できる。したがって、データ読出動作の安定化および消費電流の削減が図られる。
【０１５４】
［実施の形態２］
実施の形態２においては、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌを直接用いて、より高速にデータ読出を行なうことを目的とした構成について説明する。
【０１５５】
図１２は、実施の形態２に従うデータ読出回路の配置を示すブロック図である。
【０１５６】
図１２を参照して、実施の形態２に従うデータ読出回路１００は、各ストラップＳＬに対応して設けられる。すなわち、各サブアレイにおいて、各メモリセル行ごとに、アクセストランジスタＡＴＲは、ストラップＳＬおよびデータ読出回路１００の間に設けられる。アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと結合される。サブアレイＳＡにおけるトンネル磁気抵抗素子ＴＭＲ、サブビット線ＳＢＬ、ストラップＳＬおよびライトディジット線ＷＤＬの配置は、図３に示した実施の形態１に従う構成と同様であるので詳細な説明は繰返さない。
【０１５７】
実施の形態２に従う構成においては、１つのストラップＳＬから１つの読出データＤＯＵＴを生成することができる。したがって、選択メモリアレイに対応するＬ本（４本）のメインビット線ＭＢＬについて、選択メモリセルに対応する１本の電圧は接地電圧ＧＮＤに設定される一方で、他の非選択メモリセルに対応するメインビット線ＭＢＬ（サブビット線ＳＢＬ）は、後ほど説明する負電圧Ｖｎｎに設定される。
【０１５８】
これにより、選択メモリセルは、接地電圧ＧＮＤに設定されたメインビット線ＭＢＬ（サブビット線ＳＢＬ）とデータ読出回路１００との間に、ターンオンしたアクセストランジスタＡＴＲおよびストラップＳＬを介して電気的に結合される。
【０１５９】
図１３は、実施の形態２に従うデータ読出回路の構成を示す回路図である。
図１３を参照して、実施の形態２に従うデータ読出回路１００は、ラッチ型センスアンプ８５と、ストラップ駆動部１１５とを含む。ストラップ駆動部１１５は、データ読出時において、対応するストラップＳＬを負電圧Ｖｎｎで駆動するとともに、これによって選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆと間の電流差に応じて、読出データＤＯＵＴを生成する。したがって、選択メモリセルに対応するアクセストランジスタＡＴＲをオンさせるために、負電圧Ｖｎｎは、“Ｖｎｎ＜ＧＮＤ−Ｖｔ”に設定されることが必要である。ここで、Ｖｔは、アクセストランジスタＡＴＲのしきい値電圧を示す。
【０１６０】
ストラップ駆動部１１５は、入力ノードＮｉａおよびＮｉｂの間に設けられるＮチャネルＭＯＳトランジスタ１０１と、入力ノードＮｉａおよびＮｉｂと接地電圧ＧＮＤとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ１０２および１０３とを有する。ＮチャネルＭＯＳトランジスタ１０１〜１０３の各々のゲートには制御信号ＥＱ１が入力される。
【０１６１】
ＮチャネルＭＯＳトランジスタ１０１〜１０３は、制御信号ＥＱ１の活性化に応答して、入力ノードＮｉａおよびＮｉｂを、接地電圧ＧＮＤと接続するイコライズ動作を実行する。イコライズ動作時以外には、ＮチャネルＭＯＳトランジスタ１０１〜１０３は、入力ノードＮｉａおよびＮｉｂを接地電圧ＧＮＤから切離す。
【０１６２】
ストラップ駆動部１１５は、さらに、入力ノードＮｉａとノードＮａとの間に直列に結合されるＮチャネルＭＯＳトランジスタ１０４およびＰチャネルＭＯＳトランジスタ１０６と、入力ノードＮｉｂとノードＮｂとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０７とを有する。ＮチャネルＭＯＳトランジスタ１０４および１０５の各々のゲートには、制御信号ＥＱ１の反転信号である／ＥＱ１が入力される。ＰチャネルＭＯＳトランジスタ１０６のゲートはノードＮｂと結合され、ＰチャネルＭＯＳトランジスタ１０７のゲートはノードＮａと結合される。これにより、制御信号ＥＱ１の活性化期間、すなわち入力ノードＮｉａおよびＮｉｂに対してイコライズ動作が行なわれている期間において、入力ノードＮｉａ，ＮｉｂとノードＮａ，Ｎｂとの間は電気的に切離されている。
【０１６３】
ストラップ駆動部１１５は、さらに、ノードＮａおよびＮｂの間に設けられるＮチャネルＭＯＳトランジスタ１０８と、ノードＮａおよびＮｂと負電圧Ｖｎｎとの間にそれぞれ設けられるＮチャネルＭＯＳトランジスタ１０９および１１０とを有する。ＮチャネルＭＯＳトランジスタ１０８〜１１０の各々のゲートには制御信号ＥＱ２が入力される。
【０１６４】
ＮチャネルＭＯＳトランジスタ１０８〜１１０は、制御信号ＥＱ２の活性化に応答して、ノードＮａおよびＮｂを負電圧Ｖｎｎと接続するイコライズ動作を実行する。イコライズ動作時以外には、ＮチャネルＭＯＳトランジスタ１０８〜１１０は、ノードＮａおよびＮｂを負電圧Ｖｎｎから切離す。
【０１６５】
ストラップ駆動部１１５は、さらに、ノードＮｄとノードＮａとの間に設けられるＮチャネルＭＯＳトランジスタ１１１と、ノードＮｄとノードＮｂとの間に設けられるＮチャネルＭＯＳトランジスタ１１２と、ノードＮｄと負電圧Ｖｎｎとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１１３および１１４とをさらに有する。
【０１６６】
ＮチャネルＭＯＳトランジスタ１１１のゲートはノードＮｂと結合される。ＮチャネルＭＯＳトランジスタ１１２のゲートはノードＮａと結合される。トランジスタ１１３のゲートにはセンスイネーブル信号ＳＥが入力され、ＮチャネルＭＯＳトランジスタ１１４のゲートには所定電圧ＶＲＥＦ２が入力される。
【０１６７】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ１０６，１０７およびＮチャネルＭＯＳトランジスタ１１１，１１２によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわち検出電流Ｉｃおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１６８】
ラッチ型センスアンプ８５とノードＮａおよびＮｂとの間には伝達ゲート８６が設けられる。伝達ゲート８６はラッチ信号ＬＳに応答して、ノードＮａおよびＮｂとラッチ型センスアンプ８５との間を接続あるいは切離す。
【０１６９】
実施の形態２に従う構成においては、実施の形態１に従う基準電流発生回路５０に代えて、基準電流発生回路１５０が配置される。基準電流発生回路１５０は、図９に示された基準電流発生回路５０と類似の構成を有し、ダミートンネル磁気抵抗素子ＴＭＲｄ０，ＴＭＲｄ１と、トランジスタ９１，９２，９３，９４，９６，９７と、ＮチャネルＭＯＳトランジスタ９９とを備える。
【０１７０】
基準電流発生回路１５０においては、トランジスタ９１〜９４の各々は、ＮチャネルＭＯＳトランジスタで構成され、トランジスタ９６および９７の各々は、ＰチャネルＭＯＳトランジスタで構成される。
【０１７１】
トランジスタ９６および９７は、接地電圧ＧＮＤとノードＮｄ２およびＮｒとの間にそれぞれ設けられる。また、トランジスタ９１，９２，９３，９４は、ノードＮｄ３と接続される。ノードＮｄ３は、ＮチャネルＭＯＳトランジスタ９９を介して、負電圧Ｖｎｎと電気的に結合される。
【０１７２】
このように、基準電流発生回路１５０は、データ読出回路１００によってストラップＳＬがデータ読出時において負電圧Ｖｎｎに駆動されることに対応して、基準電流発生回路５０と同様の基準電流Ｉｒｅｆを生成するための構成を有している。
【０１７３】
また、ＮチャネルＭＯＳトランジスタ９９のゲートに入力される制御信号ＲＥＦを、データ読出動作時にのみＨレベルに活性化することによって、データ読出時以外において、基準電流Ｉｒｅｆの生成を停止させて、無用な電流消費を回避できる。
【０１７４】
各メインビット線ＭＢＬに対応してビット線ドライバ３５ａが配置される。ビット線ドライバ３５ａは、列選択結果に応じて、選択列のメインビット線ＭＢＬを接地電圧ＧＮＤに駆動する一方で、非選択列のメインビット線ＭＢＬを負電圧Ｖｎｎに駆動する。各ワード線ＷＬは、データ読出時には、接地電圧ＧＮＤに設定される。この結果、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを流れるメモリセル電流Ｉｃｅｌｌは、入力ノードＮｉａに直接入力される。
【０１７５】
一方、データ読出時に接地電圧ＧＮＤに設定されるダミーワード線ＤＷＬによってターンオンするダミーアクセストランジスタＡＴＲｄを経由して、もう一方の入力ノードＮｉｂに対して、基準電流発生回路１５０からの基準電流Ｉｒｅｆが入力される。
【０１７６】
次に、実施の形態２に従うデータ読出動作を説明する。
図１４は、実施の形態２に従うデータ読出動作を説明する動作波形図である。
【０１７７】
図１４を参照して、データ読出が開始される時刻Ｔ１以前においては、制御信号ＥＱ１、ＥＱ２およびラッチ信号ＬＳはＨレベルに設定され、センスイネーブル信号ＳＥはＬレベルに設定される。したがって、入力ノードＮｉａおよびＮｉｂは接地電圧ＧＮＤと接続される。また、ノードＮａおよびＮｂは、負電圧Ｖｎｎと接続される。
【０１７８】
時刻Ｔ１においてデータ読出動作が開始されると、制御信号ＲＥＦがＬレベルからＨレベルに活性化される。これに応じて、基準電流発生回路１５０は、入力ノードＮｉｂに対する基準電流Ｉｒｅｆの供給を開始する。
【０１７９】
さらに、時刻Ｔ２において、制御信号ＥＱ１をＨレベルからＬレベルに変化すると、入力ノードＮｉａおよびＮｉｂのイコライズ動作が解除されて、入力ノードＮｉａおよびＮｉｂは接地電圧ＧＮＤから切離される。また、制御信号ＥＱ１に応答して、ＮチャネルＭＯＳトランジスタ１０４および１０５がターンオンする。これにより、入力ノードＮｉａおよびＮｉｂは、接地電圧ＧＮＤから負電圧Ｖｎｎに向かう方向に、ＮチャネルＭＯＳトランジスタ１０９および１１０を介して放電される。これにより、入力ノードＮｉａおよびＮｉｂの電圧は、接地電圧ＧＮＤから徐々に下降する。一方、ノードＮａおよびＮｂの電圧は、プリチャージ状態の負電圧Ｖｎｎから上昇する。ただし、このタイミングにおいて、ＮチャネルＭＯＳトランジスタ１０８はターンオンしているので、ノードＮａおよびＮｂは、同電圧に設定される。
【０１８０】
図示しないが、非選択列に対応するメインビット線ＭＢＬは、ビット線ドライバ３５ａによって負電圧Ｖｎｎに駆動されているので、選択メモリセルと同一ストラップに接続される非選択メモリセルにおいて、メモリセル電流は流れない。
【０１８１】
さらに、時刻Ｔ３において、制御信号ＥＱ２がＨレベルからＬレベルに変化する。これにより、ノードＮａおよびＮｂの間は切離されるので、メモリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に生じ始める。
【０１８２】
時刻Ｔ４において、さらにセンスイネーブル信号ＳＥをＬレベルからＨレベルに活性化することによって、ノードＮｄから負電圧Ｖｎｎに対して、所定電圧ＶＲＥＦ２に応じた一定電流が引抜かれる。これによりＮチャネルＭＯＳトランジスタ１１１および１１２で構成されるクロスカップルアンプが動作するので、ノードＮａおよびＮｂの間の電圧差は、接地電圧ＧＮＤおよび負電圧Ｖｎｎにそれぞれ向かって増幅される。
【０１８３】
さらに、ノードＮａおよびＮｂの間の電圧差が増幅されたタイミングである時刻Ｔ５において、ラッチ信号ＬＳをＨレベルからＬレベルに変化させることによって、このタイミングにおけるノードＮａおよびＮｂの電圧差を、ラッチ型センスアンプ８５にラッチすることができる。ラッチ型センスアンプ８５は、時刻Ｔ５におけるノードＮａおよびＮｂの電圧差を増幅して、読出データＤＯＵＴを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。
【０１８４】
ラッチ型センスアンプ８５に、所定タイミングのノードＮａおよびＮｂの電圧をラッチさせた後は、基準電流Ｉｒｅｆの供給は不要である。したがって時刻Ｔ６において、制御信号ＲＥＦはＬレベルに非活性化されて、基準電流Ｉｒｅｆの供給が停止される。さらに、時刻Ｔ７およびＴ８において、センスイネーブル信号ＳＥが非活性化され、さらに制御信号ＥＱ１およびＥＱ２がＨレベルに復帰することによって、データ読出開始前と同様の状態が再現される。
【０１８５】
このようなデータ読出を実行することにより、選択メモリセルを流れるメモリセル電流Ｉｃｅｌｌを直接用いてデータ読出を実行できるので、データ読出をさらに高速化できる。また、データ読出開始された後も、ノードＮａおよびＮｂを負電圧Ｖｎｎにプリチャージすることによって、専用の駆動回路を配置することなく、ノードＮａおよびＮｂをイコライズするためのトランジスタ用いてストラップＳＬを負電圧Ｖｎｎに駆動することができる。これにより、データ読出回路の回路構成が簡素化される。
【０１８６】
［実施の形態２の変形例］
図１５は、実施の形態２の変形例に従うデータ読出回路１２０の配置を示すブロック図である。
【０１８７】
図１５を参照して、実施の形態２の変形例に従うデータ読出回路１２０は、同一の行グループに属するＭ個のサブアレイで共有されるように、各メモリセル行ごとに配置される。したがって、データ読出回路１２０は、各ストラップＳＬと、アクセストランジスタＡＴＲおよび選択ゲートＢＳＧを介して電気的に結合される。
【０１８８】
選択ゲートＢＳＧのゲートには、列グループ選択信号ＧＳＬが入力される。列グループ選択信号ＧＳＬによって、１本のワード線ＷＬと対応付けられるＭ本のストラップＳＬのうちの１個が選択される。このような構成とすることにより、ワード線ＷＬが活性化された選択行において、選択メモリセルに対応するストラップのみがデータ読出回路１２０と接続される。これにより、同一行グループに属するＭ個のサブアレイ間で、１個のデータ読出回路１２０を共有することができる。したがって、データ読出回路１２０の配置個数を削減することができる。
【０１８９】
図１６は、図１５に示されたデータ読出回路１２０の構成を説明する回路図である。
【０１９０】
図１６を参照して、データ読出回路１２０は、ラッチ型センスアンプ８５と、ストラップ駆動部１３０とを有する。
【０１９１】
ストラップ駆動部１３０は、入力ノードＮｉａとノードＮａとの間に設けられたＮチャネルＭＯＳトランジスタ１２１と、入力ノードＮｉｂとノードＮｂとの間に設けられたＮチャネルＭＯＳトランジスタ１２２とを有する。ＮチャネルＭＯＳトランジスタ１２１のゲートはノードＮｂと結合される。ＮチャネルＭＯＳトランジスタ１２２のゲートはノードＮａと結合される。
【０１９２】
ストラップ駆動部１３０は、さらに、ノードＮａおよびＮｂの間に設けられたＮチャネルＭＯＳトランジスタ１２３と、プリチャージノードＮｐとノードＮａおよびＮｂとの間にそれぞれ設けられたＮチャネルＭＯＳトランジスタ１２４および１２５とを有する。ＮチャネルＭＯＳトランジスタ１２３〜１２５の各々のゲートには制御信号ＥＱ１が入力される。
【０１９３】
プリチャージノードＮｐは、所定電圧ＶＲＥＦをゲートに受けるＮチャネルＭＯＳトランジスタ１３１ａによって電源電圧Ｖｃｃと電気的に結合される。したがって、プリチャージノードＮｐは、所定のプリチャージ電圧Ｖｐｒに設定される。
【０１９４】
したがって、ＮチャネルＭＯＳトランジスタ１２３〜１２５は、制御信号ＥＱ１の活性化（Ｈレベル）に応答して、ノードＮａおよびＮｂをプリチャージ電圧Ｖｐｒに設定するイコライズ動作を実行する。
【０１９５】
ストラップ駆動部１３０は、さらに、ノードＮａおよびＮｄとの間に設けられるＰチャネルＭＯＳトランジスタ１２６と、ノードＮｂおよびＮｄの間に設けられるＰチャネルＭＯＳトランジスタ１２７と、ノードＮｄと電源電圧Ｖｃｃとの間に直列に接続されるＰチャネルＭＯＳトランジスタ１２８および１２９をさらに有する。
【０１９６】
ＰチャネルＭＯＳトランジスタ１２６のゲートは、ノードＮｂと結合される。ＰチャネルＭＯＳトランジスタ１２７のゲートは、ノードＮａと結合される。ＰチャネルＭＯＳトランジスタ１２８のゲートには、センスイネーブル信号／ＳＥが入力される。ＰチャネルＭＯＳトランジスタ１２９のゲートは、所定電圧ＶＲＥＦ２と結合される。
【０１９７】
クロスカップルアンプとして動作するＰチャネルＭＯＳトランジスタ１２１，１２２および１２６，１２７によって、入力ノードＮｉａおよびＮｉｂを流れる電流の差、すなわちメモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が、ノードＮａおよびＮｂの間に発生される。
【０１９８】
ラッチ型センスアンプ８５とノードＮａ，Ｎｂとの間には、データ読出回路５５および１００と同様に、伝達ゲート８６が設けられる。
【０１９９】
基準電流発生回路１５１は、図１３に示した基準電流発生回路１５０と同様の構成を有し、ストラップ駆動部１３０は、電源電圧ＶｃｃによってストラップＳＬを駆動することに対応して、負電圧Ｖｎｎに代えて電源電圧Ｖｃｃの供給を受けて動作する。その他の構成は、基準電流発生回路１５０と同様であるので詳細な説明は繰返さない。これにより、基準電流発生回路５０および１５０と同様の基準電流Ｉｒｅｆを、入力ノードＮｉｂから引抜くことができる。
【０２００】
実施の形態２の変形例に従う構成においては、各メインビット線ＭＢＬに対応して、ビット線ドライバ３５ｂが配置される。ビット線ドライバ３５ｂと電源電圧Ｖｃｃとの間にＮチャネルＭＯＳトランジスタ１３１ｂが設けられる。ＮチャネルＭＯＳトランジスタ１３１ｂのゲートには、ＮチャネルＭＯＳトランジスタ１３１ａと同様の所定電圧ＶＲＥＦが与えられる。これにより、ビット線ドライバ３５ｂは、ノードＮａおよびＮｂのプリチャージ電圧Ｖｐｒと接地電圧ＧＮＤとの供給を受けて動作する。すなわち、ビット線ドライバ３５ｂは、選択列のメインビット線ＭＢＬを接地電圧ＧＮＤに設定するとともに、非選択列のメインビット線ＭＢＬをプリチャージ電圧Ｖｐｒに設定する。
【０２０１】
ストラップＳＬは、アクセストランジスタＡＴＲおよび選択ゲートＢＳＧを介して、ストラップ駆動部１３０の入力ノードＮｉａと電気的に結合される。一方、もう一方の入力ノードＮｉｂは、ダミーワード線ＤＷＬと結合されたゲートを有するダミーアクセストランジスタＡＴＲｄを介して、ノードＮｒと電気的に結合される。
【０２０２】
次に、実施の形態２の変形例に従うデータ読出動作について説明する。
図１７は、実施の形態２の変形例に従うデータ読出動作を説明する動作波形図である。
【０２０３】
図１７を参照して、データ読出が開始される時刻Ｔ１以前においては、ワード線ＷＬ、制御信号ＲＥＦ、ダミーワード線ＤＷＬおよび列グループ選択信号ＢＳＬはＬレベルに非活性化されている。したがって、ストラップＳＬと入力ノードＮｉａとの間は電気的に切離され、入力ノードＮｉｂとノードＮｒとの間も電気的に切離されている。また、基準電流発生回路１５１による基準電流Ｉｒｅｆの生成は停止されている。
【０２０４】
時刻Ｔ１以前においては、さらに、制御信号ＥＱ１、センスイネーブル信号／ＳＥおよびラッチ信号ＬＳはＨレベルに設定されている。したがって、トランジスタ１２３〜１２５によって、ノードＮａおよびＮｂの各々はプリチャージ電圧Ｖｐｒに設定されている。
【０２０５】
データ読出が開始される時刻Ｔ１において、選択行に対応するワード線ＷＬがＨレベルに活性化される。同様のタイミングにおいて、ダミーワード線ＤＷＬおよび選択された列グループに対応する列グループ選択信号ＧＳＬもＨレベルに活性化される。これにより、入力ノードＮｉａおよびＮｉｂは、ストラップＳＬおよびノードＮｒと電気的にそれぞれ結合される。また、基準電流発生回路１５１は、基準電流Ｉｒｅｆの生成を開始する。
【０２０６】
したがって、入力ノードＮｉａには、ストラップＳＬへ向かう方向に、選択メモリセルの記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌが流され始める。同様に、入力ノードＮｉｂには、ノードＮｒに向かう方向に、基準電流Ｉｒｅｆが流され始める。
【０２０７】
したがって、入力ノードＮｉａおよびＮｉｂのそれぞれは、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆに応じて、それぞれ電圧が低下し始める。これに応じて、ノードＮａおよびＮｂの電圧もプリチャージ電圧Ｖｐｒから徐々に低下するが、制御信号ＥＱ１は、まだＨレベルに維持されているので、ノードＮａおよびＮｂの電圧は、等しいままの状態で変化する。
【０２０８】
なお、図示しないが、非選択列に対応するメインビット線ＭＢＬは、ビット線ドライバ３５ｂによってプリチャージ電圧Ｖｐｒに駆動されているので、選択メモリセルと同一ストラップに接続される非選択メモリセルにメモリセル電流は流れない。
【０２０９】
時刻Ｔ２において、制御信号ＥＱ１がＨレベルからＬレベルに変化して、ノードＮａおよびＮｂに対するイコライズ動作が解除される。すなわちノードＮａおよびＮｂがプリチャージ電圧Ｖｐｒと電気的に切離される。これに応答して、ノードＮａおよびＮｂの間に、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流差に応じた電圧差が生じ始める。この電圧差は、クロスカップルアンプをそれぞれ構成するＮチャネルＭＯＳトランジスタ１２１および１２２によってさらに増幅される。
【０２１０】
時刻Ｔ３において、さらにセンスイネーブル信号／ＳＥが、ＨレベルからＬレベルに活性化される。これにより、電源電圧ＶｃｃからノードＮｄに対して一定電流が供給されるので、クロスカップルアンプを構成するＰチャネルＭＯＳトランジスタ１２６および１２７によって、ノードＮａおよびＮｂの電圧差はさらに増幅される。
【０２１１】
さらに、時刻Ｔ４において、ラッチ信号ＬＳをＨレベルからＬレベルに変化させることによって、時刻Ｔ４におけるノードＮａおよびＮｂの電圧は、ラッチ型センスアンプ８５にラッチされる。ラッチ型センスアンプ８５は、時刻Ｔ４におけるノードＮａおよびＮｂの電圧差に応じて、読出データＤＯＵＴをＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）のいずれかに設定する。このようにして、選択メモリセルからのデータ読出が実行される。
【０２１２】
さらに、時刻Ｔ５およびＴ６において、ワード線ＷＬ、制御信号ＲＥＦ、ダミーワード線ＤＷＬおよび列グループ選択信号ＢＳＬはＬレベルに非活性化され、さらに、制御信号ＥＱ１、センスイネーブル信号／ＳＥおよびラッチ信号ＬＳは、再びＨレベルに設定される。これにより、入力ノードＮｉａ，Ｎｉｂは、外部と切離され、かつ、ノードＮａおよびＮｂは、再びプリチャージ電圧Ｖｐｒに設定される。これにより、時刻Ｔ１以前におけるデータ読出開始前の状態が再現される。
【０２１３】
また、制御信号ＲＥＦをデータ読出終了後に非活性化することによって、基準電流発生回路１５１における消費電流を、図１３に示した基準電流発生回路１５０と同様に削減することが可能となる。
【０２１４】
このように、実施の形態２の変形例に従う構成によれば、ストラップＳＬを、正電圧に駆動する構成として、実施の形態２と同様のデータ読出を実行することができる。
【０２１５】
さらに、データ読出回路１２０を同一メモリセル行に対応する複数のストラップ間で共有できるので、アレイ面積の小型化を図ることが可能である。
【０２１６】
なお、実施の形態２の変形例に従う構成において、データ読出回路１２０に代えて図１３に示したデータ読出回路１００を適用する構成とすることも可能である。この場合には、図１５に示した選択ゲートＢＳＧに与えられる列グループ選択信号ＢＳＬの電圧レベルを適切に設定することが必要である。たとえば、選択されたストラップに対応する列グループ選択信号ＢＳＬを接地電圧ＧＮＤに設定する一方で、非選択のストラップに対応する列グループ選択信号ＢＳＬを負電圧Ｖｎｎに設定すればよい。
【０２１７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１８】
【発明の効果】
請求項１〜３に記載の薄膜磁性体記憶装置は、トンネル磁気抵抗素子およびアクセストランジスタ等の他の素子の間を電気的に結合するために設けられるレイアウト制約の厳しいコンタクトホールを第２の信号線ごとに設ければよく、各トンネル磁気抵抗素子ごとに配置する必要がない。したがって、トンネル磁気抵抗素子が配置されるメモリアレイの小面積化を図ることができる。さらに、データ読出時において、選択メモリセルと接続された第２信号線を流れる電流を直接用いてデータ読出を実行できるので、データ読出を高速化できる。
【０２２２】
請求項４に記載の薄膜磁性体記憶装置は、選択メモリセルと同一のメモリセル行に対応するものの選択メモリセルと接続されていない非選択の第２信号線にリーク電流が流れることを防止できる。したがって、請求項１に従う薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作の安定化および消費電流の削減が図られる。
【０２２３】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイをさらに小面積化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１に示したメモリアレイのデータ読出に関連する構成を詳細に説明するための図である。
【図３】 図２に示されるサブアレイの構成を詳細に示す回路図である。
【図４】 図３に示されるサブアレイのレイアウトの一例を示す図である。
【図５】 図３に示されたサブアレイのレイアウトの他の例を示す図である。
【図６】 サブアレイにおけるデータ書込に関連する構成を示す回路図である。
【図７】 図６に示した構成におけるデータ書込電流の経路を説明する回路図である。
【図８】 実施の形態１に従うデータ読出回路の配置を説明するブロック図である。
【図９】 図８に示されたデータ読出回路の構成を示す回路図である。
【図１０】 実施の形態１に従うデータ読出動作を説明する動作波形図である。
【図１１】 実施の形態１の変形例に従うサブアレイの構成を示す回路図である。
【図１２】 実施の形態２に従うデータ読出回路の配置を示すブロック図である。
【図１３】 実施の形態２に従うデータ読出回路の構成を示す回路図である。
【図１４】 実施の形態２に従うデータ読出動作を説明する動作波形図である。
【図１５】 実施の形態２の変形例に従うデータ読出回路の配置を示すブロック図である。
【図１６】 実施の形態２の変形例に従うデータ読出回路の構成を示す回路図である。
【図１７】 実施の形態２の変形例に従うデータ読出動作を説明する動作波形図である。
【図１８】 トンネル接合部を有するメモリセルの構成を示す概略図である。
【図１９】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】 データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【図２１】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２２】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、１５ 接続制御部、２０ 行デコーダ、２５ 列デコーダ、３０，３５ 読出／書込制御回路、３１ａ，３１ｂ，３１ｃ，３１ｄ，３５ａ，３５ｂ ビット線ドライバ、５０，１５０，１５１基準電流発生回路、５５，１００，１２０ データ読出回路、６０ 電流検出回路、７０ 電流センスアンプ、８５ ラッチ型センスアンプ、１１５，１３０ストラップ駆動部、３１０，３２０ ソース／ドレイン領域、３４０，３４１コンタクトホール、ＡＴＲ アクセストランジスタ、ＢＳＧ 選択ゲート、ＤＩＮ 書込データ、ＤＯＵＴ 読出データ、ＧＮＤ 接地電圧、Ｉｃ 検出電流、Ｉｃｅｌｌ メモリセル電流、Ｉｒｅｆ 基準電流、ＭＢＬ メインビット線、ＭＣ ＭＴＪメモリセル、Ｎｉａ，Ｎｉｂ 入力ノード、ＳＡ サブアレイ、ＳＢＬ サブビット線、ＳＬ ストラップ、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｎｎ 負電圧、ＷＤＬ ライトディジット線、ＷＬ ワード線。
Claims (5)
- 行列状に配置される複数のメモリセルを含み、列方向に沿って複数の列グループに分割されるメモリアレイを備え、
各前記メモリセルは、磁気的に書込まれた記憶データに応じて電気抵抗が変化するトンネル磁気抵抗素子を含み、
メモリセル列にそれぞれ対応して配置される複数の第１信号線と、
各メモリセル行ごとに、前記複数の列グループにそれぞれ対応して配置される複数の第２信号線とをさらに備え、
各前記トンネル磁気抵抗素子は、前記複数の第１および第２信号線のうちの対応する１本ずつの間に電気的に結合され、
前記メモリセル行にそれぞれ対応して配置され、各々がデータ読出時に行選択結果に応じて選択的に活性化される複数のワード線と、
前記複数の第２信号線にそれぞれ対応して配置される複数のデータ読出回路と、
前記複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線およびデータ読出回路の間に電気的に結合される複数のアクセストランジスタと、
前記複数の第１信号線にそれぞれ対応して設けられ、データ読出対象に選択された選択メモリセルと接続された第１信号線を第１の電圧に駆動するとともに、それ以外の第１信号線を第２の電圧に駆動するための複数の信号線駆動回路とをさらに備え、
各前記アクセストランジスタは、対応するワード線と結合されたゲートを有し、選択的にターンオンすることによって前記選択メモリセルと接続された第２信号線を前記対応するデータ読出回路と電気的に結合し、
各前記データ読出回路は、ターンオンした前記アクセストランジスタを介して電気的に結合された対応する第２信号線を前記第２の電圧で駆動するとともに、前記対応する第２信号線を流れる電流に応じて前記記憶データを読出す、薄膜磁性体記憶装置。 - 前記第１の電圧は接地電圧であり、
前記第２の電圧は負電圧である、請求項１に記載の薄膜磁性体記憶装置。 - 前記第１の電圧は接地電圧であり、
前記第２の電圧は正電圧である、請求項１記載の薄膜磁性体記憶装置。 - 前記薄膜磁性体記憶装置は、前記複数の第２信号線にそれぞれ対応して設けられ、各々が、対応する第２信号線および前記データ読出回路の間に、対応するアクセストランジスタと直列に接続される複数の選択ゲートをさらに備え、
各前記アクセストランジスタは、前記対応するワード線が活性化された場合にターンオンし、
各前記選択ゲートは、自らが属する列グループがデータ読出対象に選択された選択メモリセルを含む場合を除いてターンオフする、請求項１に記載の薄膜磁性体記憶装置。 - 各前記アクセストランジスタは、前記トンネル磁気抵抗素子が配置される領域の上下領域を避けて配置される、請求項１に記載の薄膜磁性体記憶装置。
Priority Applications (6)
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| US7345912B2 (en) * | 2006-06-01 | 2008-03-18 | Grandis, Inc. | Method and system for providing a magnetic memory structure utilizing spin transfer |
| US7379327B2 (en) * | 2006-06-26 | 2008-05-27 | Grandis, Inc. | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins |
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