JP4749439B2

JP4749439B2 - 表示装置の作製方法

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Publication number: JP4749439B2
Application number: JP2008089370A
Authority: JP
Inventors: 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2011-08-17
Anticipated expiration: 2019-06-23
Also published as: JP2008262191A

Description

本願発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成されたＥＬ（エレクトロルミネッセンス）表示装置及びそのＥＬ表示装置を表示ディスプレイとして有する電子装置（電子デバイス）に関する。

近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。

このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られるとして注目されている。

従来、アクティブマトリクス型ＥＬ表示装置の画素構造は図３に示すようなものが一般的であった。図３において、３０１はスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）、３０２はＥＬ素子３０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴという）、３０４はコンデンサ（保持容量）である。スイッチング用ＴＦＴ３０１はゲート配線３０５及びソース配線（データ配線）３０６に接続されている。また、電流制御用ＴＦＴ３０２はのドレインはＥＬ素子３０３に、ソースは電源供給線３０７に接続されている。

ゲート配線３０５が選択されるとスイッチング用ＴＦＴ３０１のゲートが開き、ソース配線３０６のデータ信号がコンデンサ３０４に蓄積され、電流制御用ＴＦＴ３０２のゲートが開く。そして、スイッチング用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲートは開いたままとなり、その間、ＥＬ素子３０３が発光する。このＥＬ素子３０３の発光量は流れる電流量で変化する。

このとき、ＥＬ素子３０３に供給される電流量は電流制御用ＴＦＴ３０２のゲート電圧によって制御される。その様子を図４に示す。

図４（Ａ）は電流制御用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。

通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域を用いる。４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。

図４（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。

スイッチング用ＴＦＴ３０１が開いて画素内に入力されたデータ信号は、まずコンデンサ３０４に蓄積され、そのデータ信号がそのまま電流制御用ＴＦＴ３０２のゲート電圧となる。このとき、図４（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、データ信号に対応して所定の電流がＥＬ素子３０３を流れ、その電流量に対応した発光量で前記ＥＬ素子３０３が発光する。

以上のように、データ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信号の振幅の変化で階調表示が行われる。

しかしながら、上記アナログ階調方式はＴＦＴの特性バラツキに非常に弱いという欠点がある。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素のスイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）を想定する。

その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素の電流制御用ＴＦＴには異なるゲート電圧がかかることになる。即ち、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。

また、仮に各画素の電流制御用ＴＦＴに等しいゲート電圧がかかったとしても、電流制御用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図４（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうとＥＬ素子の発光量が隣接画素で大きく異なってしまう。

実際には、スイッチング用ＴＦＴと電流制御用ＴＦＴとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ階調方式はＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型ＥＬ表示装置の多色カラー化における障害となっていた。

本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型ＥＬ表示装置を提供することを課題とする。そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示用ディスプレイとして具備する高性能な電子装置（電子デバイス）を提供することを課題とする。

本出願人はアナログ階調方式の問題はＥＬ素子に流れる電流制御用ＴＦＴの特性バラツキ、特に電流制御用ＴＦＴのオン抵抗のバラツキに起因することを見いだした。なお、オン抵抗とはＴＦＴのドレイン電圧をその時に流れているドレイン電流で割った値である。

即ち、電流制御用ＴＦＴのオン抵抗がＴＦＴ間でばらつくために同一条件でも異なる電流（ドレイン電流）が流れてしまい、その結果、所望の階調が得られないという不具合が生じるのである。

そこで本願発明では、電流制御用ＴＦＴのドレインとＥＬ素子との間に抵抗体（Ｒ）を直列に接続し、その抵抗体によって電流制御用ＴＦＴからＥＬ素子へ供給される電流量を制御することを目的とする。このためには、電流制御用ＴＦＴのオン抵抗よりも十分に抵抗の高い抵抗体を設ける必要がある。抵抗値としては１ｋΩ〜５０ＭΩ（好ましくは１０ｋΩ〜１０ＭΩ、さらに好ましくは５０ｋΩ〜１ＭΩ）の範囲から選択すれば良い。

また、本願発明を実施する場合、ＥＬ素子に流れる電流量が抵抗体（Ｒ）の抵抗値で決まり、供給される電流は常に一定となる。即ち、従来のような電流値を制御して階調表示を行うアナログ階調方式は使えない。そこで本願発明では電流制御用ＴＦＴを単に電流供給用のスイッチング素子として用いた時間分割方式の階調表示（以下、時分割階調という）を用いることを特徴としている。

具体的には以下のようにして時分割階調表示を行う。ここでは８ビットデジタル駆動方式により２５６階調（１６７７万色）のフルカラー表示を行う場合について説明する。

まず、画像１フレームを８つのサブフレームに分割する。なお、表示領域の全画素にデータを入力する１周期を１フレームと呼び、通常のＥＬディスプレイでは発振周波数は６０Ｈｚ、即ち１秒間に６０フレームが形成される。１秒間のフレーム数がこれ以下になると視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、１フレームをさらに複数に分割したフレームをサブフレームと呼ぶ。

１つのサブフレームはアドレス期間（Ｔa）とサステイン期間（Ｔs）とに分けられる。アドレス期間とは、１サブフレーム期間中、全画素にデータを入力するのに要する時間全体であり、サステイン期間（点灯期間と言っても良い）とは、ＥＬ素子を発光させている期間を示している。（図１０）

ここで１つ目のサブフレームをＳＦ１と呼び、以下２つ目のサブフレームから８つ目のサブフレームまでをＳＦ２〜ＳＦ８と呼ぶ。また、アドレス期間（Ｔa）はＳＦ１〜ＳＦ８まで一定である。一方、ＳＦ１〜ＳＦ８のサステイン期間（Ｔs）をそれぞれＴs1〜Ｔs8とする。

この時、Ｔs1：Ｔs2：Ｔs3：Ｔs4：Ｔs5：Ｔs6：Ｔs7：Ｔs8＝１：１／２：１／４：１／８：１／１６：１／３２：１／６４：１／１２８となるようにサステイン期間を設定する。但し、ＳＦ１〜ＳＦ８を出現させる順序はどのようにしても良い。このサステイン期間の組み合わせで２５６階調のうち所望の階調表示を行うことができる。

まず、画素が有するＥＬ素子の対向電極（ＴＦＴに接続されていない側の電極を指す。通常は陰極となる。）に電圧を加えない（選択しない）状態としておき、ＥＬ素子を発光させずに各画素にデータ信号を入力していく。この期間がアドレス期間となる。そして、全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて（選択して）一斉にＥＬ素子を発光させる。この期間がサステイン期間となる。また、発光させる（画素を点灯させる）期間はＴs1〜Ｔs8までのいずれかの期間である。ここではＴs8の期間、所定の画素を点灯させたとする。

次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。このときはＴs1〜Ｔs7のいずれかの期間がサステイン期間となる。
ここではＴs7の期間、所定の画素を点灯させたとする。

以下、残りの６つのサブフレームについて同様の動作を繰り返し、順次Ｔs6、Ｔs5…Ｔs1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。

８つのサブフレームが出現したら１フレームを終えたことになる。このとき、サステイン期間の積算によってその画素の階調を制御する。例えば、Ｔs1とＴs2を選択した場合には全灯を１００％としたうちの７５％の輝度を表現でき、Ｔs3とＴs5とＴs8を選択した場合には１６％の輝度を表現できる。

なお、以上は２５６階調の場合について説明したが、他の階調表示を行うことも可能である。

ｎビット（ｎは２以上の整数）の階調（２ⁿ階調）の表示を行う場合には、まず１フレームをｎビットの階調に対応させてｎ枚のサブフレーム（ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(n-1)、ＳＦ(n)と表す）に分割する。階調が多くなるにつれて１フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。

さらに、これらｎ枚の各サブフレームはアドレス期間（Ｔa）及びサステイン期間（Ｔs）に分離される。即ち、全てのＥＬ素子に共通な対向電極に対して電圧を加えるか加えないかを選択することによってアドレス期間とサステイン期間を選択する。

そして、ｎ枚の各サブフレームのサステイン期間（但し、ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(n-1)、ＳＦ(n)に対応するサステイン期間を各々Ｔs1、Ｔs2、Ｔs3…Ｔs(n-1)、Ｔs(n)と表す）をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２⁰：２^-1：２^-2：…：２^-(n-2)：２^-(n-1)となるように処理する。

この状態で、任意の１サブフレームでは順次画素が選択され（厳密には各画素のスイッチング用ＴＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所定のゲート電圧（データ信号に対応する）が加わる。このとき、電流制御用ＴＦＴが導通状態になるようなデータ信号が入力された画素のＥＬ素子は、アドレス期間終了後、そのサブフレームに割り当てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。

この動作をｎ枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によって各画素の階調が制御される。従って、任意の一画素に注目すると、その画素が各サブフレームでどれだけの期間点灯したか（どれだけのサステイン期間を経由したか）によって、その一画素の階調が制御される。

以上のように、アクティブマトリクス型ＥＬ表示装置において、電流制御用ＴＦＴのドレインとＥＬ素子との間に抵抗体（Ｒ）を設け、ＥＬ素子を流れる電流を常に一定とした上で、時分割階調表示を行う点が本願発明の特徴である。この構成によりＴＦＴの特性バラツキによる階調不良を防ぐことができる。

本願発明を実施することで、ＴＦＴの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型ＥＬ表示装置を得ることができる。具体的には、画素部に設ける電流制御用ＴＦＴとＥＬ素子との間に抵抗体を設け、その抵抗体の抵抗値によって電流値を決定する。その上でデジタル信号により時分割階調表示を行い、電流制御用ＴＦＴの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。

また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型ＥＬ表示装置を実現している。

そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能となる。

まず、本願発明のアクティブマトリクス型ＥＬ表示装置の回路構成を図１（Ａ）に示す。図１（Ａ）のアクティブマトリクス型ＥＬ表示装置は、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置されたデータ信号側駆動回路１０２及びゲート信号側駆動回路１０３が形成される。なお、データ側信号側駆動回路とゲート信号側駆動回路はどちらも画素部を挟んで１対で設けても構わない。

データ信号側駆動回路１０２は基本的にシフトレジスタ１０２a、ラッチ（Ａ）１０２b、ラッチ（Ｂ）１０２cを含む。また、シフトレジスタ１０２aにはクロックパルス（ＣＫ）及びスタートパルス（ＳＰ）が入力され、ラッチ（Ａ）１０２bにはデジタルデータ信号（Digital Data Signals）が入力され、ラッチ（Ｂ）１０２cにはラッチ信号（Latch Signals）が入力される。

本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、「０」または「１」の情報を有するデジタルデータ信号がそのまま画素部へと入力される。

画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図を図１（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチング用ＴＦＴであり、ゲート信号を入力するゲート配線１０６とデータ信号を入力するデータ配線（ソース配線ともいう）１０７に接続されている。

また、１０８は電流制御用ＴＦＴであり、そのゲートはスイッチング用ＴＦＴ１０５のドレインに接続される。そして、電流制御用ＴＦＴ１０８のドレインは抵抗体１０９を介してＥＬ素子１１０に接続され、ソースは電源供給線１１１に接続される。ＥＬ素子１１０は電流制御用ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層を挟んで陽極に対向して設けられた陰極（対向電極）とでなり、陰極は所定の電源１１２に接続されている。

なお、抵抗体１０９は電流制御用ＴＦＴ１０８のオン抵抗よりも十分に大きい抵抗値を示す素子であれば良いため構造等に限定はない。抵抗値の高い半導体層を用いると形成が容易であり好ましい。

また、スイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、電流制御用ＴＦＴ１０８のゲート電圧を保持するためにコンデンサ１１３が設けられる。このコンデンサ１１３はスイッチング用ＴＦＴ１０５のドレインと電源供給線１１１とに接続されている。

以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路１１４にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号（画像情報を含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。

典型的には、時分割階調データ信号発生回路１１４には、１フレームをｎビット（ｎは２以上の整数）の階調に対応した複数のサブフレームに分割する手段と、それら複数のサブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２⁰：２^-1：２^-2：…：２^-(n-2)：２^-(n-1)となるように設定する手段とが含まれる。

この時分割階調データ信号発生回路１１４は、本願発明のＥＬ表示装置の外部に設けられても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のＥＬ表示装置に入力される構成となる。この場合、本願発明のＥＬ表示装置をディスプレイとして有する電子装置は、本願発明のＥＬ表示装置と時分割階調データ信号発生回路を別の部品として含むことになる。

また、時分割階調データ信号発生回路１１４をＩＣチップなどの形で本願発明のＥＬ表示装置に実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信号が本願発明のＥＬ表示装置に入力される構成となる。この場合、本願発明のＥＬ表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むＩＣチップを実装した本願発明のＥＬ表示装置を部品として含むことになる。

また最終的には、時分割階調データ信号発生回路１１４を画素部１０４、データ信号側駆動回路１０２及びゲート信号側駆動回路と同一の基板上にＴＦＴでもって形成しうる。この場合、ＥＬ表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理することができる。勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリシリコン膜を活性層とするＴＦＴで形成することが望ましい。また、この場合、本願発明のＥＬ表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路がＥＬ表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。

次に、本願発明のアクティブマトリクス型ＥＬ表示装置について、断面構造の概略を図２に示す。

図２において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。

また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。

２０１はスイッチング用ＴＦＴ、２０２は電流制御用ＴＦＴであり、どちらもｎチャネル型ＴＦＴで形成されている。ｎチャネル型ＴＦＴの電界効果移動度はｐチャネル型ＴＦＴの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小さくできる。そのため、ｎチャネル型ＴＦＴを電流制御用ＴＦＴとして用いた方が画像表示部の有効発光面積が広くなるので好ましい。

ただし、本願発明において、スイッチング用ＴＦＴと電流制御用ＴＦＴをｎチャネル型ＴＦＴに限定する必要はなく、両方又はどちらか片方にｐチャネル型ＴＦＴを用いることも可能である。

スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン配線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。

また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても良い。

マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴのオフ電流を十分に低くすれば、それだけ図１（Ｂ）に示すコンデンサ１１２に必要な容量を小さくすることができる。即ち、コンデンサ１１２の専有面積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子１０９の有効発光面積を広げる上でも有効である。

さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８を介してゲート電極１７a、１７bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。

なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域）を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。

次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、ＬＤＤ領域２８及びチャネル形成領域２９を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２０、ソース配線３１並びにドレイン配線３２を有して形成される。但し、図２の場合はドレイン領域２７とドレイン配線３２との間に抵抗体３３、接続領域３４とが設けられている。

抵抗体３３は図１（Ｂ）の抵抗体１０９に相当し、接続領域３４は抵抗体３３とドレイン配線３２とを電気的に接続するための高濃度不純物領域（ドレイン領域２７と同じ組成の不純物領域）である。なお、ここでは電流制御用ＴＦＴ２０２の活性層を延長させて同ＴＦＴと抵抗体３３とを電気的に接続しているが、電気的な接続方法はこの構造に限定する必要はない。

なお、５５で示される薄膜は抵抗体３３を形成する際にドーピングマスクとして用いる薄膜（以下、マスク膜という）であり、ここではゲート電極３０と同時に形成される。図２の場合、マスク膜５５はゲート電極３０と同一材料でなる導電膜だが電気的に孤立させておけば良い。

図２の構造とする場合、抵抗体３３はＬＤＤ領域２８と同一組成の不純物領域で形成される。そして、抵抗体の長さと断面積で抵抗値が決定される。何も不純物を添加しない真性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を添加して制御する方が好ましい。

なお、上記のように抵抗体３３を半導体層で形成する場合、ＥＬ素子から発した光が抵抗体に当たると抵抗値が変化する可能性がある。従って、図２のように遮光性を有するマスク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効である。

また、図１（Ｂ）に示すように、スイッチング用ＴＦＴのドレインは電流制御用ＴＦＴのゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２を介して電気的に接続されている。なお、ゲート電極３０はシングルゲート構造となっているが、マルチゲート構造であっても良い。
また、ソース配線３１は図１（Ｂ）の電源供給線１１０に接続される。

電流制御用ＴＦＴ２０２はＥＬ素子に注入される電流量を制御するための素子であり、比較的多くの電流が流れる。そのため、チャネル幅（Ｗ）はスイッチング用ＴＦＴのチャネル幅よりも大きく設計することが好ましい。また、電流制御用ＴＦＴ２０２に過剰な電流が流れないように、チャネル長（Ｌ）は長めに設計することが好ましい。望ましくは一画素あたり０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。

以上のことを踏まえると、図９に示すようにスイッチング用ＴＦＴのチャネル長をＬ１（但しＬ１＝Ｌ１a＋Ｌ１b）、チャネル幅をＷ１とし、電流制御用ＴＦＴのチャネル長をＬ２、チャネル幅をＷ２とした時、Ｗ１は０．１〜５μm（代表的には１〜３μm）、Ｗ２は０．５〜３０μm（代表的には２〜１０μm）とするのが好ましい。また、Ｌ１は０．２〜１８μm（代表的には２〜１５μm）、Ｌ２は０．１〜５０μm（代表的には１〜２０μm）とするのが好ましい。但し、以上の数値に限定する必要はない。なお、図９に記載されたＬ３は抵抗体の長さ、Ｗ３は抵抗体の幅である。

また、図２に示したＥＬ表示装置は、電流制御用ＴＦＴ２０２において、ドレイン領域２７とチャネル形成領域２９との間にＬＤＤ領域２８が設けられ、且つ、ＬＤＤ領域２８がゲート絶縁膜１８を介してゲート電極３０に重なっている領域と重なっていない領域とを有する点にも特徴がある。

電流制御用ＴＦＴ２０２は、ＥＬ素子２０３を発光させるために比較的多くの電流を流すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を表示する際は、電流制御用ＴＦＴ２０２をオフ状態にしておくが、その際、オフ電流が高いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流も抑える必要がある。

ホットキャリア注入による劣化に関しては、ゲート電極に対してＬＤＤ領域が重なった構造が非常に効果的であることが知られている。しかしながら、ＬＤＤ領域全体を重ねてしまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重ならないＬＤＤ領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ電流対策とを同時に解決している。

この時、ゲート電極に重なったＬＤＤ領域の長さは０．１〜３μm（好ましくは０．３〜１．５μm）にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホットキャリアを防止する効果が弱くなってしまう。また、ゲート電極に重ならないＬＤＤ領域の長さは１．０〜３．５μｍ（好ましくは１．５〜２．０μｍ）にすれば良い。長すぎると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。

また、上記構造においてゲート電極とＬＤＤ領域とが重なった領域では寄生容量が形成されてしまうため、ソース領域２６とチャネル形成領域２９との間には設けない方が好ましい。電流制御用ＴＦＴはキャリア（ここでは電子）の流れる方向が常に同一であるので、ドレイン領域側のみにＬＤＤ領域を設けておけば十分である。

また、流しうる電流量を多くするという観点から見れば、電流制御用ＴＦＴ２０２の活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことも有効である。逆に、スイッチング用ＴＦＴ２０１の場合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。

以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路も形成される。図２には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。

図２においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、ここでいう駆動回路としては、図１に示したデータ信号駆動回路１０２、ゲート信号駆動回路１０３を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成することも可能である。

ｎチャネル型２０５の活性層は、ソース領域３５、ドレイン領域３６、ＬＤＤ領域３７及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜１８を介してゲート電極３９と重なっている。

ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。

また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。

また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によって両者は電気的に接続される。

次に、４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜４７は形成されたＴＦＴをアルカリ金属や水分から保護する役割をもつ。最終的にＴＦＴの上方に設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベーション膜４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層としても働く。

また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が好ましい。

また、４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成される。なお、図２のように画素電極４９とドレイン領域２７とが直接接続されないようにしておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。

画素電極４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶縁膜５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜５０は画素電極４９の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良い。

第３層間絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造でも良い。本願発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色素等をドーピングしても良い。

有機ＥＬ材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第４，３５６，４２９号、米国特許第４，５３９，５０７号、米国特許第４，７２０，４３２号、米国特許第４，７６９，２９２号、米国特許第４，８８５，２１１号、米国特許第４，９５０，９５０号、米国特許第５，０５９，８６１号、米国特許第５，０４７，６８７号、米国特許第５，０７３，４４６号、米国特許第５，０５９，８６２号、米国特許第５，０６１，６１７号、米国特許第５，１５１，６２９号、米国特許第５，２９４，８６９号、米国特許第５，２９４，８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８−７８１５９号公報。

なお、ＥＬ表示装置には大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ（緑）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）
に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式、がある。

図２の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例である。なお、図２には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。

本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本願発明に用いることができる。しかし、蛍光体はＥＬに比べて応答速度が遅く残光が問題となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となるカラーフィルターもなるべく使わない方が望ましいと言える。

ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。

陰極５２はＥＬ層５１を形成した後、大気解放しないで連続的に形成することが望ましい。陰極５２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。

ＥＬ層５１と陰極５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマＣＶＤ法等の気相法で選択的に形成することが好ましい。

なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。

また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層５１、陰極５２を形成した後、大気解放しないで連続的に保護電極５３まで形成することも有効である。

また、５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。第２パッシベーション膜５４を設ける目的は、ＥＬ層５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにＥＬ層は熱に弱いので、なるべく低温（好ましくは室温から１２０℃までの温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜方法と言える。

なお、図２に図示されたＴＦＴは全て、本願発明で用いるポリシリコン膜を活性層として有することは言うまでもない。

本願発明の主旨は、ＴＦＴの活性層として結晶粒界の連続性が高く、結晶方位の揃った特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すＴＦＴを形成し、それにより駆動回路一体型のアクティブマトリクス型ＥＬ表示装置の時分割階調表示が可能となるというものである。従って、図２のＥＬ表示装置の構造に限定されるものではなく、図２の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。

上記ポリシリコン膜を用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、図２のように、画素内において機能に応じて構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）ＥＬ表示装置を作製する上で非常に有効である。

本発明の実施例について図５〜図８を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。

まず、図５（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２００ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。

次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。

ここから図５（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を完全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。

まず、開口部５０３a、５０３bを有する保護膜５０４を形成する。本実施例では１５０ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。このＮｉ含有層の形成に関しては、前記公報を参考にすれば良い。

次に、図５（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ添加領域という）５０６a、５０６bを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造でなるポリシリコン膜５０７が形成される。この時点において、電子線回折写真には図１２（Ａ）に示したような｛１１０｝配向に対応する回折斑点が観測されることが判っている。

次に、図５（Ｃ）に示すように、保護膜５０５をそのままマスクとして１５族に属する元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。
こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８bが形成される。

次に、図５（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加える。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンによる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。

この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による測定値で少なくとも２×１０¹⁷atoms/cm³にまで低減される。Ｎｉは半導体にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるので、実際にはさらに低い濃度（２×１０¹⁷atoms/cm³以下）であると考えられる。

こうして触媒を用いた結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。なお、活性層５１３の一部は後に抵抗体となる半導体層も含まれる。また、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。（図５（Ｄ））

次に、図５（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。

この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱酸化工程によって３０ｎｍとなる。

次に、図６（Ａ）に示すように、レジストマスク５１５を形成し、ゲート絶縁膜５１４を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。

なお、本実施例ではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により１×１０¹⁵〜１×１０¹⁸atoms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/cm³）の濃度でボロンを含む不純物領域５１６〜５１８が形成される。

次に、図６（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ₃）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。

この工程により形成されるｎ型不純物領域５２０、５２１には、ｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で含まれるようにドーズ量を調節する。

次に、図６（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。また、図６（Ａ）の工程でチャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。

本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。

この工程によりｎ型不純物領域５２０、５２１の端部、即ち、ｎ型不純物領域５２０、５２１の周囲に存在するｎ型不純物元素を添加していない領域（図６（Ａ）の工程で形成されたｐ型不純物領域）との境界部（接合部）が明確になる。
このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。

次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２２〜５２５及び抵抗体を形成するためのマスク膜５２６を形成する。このゲート電極５２２〜５２５の線幅によって各ＴＦＴのチャネル長の長さが決定する。また、マスク膜５２６の線幅によって抵抗体の抵抗値が決定する。

なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。

本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングステン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。

またこの時、ゲート電極５２３、５２５はそれぞれｎ型不純物領域５２０、５２１の一部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。なお、ゲート電極５２４a、５２４bは断面では二つに見えるが、実際は電気的に接続されている。

次に、図７（Ａ）に示すように、ゲート電極５２２〜５２５及びマスク膜５２６をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域５２７〜５３３にはｎ型不純物領域５２０、５２１の１／２〜１／１０（代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１×１０¹⁶〜５×１０¹⁸atoms/cm³（典型的には３×１０¹⁷〜３×１０¹⁸atoms/cm³）の濃度が好ましい。

次に、図７（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３４a〜５３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域５３５〜５４２を形成する。ここでもフォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）となるように調節する。

この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成されるが、スイッチング用ＴＦＴは、図７（Ａ）の工程で形成したｎ型不純物領域５３０〜５３２の一部を残す。この残された領域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域１５a〜１５dに対応する。

次に、図７（Ｃ）に示すように、レジストマスク５３４a〜５３４cを除去し、新たにレジストマスク５４３を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域５４４、５４５を形成する。ここではジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により３×１０²⁰〜３×１０²¹atoms/cm³（代表的には５×１０²⁰〜１×１０²¹atoms/cm³ノ）濃度となるようにボロンを添加する。

なお、不純物領域５４４、５４５には既に１×１０²⁰〜１×１０²¹atoms/cm³の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。

次に、図７（Ｄ）に示すように、レジストマスク５４３を除去した後、第１層間絶縁膜５４６を形成する。第１層間絶縁膜５４６としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造とする。

その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。

さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

なお、水素化処理は第１層間絶縁膜５４６を形成する間に入れても良い。即ち、２００ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成しても構わない。

次に、図８（Ａ）に示すように、第１層間絶縁膜５４６に対してコンタクトホールを形成し、ソース配線５４７〜５５０と、ドレイン配線５５１〜５５３を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。

次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーション膜５５４を形成する。本実施例では第１パッシベーション膜５５４として３００ｎｍ厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。

この時、窒化酸化シリコン膜の形成に先立ってＨ₂、ＮＨ₃等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜５４６に供給され、熱処理を行うことで、第１パッシベーション膜５５４の膜質が改善される。それと同時に、第１層間絶縁膜５４６に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。

次に、図８（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５５を形成する。有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第２層間絶縁膜５５５はＴＦＴが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアクリル膜を形成する。

次に、第２層間絶縁膜５５５、第１パッシベーション膜５５４にドレイン配線５５３に達するコンタクトホールを形成し、画素電極（陽極）５５６を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極とする。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極がＥＬ素子の陽極となる。

次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極５５６に対応する位置に開口部を形成して第３層間絶縁膜５５７を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。

次に、ＥＬ層５５８及び陰極（ＭｇＡｇ電極）５５９を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５５８の膜厚は８００〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５９の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好ましい。

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。

なお、ＥＬ層５５８としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。
また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。

また、保護電極５６０としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５６０はＥＬ層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。

最後に、窒化珪素膜でなる第２パッシベーション膜５６１を３００ｎｍの厚さに形成する。実際には保護電極５６０がＥＬ層を水分等から保護する役割を果たすが、さらに第２パッシベーション膜５６１を形成しておくことで、ＥＬ素子の信頼性をさらに高めることができる。

こうして図８（Ｃ）に示すような構造のアクティブマトリクス型ＥＬ表示装置が完成する。なお、実際には、図８（Ｃ）まで完成したら、さらに外気に曝されないように気密性の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置することでＥＬ層の信頼性（寿命）が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる状態にまでしたＥＬ表示装置を本明細書中ではＥＬモジュールという。

ここで本実施例のアクティブマトリクス型ＥＬ表示装置の構成を図１１の斜視図を用いて説明する。本実施例のアクティブマトリクス型ＥＬ表示装置は、ガラス基板６０１上に形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレインは電流制御用ＴＦＴ６０８のゲートに接続されている。

さらに、電流制御用ＴＦＴ６０６のソース側は電源供給線６０９に接続される。本実施例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。また、電流制御用ＴＦＴ６０８のドレインには抵抗体６１０を介してＥＬ素子６１１が接続されている。また、このＥＬ素子６１１のカソードには所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。

そして、外部入出力端子となるＦＰＣ６１２には駆動回路まで信号を伝達するための入出力配線（接続配線）６１３、６１４、及び電源供給線６０９に接続された入出力配線６１５が設けられている。

さらに、ハウジング材をも含めた本実施例のＥＬモジュールについて図１２（Ａ）、（Ｂ）を用いて説明する。なお、必要に応じて図１１で用いた符号を引用することにする。

基板１２００上には画素部１２０１、データ信号側駆動回路１２０２、ゲート信号側駆動回路１２０３が形成されている。それぞれの駆動回路からの各種配線は、入出力配線６１３〜６１５を経てＦＰＣ６１２に至り外部機器へと接続される。

このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材１２０４を設ける。なお、ハウジング材１２０４はＥＬ素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤１２０５によって、基板１２００と共同して密閉空間を形成するようにして基板１２００に固着される。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジング材１２０４は複数設けても構わない。

また、ハウジング材１２０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、有機系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等）、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接着剤１２０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。

また、接着剤１２０５の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。

さらに、ハウジング材と基板１２００との間の空隙１２０６は不活性ガス（アルゴン、ヘリウム、窒素等）を充填しておくことが望ましい。また、ガスに限らず不活性液体（パーフルオロアルカンに代表されるの液状フッ素化炭素等）を用いることも可能である。不活性液体に関しては特開平８−７８５１９号で用いられているような材料で良い。

また、空隙１２０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９−１４８０６６号公報に記載されているような材料を用いることができる。典型的には酸化バリウムを用いれば良い。

また、図１２（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の画素が設けられ、それらは全て保護電極１２０７を共通電極として有している。本実施例では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成することが好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図１２（Ｂ）の構造を実現することができる。

このとき、ＥＬ層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。

なお、保護電極１２０７は１２０８で示される領域において、画素電極と同一材料でなる接続配線１２０９を介して入出力配線１２１０に接続される。入出力配線１２１０は保護電極１２０７に所定の電圧（本実施例では接地電位、具体的には０Ｖ）を与えるための電源供給線であり、導電性ペースト材料１２１１を介してＦＰＣ６１１に接続される。

ここで領域１２０８におけるコンタクト構造を実現するための作製工程について図１３を用いて説明する。

まず、本実施例の工程に従って図８（Ａ）の状態を得る。このとき、基板端部（図１２（Ｂ）において１２０８で示される領域）において第１層間絶縁膜５４４及びゲート絶縁膜５１４を除去し、その上に入出力配線１２１０を形成する。
勿論、図８（Ａ）のソース配線及びドレイン配線と同時に形成される。（図１３（Ａ））

次に、図８（Ｂ）において第２層間絶縁膜５５３及び第１パッシベーション膜５５２をエッチングする際に、１３０１で示される領域を除去し、且つ開孔部１８０２を形成する。そして、開孔部１３０２を覆うようにして接続配線１２０９を形成する。勿論、この接続配線１２０９は図８（Ｂ）において画素電極５５４と同時に形成される。（図１３（Ｂ））

この状態で画素部ではＥＬ素子の形成工程（第３層間絶縁膜、ＥＬ層及び陰極の形成工程）が行われる。この際、図１３に示される領域ではマスク等を用いて第３層間絶縁膜やＥＬ素子が形成されないようにする。そして、陰極５５７を形成した後、別のマスクを用いて保護電極５５８を形成する。これにより保護電極５５８と入出力配線１２１０とが接続配線１２０９を介して電気的に接続される。さらに、第２パッシベーション膜５５９を設けて図１３（Ｃ）の状態を得る。

以上の工程により図１２（Ｂ）の１２０８で示される領域のコンタクト構造が実現される。そして、入出力配線１２１０はハウジング材１２０４と基板１２００との間を隙間（但し接着剤１２０５で充填されている。即ち、接着剤１２０５は入出力配線の段差を十分に平坦化しうる厚さが必要である。）を通ってＦＰＣ６１１に接続される。なお、ここでは入出力配線１２１０について説明したが、他の出力配線６１２〜６１４も同様にしてハウジング材１２０４の下を通ってＦＰＣ６１１に接続される。

本実施例では、画素の構成を図１（Ｂ）に示した構成と異なるものとした例を図１４に示す。

本実施例では、図１（Ｂ）に示した二つの画素を、接地電位を与えるための電源供給線１１１について対称となるように配置する。即ち、図１４に示すように、電源供給線１１１を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。なお、画素内に配置されるＴＦＴ構造等はそのままで良い。

このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品質が向上する。

また、電源供給線１１１を共通化することで、電源供給線１１１の線幅のマージンが広がり、画像の明るさを落とすことなく電源供給線１１１の線幅を広げることができる。それにより電源供給線１１１の電圧降下の影響を低減することができ、画素の位置によって電源供給線１１１から供給される電圧が異なるようなことを防ぐことが可能である。

なお、本実施例の構成は実施例１の作製工程に従って容易に実現することが可能である。

本実施例では、図１と異なる構造の画素部を形成する場合について図１５を用いて説明する。なお、第２層間絶縁膜４８を形成する工程までは実施例１に従えば良い。また、第２層間絶縁膜４８で覆われたスイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２は図１と同じ構造であるので、ここでの説明は省略する。

本実施例の場合、第２層間絶縁膜４８及び第１パッシベーション膜４７に対してコンタクトホールを形成したら、画素電極６１を形成する。本実施例では画素電極６１として、２００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を設ける。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。

そして、その上に酸化珪素膜でなる第３層間絶縁膜６２を３００ｎｍの厚さに形成し、陰極６３として２３０ｎｍ厚のＭｇＡｇ電極、ＥＬ層６４として下から電子輸送層２０ｎｍ、発光層４０ｎｍ、正孔輸送層３０ｎｍを形成する。但し、ＥＬ層６４は陰極６３よりも若干大きいパターンとなるように形成しておく必要がある。こうすることで陰極６３が後に形成する陽極６５と短絡することを防ぐことができる。

このとき、陰極６３とＥＬ層６４はマルチチャンバー方式（クラスターツール方式ともいう）の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第１マスクで全画素に陰極６３を形成し、次いで第２マスクで赤色発光のＥＬ層を形成する。そして、第２マスクを精密に制御しながらずらして順次緑色発光のＥＬ層、青色発光のＥＬ層を形成する。

なお、ＲＧＢに対応する画素がストライプ状に並んでいる時は上記のような方法で第２マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、緑色発光のＥＬ層用に第３マスク、青色発光のＥＬ層用に第４マスクを別途用いても構わない。

こうしてＥＬ層６５まで形成したら、その上に透明導電膜（本実施例ではＩＴＯ膜に１０wt%の酸化亜鉛を含有させた薄膜）でなる陽極６５を１１０ｎｍの厚さに形成する。こうしてＥＬ素子２０６が形成され、実施例１に示した材料でもって第２パッシベーション膜６６を形成すれば図１５に示すような構造の画素が完成する。なお、この場合、図１とは陰極及び陽極の位置が逆になるため、電流制御用ＴＦＴ２０２のソース配線に接続される電源供給線には１０〜１２Ｖの電圧が与えられ、陽極６５に接続される電源には０Ｖ（接地電位）が与えられる。

本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はＴＦＴが形成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちＴＦＴが形成された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比（明暗の比）が向上する。

なお、本実施例の構成は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。

本実施例では、実施例１によって作製されたアクティブマトリクス型ＥＬ表示装置の画素構造の一例を説明する。説明には図１６を用いる。なお、図１６において図１又は図２と対応する部分には適宜、図１又は図２の符号を引用する。

図１６において、２０１はスイッチング用ＴＦＴであり、ソース領域１３、ドレイン領域１４、ゲート配線（ゲート配線を兼ねる）１０６を含む。また、２０２は電流制御用ＴＦＴであり、ソース領域２６、ドレイン領域２７、ゲート電極３０を含む。また、電流制御用ＴＦＴ２０２のドレインは抵抗体３３（但し、図１６においてマスク膜５５の下に存在する半導体層を指す）、接続領域３４及びドレイン配線３２を介して画素電極４９と電気的に接続される。なお、５１，５２で示される点線はＥＬ層５１と陰極５２の形成位置を示し、画素電極４９、ＥＬ層５１及び陰極５２でＥＬ素子２０３を形成している。

このとき、スイッチング用ＴＦＴ２０１のドレイン配線２２はコンタクト部１６０１にて電流制御用ＴＦＴ２０２のゲート電極３０に電気的に接続される。また、そのゲート電極３０は電流制御用ＴＦＴ２０２のソース配線３１と重なる部分において保持容量１１３を形成する。このソース配線３１は接地電位を与える電源供給線１１１と電気的に接続されている。

なお、本実施例において図１６に示した画素構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。スイッチング用ＴＦＴ、電流制御用ＴＦＴ又は保持容量をどのような位置に形成するかは実施者が適宜設計すれば良い。
本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。

本実施例では、アクティブマトリクス型ＥＬ表示装置の画素構造を実施例４とは異なる構造とした場合の一例を説明する。具体的には、図１６に示した画素構造において、ゲート配線の材料を異なるものとした例を図１７に示す。なお、図１７は図１６のゲート配線の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。

図１７において、７１a、７１bは実施例１のゲート電極と同様に窒化タングステン膜とタングステン膜の積層膜で形成されたゲート電極である。これらは図１７に示すように各々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、形成された時点では電気的にフローティング状態にある。

ゲート電極７１a、７１bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンとタングステンの合金膜など他の導電膜を用いても良い。しかしながら、３μm以下（好ましくは２μm以下）の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ましい。

これに対して、ゲート配線７２としてゲート電極７１a、７１bよりも低抵抗な導電膜、代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。ゲート配線７２には特に微細な加工性は要求されない。また、活性層と重なることもないので絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。

本実施例の構造とする場合、実施例１の図７（Ｄ）の工程において第１層間絶縁膜５４４を形成する前に活性化工程を行えば良い。この場合、ゲート電極７１a、７１bが露呈した状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が１ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極７１a、７１bが酸化されることはない。即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜（酸化膜）で覆われてしまうようなこともない。

そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し、パターニングによりゲート配線７２を形成すればよい。この時点でゲート電極７１a、７１bとゲート配線７２との接触する部分では良好なオーミックコンタクトが確保され、ゲート電極７１a、７１bに所定のゲート電圧を加えることが可能となる。

本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。その理由を以下に説明する。

本願発明のＥＬ表示装置は１フレームを複数のサブフレームに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負荷（配線抵抗、寄生容量またはＴＦＴの書き込み容量など）を可能な限り低減することが好ましい。

ＴＦＴの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高いＴＦＴが実現できるためさほど問題とはならない。また、データ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたＥＬ素子の陰極（または保護電極）との間で形成されるが、この点については第２層間絶縁膜として比誘電率の低い有機樹脂膜を１．５〜２．５μmという厚さで形成するので寄生容量は殆ど無視できる。

このことより本願発明を画素部の面積の大きいＥＬ表示装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。

従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本願発明を実施する上で非常に有効である。なお、本実施例において図１７に示した画素構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。

本願発明のように１フレームを複数のサブフレームに分割する時分割階調を行うには極めて高速に駆動するデータ信号側駆動回路が必要となる。即ち、非常に動作速度（応答速度）の速いＴＦＴを用いることが好ましい。本実施例では、非常に高速で駆動することのできるＴＦＴを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。

実施例１に従って図５（Ｅ）の工程まで行うと、特異な結晶構造でなるシリコン膜（実施例１ではポリシリコン膜）が得られる。このシリコン膜は結晶粒界の連続性が高く、且つ結晶方位が揃っており、ＴＦＴの活性層とすることで非常に高い動作速度を示すＴＦＴが得られる。本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と呼ぶことにする。以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について説明する。

連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶という）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。

また、連続粒界結晶シリコン膜についてスポット径１．３５μmの電子線回折像を詳細に観察した結果、僅かなゆらぎはあるものの｛１１０｝面に対応する回折斑点がきれいに現れており、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することが確認できた。

図１９（Ａ）は連続粒界結晶シリコン膜にスポット径１．３５μmの電子線を照射して得た電子線回折像である。一方、図１９（Ｂ）は従来のポリシリコン膜に同条件で電子線を照射して得た電子線回折像である。なお、いずれも写真中央が電子線の照射された位置（電子線の照射点）である。

図１９（Ａ）の方は｛１１０｝面に対応する回折斑点が比較的きれいに現れているのに対し、図１９（Ｂ）の方はまるで不規則であり、配向面がばらばらであることが一目瞭然である。このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の半導体膜と区別することができる。

なお、図１９（Ａ）の電子線回折像において｛１１０｝面に対応する回折斑点が現れていることは、｛１１０｝配向の単結晶シリコンウェハの電子線回折像と比較すれば明らかである。また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。

これは連続粒界結晶シリコン膜の特徴でもある。各結晶粒は個々に｛１１０｝面を配向面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得られると予想される。しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は｛１１０｝面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞれの結晶粒に対応する回折点が同心円上に複数個現れる。それらが重なって広がりを見せるのである。

但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結晶軸周りの僅かな回転は結晶性を損なう要因とはならない。従って、連続粒界結晶シリコン膜の電子線回折像は、実質的には｛１１０｝配向の単結晶シリコンウェハの電子線回折像と差異はないと言える。

以上のことから、本実施例においてＴＦＴの活性層として用いるシリコン膜は、｛１１０｝配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える。

次に、連続粒界結晶シリコン膜の結晶粒界について述べる。なお、説明の便宜上、結晶粒界と呼んでいるが、ある結晶粒とそこから派生した（枝分かれした）
別の結晶粒との界面とも考えられる。いずれにしても、本明細書中では前述のような界面をも含めて結晶粒界と呼ぶ。

本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。

なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。

上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。

特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界や｛１１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。

連続粒界結晶シリコン膜をＴＥＭ観察した結果、結晶粒界の殆どがΣ３の対応粒界であることが判明した。これは、二つの結晶粒の間に形成された結晶粒界において、両方の結晶粒の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝７０．５°の時にΣ３の対応粒界となることから判断した。

なお、θ＝３８．９°の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。

この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、連続粒界結晶シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成し得たと言える。

この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。

またさらに、連続粒界結晶シリコン膜を形成する際に７００〜１１５０℃の加熱処理を工程途中で行うことによって、結晶粒内に存在する欠陥（積層欠陥等）
が殆ど消滅することがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。

この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では連続粒界結晶シリコン膜のスピン密度は少なくとも 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。

なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平１０−０４４６５９号出願明細書、特願平１０−１５２３１６号出願明細書、特願平１０−１５２３０８号出願明細書または特願平１０−１５２３０５号出願明細書を参照すれば良い。

また、連続粒界結晶シリコン膜を活性層として試作したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０ｎｍ、ゲート絶縁膜の膜厚は１００ｎｍ）からは次に示す様なデータが得られている。

（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μ_FE）が、Ｎチャネル型ＴＦＴで 200〜650cm²/Vs （代表的には 300〜500cm²/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm²/Vs（代表的には 150〜200cm²/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。さらに、上記ＴＦＴを用いて試作したリングオシレータでは最大で約１ＧＨｚの発振周波数を得ることができた。なお、試作したリングオシレータの構成は次の様になっている。
段数：９段ＴＦＴのゲート絶縁膜の膜厚：３０ｎｍ及び５０ｎｍＴＦＴのゲート長（チャネル長）：０．６μm
また、実際にシフトレジスタを試作して動作周波数を確認した。その結果、ゲート絶縁膜の膜厚３０ｎｍ、ゲート長０．６μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタにおいて動作周波数１００ＭＨｚの出力パルスが得られた。

以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シリコン膜を活性層とするＴＦＴが、単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する、若しくは凌駕する動作性能をもつことを示唆する。

以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いＴＦＴが形成され、そのＴＦＴで駆動回路を形成することで高速動作の可能な駆動回路を実現することができる。即ち、以上のようなＴＦＴを、本願発明を実施する上で用いることは極めて有効である。

また、連続粒界結晶シリコン膜を用いたＴＦＴは駆動回路に限らず、画素部に配置するスイッチング用ＴＦＴや電流制御用ＴＦＴに用いることも有効である。
動作速度が速くなることで保持容量への書き込み時間も短縮され、ＥＬ素子を発光させる応答速度も速くなるため、より明るく鮮明な画像を提供しうる。

実施例６では非常に高速で駆動しうるＴＦＴを用いて駆動回路を形成する例を示したが、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。説明には図２０を用いる。

本実施例では、画素部８０を二つの画素部８０a、８０bに分け、画素部８０aをデータ信号側駆動回路８１a及びゲート信号側駆動回路８２aで駆動し、画素部８０bをデータ信号側駆動回路８１b及びゲート信号側駆動回路８２bで駆動する。

この場合、画素部８０a、８０bを同時に同じ周波数で駆動すれば、データ信号側駆動回路８１a、８１b及びゲート信号側駆動回路８２a、８２bの動作周波数を半分に落とすことができる。そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示装置を得ることができる。

さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保することができるため、画像の明るさを向上させることができる。

また、画素部８０aと８０bとを併せて１画像を表示することもできるし、画素部８０aと８０bとで各々異なる画像を表示させても良い。例えば、どちらか片方が静止画で他方が動画という場合もありうる。即ち、画素部８０に動画と静止画が混在するような場合があっても良い。

なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施することが可能である。

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例７とは異なる駆動方法とした場合を示す。説明には図２１を用いる。

本実施例では、画素部８３を四つの画素部８３a〜８３dに分け、画素部８３a〜８３dを各々データ信号側駆動回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dで駆動する。

この場合、画素部８３a〜８３dを同時に同じ周波数で駆動することでデータ信号側駆動回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dの動作周波数を各々１／４に落とすことができる。そのため、実施例７の場合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示装置を得ることができる。

さらに、動作周波数を変えなければアドレス期間を１／４にすることができるため、その分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保することができるため、画像の明るさを向上させることができる。

また、画素部８３a〜８３d全てを併せて１画像を表示することができる。さらに画素部８３a、８３bで１画像を表示し、画素部８３c、８３dで１画像を表示し、結果的に異なる２枚の画像を同時に表示することも可能である。さらに画素部８３a、８３bでなる画像を静止画とし、画素部８３c、８３dでなる画像を動画とすることも可能である。即ち、画素部８３に動画と静止画とが混在するような場合があっても良い。

なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施することが可能である。

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例８とは異なる駆動方法とした場合を示す。説明には図２２を用いる。

本実施例では、画素部８６を四つの画素部８６a〜８６dに分け、画素部８６aをデータ信号側駆動回路８７a及びゲート信号側駆動回路８８aで駆動し、画素部８６bをデータ信号側駆動回路８７b及びゲート信号側駆動回路８８aで駆動する。同様に、画素部８６cをデータ信号側駆動回路８７c及びゲート信号側駆動回路８８bで駆動し、画素部８６dをデータ信号側駆動回路８７d及びゲート信号側駆動回路８８bで駆動する。

この場合、画素部８６a〜８６dを同時に同じ周波数で駆動することでデータ信号側駆動回路８７a〜８７dの動作周波数を各々１／４に落とすことができ、ゲート信号側駆動回路８８a、８８bの動作周波数を各々１／２に落とすことができる。そのため、実施例７の場合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示装置を得ることができる。

また、画素部８６a〜８６d全てを併せて１画像を表示することもできるし、画素部８６a〜８６dにおいて各々異なる画像を表示させても良い。勿論、８６a〜８６cで１画像を表示し、画素部８６dのみ異なる画像とすることも可能である。
また、画素部８６に動画と静止画とが混在する場合があっても良い。

なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施することが可能である。

実施例１の図２に示した構造において、活性層と基板１１との間に設けられる下地膜１２として、放熱効果の高い材料を用いることは有効である。特に電流制御用ＴＦＴは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することでＴＦＴの熱劣化を抑制することができる。

放熱効果をもつ透光性材料としては、Ｂ（ホウ素）、Ｃ（炭素）、Ｎ（窒素）
から選ばれた少なくとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪素）、Ｐ（リン）から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。

例えば、窒化アルミニウム（ＡｌｘＮｙ）に代表されるアルミニウムの窒化物、炭化珪素（ＳｉｘＣｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮｙ）
に代表される珪素の窒化物、窒化ホウ素（ＢｘＮｙ）に代表されるホウ素の窒化物、リン化ホウ素（ＢｘＰｙ）に代表されるホウ素のリン化物を用いることが可能である。また、酸化アルミニウム（ＡｌｘＯｙ）に代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が２０Ｗｍ^-1Ｋ^-1であり、好ましい材料の一つと言える。なお、上記透光性材料において、ｘ、ｙは任意の整数である。

また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウムに窒素を添加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウムを用いることも可能である。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙは任意の整数である。

また、特開昭６２−９０２６０号公報に記載された材料を用いることができる。即ち、Ｓｉ、Ａｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の少なくとも一種、好ましくはＣｅ（セリウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エルビウム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｄｙ（ジスプロシウム）、Ｎｄ（ネオジウム）から選ばれた少なくとも一つの元素）を用いることもできる。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。

また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜（特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。）を含む炭素膜を用いることもできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚（好ましくは５〜１００ｎｍ）で用いることが好ましい。

また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。

なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせて実施することが可能である。

実施例１ではＥＬ層として有機ＥＬ材料を用いることが好ましいとしたが、本願発明は無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。

または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本願発明に適用することは可能である。

また、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせることが可能である。

本願発明を実施して形成されたアクティブマトリクス型ＥＬ表示装置（ＥＬモジュール）は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そのため本願発明は直視型のＥＬディスプレイ（ＥＬモジュールを組み込んだ表示ディスプレイを指す）に対して実施することが可能である。ＥＬディスプレイとしてはパソコンモニタ、ＴＶ放送受信用モニタ、広告表示モニタ等が挙げられる。

また、本願発明は上述のＥＬディスプレイも含めて、表示ディスプレイを部品として含むあらゆる電子装置に対して実施することが可能である。

そのような電子装置としては、ＥＬディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型ディスプレイ（ヘッドマウントディスプレイ等）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（登録商標）（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子装置の例を図１８に示す。

図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示装置２００３、キーボード２００４等を含む。本願発明は表示装置２００３に用いることができる。

図１８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本願発明を表示装置２１０２に用いることができる。

図１８（Ｃ）は頭部取り付け型のＥＬディスプレイの一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２３０５、表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。

図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ２４０３、表示装置（ａ）２４０４、表示装置（ｂ）２４０５等を含む。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。

図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５０２、受像部２５０３、操作スイッチ２５０４、表示装置２５０５等を含む。本発明は表示装置２５０５に用いることができる。

また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。

本実施例では、実際のＥＬ表示装置（但しモノクロ表示）の仕様に沿って電流制御用ＴＦＴとＥＬ素子との間に設ける抵抗体の抵抗値を決めた例を示す。

まずＥＬ層として用いるＥＬ材料を決定する。本実施例では、ＩＴＯでなる陽極上に、正孔輸送層として５０ｎｍ厚のＴＰＤ、ＥＬ層として５０ｎｍ厚のＡｌｑを形成し、その上にＭｇＡｇでなる陰極を設けた構造のＥＬ素子を作製した。
但し、ストライプ状のＩＴＯパターン（２ｍｍ幅）上にＥＬ層を全面蒸着し、ＩＴＯパターンと直交するようにストライプ状のＭｇＡｇ電極（２ｍｍ幅）を形成した。

このとき作製したＥＬ素子の駆動電圧（Voltage）と電流密度（Current Density）の関係を図２３（Ａ）に示す。また、電流密度と発光の輝度（Luminance）
の関係を図２３（Ｂ）に示す。なお、本実施例のＥＬ素子は５２４ｎｍ付近の波長に発光ピークをもち、色度座標はｘ＝０．３０、ｙ＝０．５７であった。

図２３（Ｂ）によれば５０００ｃｄ／ｍ²の輝度を出すためには約１００ｍＡ／ｃｍ²の電流密度が必要となる。そこで一辺約１５６μmの正方形の画素をマトリクス状に備えた対角５インチの画素部を有するＥＬ表示装置を考えると、一画素あたりに必要な電流は約２４μＡとなる。

図２３（Ａ）に示すように、本実施例で用いるＥＬ材料は１０Ｖ加えた時に１００ｍＡ／ｃｍ²の電流密度で電流が流れるので、１０Ｖを加えた時に約２４μＡの電流を安定に流すためには約４２０ｋΩの抵抗が必要となる。

従って、図１（Ｂ）に示す抵抗体１０９として４２０ｋΩの抵抗体を設ければＥＬ素子１１０には常に約２４μＡという定電流を安定して供給することができる。その結果、発光輝度を約５０００ｃｄ／ｍ²として明るい画像を表示することが可能である。

勿論、ＥＬ層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてＥＬ素子に流れる電流を抑えれば良い。その代わり、発光輝度はやや落ちることになる。例えば１０００ｃｄ／ｍ²程度の輝度で十分であれば必要な電流密度は３０ｍＡ／ｃｍ²程度、ＥＬ素子の駆動電圧は約６Ｖであるので、一画素あたり７．３μＡの電流が流れれば良い。従って、約８２０ｋΩの抵抗体が必要となる。

このように、ＥＬ表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値を容易に導くことができる。

ＥＬ表示装置の構成を示す図。ＥＬ表示装置の断面構造を示す図。従来のＥＬ表示装置における画素部の構成を示す図。アナログ階調方式で利用するＴＦＴ特性を説明する図。ＥＬ表示装置の作製工程を示す図。ＥＬ表示装置の作製工程を示す図。ＥＬ表示装置の作製工程を示す図。ＥＬ表示装置の作製工程を示す図。ＥＬ表示装置の画素部を拡大した図。時分割階調方式の動作モードを説明する図。ＥＬモジュールの外観を示す図。ＥＬモジュールの外観を示す図。コンタクト構造の作製工程を示す図。ＥＬ表示装置の画素部の構成を示す図。ＥＬ表示装置の断面構造を示す図。ＥＬ表示装置の画素部の上面構造を示す図。ＥＬ表示装置の画素部の上面構造を示す図。電子装置の具体例を示す図。ポリシリコン膜の電子線回折像を示す図面代用写真。ＥＬ表示装置の回路構成を示す図。ＥＬ表示装置の回路構成を示す図。ＥＬ表示装置の回路構成を示す図。ＥＬ素子の電気特性を示す図。

Claims

第１の領域と第２の領域と第３の領域と第４の領域と第５の領域と第６の領域と第７の領域とを有する半導体層が配置された画素部を有し、
前記第１の領域は、接続領域であり、
前記第２の領域は、抵抗体であり、
前記第３の領域は、トランジスタのドレイン領域であり、
前記第４の領域は、前記トランジスタの第１のＬＤＤ領域であり、
前記第５の領域は、前記トランジスタの第２のＬＤＤ領域であり、
前記第６の領域は、前記トランジスタのチャネル形成領域であり、
前記第７の領域は、前記トランジスタのソース領域であり、
前記第２の領域は、前記第１の領域と前記第３の領域との間に配置されており、
前記第３の領域は、前記第２の領域と前記第４の領域との間に配置されており、
前記第４の領域は、前記第３の領域と前記第５の領域との間に配置されており、
前記第５の領域は、前記第４の領域と前記第６の領域との間に配置されており、
前記第６の領域は、前記第５の領域と前記第７の領域との間に配置されており、
前記画素部において時分割階調表示が行われ、
前記抵抗体は前記トランジスタのオン抵抗よりも高い抵抗値を有する表示装置の作製方法であって、
基板上に前記半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上であって前記第６の領域及び前記第７の領域と重なる位置に第１のマスクを形成し、
前記第１のマスクを用いて前記半導体層に第１の不純物元素を添加し、
前記第１のマスクを除去し、
前記ゲート絶縁層上に、前記第５の領域及び前記第６の領域と重なるゲート電極と、前記第２の領域と重なる遮光性の薄膜と、を同時に形成し、
前記ゲート電極及び前記薄膜をマスクとして用いて前記半導体層に第２の不純物元素を添加し、
前記ゲート絶縁層上であって前記第４の領域と重なる位置及び前記ゲート電極上に第２のマスクを形成し、
前記ゲート電極及び前記薄膜をマスクとして用い且つ前記第２のマスクを用いて前記半導体層に第３の不純物元素を添加し、
前記第２のマスクを除去し、
前記ゲート電極及び前記薄膜上に第１の絶縁層を形成し、
前記第１の絶縁層上に、前記第１の領域に電気的に接続される第１の配線と、前記第７の領域に電気的に接続される第２の配線と、を形成し、
前記第１の配線上及び前記第２の配線上に、第２の絶縁層を形成し、
前記第２の絶縁層上に、前記第１の配線に電気的に接続されるＥＬ素子を形成することを特徴とする表示装置の作製方法。