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JP4747817B2 - Switch timing control circuit - Google Patents

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JP4747817B2 JP2005353929A JP2005353929A JP4747817B2 JP 4747817 B2 JP4747817 B2 JP 4747817B2 JP 2005353929 A JP2005353929 A JP 2005353929A JP 2005353929 A JP2005353929 A JP 2005353929A JP 4747817 B2 JP4747817 B2 JP 4747817B2
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Description

本発明は、スイッチタイミング制御回路に係り、特に、スイッチ素子のオンオフタイミングを制御するうえで好適なスイッチタイミング制御回路に関する。   The present invention relates to a switch timing control circuit, and more particularly to a switch timing control circuit suitable for controlling on / off timing of a switch element.

従来から、直流電力の変換を行うＤＣ−ＤＣコンバータなどを構成する一対のＭＯＳＦＥＴなどに用いられるスイッチ素子のオンオフタイミングを制御するための回路が知られている（例えば、特許文献１参照）。この回路において、一対のスイッチ素子は、ＤＣ−ＤＣコンバータによる直流電力変換を実現すべく、所定の規則に従って設定したデューティ比で互いに反転動作される。また、この回路は、所定の規則に従ってデューティ比が設定された後、一対のスイッチ素子のうちＤＣ−ＤＣコンバータの出力電圧を決定するために設けられたスイッチ素子（メインスイッチ素子）のターンオンを遅らせることにより、両スイッチ素子が同時にオンされないデッドタイムを設けることとしている。このため、同時オンに起因した一対のスイッチ素子を貫通する貫通電流の流通を防止することができ、これにより、貫通電流の流通に起因したスイッチ素子や回路の破壊を防止することが可能となっている。
米国特許第６３９６２５０号明細書 2. Description of the Related Art Conventionally, a circuit for controlling the on / off timing of a switch element used in a pair of MOSFETs or the like constituting a DC-DC converter that converts direct-current power is known (see, for example, Patent Document 1). In this circuit, the pair of switch elements are inverted with each other at a duty ratio set in accordance with a predetermined rule in order to realize DC power conversion by the DC-DC converter. Further, this circuit delays the turn-on of a switch element (main switch element) provided to determine the output voltage of the DC-DC converter among the pair of switch elements after the duty ratio is set according to a predetermined rule. Thus, a dead time is set in which both switch elements are not turned on at the same time. For this reason, it is possible to prevent the flow of the through current that passes through the pair of switch elements due to simultaneous ON, thereby preventing the destruction of the switch element and the circuit due to the flow of the through current. ing.
US Pat. No. 6,396,250

しかしながら、上記従来の技術の如くメインスイッチのターンオンを遅らせるものとすると、設定したデューティオン時間が短くなるため、デューティ比を再調整することが必要となる。かかる構成においては、デッドタイムの制御を行うごとにデューティ比の再調整が必要となるため、スイッチ素子のフィードフォワード制御やフィードバック制御を行ううえでその制御特性が低下してしまう。   However, if the turn-on of the main switch is delayed as in the prior art, the set duty-on time is shortened, and it is necessary to readjust the duty ratio. In such a configuration, since the duty ratio needs to be readjusted every time the dead time is controlled, the control characteristics are deteriorated when the feedforward control and the feedback control of the switch element are performed.

本発明は、上述の点に鑑みてなされたものであり、デッドタイムを設けることに伴うデューティ比の再調整を不要としたスイッチタイミング制御回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a switch timing control circuit that eliminates the need for readjustment of the duty ratio associated with providing a dead time.

上記の目的は、互いに同期するランプ波とパルス波とを出力可能な波形生成手段と、前記波形生成手段により出力された前記ランプ波の波形と前記パルス波の波形とを比較すると共に、該比較結果に基づいて一方のスイッチ素子をオンオフ制御する信号を出力する第１のコンパレータと、を備えるスイッチタイミング制御回路であって、前記波形生成手段により出力された前記ランプ波及び前記パルス波のうち何れか一方のレベルを変化させるレベルシフト手段と、前記ランプ波及びパルス波のうち前記レベルシフト手段によりレベルシフトされた一方の波形とレベルシフトされなかった他方の波形とを比較すると共に、該比較結果に基づいて前記一方のスイッチ素子に対して反転動作する他方のスイッチ素子をオンオフ制御する信号を出力する第２のコンパレータと、スイッチタイミングの設定を行うべく、前記レベルシフト手段によるレベルシフトの量を制御するシフト量制御手段と、を備えるスイッチタイミング制御回路により達成される。   The object is to compare the waveform generating means capable of outputting a ramp wave and a pulse wave synchronized with each other, the waveform of the ramp wave output from the waveform generating means and the waveform of the pulse wave, and the comparison A switch timing control circuit comprising: a first comparator that outputs a signal for controlling on / off of one of the switch elements based on a result, wherein any one of the ramp wave and the pulse wave output by the waveform generating means The level shift means for changing one of the levels is compared with one waveform of the ramp wave and pulse wave that has been level-shifted by the level shift means and the other waveform that has not been level-shifted. Based on the above, outputs a signal for on / off control of the other switch element that performs an inversion operation with respect to the one switch element. A second comparator that, in order to set the switch timing is achieved by switching the timing control circuit and a shift amount control means for controlling the amount of level shifting by the level shift means.

この態様の発明において、互いに同期するランプ波とパルス波との比較結果に基づいて一方のスイッチ素子がオンオフ制御される。また、ランプ波及びパルス波のうちレベルシフトされた一方とレベルシフトされなかった他方との比較結果に基づいて上記一方のスイッチ素子に対して反転動作する他方のスイッチ素子がオンオフ制御される。この他方のスイッチ素子のオンオフ制御の際、そのスイッチタイミングは、ランプ波又はパルス波のレベルシフト量に対応したものに設定される。かかる構成においては、互いに反転動作する一対のスイッチ素子のうち上記一方のスイッチ素子のターンオフ・ターンオンのタイミングを変えることなく、上記他方のスイッチ素子のターンオン・ターンオフのタイミングのみを自由に設定することができる。従って、上記一方のスイッチ素子が出力値を決定するために設けられたスイッチ素子であれば、貫通電流の防止のためすなわちデッドタイムを設けるためにその一方のスイッチ素子のターンオンが遅れたり或いはターンオフが進んだりすることは回避されるので、デッドタイムを設けることに伴う所望の出力値を得るためのデューティ比の再調整を不要とすることができる。   In the invention of this aspect, one switch element is ON / OFF controlled based on the comparison result between the ramp wave and the pulse wave synchronized with each other. On the other hand, the other switch element that performs the inversion operation with respect to the one switch element is controlled based on the comparison result between one of the ramp wave and the pulse wave that has been level-shifted and the other that has not been level-shifted. In the on / off control of the other switch element, the switch timing is set to correspond to the level shift amount of the ramp wave or pulse wave. In such a configuration, it is possible to freely set only the turn-on / turn-off timing of the other switch element without changing the turn-off / turn-on timing of the one switch element among the pair of switch elements that perform an inversion operation. it can. Therefore, if the one switch element is provided to determine the output value, the turn-on of the one switch element is delayed or turned off in order to prevent a through current, that is, to provide a dead time. Since advancement is avoided, readjustment of the duty ratio for obtaining a desired output value accompanying the provision of dead time can be eliminated.

尚、上記したスイッチタイミング制御回路において、前記他方のスイッチ素子は、ターンオンのタイミング及びターンオフのタイミングをそれぞれ遅らせることもまた進めることも可能である。   In the above switch timing control circuit, the other switch element can delay or advance the turn-on timing and the turn-off timing, respectively.

また、上記したスイッチタイミング制御回路において、前記シフト量制御手段は、レベルシフト量をデューティ比に応じたものに制御することとすれば、デューティ比にかかわらず、他方のスイッチ素子のターンオン・ターンオフのタイミングを、一方のスイッチ素子のターンオフ・ターンオンに対して常に同じにすることができる。   In the switch timing control circuit described above, if the shift amount control means controls the level shift amount according to the duty ratio, the other switch element can be turned on / off regardless of the duty ratio. The timing can always be the same for the turn-off and turn-on of one switch element.

また、上記したスイッチタイミング制御回路において、前記シフト量制御手段は、レベルシフト量を、前記他方のスイッチ素子のターンオン又はターンオフのタイミングが前記一方のスイッチ素子のターンオフ又はターンオンのタイミングに対して最適となるように制御することとするのがよい。   Further, in the switch timing control circuit described above, the shift amount control means sets the level shift amount so that the turn-on or turn-off timing of the other switch element is optimal with respect to the turn-off or turn-on timing of the one switch element. It is good to control so that it may become.

また、上記したスイッチタイミング制御回路において、前記シフト量制御手段は、レベルシフト量を、予め定められたスイッチ素子における貫通電流又はリカバリー電流とレベルシフト量との対応関係に基づいて決定される該貫通電流又はリカバリー電流に応じたものに制御することとすれば、互いに反転動作する一対のスイッチ素子に所定電流以上の貫通電流が流れるのを防止することができ、或いは、そのスイッチに所定電流以上のリカバリー電流が流れるのを防止することができる。   In the above switch timing control circuit, the shift amount control means determines the level shift amount based on a predetermined relationship between the through current or recovery current in the switch element and the level shift amount. By controlling the current according to the current or the recovery current, it is possible to prevent a through current of a predetermined current or more from flowing through a pair of switch elements that are reversed to each other, or to the switch that has a current of a predetermined current or higher. It is possible to prevent a recovery current from flowing.

更に、上記したスイッチタイミング制御回路において、前記シフト量制御手段は、レベルシフト量を、サージ電圧が最小となるように制御することとすれば、互いに反転動作する一対のスイッチ素子のスイッチ動作に起因して発生するサージ電圧を抑えることができる。   Furthermore, in the switch timing control circuit described above, if the shift amount control means controls the level shift amount so that the surge voltage is minimized, the shift amount control means is caused by the switch operation of a pair of switch elements that are inverted with respect to each other. Thus, the surge voltage generated can be suppressed.

本発明によれば、デッドタイムを設けることに伴う所望の出力値を得るためのデューティ比の再調整を不要とすることができる。   According to the present invention, it is possible to eliminate the need for readjustment of the duty ratio to obtain a desired output value accompanying the provision of the dead time.

以下、図面を用いて、本発明の具体的な実施の形態について説明する。   Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の第１実施例であるスイッチタイミング制御回路１０を備えるシステムの構成図を示す。図２は、本実施例のスイッチタイミング制御回路１０の要部構成図を示す。また、図３は、本実施例のシステムの要部の回路図を示す。本実施例のシステムは、例えば車両などに搭載される、電源電圧を降圧するための降圧型ＤＣ−ＤＣコンバータを制御するシステムである。   FIG. 1 shows a configuration diagram of a system including a switch timing control circuit 10 according to a first embodiment of the present invention. FIG. 2 is a block diagram of the main part of the switch timing control circuit 10 of this embodiment. FIG. 3 shows a circuit diagram of the main part of the system of this embodiment. The system of the present embodiment is a system that controls a step-down DC-DC converter for stepping down a power supply voltage mounted on a vehicle, for example.

図１に示す如く、本実施例のシステムは、ＤＣ−ＤＣコンバータ１２を備えている。ＤＣ−ＤＣコンバータ１２は、車両の有する発電機などで生成された電力を蓄えるキャパシタや例えば１２ボルトや３００ボルトなどの電圧を有するバッテリなどの２つの充放電手段の間に設けられており、入力側の充放電手段から入力される直流電力Ｖｉｎを降圧してその降圧した電力Ｖｏｕｔを出力側の充放電手段へ出力する直流−直流電圧変換器である。   As shown in FIG. 1, the system of this embodiment includes a DC-DC converter 12. The DC-DC converter 12 is provided between two charging / discharging means such as a capacitor for storing electric power generated by a generator or the like of the vehicle and a battery having a voltage of 12 volts or 300 volts, for example. This is a DC-DC voltage converter that steps down the DC power Vin input from the charging / discharging means on the side and outputs the reduced power Vout to the charging / discharging means on the output side.

ＤＣ−ＤＣコンバータ１２は、インダクタンスＬのコイル１４と、半導体から構成された一対のスイッチング素子１６，１８と、を備えている。コイル１４は、上記した２つの充放電手段の間に設けられている。また、一対のスイッチング素子１６，１８は、直列接続された２つのＭＯＳＦＥＴからなり、ＭＯＳＦＥＴ１６は、その一端が入力側充放電手段に接続されかつ他端がコイル１４の一端に接続され、ＭＯＳＦＥＴ１８は、その一端がコイル１４の一端に接続されかつ他端が接地されたものとなっている。すなわち、コイル１４の一端は、ＭＯＳＦＥＴ１６とＭＯＳＦＥＴ１８との接続点に接続されている。また、コイル１４の他端は、出力側充放電手段に接続されている。   The DC-DC converter 12 includes a coil 14 having an inductance L and a pair of switching elements 16 and 18 made of a semiconductor. The coil 14 is provided between the two charging / discharging means described above. The pair of switching elements 16 and 18 is composed of two MOSFETs connected in series. The MOSFET 16 has one end connected to the input side charging / discharging means and the other end connected to one end of the coil 14. One end thereof is connected to one end of the coil 14 and the other end is grounded. That is, one end of the coil 14 is connected to a connection point between the MOSFET 16 and the MOSFET 18. The other end of the coil 14 is connected to the output side charge / discharge means.

ＭＯＳＦＥＴ１６，１８には、そのソース−ドレイン間にボディダイオード２０，２２が形成されている。ＭＯＳＦＥＴ１６のボディダイオード２０は、コイル１４の一端側すなわちＭＯＳＦＥＴ１８側から入力側充放電手段へ向かう方向を順方向とする寄生ダイオードである。また、ＭＯＳＦＥＴ１８のボディダイオード２２は、接地側からコイル１４の一端側すなわちＭＯＳＦＥＴ１６側へ向かう方向を順方向とする寄生ダイオードである。   Body diodes 20 and 22 are formed between the source and drain of the MOSFETs 16 and 18. The body diode 20 of the MOSFET 16 is a parasitic diode having a forward direction from one end side of the coil 14, that is, the MOSFET 18 side to the input side charging / discharging means. The body diode 22 of the MOSFET 18 is a parasitic diode whose forward direction is from the ground side toward one end of the coil 14, that is, the MOSFET 16 side.

ＭＯＳＦＥＴ１６及びＭＯＳＦＥＴ１８の各ゲートには、それらのＭＯＳＦＥＴ１６，１８をそれぞれスイッチング駆動する上記したスイッチタイミング制御回路１０が接続されている。スイッチタイミング制御回路１０は、後に詳述する如く、入力側充放電手段から出力側充放電手段への降圧変換を実施すべく、ＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１６とＭＯＳＦＥＴ１８とを互いに反転動作させる。この際には、スイッチタイミング制御回路１０からＭＯＳＦＥＴ１６，１８へ駆動信号Ｖｇ１，Ｖｇ２が供給される。   Each of the gates of the MOSFET 16 and the MOSFET 18 is connected to the switch timing control circuit 10 described above for switching and driving the MOSFETs 16 and 18. The switch timing control circuit 10 inverts the MOSFET 16 and the MOSFET 18 of the DC-DC converter 12 to perform step-down conversion from the input side charging / discharging means to the output side charging / discharging means, as will be described in detail later. At this time, the drive signals Vg1 and Vg2 are supplied from the switch timing control circuit 10 to the MOSFETs 16 and 18.

スイッチタイミング制御回路１０には、ＰＷＭ回路２４が接続されている。ＰＷＭ回路２４は、図３に示す如く、一端が５ボルト電源に接続する電流源１００と、一端が接地された電流源１０２と、電流源１００と電流源１０２との間に直列接続された電流源１００側から電流源１０２側へ向かう方向を順方向とするダイオード１０４，１０６と、そのダイオード１０４，１０６に並列接続する、電流源１００と電流源１０２との間に直列接続された電流源１００側から電流源１０２側へ向かう方向を順方向とするダイオード１０８，１１０と、ダイオード１０４とダイオード１０６との接点と接地点とに接続するコンデンサ１１２と、ダイオード１０８とダイオード１１０との接点に接続する抵抗１１４と、抵抗１１４と２．５ボルト電源とに接続する抵抗１１６と、反転入力端子がダイオード１０４とダイオード１０６との接点に接続され、非反転入力端子が抵抗１１４と抵抗１１６との接点に接続されたコンパレータ１１８と、を備えている。   A PWM circuit 24 is connected to the switch timing control circuit 10. As shown in FIG. 3, the PWM circuit 24 includes a current source 100 having one end connected to a 5-volt power source, a current source 102 having one end grounded, and a current connected in series between the current source 100 and the current source 102. Diodes 104 and 106 having a forward direction from the source 100 side to the current source 102 side, and a current source 100 connected in series between the current source 100 and the current source 102 connected in parallel to the diodes 104 and 106 Diodes 108 and 110 having a forward direction from the side toward the current source 102, a capacitor 112 connected to a contact point between the diode 104 and the diode 106 and a ground point, and a contact point between the diode 108 and the diode 110. A resistor 114, a resistor 116 connected to the resistor 114 and a 2.5 volt power source, and an inverting input terminal is a diode 104 and a diode. Is connected to the contact point between 06, a non-inverting input terminal is provided with a comparator 118 connected to the contact point between the resistor 114 and the resistor 116.

ＰＷＭ回路２４の電流源１００には、所定の傾きで増加しかつ減少する波形（ランプ波）ｊを増加させるべき時間（立ち上がり時間）Ｔｏｎに応じた電流量を有する電流Ｉｏｎ（＝Ｃ・Ｖ／Ｔｏｎ）が流通し、また、電流源１０２には、ランプ波ｊを減少させるべき時間（立ち下がり時間）Ｔｏｆｆに応じた電流量を有する電流Ｉｏｆｆ（＝Ｃ・Ｖ／Ｔｏｆｆ）が流通する。ＰＷＭ回路２４は、ランプ波ｊを出力すると共に、そのランプ波ｊと同期しかつそのランプ波ｊの増加時にハイとなり減少時にローとなるパルス波ｃを出力するための回路である。ＰＷＭ回路２４は、ダイオード１０４とダイオード１０６との接点からランプ波ｊを出力し、抵抗１１４と抵抗１１６との接点との接点からパルス波ｃを出力する。ＰＷＭ回路２４の出力は、スイッチタイミング制御回路１０に入力される。尚、Ｃはコンデンサ１１２の容量であり、Ｖはランプ波ｊのピークｔｏピーク電圧である。   The current source 100 of the PWM circuit 24 includes a current Ion (= C · V /) having a current amount corresponding to a time (rise time) Ton to increase a waveform (ramp wave) j that increases and decreases with a predetermined slope. Ton) flows, and the current Ioff (= C · V / Toff) having a current amount corresponding to the time (fall time) Toff in which the ramp wave j should be reduced flows. The PWM circuit 24 is a circuit for outputting a ramp wave j and outputting a pulse wave c that is synchronized with the ramp wave j and becomes high when the ramp wave j increases and becomes low when the ramp wave j decreases. The PWM circuit 24 outputs the ramp wave j from the contact point between the diode 104 and the diode 106, and outputs the pulse wave c from the contact point between the resistor 114 and the contact between the resistor 116. The output of the PWM circuit 24 is input to the switch timing control circuit 10. C is the capacitance of the capacitor 112, and V is the peak-to-peak voltage of the ramp wave j.

スイッチタイミング制御回路１０には、また、調整回路２６が接続されている。調整回路２６は、ＭＯＳＦＥＴ１８のターンオン・ターンオフをそれぞれ、ＭＯＳＦＥＴ１６のターンオフ・ターンオンを基準として遅らせるか進めるかを設定すると共に、更に、ターンオン・ターンオフそれぞれのタイミングを調整するための回路である。調整回路２６の出力は、スイッチタイミング制御回路１０に入力される。   An adjustment circuit 26 is also connected to the switch timing control circuit 10. The adjustment circuit 26 is a circuit for setting whether the turn-on / turn-off of the MOSFET 18 is delayed or advanced based on the turn-off / turn-on of the MOSFET 16 and further adjusting the timing of each turn-on / turn-off. The output of the adjustment circuit 26 is input to the switch timing control circuit 10.

図２に示す如く、スイッチタイミング制御回路１０は、コンパレータ２８を備えている。コンパレータ２８の反転入力端子及び非反転入力端子には、ＰＷＭ回路２４が接続されており、その反転入力端子にはＰＷＭ回路２４のランプ波出力ｊが入力されると共に、非反転入力端子にはＰＷＭ回路２４のパルス波出力ｃが入力される。また、コンパレータ２８の出力端子には、上記したＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１６のゲートが接続されている。コンパレータ２８は、入力端子に入力されたランプ波ｊとパルス波ｃとの波形を比較すると共に、その比較結果に応じた、ＭＯＳＦＥＴ１６を駆動する駆動信号Ｖｇ１を出力する。   As shown in FIG. 2, the switch timing control circuit 10 includes a comparator 28. The PWM circuit 24 is connected to the inverting input terminal and the non-inverting input terminal of the comparator 28. The ramp wave output j of the PWM circuit 24 is input to the inverting input terminal, and the PWM signal is input to the non-inverting input terminal. The pulse wave output c of the circuit 24 is input. The output terminal of the comparator 28 is connected to the gate of the MOSFET 16 of the DC-DC converter 12 described above. The comparator 28 compares the waveform of the ramp wave j and the pulse wave c input to the input terminal, and outputs a drive signal Vg1 for driving the MOSFET 16 according to the comparison result.

スイッチタイミング制御回路１０は、また、レベルシフト回路３０，３２を備えている。レベルシフト回路３０，３２には共に、ＰＷＭ回路２４が接続されており、ＰＷＭ回路２４のランプ波出力ｊが入力される。図３に示す如く、レベルシフト回路３０は、一端が５ボルト電源に接続する電流源１２０と、電流源１２０の他端に接続する抵抗１２２と、を備えている。また、レベルシフト回路３２は、一端が接地された電流源１２４と、電流源１２４の他端に接続する抵抗１２６と、を備えている。ＰＷＭ回路２４のランプ波ｊは、抵抗１２２と抵抗１２６との接点に入力される。   The switch timing control circuit 10 also includes level shift circuits 30 and 32. The level shift circuits 30 and 32 are both connected to the PWM circuit 24, and the ramp wave output j of the PWM circuit 24 is input thereto. As shown in FIG. 3, the level shift circuit 30 includes a current source 120 having one end connected to a 5-volt power source and a resistor 122 connected to the other end of the current source 120. The level shift circuit 32 includes a current source 124 having one end grounded, and a resistor 126 connected to the other end of the current source 124. The ramp wave j of the PWM circuit 24 is input to the contact point between the resistor 122 and the resistor 126.

レベルシフト回路３０，３２には共に、また、上記した調整回路２６が接続されている。調整回路２６には、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流を検出する貫通電流検出回路、及び、それらＭＯＳＦＥＴ１６，１８のオンとオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流を検出するリカバリー電流検出回路が接続されている。調整回路２６は、貫通電流検出回路の検出結果およびリカバリー電流検出回路の検出結果に基づいて、ＭＯＳＦＥＴ１８のターンオン・ターンオフそれぞれのタイミングを適宜調整すべく、レベルシフト回路３０，３２によるレベルシフト量を決定し、そのレベルシフトを実現させるための指令信号をレベルシフト回路３０，３２へ供給する。   Both the level shift circuits 30 and 32 are connected to the adjustment circuit 26 described above. The adjustment circuit 26 includes a through current detection circuit that detects a through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12, and a body diode 20, when the MOSFETs 16 and 18 are switched on and off. A recovery current detection circuit for detecting a recovery current flowing through 22 is connected. The adjustment circuit 26 determines the level shift amount by the level shift circuits 30 and 32 so as to appropriately adjust the turn-on and turn-off timings of the MOSFET 18 based on the detection result of the through current detection circuit and the detection result of the recovery current detection circuit. Then, a command signal for realizing the level shift is supplied to the level shift circuits 30 and 32.

レベルシフト回路３０の電流源１２０には、調整回路２６からの指令により、ランプ波ｊをレベル変化（レベルアップ）させるべきレベルシフト量ΔＶｏｎに応じた電流量を有する電流Ｉｏｎ´が流通し、また、電流源１２４には、調整回路２６からの指令により、ランプ波ｊをレベル変化（レベルダウン）させるべきレベルシフト量ΔＶｏｆｆに応じた電流量を有する電流Ｉｏｆｆ´が流通する。レベルシフト回路３０は、ＰＷＭ回路２４から入力されたランプ波ｊの波形を調整回路２６からの指令に従ってレベルアップさせた波形ａを、電流源１２０と抵抗１２２との接点から出力する。また、レベルシフト回路３２は、ＰＷＭ回路２４から入力されたランプ波ｊの波形を調整回路２６からの指令に従ってレベルダウンさせた波形ｂを、電流源１２４と抵抗１２６との接点から出力する。   The current source 120 of the level shift circuit 30 circulates a current Ion ′ having a current amount corresponding to the level shift amount ΔVon to change the level of the ramp wave j (level up) according to a command from the adjustment circuit 26. The current source 124 circulates a current Ioff ′ having a current amount corresponding to the level shift amount ΔVoff for which the level of the ramp wave j is to be changed (level down) according to a command from the adjustment circuit 26. The level shift circuit 30 outputs a waveform a obtained by leveling up the waveform of the ramp wave j input from the PWM circuit 24 in accordance with a command from the adjustment circuit 26 from a contact point between the current source 120 and the resistor 122. The level shift circuit 32 outputs a waveform b obtained by leveling down the waveform of the ramp wave j input from the PWM circuit 24 in accordance with a command from the adjustment circuit 26 from the contact point between the current source 124 and the resistor 126.

レベルシフト回路３０の出力には、コンパレータ３４の反転入力端子及びコンパレータ３６の非反転入力端子が接続されている。コンパレータ３４の非反転入力端子には、ＰＷＭ回路２４の出力するパルス波ｃを所定電圧（例えば２．５ボルト）を基準にして反転する反転回路３８が接続されており、パルス波ｃを反転したパルス波ｄが入力される。コンパレータ３４は、入力端子に入力したランプ波ｊをレベルアップさせたランプ波ａとパルス波ｃを反転したパルス波ｄとの波形を比較すると共に、その比較結果に応じた信号ｅを出力する。また、コンパレータ３６の反転入力端子には、ＰＷＭ回路２４が接続されており、パルス波ｃが入力される。コンパレータ３６は、入力端子に入力したランプ波ｊをレベルアップさせたランプ波ａとパルス波ｃとの波形を比較すると共に、その比較結果に応じた信号ｆを出力する。   The output of the level shift circuit 30 is connected to the inverting input terminal of the comparator 34 and the non-inverting input terminal of the comparator 36. The non-inverting input terminal of the comparator 34 is connected to an inverting circuit 38 that inverts the pulse wave c output from the PWM circuit 24 with a predetermined voltage (for example, 2.5 volts) as a reference, and the pulse wave c is inverted. A pulse wave d is input. The comparator 34 compares the waveform of the ramp wave a obtained by leveling up the ramp wave j input to the input terminal with the pulse wave d obtained by inverting the pulse wave c, and outputs a signal e corresponding to the comparison result. The PWM circuit 24 is connected to the inverting input terminal of the comparator 36, and the pulse wave c is input. The comparator 36 compares the waveforms of the ramp wave a and the pulse wave c obtained by leveling up the ramp wave j input to the input terminal, and outputs a signal f corresponding to the comparison result.

また、レベルシフト回路３２の出力には、コンパレータ４０の非反転入力端子及びコンパレータ４２の反転入力端子が接続されている。コンパレータ４０の反転入力端子には、ＰＷＭ回路２４が接続されており、パルス波ｃが入力される。コンパレータ４０は、入力端子に入力したランプ波ｊをレベルダウンさせたランプ波ｂとパルス波ｃとの波形を比較すると共に、その比較結果に応じた信号ｇを出力する。また、コンパレータ４２の非反転入力端子には、上記の反転回路３８が接続されており、パルス波ｃを反転したパルス波ｄが入力される。コンパレータ４２は、入力端子に入力したランプ波ｊをレベルダウンさせたランプ波ｂとパルス波ｃを反転したパルス波ｄとの波形を比較すると共に、その比較結果に応じた信号ｈを出力する。   The output of the level shift circuit 32 is connected to the non-inverting input terminal of the comparator 40 and the inverting input terminal of the comparator 42. The PWM circuit 24 is connected to the inverting input terminal of the comparator 40, and the pulse wave c is input. The comparator 40 compares the waveforms of the ramp wave b and the pulse wave c obtained by leveling down the ramp wave j input to the input terminal, and outputs a signal g corresponding to the comparison result. The inverting circuit 38 is connected to the non-inverting input terminal of the comparator 42, and the pulse wave d obtained by inverting the pulse wave c is input. The comparator 42 compares the waveform of the ramp wave b obtained by leveling down the ramp wave j input to the input terminal with the pulse wave d obtained by inverting the pulse wave c, and outputs a signal h corresponding to the comparison result.

コンパレータ３４の出力にはＡＮＤ回路４４が、コンパレータ３６の出力にはＡＮＤ回路４６が、コンパレータ４０の出力にはＡＮＤ回路４８が、また、コンパレータ４２の出力にはＡＮＤ回路５０が、それぞれ接続されている。ＡＮＤ回路４４はＮＯＴ回路５２を介して、また、ＡＮＤ回路４６は直接に、上記の調整回路２６に接続されている。調整回路２６は、貫通電流検出回路の検出結果およびリカバリー電流検出回路の検出結果に基づいて設定したＭＯＳＦＥＴ１８のターンオンを基準から遅らせるか進めるかに応じた指令信号ｍをＡＮＤ回路４４，４６へ向けて供給する。具体的には、ＭＯＳＦＥＴ１８のターンオンを遅らせる場合には指令信号ｍとしてロー信号を出力し、一方、ＭＯＳＦＥＴ１８のターンオンを進める場合には指令信号ｍとしてハイ信号を出力する。   An AND circuit 44 is connected to the output of the comparator 34, an AND circuit 46 is connected to the output of the comparator 36, an AND circuit 48 is connected to the output of the comparator 40, and an AND circuit 50 is connected to the output of the comparator 42. Yes. The AND circuit 44 is connected to the adjusting circuit 26 via the NOT circuit 52 and the AND circuit 46 is directly connected. The adjustment circuit 26 directs the command signal m according to whether the turn-on of the MOSFET 18 set based on the detection result of the through current detection circuit and the detection result of the recovery current detection circuit is delayed or advanced from the reference to the AND circuits 44 and 46. Supply. Specifically, when the turn-on of the MOSFET 18 is delayed, a low signal is output as the command signal m. On the other hand, when the turn-on of the MOSFET 18 is advanced, a high signal is output as the command signal m.

また、ＡＮＤ回路４８はＮＯＴ回路５４を介して、また、ＡＮＤ回路５０は直接に、上記の調整回路２６に接続されている。調整回路２６は、貫通電流検出回路の検出結果およびリカバリー電流検出回路の検出結果に基づいて設定したＭＯＳＦＥＴ１８のターンオフを基準から遅らせるか進めるかに応じた指令信号ｎをＡＮＤ回路４８，５０へ向けて供給する。具体的には、ＭＯＳＦＥＴ１８のターンオフを進める場合には指令信号ｎとしてロー信号を出力し、一方、ＭＯＳＦＥＴ１８のターンオフを遅らせる場合には指令信号ｎとしてハイ信号を出力する。   The AND circuit 48 is connected to the adjusting circuit 26 via the NOT circuit 54 and the AND circuit 50 is directly connected to the adjusting circuit 26. The adjustment circuit 26 directs the command signal n depending on whether the turn-off of the MOSFET 18 set based on the detection result of the through current detection circuit and the detection result of the recovery current detection circuit is delayed or advanced from the reference to the AND circuits 48 and 50. Supply. Specifically, when the turn-off of the MOSFET 18 is advanced, a low signal is output as the command signal n. On the other hand, when the turn-off of the MOSFET 18 is delayed, a high signal is output as the command signal n.

ＡＮＤ回路４４の出力及びＡＮＤ回路４６の出力にはＯＲ回路５６が、また、ＡＮＤ回路４８の出力及びＡＮＤ回路５０の出力にはＯＲ回路５８が、それぞれ接続されている。ＯＲ回路５６の出力にはＮＯＴ回路６０とＡＮＤ回路６２とからなる立ち上がりエッジ検出回路６４が、また、ＯＲ回路５８の出力にはＮＯＴ回路６６とＮＯＲ回路６８とからなる立ち下がりエッジ検出回路７０が、それぞれ接続されている。立ち上がりエッジ検出回路６４は、ＯＲ回路５６の出力の立ち上がりエッジを出力する。また、立ち下がりエッジ検出回路７０は、ＯＲ回路５８の出力の立ち下がりエッジを出力する。   An OR circuit 56 is connected to the output of the AND circuit 44 and the output of the AND circuit 46, and an OR circuit 58 is connected to the output of the AND circuit 48 and the output of the AND circuit 50, respectively. The output of the OR circuit 56 includes a rising edge detection circuit 64 including a NOT circuit 60 and an AND circuit 62. The output of the OR circuit 58 includes a falling edge detection circuit 70 including a NOT circuit 66 and a NOR circuit 68. , Each connected. The rising edge detection circuit 64 outputs the rising edge of the output of the OR circuit 56. The falling edge detection circuit 70 outputs the falling edge of the output of the OR circuit 58.

立ち上がりエッジ検出回路６４の出力にはＳＲフリップフロップ回路７２のセット端子が、また、立ち下がりエッジ検出回路７０の出力にはＳＲフリップフロップ回路７２のリセット端子が、それぞれ接続されている。ＳＲフリップフロップ回路７２は、立ち上がりエッジ検出回路６４の出力ｋがローからハイへ切り替わった際にセットされ、以後ハイ信号を出力し、立ち下がりエッジ検出回路７０の出力ｌがローからハイへ切り替わった際にリセットされ、以後ロー信号を出力する。ＳＲフリップフロップ回路７２の出力には、上記したＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１８のゲートが接続されている。ＳＲフリップフロップ回路７２は、セット入力及びリセット入力に応じた、ＭＯＳＦＥＴ１８を駆動する駆動信号Ｖｇ２を出力する。   The set terminal of the SR flip-flop circuit 72 is connected to the output of the rising edge detection circuit 64, and the reset terminal of the SR flip-flop circuit 72 is connected to the output of the falling edge detection circuit 70. The SR flip-flop circuit 72 is set when the output k of the rising edge detection circuit 64 switches from low to high, and then outputs a high signal, and the output l of the falling edge detection circuit 70 switches from low to high. At this time, the low signal is output. The gate of the MOSFET 18 of the DC-DC converter 12 is connected to the output of the SR flip-flop circuit 72. The SR flip-flop circuit 72 outputs a drive signal Vg2 for driving the MOSFET 18 according to the set input and the reset input.

次に、本実施例のシステムの動作について説明する。   Next, the operation of the system of this embodiment will be described.

本実施例のシステムにおいて、ＤＣ−ＤＣコンバータ１２による直流電力変換を実現する場合には、まず、入力側充放電手段や出力側充放電手段の状態（電圧など）が検知されて、その状態に応じたＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８のデューティ比が設定される。そして、ＰＷＭ回路２４は、その設定されたデューティ比に基づいたオンデューティをランプ波の波形レベルが増加する立ち上がり時間Ｔｏｎに設定し、また、その設定されたデューティ比に基づいたオフデューティをランプ波の波形レベルが減少する立ち下がり時間Ｔｏｆｆに設定した後に、その波形を有するランプ波ｊを出力すると共に、そのランプ波ｊと同期するパルス波ｃを出力する。尚、デューティ比は、以後、フィードフォワード制御やフィードバック制御によって調整される。   In the system of the present embodiment, when the DC power conversion by the DC-DC converter 12 is realized, first, the state (voltage etc.) of the input side charging / discharging unit and the output side charging / discharging unit is detected and the state is detected. The duty ratio of the pair of MOSFETs 16 and 18 of the corresponding DC-DC converter 12 is set. The PWM circuit 24 sets the on-duty based on the set duty ratio to the rise time Ton at which the waveform level of the ramp wave increases, and sets the off-duty based on the set duty ratio to the ramp wave. After setting the falling time Toff at which the waveform level decreases, a ramp wave j having the waveform is output and a pulse wave c synchronized with the ramp wave j is output. The duty ratio is subsequently adjusted by feedforward control or feedback control.

スイッチタイミング制御回路１０は、ＰＷＭ回路２４から出力された上記のランプ波ｊ及びパルス波ｃを入力して、コンパレータ２８においてそのランプ波ｊとパルス波ｃとの波形を比較する。コンパレータ２８は、ランプ波ｊの波形レベルがパルス波ｃの波形レベルよりも低いときはＭＯＳＦＥＴ１６をオンさせる駆動信号Ｖｇ１を、また、ランプ波ｊの波形レベルがパルス波ｃの波形レベルよりも高いときはＭＯＳＦＥＴ１６をオフさせる駆動信号Ｖｇ１を、そのＭＯＳＦＥＴ１６のゲートへ供給する。ＭＯＳＦＥＴ１６は、スイッチタイミング制御回路１０のコンパレータ２８からの駆動信号Ｖｇ１に従ってスイッチング駆動される。   The switch timing control circuit 10 receives the ramp wave j and the pulse wave c output from the PWM circuit 24, and the comparator 28 compares the waveforms of the ramp wave j and the pulse wave c. The comparator 28 outputs a drive signal Vg1 for turning on the MOSFET 16 when the waveform level of the ramp wave j is lower than the waveform level of the pulse wave c, and when the waveform level of the ramp wave j is higher than the waveform level of the pulse wave c. Supplies a drive signal Vg 1 for turning off the MOSFET 16 to the gate of the MOSFET 16. The MOSFET 16 is switching driven in accordance with the driving signal Vg1 from the comparator 28 of the switch timing control circuit 10.

また、スイッチタイミング制御回路１０は、ＰＷＭ回路２４から出力された上記のランプ波ｊ及びパルス波ｃを入力して、基本的に上記の駆動信号Ｖｇ１と反転した、ＭＯＳＦＥＴ１８を駆動させる駆動信号Ｖｇ２をそのＭＯＳＦＥＴ１８のゲートへ供給する。ＭＯＳＦＥＴ１８は、スイッチタイミング制御回路１０のコンパレータ２８からの駆動信号Ｖｇ２に従ってスイッチング駆動される。   Further, the switch timing control circuit 10 receives the ramp wave j and the pulse wave c output from the PWM circuit 24 and basically receives a drive signal Vg2 for driving the MOSFET 18, which is inverted from the drive signal Vg1. This is supplied to the gate of the MOSFET 18. The MOSFET 18 is switching driven in accordance with the drive signal Vg2 from the comparator 28 of the switch timing control circuit 10.

かかる構成によれば、一対のＭＯＳＦＥＴ１６，１８を互いに反転動作させつつ所定のデューティ比に従ってオンオフ駆動を行い、すなわち、一方をオン駆動させるときは他方をオフ駆動させ、一方をオフ駆動させるときは他方をオン駆動させつつ、そのオン・オフを所定周期で繰り返すことにより、ＤＣ−ＤＣコンバータ１２を動作させて、入力側充放電手段と出力側充放電手段との間を同期整流させることができる。従って、本実施例のシステムによれば、ＤＣ−ＤＣコンバータ１２のスイッチング制御によって入力側充放電手段の電圧を所望のとおり降圧しつつ、入力側充放電手段の有する電力を出力側充放電手段に供給することが可能となっている。   According to such a configuration, the pair of MOSFETs 16 and 18 are turned on and off according to a predetermined duty ratio while being inverted, that is, when one is turned on, the other is turned off, and when one is turned off, the other is turned on. By repeating the ON / OFF operation at a predetermined cycle while driving on, the DC-DC converter 12 can be operated to synchronously rectify between the input side charging / discharging unit and the output side charging / discharging unit. Therefore, according to the system of the present embodiment, the power of the input side charging / discharging unit is reduced to the output side charging / discharging unit while the voltage of the input side charging / discharging unit is stepped down as desired by the switching control of the DC-DC converter 12. It is possible to supply.

ところで、一対のＭＯＳＦＥＴ１６，１８は上記の如く互いに反転動作するものであるが、両ＭＯＳＦＥＴ１６，１８を貫通する貫通電流が流れるのを防止して回路破壊を防止するうえでは、それらのＭＯＳＦＥＴ１６，１８の同時オンが確実に生じないようにデッドタイムを設けることが有効である。また、ＭＯＳＦＥＴ１６，１８のオンオフ切替時にボディダイオード２０，２２にリカバリー電流が流れることによるリカバリー損失を低減させるうえでは、そのリカバリー電流があまり流れないように両ＭＯＳＦＥＴ１６，１８を同時オンさせることが有効である。   By the way, the pair of MOSFETs 16 and 18 invert each other as described above. However, in order to prevent a through current passing through both the MOSFETs 16 and 18 from flowing and to prevent circuit breakdown, the MOSFETs 16 and 18 are not connected. It is effective to provide a dead time so that simultaneous ON does not occur reliably. In order to reduce recovery loss due to the recovery current flowing through the body diodes 20 and 22 when the MOSFETs 16 and 18 are switched on and off, it is effective to turn both MOSFETs 16 and 18 on simultaneously so that the recovery current does not flow so much. is there.

一方、上記したデッドタイムを設ける手法としては、ＤＣ−ＤＣコンバータ１２の出力電圧を決定するためのＭＯＳＦＥＴ１６のターンオンを遅らせたりターンオフを進めたりすることが考えられる。しかしながら、かかる手法では、ＭＯＳＦＥＴ１６のデューティオン時間が短くなるため、一旦設定したデューティ比を再調整することが必要となり、その結果として、ＤＣ−ＤＣコンバータ１２のフィードフォワード制御やフィードバック制御を行ううえでその制御特性が低下する不都合が生じ得る。   On the other hand, as a method of providing the above-described dead time, it is conceivable to delay the turn-on of the MOSFET 16 for determining the output voltage of the DC-DC converter 12 or advance the turn-off. However, in this method, since the duty on time of the MOSFET 16 is shortened, it is necessary to readjust the duty ratio that has been set once. As a result, when performing the feedforward control and feedback control of the DC-DC converter 12. There may be a disadvantage that the control characteristics deteriorate.

そこで、本実施例のスイッチタイミング制御回路１０においては、ＤＣ−ＤＣコンバータ１２の有する一対のスイッチ１６，１８間でのターンオン・ターンオフのタイミングを自由に設定可能とする共に、貫通電流防止のためのデッドタイム生成に伴うデューティ比の再調整を不要にする点に特徴を有している。以下、図４乃至図６を参照して、本実施例の特徴部について説明する。   Therefore, in the switch timing control circuit 10 of this embodiment, the turn-on / turn-off timing between the pair of switches 16 and 18 included in the DC-DC converter 12 can be freely set, and a through current can be prevented. It is characterized in that readjustment of the duty ratio accompanying dead time generation is unnecessary. Hereinafter, the characteristic part of the present embodiment will be described with reference to FIGS.

図４は、本実施例のスイッチタイミング制御回路１０においてＤＣ−ＤＣコンバータ１２のターンオン・ターンオフを基準よりも遅らせたり進めたりする手法を説明するための図を示す。図５は、本実施例のシステムにおいてターンオン・ターンオフの所望の遅れ時間や進み時間を実現するために必要なランプ波ｊの波形のレベルシフト量を決定する手法を説明するための図を示す。また、図６は、本実施例のシステムにおける各部位の動作タイミングチャートを示す。   FIG. 4 is a diagram for explaining a method of delaying or advancing the turn-on / turn-off of the DC-DC converter 12 from the reference in the switch timing control circuit 10 of the present embodiment. FIG. 5 is a diagram for explaining a method for determining the level shift amount of the waveform of the ramp wave j necessary for realizing the desired delay time and advance time of turn-on and turn-off in the system of this embodiment. FIG. 6 shows an operation timing chart of each part in the system of this embodiment.

本実施例のスイッチタイミング制御回路１０において、コンパレータ３４は、ランプ波ｊをレベルアップさせたランプ波ａとパルス波ｃを反転したパルス波ｄとを比較することにより、ＭＯＳＦＥＴ１８のターンオンを遅らす信号（ターンオン遅れ信号）ｅを出力する（図４（Ａ））。コンパレータ３６は、ランプ波ｊをレベルアップさせたランプ波ａとパルス波ｃとを比較することにより、ＭＯＳＦＥＴ１８のターンオンを進める信号（ターンオン進み信号）ｆを出力する（図４（Ｂ））。コンパレータ４０は、ランプ波ｊをレベルダウンさせたランプ波ｂとパルス波ｃとを比較することにより、ＭＯＳＦＥＴ１８のターンオフを進める信号（ターンオフ進み信号）ｇを出力する（図４（Ｃ））。また、コンパレータ４２は、ランプ波ｊをレベルダウンさせたランプ波ｂとパルス波ｃを反転したパルス波ｄとを比較することにより、ＭＯＳＦＥＴ１８のターンオフを遅らす信号（ターンオフ遅れ信号）ｈを出力する（図４（Ｄ））。   In the switch timing control circuit 10 of this embodiment, the comparator 34 compares a ramp wave a obtained by leveling up the ramp wave j with a pulse wave d obtained by inverting the pulse wave c, thereby delaying the turn-on of the MOSFET 18 ( A turn-on delay signal e is output (FIG. 4A). The comparator 36 compares the ramp wave a obtained by leveling up the ramp wave j with the pulse wave c, thereby outputting a signal f (turn-on advance signal) f that advances the turn-on of the MOSFET 18 (FIG. 4B). The comparator 40 outputs a signal (turn-off advance signal) g that advances the turn-off of the MOSFET 18 by comparing the ramp wave b with the ramp-down level j and the pulse wave c (FIG. 4C). Further, the comparator 42 outputs a signal (turn-off delay signal) h for delaying the turn-off of the MOSFET 18 by comparing the ramp wave b obtained by leveling down the ramp wave j with the pulse wave d obtained by inverting the pulse wave c ( FIG. 4 (D)).

ここで、ランプ波ｊの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆは、ＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１６，１８のオンデューティ及びオフデューティに対応するので、ランプ波ｊの傾きは、そのデューティ比に応じて異なるものとなる。このため、ランプ波ｊのレベルシフトによってＭＯＳＦＥＴ１８のターンオン・ターンオフのタイミングを適切に設定するためには、ランプ波ｊの傾きに応じたレベルシフト量ΔＶｏｎ，ΔＶｏｆｆを設定することが必要である。同じターンオン・ターンオフタイミングを得るためには、ランプ波ｊの傾きが急であるほどレベルシフト量ΔＶｏｎ，ΔＶｏｆｆを大きくすることが必要である（図５（Ａ）〜図５（Ｄ））。   Here, since the rising time Ton and the falling time Toff of the ramp wave j correspond to the on-duty and off-duty of the MOSFETs 16 and 18 of the DC-DC converter 12, the slope of the ramp wave j depends on the duty ratio. It will be different. Therefore, in order to appropriately set the turn-on / turn-off timing of the MOSFET 18 by the level shift of the ramp wave j, it is necessary to set the level shift amounts ΔVon and ΔVoff corresponding to the slope of the ramp wave j. In order to obtain the same turn-on and turn-off timing, it is necessary to increase the level shift amounts ΔVon and ΔVoff as the slope of the ramp wave j becomes steeper (FIGS. 5A to 5D).

図５（Ｅ）に示す如く、ランプ波ｊの立ち上がり区間においては、その波形の傾きはＶ／Ｔｏｎであるので、ｘ時間当たりに上昇するレベルΔＶｒｉｓｅは次式（１）となる。一方、ランプ波ｊの立ち下がり区間においては、その波形の傾きはＶ／Ｔｏｆｆであるので、ｘ時間当たりに下降するレベルΔＶｆａｌｌは次式（２）となる。尚、Ｖは、上記の如く、ランプ波ｊのピークｔｏピーク電圧である。   As shown in FIG. 5E, in the rising section of the ramp wave j, the slope of the waveform is V / Ton, so the level ΔVrise that rises per x time is given by the following equation (1). On the other hand, in the falling section of the ramp wave j, since the slope of the waveform is V / Toff, the level ΔVfall that falls per x time is expressed by the following equation (2). Note that V is the peak-to-peak voltage of the ramp wave j as described above.

ΔＶｒｉｓｅ＝ｘ・Ｖ／Ｔｏｎ ・・・（１）
ΔＶｆａｌｌ＝ｘ・Ｖ／Ｔｏｆｆ ・・・（２）
また、上記の如く、ランプ波ｊの立ち上がり時間Ｔｏｎを得るうえではＰＷＭ回路２４の電流源１００に電流Ｉｏｎ（＝Ｃ・Ｖ／Ｔｏｎ）が流通し、また、ランプ波ｊの立ち下がり時間Ｔｏｆｆを得るうえではＰＷＭ回路２４の電流源１０２に電流Ｉｏｆｆ（＝Ｃ・Ｖ／Ｔｏｆｆ）が流通する。従って、ΔＶｒｉｓｅ及びΔＶｆａｌｌは、次式（３）及び（４）となる。尚、Ｃは、上記の如く、コンデンサ１１２の容量である。 ΔVrise = x · V / Ton (1)
ΔVfall = x · V / Toff (2)
As described above, in order to obtain the rise time Ton of the ramp wave j, the current Ion (= C · V / Ton) flows through the current source 100 of the PWM circuit 24, and the fall time Toff of the ramp wave j is set to In order to obtain the current Ioff (= C · V / Toff) flows through the current source 102 of the PWM circuit 24. Therefore, ΔVrise and ΔVfall are expressed by the following equations (3) and (4). Note that C is the capacitance of the capacitor 112 as described above.

ΔＶｒｉｓｅ＝ｘ／Ｃ・Ｉｏｎ ・・・（３）
ΔＶｆａｌｌ＝ｘ／Ｃ・Ｉｏｆｆ ・・・（４）
一方、調整回路２６は、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流とＭＯＳＦＥＴ１８のターンオンの遅れ時間及びターンオフの進み時間との関係を規定したマップ（対応表）、及び、ＭＯＳＦＥＴ１６，１８のデューティオンとデューティオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流とＭＯＳＦＥＴ１８のターンオンの進み時間及びターンオフの遅れ時間との関係を規定したマップ（対応表）を、予め有しており、それらの対応表を参照して、検出した貫通電流に応じたＭＯＳＦＥＴ１８のターンオン・ターンオフのそれぞれのタイミングを設定し、或いは、検出したリカバリー電流に応じたＭＯＳＦＥＴ１８のターンオン・ターンオフのそれぞれのタイミングを設定する。 ΔVrise = x / C · Ion (3)
ΔVfall = x / C · Ioff (4)
On the other hand, the adjustment circuit 26 is a map (corresponding table) that defines the relationship between the through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12 and the turn-on delay time and turn-off advance time of the MOSFET 18; In addition, a map (correspondence table) that prescribes the relationship between the recovery current flowing through the body diodes 20 and 22 when the MOSFETs 16 and 18 are switched between duty-on and duty-off and the turn-on advance time and turn-off delay time of the MOSFET 18 is provided. With reference to these correspondence tables, the respective timings of turn-on and turn-off of the MOSFET 18 according to the detected through current are set, or the turn-on and turn-off of the MOSFET 18 according to the detected recovery current are set. Set timing That.

レベルシフト回路３０において、ＭＯＳＦＥＴ１８を所望のタイミングでターンオンさせるためのランプ波ｊのレベルシフト電圧ΔＶｏｎを得るには、調整回路２６からの指令によってＰＷＭ回路２４の電流源１２０に電流Ｉｏｎ´を流すことが必要である（次式（５）参照）。また、レベルシフト回路３２において、ＭＯＳＦＥＴ１８を所望のタイミングでターンオフさせるためのランプ波ｊのレベルシフト電圧ΔＶｏｆｆを得るには、調整回路２６からの指令によってＰＷＭ回路２４の電流源１２４に電流Ｉｏｆｆ´を流すことが必要である（次式（６）参照）。但し、Ｒ１は抵抗１２２の抵抗値であり、Ｒ２は抵抗１２６の抵抗値である。   In the level shift circuit 30, in order to obtain the level shift voltage ΔVon of the ramp wave j for turning on the MOSFET 18 at a desired timing, a current Ion ′ is supplied to the current source 120 of the PWM circuit 24 according to a command from the adjustment circuit 26. Is required (see the following equation (5)). Further, in the level shift circuit 32, in order to obtain the level shift voltage ΔVoff of the ramp wave j for turning off the MOSFET 18 at a desired timing, the current Ioff ′ is supplied to the current source 124 of the PWM circuit 24 by a command from the adjustment circuit 26. It is necessary to flow (see the following formula (6)). However, R1 is the resistance value of the resistor 122, and R2 is the resistance value of the resistor 126.

ΔＶｏｎ＝Ｒ１・Ｉｏｎ´ ・・・（５）
ΔＶｏｆｆ＝Ｒ２・Ｉｏｆｆ´ ・・・（６）
従って、本実施例において、図５（Ａ）に示す如くＭＯＳＦＥＴ１８のターンオンを基準としてのＭＯＳＦＥＴ１６のターンオフからｘ時間だけ遅らせる場合は、ランプ波ｊをレベルアップさせることが必要でありかつランプ波ｊの立ち下がり区間の傾きが重要であるので、レベルシフト電圧ΔＶｏｎを得るには、上記（４）式及び（５）式を参照して得られる次式（７）の電流Ｉｏｎ´を電流源１２０に流すこととすればよい。また、図５（Ｂ）に示す如くＭＯＳＦＥＴ１８のターンオンを基準からｘ時間だけ進める場合は、ランプ波ｊをレベルアップさせることが必要でありかつランプ波ｊの立ち上がり区間の傾きが重要であるので、レベルシフト電圧ΔＶｏｎを得るには、上記（３）式及び（５）式を参照して得られる次式（８）の電流Ｉｏｎ´を電流源１２０に流すこととすればよい。 ΔVon = R1 · Ion ′ (5)
ΔVoff = R2 · Ioff ′ (6)
Therefore, in this embodiment, when the turn-on of the MOSFET 18 is delayed by x hours from the turn-off of the MOSFET 16 with reference to the turn-on of the MOSFET 18 as shown in FIG. Since the slope of the falling section is important, in order to obtain the level shift voltage ΔVon, the current Ion ′ of the following expression (7) obtained by referring to the above expressions (4) and (5) is supplied to the current source 120. What should I do? Further, as shown in FIG. 5B, when the turn-on of the MOSFET 18 is advanced by x hours from the reference, it is necessary to level up the ramp wave j and the slope of the rising section of the ramp wave j is important. In order to obtain the level shift voltage ΔVon, the current Ion ′ of the following equation (8) obtained by referring to the above equations (3) and (5) may be supplied to the current source 120.

また、図５（Ｃ）に示す如くＭＯＳＦＥＴ１８のターンオフを基準からｘ時間だけ進める場合は、ランプ波ｊをレベルダウンさせることが必要でありかつランプ波ｊの立ち下がり区間の傾きが重要であるので、レベルシフト電圧ΔＶｏｆｆを得るには、上記（４）式及び（６）式を参照して得られる次式（９）の電流Ｉｏｆｆ´を電流源１２４に流すこととすればよい。また、図５（Ｄ）に示す如くＭＯＳＦＥＴ１８のターンオフを基準からｘ時間だけ遅らせる場合は、ランプ波ｊをレベルダウンさせることが必要でありかつランプ波ｊの立ち上がり区間の傾きが重要であるので、レベルシフト電圧ΔＶｏｆｆを得るには、上記（３）式及び（６）式を参照して得られる次式（１０）の電流Ｉｏｆｆ´を電流源１２４に流すこととすればよい。   Also, as shown in FIG. 5C, when the turn-off of the MOSFET 18 is advanced by x hours from the reference, the ramp wave j needs to be leveled down and the slope of the ramp wave j falling section is important. In order to obtain the level shift voltage ΔVoff, the current Ioff ′ of the following equation (9) obtained by referring to the above equations (4) and (6) may be supplied to the current source 124. Further, as shown in FIG. 5D, when the turn-off of the MOSFET 18 is delayed by x hours from the reference, it is necessary to lower the ramp wave j and the slope of the rising section of the ramp wave j is important. In order to obtain the level shift voltage ΔVoff, a current Ioff ′ of the following expression (10) obtained by referring to the above expressions (3) and (6) may be supplied to the current source 124.

Ｉｏｎ´＝ｘ／（Ｃ・Ｒ１）・Ｉｏｆｆ ・・・（７）
Ｉｏｎ´＝ｘ／（Ｃ・Ｒ１）・Ｉｏｎ ・・・（８）
Ｉｏｆｆ´＝ｘ／（Ｃ・Ｒ２）・Ｉｏｆｆ ・・・（９）
Ｉｏｆｆ´＝ｘ／（Ｃ・Ｒ２）・Ｉｏｎ ・・・（１０）
かかる処理によれば、コンパレータ３４、３６、４０、及び４２に対して、ランプ波ｊをＭＯＳＦＥＴ１８のターンオン・ターンオフの所望の遅れ時間や進み時間を実現するのに必要な量だけレベル変化させたランプ波ａ，ｂが入力される。このため、コンパレータ３４、３６、４０、及び４２は、ＭＯＳＦＥＴ１８のターンオン・ターンオフの所望の遅れ時間や進み時間を実現する、ターンオン遅れ信号ｅ、ターンオン進み信号ｆ、ターンオフ進み信号ｇ、及びターンオフ遅れ信号ｈを出力する。 Ion ′ = x / (C · R1) · Ioff (7)
Ion ′ = x / (C · R1) · Ion (8)
Ioff ′ = x / (C · R2) · Ioff (9)
Ioff ′ = x / (C · R2) · Ion (10)
According to such processing, the ramps j are level-changed for the comparators 34, 36, 40, and 42 by an amount necessary to realize a desired delay time and advance time of turn-on and turn-off of the MOSFET 18. Waves a and b are input. For this reason, the comparators 34, 36, 40, and 42 realize a desired delay time and advance time of turn-on and turn-off of the MOSFET 18, and a turn-on delay signal e, a turn-on advance signal f, a turn-off advance signal g, and a turn-off delay signal. Output h.

本実施例において、ＡＮＤ回路４４，４６、ＯＲ回路５６、及びＮＯＴ回路５２は、ＭＯＳＦＥＴ１８のターンオンを遅らせるか進めるかを選択する回路を構成している。また、ＡＮＤ回路４８，５０、ＯＲ回路５８、及びＮＯＴ回路５４は、ＭＯＳＦＥＴ１８のターンオフを進めるか遅らせるかを選択する回路を構成している。   In this embodiment, the AND circuits 44 and 46, the OR circuit 56, and the NOT circuit 52 constitute a circuit that selects whether to turn on or advance the turn-on of the MOSFET 18. The AND circuits 48 and 50, the OR circuit 58, and the NOT circuit 54 constitute a circuit that selects whether the turn-off of the MOSFET 18 is advanced or delayed.

調整回路２６は、貫通電流検出回路の検出結果およびリカバリー電流検出回路の検出結果に基づいてＭＯＳＦＥＴ１８のターンオン・ターンオフそれぞれのタイミングを設定した際、そのターンオンが基準から遅れるものである場合は、出力すべき指令信号ｍをロー信号に設定する。この場合には、ＯＲ回路５６から出力される信号がコンパレータ３４からのターンオン遅れ信号ｅとなる。一方、そのターンオンが基準から進めるものである場合は、出力すべき指令信号ｍをハイ信号に設定する。この場合には、ＯＲ回路５６から出力される信号がコンパレータ３６からのターンオン進み信号ｆとなる。また、そのターンオフが基準から進めるものである場合は、出力すべき指令信号ｎをロー信号に設定する。この場合には、ＯＲ回路５８から出力される信号がコンパレータ４０からのターンオフ進み信号ｇとなる。一方、そのターンオフが基準から遅れるものである場合は、出力すべき指令信号ｎをハイ信号に設定する。この場合には、ＯＲ回路５８から出力される信号がコンパレータ４２からのターンオフ遅れ信号ｈとなる。   When the turn-on / turn-off timing of the MOSFET 18 is set based on the detection result of the through current detection circuit and the detection result of the recovery current detection circuit, the adjustment circuit 26 outputs when the turn-on is delayed from the reference. The power command signal m is set to a low signal. In this case, the signal output from the OR circuit 56 becomes the turn-on delay signal e from the comparator 34. On the other hand, when the turn-on is advanced from the reference, the command signal m to be output is set to a high signal. In this case, the signal output from the OR circuit 56 becomes the turn-on advance signal f from the comparator 36. When the turn-off is advanced from the reference, the command signal n to be output is set to a low signal. In this case, the signal output from the OR circuit 58 becomes the turn-off advance signal g from the comparator 40. On the other hand, if the turn-off is delayed from the reference, the command signal n to be output is set to a high signal. In this case, the signal output from the OR circuit 58 becomes the turn-off delay signal h from the comparator 42.

ＯＲ回路５６の出力がローからハイに切り替わった際には、立ち上がりエッジ検出回路６４がその立ち上がりエッジを出力する。具体的には、立ち上がりエッジ検出回路６４は、ＭＯＳＦＥＴ１８のターンオンを遅らせる場合は、ターンオン遅れ信号ｅの立ち上がりエッジを出力し、また、ＭＯＳＦＥＴ１８のターンオンを進める場合は、ターンオン進み信号ｆの立ち上がりエッジを出力する。立ち上がりエッジ検出回路６４が立ち上がりエッジを出力すると、ＳＲフリップフロップ回路７２がセットされ、以後、ハイ信号を出力するものとなる。   When the output of the OR circuit 56 switches from low to high, the rising edge detection circuit 64 outputs the rising edge. Specifically, the rising edge detection circuit 64 outputs the rising edge of the turn-on delay signal e when delaying the turn-on of the MOSFET 18, and outputs the rising edge of the turn-on advance signal f when the turn-on of the MOSFET 18 is advanced. To do. When the rising edge detection circuit 64 outputs a rising edge, the SR flip-flop circuit 72 is set, and thereafter, a high signal is output.

一方、ＯＲ回路５８の出力がハイからローに切り替わった際には、立ち下がりエッジ検出回路７０がその立ち下がりエッジを出力する。具体的には、立ち下がりエッジ検出回路７０は、ＭＯＳＦＥＴ１８のターンオフを進める場合は、ターンオフ進み信号ｇの立ち下がりエッジを出力し、また、ＭＯＳＦＥＴ１８のターンオフを遅らせる場合は、ターンオフ遅れ信号ｈの立ち下がりエッジを出力する。立ち下がりエッジ検出回路７０が立ち下がりエッジを出力すると、ＳＲフリップフロップ回路７２がリセットされ、以後、ロー信号を出力するものとなる。   On the other hand, when the output of the OR circuit 58 switches from high to low, the falling edge detection circuit 70 outputs the falling edge. Specifically, the falling edge detection circuit 70 outputs the falling edge of the turn-off advance signal g when the turn-off of the MOSFET 18 is advanced, and falls the turn-off delay signal h when the turn-off of the MOSFET 18 is delayed. Output an edge. When the falling edge detection circuit 70 outputs a falling edge, the SR flip-flop circuit 72 is reset, and thereafter, a low signal is output.

ＳＲフリップフロップ回路７２の出力はＭＯＳＦＥＴ１８のゲートに接続されているので、ＳＲフリップフロップ回路７２は、セット時はＭＯＳＦＥＴ１８をオンさせる駆動信号Ｖｇ２を、また、リセット時はＭＯＳＦＥＴ１８をオフさせる駆動信号Ｖｇ２を、そのＭＯＳＦＥＴ１８のゲートへ供給する。ＭＯＳＦＥＴ１８は、スイッチタイミング制御回路１０のＳＲフリップフロップ回路７２からの駆動信号Ｖｇ２に従ってスイッチング駆動される。   Since the output of the SR flip-flop circuit 72 is connected to the gate of the MOSFET 18, the SR flip-flop circuit 72 receives the drive signal Vg2 for turning on the MOSFET 18 when set, and the drive signal Vg2 for turning off the MOSFET 18 at reset. , And supplied to the gate of the MOSFET 18. The MOSFET 18 is switching-driven according to the drive signal Vg2 from the SR flip-flop circuit 72 of the switch timing control circuit 10.

かかる構成によれば、入力側充放電手段側に存在してＤＣ−ＤＣコンバータ１２の出力電圧を決定するために設けられたＭＯＳＦＥＴ１６を所望のデューティ比で駆動させつつ、同期整流のために設けられたＭＯＳＦＥＴ１８をＭＯＳＦＥＴ１６のターンオフから所望のタイミングだけずらしてターンオンさせかつＭＯＳＦＥＴ１６のターンオンから所望のタイミングだけずらしてターンオフさせることができる（図６におけるＶｇ１及びＶｇ２を参照）。   According to such a configuration, the MOSFET 16 provided on the input side charging / discharging means side and provided for determining the output voltage of the DC-DC converter 12 is provided for synchronous rectification while being driven at a desired duty ratio. The MOSFET 18 can be turned on at a desired timing from the turn-off of the MOSFET 16 and turned off at a desired timing from the turn-on of the MOSFET 16 (see Vg1 and Vg2 in FIG. 6).

すなわち、本実施例のスイッチタイミング制御回路１０においては、ＤＣ−ＤＣコンバータ１２における互いに反転動作する一対のＭＯＳＦＥＴ１６，１８間でのターンオン・ターンオフのタイミングを、同期整流側のＭＯＳＦＥＴ１８のターンオン・ターンオフを遅らせ或いは進めることにより自由に設定することができる。このため、両ＭＯＳＦＥＴ１６，１８が同時にオンすることがないようにデッドタイムを設けることが可能となり、貫通電流の防止ひいては回路破壊の防止を図ることができると共に、また、両ＭＯＳＦＥＴ１６，１８が同時にオンするようにクロスタイムを設けることも可能となり、リカバリー損失の低減を図ることができる。   In other words, in the switch timing control circuit 10 of the present embodiment, the turn-on / turn-off timing between the pair of MOSFETs 16 and 18 inversion operation in the DC-DC converter 12 is delayed, and the turn-on / turn-off of the synchronous rectification side MOSFET 18 is delayed. Or it can set freely by advancing. For this reason, it is possible to provide a dead time so that both MOSFETs 16 and 18 are not turned on at the same time, so that it is possible to prevent a through current and thus a circuit breakdown, and both MOSFETs 16 and 18 are simultaneously turned on. Thus, it is possible to provide a cross time, so that recovery loss can be reduced.

また、本実施例においては、上記の如く一対のＭＯＳＦＥＴ１６，１８間でのターンオン・ターンオフのタイミングを自由に設定することができるが、この場合にも、ＤＣ−ＤＣコンバータ１２の出力電圧を決定するためのＭＯＳＦＥＴ１６のターンオン・ターンオフのタイミングを変えることは不要である。従って、本実施例のスイッチタイミング制御回路１０によれば、貫通電流の防止のためにＭＯＳＦＥＴ１６のターンオンが遅れたり或いはそのターンオフが進んだりすることは回避されるので、貫通電流防止のためのデッドタイム生成に伴うＤＣ−ＤＣコンバータ１２の所望の出力電圧を得るためのデューティ比の再調整を不要にすることが可能となっている。このため、本実施例によれば、ＤＣ−ＤＣコンバータ１２から所望の出力電圧を得るべく一対のＭＯＳＦＥＴ１６，１８のフィードフォワード制御やフィードバック制御を行ううえで、その制御特性が低下するのを防止することが可能である。   In this embodiment, the turn-on / turn-off timing between the pair of MOSFETs 16 and 18 can be freely set as described above. In this case as well, the output voltage of the DC-DC converter 12 is determined. Therefore, it is not necessary to change the turn-on / turn-off timing of the MOSFET 16. Therefore, according to the switch timing control circuit 10 of this embodiment, it is avoided that the turn-on of the MOSFET 16 is delayed or the turn-off is advanced in order to prevent the through current, so that the dead time for preventing the through current is prevented. It is possible to eliminate the need for readjustment of the duty ratio for obtaining a desired output voltage of the DC-DC converter 12 accompanying the generation. For this reason, according to the present embodiment, when the feedforward control and the feedback control of the pair of MOSFETs 16 and 18 are performed in order to obtain a desired output voltage from the DC-DC converter 12, the control characteristics are prevented from being deteriorated. It is possible.

更に、本実施例においては、ＰＷＭ回路２４が出力するランプ波ｊの傾きはＤＣ−ＤＣコンバータ１２をスイッチング駆動するデューティ比に応じて異なるものとなるが、そのランプ波ｊの傾きに応じてすなわちデューティ比に応じてランプ波ｊのレベルシフト量が変化することにより、ＭＯＳＦＥＴ１８のターンオン・ターンオフについて所望のタイミングが得られる。かかる構成においては、ＤＣ−ＤＣコンバータ１２のデューティ比が変動する際には、その変動に応じてランプ波ｊのレベルシフト量が変化することとなるので、ＤＣ−ＤＣコンバータ１２のデューティ比にかかわらず、ＭＯＳＦＥＴ１８のターンオン・ターンオフのタイミングを、ＭＯＳＦＥＴ１６のターンオフ・ターンオンのタイミングに対して常に同じにすることが可能である。   Further, in the present embodiment, the slope of the ramp wave j output from the PWM circuit 24 varies depending on the duty ratio for switching the DC-DC converter 12, but in accordance with the slope of the ramp wave j, that is, By changing the level shift amount of the ramp wave j in accordance with the duty ratio, a desired timing can be obtained for the turn-on / turn-off of the MOSFET 18. In such a configuration, when the duty ratio of the DC-DC converter 12 changes, the level shift amount of the ramp wave j changes according to the change, so that the duty ratio of the DC-DC converter 12 is affected. Instead, the turn-on / turn-off timing of the MOSFET 18 can always be the same as the turn-off / turn-on timing of the MOSFET 16.

また、本実施例においては、上記の如く、調整回路２６は、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流とＭＯＳＦＥＴ１８のターンオンの遅れ時間及びターンオフの進み時間との関係を規定したマップ、及び、ＭＯＳＦＥＴ１６，１８のデューティオンとデューティオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流とＭＯＳＦＥＴ１８のターンオンの進み時間及びターンオフの遅れ時間との関係を規定したマップを、予め有しており、それらの対応表を参照して、検出した貫通電流に応じたターンオン・ターンオフのそれぞれのタイミングを設定し、或いは、検出したリカバリー電流に応じたターンオン・ターンオフのそれぞれのタイミングを設定する。このため、本実施例によれば、所定（例えばゼロ）の貫通電流又はリカバリー電流を実現するＭＯＳＦＥＴ１８のターンオン・ターンオフのタイミングを得るためのランプ波ｊのレベルシフト量の調整を、検出貫通電流又は検出リカバリー電流を上記のマップに照らし合わせることにより速やかに行うことができ、誤差のフィードバックによって一対のＭＯＳＦＥＴ１６，１８に所定以上の貫通電流が流れ或いは所定以上のリカバリー電流が流れるのを防止することが可能となっている。   Further, in the present embodiment, as described above, the adjustment circuit 26 has a relationship between the through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12 and the turn-on delay time and turn-off advance time of the MOSFET 18. And a map that defines the relationship between the recovery current flowing through the body diodes 20 and 22 when switching between the duty-on and duty-off of the MOSFETs 16 and 18, the turn-on advance time and the turn-off delay time of the MOSFET 18, Set the turn-on / turn-off timing according to the detected through current, or set the turn-on / turn-off timing according to the detected recovery current. Set. For this reason, according to the present embodiment, the adjustment of the level shift amount of the ramp wave j to obtain the turn-on / turn-off timing of the MOSFET 18 that realizes a predetermined (for example, zero) through current or recovery current is performed by adjusting the detected through current or The detection recovery current can be quickly performed by comparing it with the above map, and the feedback of the error can prevent a predetermined through current or a predetermined recovery current from flowing through the pair of MOSFETs 16 and 18. It is possible.

尚、上記の第１実施例においては、ＭＯＳＦＥＴ１６が特許請求の範囲に記載した「一方のスイッチ素子」に、ＭＯＳＦＥＴ１８が特許請求の範囲に記載した「他方のスイッチ素子」に、ＰＷＭ回路２４が特許請求の範囲に記載した「波形生成回路」に、コンパレータ２８が特許請求の範囲に記載した「第１のコンパレータ」に、レベルシフト回路３０，３２が特許請求の範囲に記載した「レベルシフト手段」に、コンパレータ３４、３６、４０、及び４２が特許請求の範囲に記載した「第２のコンパレータ」に、調整回路２６が特許請求の範囲に記載した「シフト量制御手段」に、それぞれ相当している。   In the first embodiment, the MOSFET 16 is the “one switch element” described in the claims, the MOSFET 18 is the “other switch element” described in the claims, and the PWM circuit 24 is the patent. In the “waveform generation circuit” described in the claims, the comparator 28 is in the “first comparator” in the claims, and the level shift circuits 30 and 32 are “level shift means” in the claims. In addition, the comparators 34, 36, 40, and 42 correspond to the “second comparator” recited in the claims, and the adjustment circuit 26 corresponds to the “shift amount control means” recited in the claims. Yes.

ところで、上記の第１実施例においては、レベルシフト回路３０，３２によるレベルシフトをランプ波ｊのレベル変化により実現することとしているが、本発明はこれに限定されるものではなく、逆にパルス波ｃのレベル変化により実現することとしてもよい。かかる構成においても、上記した第１実施例の構成と同様の効果を得ることが可能となる。   In the first embodiment, the level shift by the level shift circuits 30 and 32 is realized by the level change of the ramp wave j. However, the present invention is not limited to this, and conversely, the pulse It may be realized by changing the level of the wave c. Even in such a configuration, it is possible to obtain the same effect as the configuration of the first embodiment described above.

図７は、本発明の第２実施例であるスイッチタイミング制御回路２００の要部構成図を示す。尚、本実施例のシステムにおいて、図１に示す構成と同一の構成部分については、同一の符号を付して、その説明を省略又は簡略する。   FIG. 7 is a block diagram showing the main part of a switch timing control circuit 200 according to the second embodiment of the present invention. In the system of the present embodiment, the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted or simplified.

図７に示す如く、本実施例のシステムにおいて、ＭＯＳＦＥＴ１６及びＭＯＳＦＥＴ１８の各ゲートには、それらのＭＯＳＦＥＴ１６，１８をそれぞれスイッチング駆動するスイッチタイミング制御回路２００が接続されている。スイッチタイミング制御回路２００は、後に詳述する如く、入力側充放電手段から出力側充放電手段への降圧変換を実施すべく、ＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１６とＭＯＳＦＥＴ１８とを互いに反転動作させる。この際には、スイッチタイミング制御回路２００からＭＯＳＦＥＴ１６，１８へ駆動信号Ｖｇ１，Ｖｇ２が供給される。   As shown in FIG. 7, in the system of this embodiment, a switch timing control circuit 200 for switching and driving the MOSFETs 16 and 18 is connected to the gates of the MOSFETs 16 and 18. The switch timing control circuit 200 inverts the MOSFET 16 and the MOSFET 18 of the DC-DC converter 12 to perform step-down conversion from the input side charge / discharge means to the output side charge / discharge means, as will be described in detail later. At this time, the drive signals Vg1 and Vg2 are supplied from the switch timing control circuit 200 to the MOSFETs 16 and 18.

スイッチタイミング制御回路２００には、ＰＷＭ回路２０２及び調整回路２０４が接続されている。ＰＷＭ回路２０２は、一定の傾きで増加しかつ減少するランプ波ａ２を出力すると共に、一定に維持される基準電圧ｂ２を出力するための回路である。また、調整回路２０４は、ＭＯＳＦＥＴ１８のターンオン・ターンオフをそれぞれ、ＭＯＳＦＥＴ１６のターンオフ・ターンオンを基準として遅らせるか進めるかを設定すると共に、更に、ターンオン・ターンオフそれぞれのタイミングを調整するための回路である。ＰＷＭ回路２０２の出力及び調整回路２０４の出力は共に、スイッチタイミング制御回路２００に入力される。   A PWM circuit 202 and an adjustment circuit 204 are connected to the switch timing control circuit 200. The PWM circuit 202 is a circuit for outputting a ramp wave a2 that increases and decreases with a constant slope and outputs a reference voltage b2 that is maintained constant. The adjustment circuit 204 is a circuit for setting whether to turn on or off the MOSFET 18 with reference to the turn-off and turn-on of the MOSFET 16 and to adjust the timing of turn-on and turn-off. Both the output of the PWM circuit 202 and the output of the adjustment circuit 204 are input to the switch timing control circuit 200.

スイッチタイミング制御回路２００は、入力端子にＰＷＭ回路２０２が接続するコンパレータ２０６を備えている。コンパレータ２０６の反転入力端子にはＰＷＭ回路２０２の基準電圧ｂ２が入力されると共に、非反転入力端子にはＰＷＭ回路２０２のランプ波ａ２が入力される。また、コンパレータ２０６の出力端子には、上記したＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１６のゲートが接続されている。コンパレータ２０６は、入力端子に入力されたランプ波ａ２と基準電圧ｂ２との波形を比較すると共に、その比較結果に応じた、ＭＯＳＦＥＴ１６を駆動する駆動信号Ｖｇ１を出力する。   The switch timing control circuit 200 includes a comparator 206 connected to a PWM circuit 202 at an input terminal. The reference voltage b2 of the PWM circuit 202 is input to the inverting input terminal of the comparator 206, and the ramp wave a2 of the PWM circuit 202 is input to the non-inverting input terminal. The output terminal of the comparator 206 is connected to the gate of the MOSFET 16 of the DC-DC converter 12 described above. The comparator 206 compares the waveform of the ramp wave a2 input to the input terminal with the reference voltage b2, and outputs a drive signal Vg1 for driving the MOSFET 16 according to the comparison result.

スイッチタイミング制御回路２００は、また、レベルシフト回路２０８を備えている。レベルシフト回路２０８には、ＰＷＭ回路２０２が接続されており、ＰＷＭ回路２０２の基準電圧ｂ２が入力されると共に、調整回路２０４が接続されており、レベルシフト回路２０８によるレベルシフトを実現させるための指令信号が供給される。調整回路２０４には、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流を検出する貫通電流検出回路、及び、それらＭＯＳＦＥＴ１６，１８のオンとオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流を検出するリカバリー電流検出回路が接続されている。調整回路２０４は、貫通電流検出回路の検出結果およびリカバリー電流検出回路の検出結果に基づいて、ＭＯＳＦＥＴ１８のターンオン・ターンオフそれぞれのタイミングを適宜調整すべく、レベルシフト回路２０８によるレベルシフト量を決定し、そのレベルシフトを実現させるための指令信号をレベルシフト回路２０８へ供給する。レベルシフト回路２０８は、ＰＷＭ回路２０２から入力された基準電圧ｂ２の波形を調整回路２０４からの指令に従ってレベルシフトさせた、ＭＯＳＦＥＴ１８のターンオンを実現する波形ｃ２及びＭＯＳＦＥＴ１８のターンオフを実現する波形ｄ２それぞれを出力する。   The switch timing control circuit 200 also includes a level shift circuit 208. A PWM circuit 202 is connected to the level shift circuit 208, and a reference voltage b2 of the PWM circuit 202 is input to the level shift circuit 208. An adjustment circuit 204 is also connected to the level shift circuit 208 to realize level shift by the level shift circuit 208. A command signal is supplied. The adjustment circuit 204 includes a through current detection circuit that detects a through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12, and the body diode 20, when the MOSFETs 16 and 18 are switched on and off. A recovery current detection circuit for detecting a recovery current flowing through 22 is connected. The adjustment circuit 204 determines a level shift amount by the level shift circuit 208 to appropriately adjust the turn-on / turn-off timing of the MOSFET 18 based on the detection result of the through current detection circuit and the detection result of the recovery current detection circuit, A command signal for realizing the level shift is supplied to the level shift circuit 208. The level shift circuit 208 level-shifts the waveform of the reference voltage b2 input from the PWM circuit 202 in accordance with a command from the adjustment circuit 204, and a waveform c2 that realizes turn-on of the MOSFET 18 and a waveform d2 that realizes turn-off of the MOSFET 18 respectively. Output.

レベルシフト回路２０８の出力には、コンパレータ２１０の非反転入力端子及びコンパレータ２１２の非反転入力端子が接続されている。コンパレータ２１０の非反転入力端子には波形ｃ２が入力され、コンパレータ２１２の非反転入力端子には波形ｄ２が入力される。コンパレータ２１０の反転入力端子及びコンパレータ２１２の反転入力端子には共に、ＰＷＭ回路２０２が接続されており、ランプ波ａ２が入力される。コンパレータ２１０は、入力端子に入力したランプ波ａ２と基準電圧ｂ２をレベルシフトさせた電圧ｃ２との波形を比較すると共に、その比較結果に応じた信号を出力する。また、コンパレータ２１２は、入力端子に入力したランプ波ａ２と基準電圧ｂ２をレベルシフトさせた電圧ｄ２との波形を比較すると共に、その比較結果に応じた信号を出力する。   The output of the level shift circuit 208 is connected to the non-inverting input terminal of the comparator 210 and the non-inverting input terminal of the comparator 212. The waveform c2 is input to the non-inverting input terminal of the comparator 210, and the waveform d2 is input to the non-inverting input terminal of the comparator 212. The PWM circuit 202 is connected to both the inverting input terminal of the comparator 210 and the inverting input terminal of the comparator 212, and the ramp wave a2 is input thereto. The comparator 210 compares the waveform of the ramp wave a2 input to the input terminal with the voltage c2 obtained by level shifting the reference voltage b2, and outputs a signal corresponding to the comparison result. The comparator 212 compares the waveform of the ramp wave a2 input to the input terminal with the voltage d2 obtained by level shifting the reference voltage b2, and outputs a signal corresponding to the comparison result.

コンパレータ２１０の出力にはＮＯＴ回路２１４とＡＮＤ回路２１６とからなる立ち上がりエッジ検出回路２１８が、また、コンパレータ２１２の出力にはＮＯＴ回路２２０とＮＯＲ回路２２２とからなる立ち下がりエッジ検出回路２２４が、それぞれ接続されている。立ち上がりエッジ検出回路２１８は、コンパレータ２１０の出力の立ち上がりエッジを出力する。また、立ち下がりエッジ検出回路２２４は、コンパレータ２１２の出力の立ち下がりエッジを出力する。   The output of the comparator 210 is a rising edge detection circuit 218 comprising a NOT circuit 214 and an AND circuit 216, and the output of the comparator 212 is a falling edge detection circuit 224 comprising a NOT circuit 220 and a NOR circuit 222. It is connected. The rising edge detection circuit 218 outputs the rising edge of the output of the comparator 210. The falling edge detection circuit 224 outputs the falling edge of the output of the comparator 212.

立ち上がりエッジ検出回路２１８の出力にはＳＲフリップフロップ回路２２６のセット端子が、また、立ち下がりエッジ検出回路２２４の出力にはＳＲフリップフロップ回路２２６のリセット端子が、それぞれ接続されている。ＳＲフリップフロップ回路２２６は、立ち上がりエッジ検出回路２１８の出力ｅ２がローからハイへ切り替わった際にセットされ、以後ハイ信号を出力し、立ち下がりエッジ検出回路２２４の出力ｆ２がローからハイへ切り替わった際にリセットされ、以後ロー信号を出力する。ＳＲフリップフロップ回路２２６の出力には、上記したＤＣ−ＤＣコンバータ１２のＭＯＳＦＥＴ１８のゲートが接続されている。ＳＲフリップフロップ回路２２６は、セット入力及びリセット入力に応じた、ＭＯＳＦＥＴ１８を駆動する駆動信号Ｖｇ２を出力する。   The output of the rising edge detection circuit 218 is connected to the set terminal of the SR flip-flop circuit 226, and the output of the falling edge detection circuit 224 is connected to the reset terminal of the SR flip-flop circuit 226. The SR flip-flop circuit 226 is set when the output e2 of the rising edge detection circuit 218 switches from low to high, and then outputs a high signal, and the output f2 of the falling edge detection circuit 224 switches from low to high. At this time, the low signal is output. The output of the SR flip-flop circuit 226 is connected to the gate of the MOSFET 18 of the DC-DC converter 12 described above. The SR flip-flop circuit 226 outputs a drive signal Vg2 for driving the MOSFET 18 according to the set input and the reset input.

次に、本実施例のシステムの動作について説明する。   Next, the operation of the system of this embodiment will be described.

本実施例のシステムにおいて、ＤＣ−ＤＣコンバータ１２による直流電力変換を実現する場合には、まず、入力側充放電手段や出力側充放電手段の状態（電圧など）が検知されて、その状態に応じたＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８のデューティ比が設定される。そして、ＰＷＭ回路２０２は、その設定されたデューティ比に基づいたオンデューティをランプ波ａ２の波形レベルが基準電圧ｂ２に比べて高い時間に設定し、また、その設定されたデューティ比に基づいたオフデューティをランプ波ａ２の波形レベルが基準電圧ｂ２に比べて低い時間に設定した後に、その波形を有するランプ波ａ２及び基準電圧ｂ２を出力する。尚、デューティ比は、以後、フィードフォワード制御やフィードバック制御によって調整される。   In the system of the present embodiment, when the DC power conversion by the DC-DC converter 12 is realized, first, the state (voltage etc.) of the input side charging / discharging unit and the output side charging / discharging unit is detected and the state is detected. The duty ratio of the pair of MOSFETs 16 and 18 of the corresponding DC-DC converter 12 is set. The PWM circuit 202 sets the on-duty based on the set duty ratio to a time when the waveform level of the ramp wave a2 is higher than the reference voltage b2, and the off-duty based on the set duty ratio. After setting the duty to a time when the waveform level of the ramp wave a2 is lower than the reference voltage b2, the ramp wave a2 and the reference voltage b2 having the waveform are output. The duty ratio is subsequently adjusted by feedforward control or feedback control.

スイッチタイミング制御回路２００は、ＰＷＭ回路２０２から出力された上記のランプ波ａ２及び基準電圧ｂ２を入力して、コンパレータ２０６においてそのランプ波ａ２と基準電圧ｂ２との波形を比較する。コンパレータ２０６は、ランプ波ａ２の波形レベルが基準電圧ｂ２の波形レベルよりも高いときはＭＯＳＦＥＴ１６をオンさせる駆動信号Ｖｇ１を、また、ランプ波ａ２の波形レベルが基準電圧ｂ２の波形レベルよりも低いときはＭＯＳＦＥＴ１６をオフさせる駆動信号Ｖｇ１を、そのＭＯＳＦＥＴ１６のゲートへ供給する。ＭＯＳＦＥＴ１６は、スイッチタイミング制御回路２００のコンパレータ２０６からの駆動信号Ｖｇ１に従ってスイッチング駆動される。   The switch timing control circuit 200 receives the ramp wave a2 and the reference voltage b2 output from the PWM circuit 202, and the comparator 206 compares the waveforms of the ramp wave a2 and the reference voltage b2. The comparator 206 outputs a drive signal Vg1 for turning on the MOSFET 16 when the waveform level of the ramp wave a2 is higher than the waveform level of the reference voltage b2, and when the waveform level of the ramp wave a2 is lower than the waveform level of the reference voltage b2. Supplies a drive signal Vg 1 for turning off the MOSFET 16 to the gate of the MOSFET 16. The MOSFET 16 is switching driven in accordance with the driving signal Vg1 from the comparator 206 of the switch timing control circuit 200.

また、スイッチタイミング制御回路２００は、ＰＷＭ回路２０２から出力された上記のランプ波ａ２及び基準電圧ｂ２を入力して、基本的に上記の駆動信号Ｖｇ１と反転した、ＭＯＳＦＥＴ１８を駆動させる駆動信号Ｖｇ２をそのＭＯＳＦＥＴ１８のゲートへ供給する。ＭＯＳＦＥＴ１８は、スイッチタイミング制御回路２００のコンパレータ２８からの駆動信号Ｖｇ２に従ってスイッチング駆動される。   The switch timing control circuit 200 receives the ramp wave a2 and the reference voltage b2 output from the PWM circuit 202, and basically receives the drive signal Vg2 for driving the MOSFET 18 that is inverted from the drive signal Vg1. This is supplied to the gate of the MOSFET 18. The MOSFET 18 is driven to be switched in accordance with the drive signal Vg2 from the comparator 28 of the switch timing control circuit 200.

かかる構成によれば、一対のＭＯＳＦＥＴ１６，１８を互いに反転動作させつつ所定のデューティ比に従ってオンオフ駆動を行い、すなわち、一方をオン駆動させるときは他方をオフ駆動させ、一方をオフ駆動させるときは他方をオン駆動させつつ、そのオン・オフを所定周期で繰り返すことにより、ＤＣ−ＤＣコンバータ１２を動作させて、入力側充放電手段と出力側充放電手段との間を同期整流させることができる。従って、本実施例のシステムによれば、上記第１実施例のシステムと同様に、ＤＣ−ＤＣコンバータ１２のスイッチング制御によって入力側充放電手段の電圧を所望のとおり降圧しつつ、入力側充放電手段の有する電力を出力側充放電手段に供給することが可能となっている。   According to such a configuration, the pair of MOSFETs 16 and 18 are turned on and off according to a predetermined duty ratio while being inverted, that is, when one is turned on, the other is turned off, and when one is turned off, the other is turned on. By repeating the ON / OFF operation at a predetermined cycle while driving on, the DC-DC converter 12 can be operated to synchronously rectify between the input side charging / discharging unit and the output side charging / discharging unit. Therefore, according to the system of the present embodiment, similarly to the system of the first embodiment, the input side charging / discharging is performed while stepping down the voltage of the input side charging / discharging means as desired by the switching control of the DC-DC converter 12. It is possible to supply the electric power of the means to the output side charge / discharge means.

図８は、本実施例のシステムにおける各部位の動作タイミングチャートを示す。本実施例のスイッチタイミング制御回路２００において、コンパレータ２１０は、ランプ波ａ２と基準電圧ｂ２をレベルシフトさせた電圧ｃ２とを比較することにより、ＭＯＳＦＥＴ１８のターンオンのタイミングを変化させる信号を出力する。また、コンパレータ２１２は、ランプ波ａ２と基準電圧ｂ２をレベルシフトさせた電圧ｄ２とを比較することにより、ＭＯＳＦＥＴ１８のターンオフのタイミングを変化させる信号を出力する。   FIG. 8 shows an operation timing chart of each part in the system of the present embodiment. In the switch timing control circuit 200 of the present embodiment, the comparator 210 compares the ramp wave a2 with the voltage c2 obtained by level shifting the reference voltage b2, thereby outputting a signal for changing the turn-on timing of the MOSFET 18. The comparator 212 outputs a signal that changes the turn-off timing of the MOSFET 18 by comparing the ramp wave a2 with the voltage d2 obtained by level shifting the reference voltage b2.

ここで、調整回路２０４は、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流とＭＯＳＦＥＴ１８のターンオンの遅れ時間及びターンオフの進み時間との関係を規定したマップ（対応表）、及び、ＭＯＳＦＥＴ１６，１８のデューティオンとデューティオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流とＭＯＳＦＥＴ１８のターンオンの進み時間及びターンオフの遅れ時間との関係を規定したマップ（対応表）を、予め有しており、それらの対応表を参照して、検出した貫通電流に応じたＭＯＳＦＥＴ１８のターンオン・ターンオフのそれぞれのタイミングを設定し、或いは、検出したリカバリー電流に応じたＭＯＳＦＥＴ１８のターンオン・ターンオフのそれぞれのタイミングを設定する。   Here, the adjustment circuit 204 is a map (correspondence table) that defines the relationship between the through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12 and the turn-on delay time and turn-off advance time of the MOSFET 18. A map (correspondence table) prescribing the relationship between the recovery current flowing through the body diodes 20 and 22 at the time of switching between the duty-on and duty-off of the MOSFETs 16 and 18 and the turn-on advance time and turn-off delay time of the MOSFET 18 Each of the turn-on and turn-off timings of the MOSFET 18 corresponding to the detected through current is set by referring to the correspondence table, or the turn-on and turn-off of the MOSFET 18 corresponding to the detected recovery current. The timing of A constant.

調整回路２０４は、上記したＭＯＳＦＥＴ１８のターンオン・ターンオフのそれぞれのタイミング設定後、ＭＯＳＦＥＴ１８を所望のタイミングでターンオンさせるための基準電圧ｂ２からのレベルシフト電圧を設定する。具体的には、上記ターンオンを遅らせる場合は基準電圧ｂ２をレベルダウンさせるべきレベルシフト量を設定し、上記ターンオンを進める場合は基準電圧ｂ２をレベルアップさせるべきレベルシフト量を設定する。そして、かかるレベルシフトを実現させて波形ｃ２を得るための指令信号をレベルシフト回路２０８へ供給する。   The adjustment circuit 204 sets the level shift voltage from the reference voltage b2 for turning on the MOSFET 18 at a desired timing after setting the turn-on and turn-off timings of the MOSFET 18 described above. Specifically, when the turn-on is delayed, a level shift amount for lowering the reference voltage b2 is set, and when the turn-on is advanced, a level shift amount for increasing the reference voltage b2 is set. Then, a command signal for realizing the level shift and obtaining the waveform c2 is supplied to the level shift circuit 208.

また、ＭＯＳＦＥＴ１８を所望のタイミングでターンオフさせるための基準電圧ｂ２からのレベルシフト電圧を設定する。具体的には、上記ターンオフを進める場合は基準電圧ｂ２をレベルダウンさせるべきレベルシフト量を設定し、上記ターンオフを遅らせる場合は基準電圧ｂ２をレベルアップさせるべきレベルシフト量を設定する。そして、かかるレベルシフトを実現させて波形ｄ２を得るための指令信号をレベルシフト回路２０８へ供給する。   Further, a level shift voltage from the reference voltage b2 for turning off the MOSFET 18 at a desired timing is set. Specifically, when the turn-off is advanced, a level shift amount for lowering the reference voltage b2 is set, and when the turn-off is delayed, a level shift amount for raising the reference voltage b2 is set. Then, a command signal for realizing the level shift and obtaining the waveform d2 is supplied to the level shift circuit 208.

この場合には、コンパレータ２１０，２１２に対して、基準電圧ｂ２をＭＯＳＦＥＴ１８のターンオン・ターンオフの所望の遅れ時間や進み時間を実現するのに必要な量だけレベル変化させた波形ｃ２，ｄ２が入力される。このため、コンパレータ２１０，２１２は、ＭＯＳＦＥＴ１８のターンオン・ターンオフの所望の遅れ時間や進み時間を実現する、ターンオン信号及びターンオフ信号を出力する。   In this case, waveforms c2 and d2 obtained by changing the level of the reference voltage b2 by an amount necessary to realize a desired delay time and advance time of turn-on and turn-off of the MOSFET 18 are input to the comparators 210 and 212. The Therefore, the comparators 210 and 212 output a turn-on signal and a turn-off signal that realize a desired delay time and advance time of turn-on and turn-off of the MOSFET 18.

コンパレータ２１０の出力がローからハイに切り替わった際には、立ち上がりエッジ検出回路２１８がその立ち上がりエッジを出力する。立ち上がりエッジ検出回路２１８が立ち上がりエッジを出力すると、ＳＲフリップフロップ回路２２６がセットされ、以後、ハイ信号を出力するものとなる。一方、コンパレータ２１２の出力がハイからローに切り替わった際には、立ち下がりエッジ検出回路２２４がその立ち下がりエッジを出力する。立ち下がりエッジ検出回路２２４が立ち下がりエッジを出力すると、ＳＲフリップフロップ回路２２６がリセットされ、以後、ロー信号を出力するものとなる。   When the output of the comparator 210 switches from low to high, the rising edge detection circuit 218 outputs the rising edge. When the rising edge detection circuit 218 outputs a rising edge, the SR flip-flop circuit 226 is set, and thereafter, a high signal is output. On the other hand, when the output of the comparator 212 switches from high to low, the falling edge detection circuit 224 outputs the falling edge. When the falling edge detection circuit 224 outputs a falling edge, the SR flip-flop circuit 226 is reset, and thereafter, a low signal is output.

ＳＲフリップフロップ回路２２６の出力はＭＯＳＦＥＴ１８のゲートに接続されているので、ＳＲフリップフロップ回路２２６は、セット時はＭＯＳＦＥＴ１８をオンさせる駆動信号Ｖｇ２を、また、リセット時はＭＯＳＦＥＴ１８をオフさせる駆動信号Ｖｇ２を、そのＭＯＳＦＥＴ１８のゲートへ供給する。ＭＯＳＦＥＴ１８は、スイッチタイミング制御回路２００のＳＲフリップフロップ回路２２６からの駆動信号Ｖｇ２に従ってスイッチング駆動される。   Since the output of the SR flip-flop circuit 226 is connected to the gate of the MOSFET 18, the SR flip-flop circuit 226 receives the drive signal Vg2 for turning on the MOSFET 18 when set, and the drive signal Vg2 for turning off the MOSFET 18 when reset. , And supplied to the gate of the MOSFET 18. The MOSFET 18 is switching driven in accordance with the drive signal Vg2 from the SR flip-flop circuit 226 of the switch timing control circuit 200.

かかる構成によれば、入力側充放電手段側に存在してＤＣ−ＤＣコンバータ１２の出力電圧を決定するために設けられたＭＯＳＦＥＴ１６を所望のデューティ比で駆動させつつ、同期整流のために設けられたＭＯＳＦＥＴ１８をＭＯＳＦＥＴ１６のターンオフから所望のタイミングだけずらしてターンオンさせかつＭＯＳＦＥＴ１６のターンオンから所望のタイミングだけずらしてターンオフさせることができる（図８におけるＶｇ１及びＶｇ２を参照）。   According to such a configuration, the MOSFET 16 provided on the input side charging / discharging means side and provided for determining the output voltage of the DC-DC converter 12 is provided for synchronous rectification while being driven at a desired duty ratio. The MOSFET 18 can be turned on with a desired timing shifted from the turn-off of the MOSFET 16 and turned off with a desired timing shifted from the turn-on of the MOSFET 16 (see Vg1 and Vg2 in FIG. 8).

すなわち、本実施例のスイッチタイミング制御回路２００においても、ＤＣ−ＤＣコンバータ１２における互いに反転動作する一対のＭＯＳＦＥＴ１６，１８間でのターンオン・ターンオフのタイミングを、同期整流側のＭＯＳＦＥＴ１８のターンオン・ターンオフを遅らせ或いは進めることにより自由に設定することができる。このため、両ＭＯＳＦＥＴ１６，１８が同時にオンすることがないようにデッドタイムを設けることが可能となり、貫通電流の防止ひいては回路破壊の防止を図ることができると共に、また、両ＭＯＳＦＥＴ１６，１８が同時にオンするようにクロスタイムを設けることも可能となり、リカバリー損失の低減を図ることができる。   That is, also in the switch timing control circuit 200 of the present embodiment, the turn-on / turn-off timing between the pair of MOSFETs 16 and 18 that perform the inversion operation in the DC-DC converter 12 is delayed. Or it can set freely by advancing. For this reason, it is possible to provide a dead time so that both MOSFETs 16 and 18 are not turned on at the same time, so that it is possible to prevent a through current and thus a circuit breakdown, and both MOSFETs 16 and 18 are simultaneously turned on. Thus, it is possible to provide a cross time, so that recovery loss can be reduced.

また、本実施例においても、上記の如く一対のＭＯＳＦＥＴ１６，１８間でのターンオン・ターンオフのタイミングを自由に設定することができるが、この場合にも、ＤＣ−ＤＣコンバータ１２の出力電圧を決定するためのＭＯＳＦＥＴ１６のターンオン・ターンオフのタイミングを変えることは不要である。従って、本実施例のスイッチタイミング制御回路２００においても、貫通電流の防止のためにＭＯＳＦＥＴ１６のターンオンが遅れたり或いはそのターンオフが進んだりすることは回避されるので、貫通電流防止のためのデッドタイム生成に伴うＤＣ−ＤＣコンバータ１２の所望の出力電圧を得るためのデューティ比の再調整を不要にすることが可能となっている。このため、本実施例によれば、ＤＣ−ＤＣコンバータ１２から所望の出力電圧を得るべく一対のＭＯＳＦＥＴ１６，１８のフィードフォワード制御やフィードバック制御を行ううえで、その制御特性が低下するのを防止することが可能である。   Also in this embodiment, the turn-on / turn-off timing between the pair of MOSFETs 16 and 18 can be freely set as described above. In this case as well, the output voltage of the DC-DC converter 12 is determined. Therefore, it is not necessary to change the turn-on / turn-off timing of the MOSFET 16. Therefore, in the switch timing control circuit 200 of this embodiment, the delay in turning on the MOSFET 16 or delaying the turn-off in order to prevent the through current is avoided, so that dead time generation for preventing the through current is generated. Thus, it is possible to eliminate the need for readjustment of the duty ratio to obtain a desired output voltage of the DC-DC converter 12. For this reason, according to the present embodiment, when the feedforward control and the feedback control of the pair of MOSFETs 16 and 18 are performed in order to obtain a desired output voltage from the DC-DC converter 12, the control characteristics are prevented from being deteriorated. It is possible.

更に、本実施例においては、ＤＣ−ＤＣコンバータ１２をスイッチング駆動するデューティ比に関係なく、ＰＷＭ回路２０２が出力するランプ波ａ２の傾きは一定であるので、ＭＯＳＦＥＴ１８のターンオン・ターンオフのタイミングを、ＭＯＳＦＥＴ１６のターンオフ・ターンオンのタイミングに対して常に同じにするうえで、ランプ波ｊのレベルシフト量はデューティ比によらず一定である。   Further, in this embodiment, since the slope of the ramp wave a2 output from the PWM circuit 202 is constant regardless of the duty ratio for switching the DC-DC converter 12, the turn-on / turn-off timing of the MOSFET 18 is set to the MOSFET 16 Therefore, the level shift amount of the ramp wave j is constant regardless of the duty ratio.

また、本実施例においては、上記の如く、調整回路２０４は、ＤＣ−ＤＣコンバータ１２の一対のＭＯＳＦＥＴ１６，１８を貫通して流れる貫通電流とＭＯＳＦＥＴ１８のターンオンの遅れ時間及びターンオフの進み時間との関係を規定したマップ、及び、ＭＯＳＦＥＴ１６，１８のデューティオンとデューティオフとの切替時にボディダイオード２０，２２に流れるリカバリー電流とＭＯＳＦＥＴ１８のターンオンの進み時間及びターンオフの遅れ時間との関係を規定したマップを、予め有しており、それらの対応表を参照して、検出した貫通電流に応じたターンオン・ターンオフのそれぞれのタイミングを設定し、或いは、検出したリカバリー電流に応じたターンオン・ターンオフのそれぞれのタイミングを設定する。このため、本実施例においても、所定（例えばゼロ）の貫通電流又はリカバリー電流を実現するＭＯＳＦＥＴ１８のターンオン・ターンオフのタイミングを得るための基準電圧ｂ２のレベルシフト量の調整を、検出貫通電流又は検出リカバリー電流を上記のマップに照らし合わせることにより速やかに行うことができ、誤差のフィードバックによって一対のＭＯＳＦＥＴ１６，１８に所定以上の貫通電流が流れ或いは所定以上のリカバリー電流が流れるのを防止することが可能となっている。   In the present embodiment, as described above, the adjustment circuit 204 has a relationship between the through current flowing through the pair of MOSFETs 16 and 18 of the DC-DC converter 12 and the turn-on delay time and turn-off advance time of the MOSFET 18. And a map that defines the relationship between the recovery current flowing through the body diodes 20 and 22 when switching between the duty-on and duty-off of the MOSFETs 16 and 18, the turn-on advance time and the turn-off delay time of the MOSFET 18, Set the turn-on / turn-off timing according to the detected through current, or set the turn-on / turn-off timing according to the detected recovery current. Set. Therefore, also in this embodiment, the adjustment of the level shift amount of the reference voltage b2 for obtaining the turn-on / turn-off timing of the MOSFET 18 that realizes a predetermined (for example, zero) shoot-through current or recovery current is performed by detecting the shoot-through current or the detection. The recovery current can be quickly compared with the above map, and it is possible to prevent a through current exceeding a predetermined value or a recovery current exceeding a predetermined value from flowing through the pair of MOSFETs 16 and 18 by error feedback. It has become.

尚、上記の第２実施例においては、ＰＷＭ回路２０２が特許請求の範囲に記載した「波形生成回路」に、コンパレータ２０６が特許請求の範囲に記載した「第１のコンパレータ」に、レベルシフト回路２０８が特許請求の範囲に記載した「レベルシフト手段」に、コンパレータ２１０，２１２が特許請求の範囲に記載した「第２のコンパレータ」に、調整回路２０４が特許請求の範囲に記載した「シフト量制御手段」に、それぞれ相当している。   In the second embodiment, the PWM circuit 202 is included in the “waveform generation circuit” described in the claims, and the comparator 206 is included in the “first comparator” described in the claims. 208 is the “level shift means” described in the claims, the comparators 210 and 212 are the “second comparator”, and the adjustment circuit 204 is the “shift amount” described in the claims. It corresponds to “control means”.

ところで、上記の第２実施例においては、レベルシフト回路２０８によるレベルシフトを基準電圧ｂ２のレベル変化により実現することとしているが、本発明はこれに限定されるものではなく、逆にランプ波ａ２のレベル変化により実現することとしてもよい。かかる構成においても、上記した第２実施例の構成と同様の効果を得ることが可能となる。   In the second embodiment, the level shift by the level shift circuit 208 is realized by the level change of the reference voltage b2. However, the present invention is not limited to this, and conversely the ramp wave a2. It may be realized by changing the level. Even in this configuration, it is possible to obtain the same effect as the configuration of the second embodiment described above.

尚、上記の第１及び第２実施例のシステムは、入力側の充放電手段から入力される直流電力Ｖｉｎを降圧してその降圧した電力Ｖｏｕｔを出力側の充放電手段へ出力する降圧型ＤＣ−ＤＣコンバータ１２に適用したものであるが、図９に示す如く、入力側の充放電手段から入力される直流電力Ｖｉｎを昇圧してその昇圧した電力Ｖｏｕｔを出力側の充放電手段へ出力する昇圧型ＤＣ−ＤＣコンバータ３００に適用したものであってもよいし、また、図１０に示す如く、入力側の充放電手段から入力される直流電力Ｖｉｎを昇圧或いは降圧してその昇圧或いは降圧した電力Ｖｏｕｔを出力側の充放電手段へ出力する昇降圧型ＤＣ−ＤＣコンバータ４００に適用したものであってもよい。   The systems of the first and second embodiments described above are step-down DCs that step down DC power Vin input from the charging / discharging means on the input side and output the reduced power Vout to the charging / discharging means on the output side. Although applied to the DC converter 12, as shown in FIG. 9, the DC power Vin input from the charging / discharging means on the input side is boosted and the boosted power Vout is output to the charging / discharging means on the output side. It may be applied to the step-up DC-DC converter 300, and as shown in FIG. 10, the DC power Vin input from the charging / discharging means on the input side is stepped up or stepped down and stepped up or stepped down. The present invention may be applied to a step-up / step-down DC-DC converter 400 that outputs electric power Vout to charging / discharging means on the output side.

また、ＤＣ−ＤＣコンバータに適用したものに限らず、少なくとも、互いに反転動作する一対のスイッチ素子からなる回路に適用するものとすればよい。   Further, the present invention is not limited to the one applied to the DC-DC converter, and may be applied to at least a circuit composed of a pair of switch elements that perform an inverting operation.

また、上記の第１及び第２実施例においては、「第１のコンパレータ」としてのコンパレータ２８，２０６を「波形生成回路」としてのＰＷＭ回路２４，２０２とは別個に設けることとしたが、本発明はこれに限定されるものではなく、「第１のコンパレータ」を「波形生成回路」内に含めるものとしてもよい。すなわち、ＰＷＭ回路２４，２０２からランプ波及びパルス波（又は基準電圧）を出力すると共に、ＭＯＳＦＥＴ１６を駆動する駆動信号Ｖｇ１を出力するものとしてもよい。   In the first and second embodiments, the comparators 28 and 206 as “first comparators” are provided separately from the PWM circuits 24 and 202 as “waveform generation circuits”. The present invention is not limited to this, and the “first comparator” may be included in the “waveform generation circuit”. That is, it is possible to output a ramp wave and a pulse wave (or reference voltage) from the PWM circuits 24 and 202 and also output a drive signal Vg1 for driving the MOSFET 16.

また、上記の第１及び第２実施例においては、ＭＯＳＦＥＴ１８のターンオン・ターンオフそれぞれのタイミングを、ＭＯＳＦＥＴ１６，１８を貫通する貫通電流やオンオフ切替時にボディダイオード２０，２２を流れるリカバリー電流に基づいて調整して制御することとしているが、本発明はこれに限定されるものではなく、オンオフ切替時にＭＯＳＦＥＴ１６，１８に印加されるサージ電圧に基づいて調整して制御することとしてもよい。かかる構成においては、サージ電圧を検出したうえで、そのサージ電圧が最小となるようにＭＯＳＦＥＴ１８のターンオン・ターンオフそれぞれのタイミングを制御することとすれば、一対のＭＯＳＦＥＴ１６，１８のオン・オフスイッチ動作に起因して発生するサージ電圧を抑えることが可能となる。   In the first and second embodiments, the turn-on and turn-off timings of the MOSFET 18 are adjusted based on the through current that passes through the MOSFETs 16 and 18 and the recovery current that flows through the body diodes 20 and 22 when switching on and off. However, the present invention is not limited to this, and may be adjusted and controlled based on the surge voltage applied to the MOSFETs 16 and 18 during on / off switching. In such a configuration, when the surge voltage is detected and the timing of turn-on and turn-off of the MOSFET 18 is controlled so that the surge voltage is minimized, the on / off switch operation of the pair of MOSFETs 16 and 18 is performed. It is possible to suppress the surge voltage generated due to this.

本発明の第１実施例であるスイッチタイミング制御回路を備えるシステムの構成図である。1 is a configuration diagram of a system including a switch timing control circuit according to a first embodiment of the present invention. 本実施例のスイッチタイミング制御回路の要部構成図である。It is a principal part block diagram of the switch timing control circuit of a present Example. 本実施例のシステムの要部の回路図である。It is a circuit diagram of the principal part of the system of a present Example. 本実施例のスイッチタイミング制御回路においてスイッチ素子のターンオン・ターンオフを基準よりも遅らせたり進めたりする手法を説明するための図である。It is a figure for demonstrating the method to delay or advance the turn-on / turn-off of a switch element from a reference | standard in the switch timing control circuit of a present Example. 本実施例のシステムにおいてターンオン・ターンオフの所望の遅れ時間や進み時間を実現するために必要なランプ波のレベルシフト量を決定する手法を説明するための図である。It is a figure for demonstrating the method of determining the level shift amount of a ramp wave required in order to implement | achieve the desired delay time and advance time of turn-on / turn-off in the system of a present Example. 本実施例のシステムにおける各部位の動作タイミングチャートである。It is an operation | movement timing chart of each site | part in the system of a present Example. 本発明の第２実施例であるスイッチタイミング制御回路の要部構成図である。It is a principal part block diagram of the switch timing control circuit which is 2nd Example of this invention. 本実施例のシステムにおける各部位の動作タイミングチャートである。It is an operation | movement timing chart of each site | part in the system of a present Example. 本発明の変形例であるスイッチタイミング制御回路を備えるシステムの構成図である。It is a block diagram of a system provided with the switch timing control circuit which is a modification of this invention. 本発明の変形例であるスイッチタイミング制御回路を備えるシステムの構成図である。It is a block diagram of a system provided with the switch timing control circuit which is a modification of this invention.

符号の説明Explanation of symbols

１０，２００ スイッチタイミング制御回路
１６，１８ ＭＯＳＦＥＴ
２４，２０２ ＰＷＭ回路
２６，２０４ 調整回路
２８，３４，３６，４０，４２，２０６，２１０，２１２ コンパレータ
３０，３２，２０８ レベルシフト回路 10,200 switch timing control circuit 16,18 MOSFET
24, 202 PWM circuit 26, 204 Adjustment circuit 28, 34, 36, 40, 42, 206, 210, 212 Comparator 30, 32, 208 Level shift circuit

Claims (6)

互いに同期するランプ波とパルス波とを出力可能な波形生成手段と、前記波形生成手段により出力された前記ランプ波の波形と前記パルス波の波形とを比較すると共に、該比較結果に基づいて一方のスイッチ素子をオンオフ制御する信号を出力する第１のコンパレータと、を備えるスイッチタイミング制御回路であって、
前記波形生成手段により出力された前記ランプ波及び前記パルス波のうち何れか一方のレベルを変化させるレベルシフト手段と、
前記ランプ波及びパルス波のうち前記レベルシフト手段によりレベルシフトされた一方の波形とレベルシフトされなかった他方の波形とを比較すると共に、該比較結果に基づいて前記一方のスイッチ素子に対して反転動作する他方のスイッチ素子をオンオフ制御する信号を出力する第２のコンパレータと、
スイッチタイミングの設定を行うべく、前記レベルシフト手段によるレベルシフトの量を制御するシフト量制御手段と、
を備えることを特徴とするスイッチタイミング制御回路。 Waveform generating means capable of outputting a ramp wave and a pulse wave synchronized with each other, and comparing the waveform of the ramp wave and the waveform of the pulse wave output by the waveform generating means, and based on the comparison result, A switch timing control circuit comprising: a first comparator that outputs a signal for controlling on / off of the switch element;
Level shift means for changing the level of either the ramp wave or the pulse wave output by the waveform generation means;
Of the ramp wave and pulse wave, one waveform level-shifted by the level shift means is compared with the other waveform that has not been level-shifted, and is inverted with respect to the one switch element based on the comparison result A second comparator that outputs a signal for controlling on / off of the other switch element that operates;
Shift amount control means for controlling the amount of level shift by the level shift means in order to set the switch timing; and
A switch timing control circuit comprising: 前記他方のスイッチ素子は、ターンオンのタイミング及びターンオフのタイミングをそれぞれ遅らせることもまた進めることも可能であることを特徴とする請求項１記載のスイッチタイミング制御回路。 The other switching element, the switch timing control circuit according to claim 1 Symbol placement, wherein the turn-on timing and turn-off of the timing is possible also advances that it delays respectively. 前記シフト量制御手段は、レベルシフト量をデューティ比に応じたものに制御することを特徴とする請求項１又は２記載のスイッチタイミング制御回路。 3. The switch timing control circuit according to claim 1, wherein the shift amount control means controls the level shift amount according to a duty ratio. 前記シフト量制御手段は、レベルシフト量を、前記他方のスイッチ素子のターンオン又はターンオフのタイミングが前記一方のスイッチ素子のターンオフ又はターンオンのタイミングに対して最適となるように制御することを特徴とする請求項１乃至３の何れか一項記載のスイッチタイミング制御回路。 The shift amount control means controls the level shift amount so that the turn-on or turn-off timing of the other switch element is optimal with respect to the turn-off or turn-on timing of the one switch element. switching the timing control circuit according to any one of claims 1 to 3. 前記シフト量制御手段は、レベルシフト量を、予め定められたスイッチ素子における貫通電流又はリカバリー電流とレベルシフト量との対応関係に基づいて決定される該貫通電流又はリカバリー電流に応じたものに制御することを特徴とする請求項１乃至４の何れか一項記載のスイッチタイミング制御回路。 The shift amount control means controls the level shift amount according to the through current or recovery current determined based on the correspondence between the through current or recovery current and the level shift amount in a predetermined switch element. The switch timing control circuit according to any one of claims 1 to 4 , wherein 前記シフト量制御手段は、レベルシフト量を、サージ電圧が最小となるように制御することを特徴とする請求項１又は２記載のスイッチタイミング制御回路。 3. The switch timing control circuit according to claim 1, wherein the shift amount control means controls the level shift amount so that the surge voltage is minimized.
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