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JP4606713B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、いわゆるダマシン（Damascene）法を用いて形成された配線構造、およびそのような配線構造を有する半導体装置に適用して有効な技術に関する。
半導体装置の微細化に伴う配線遅延を抑制するために、配線抵抗および配線容量の低減が図られている。配線抵抗に関しては、設計技術による対応と、銅を主導体層とした配線の採用が検討されている。銅配線の形成には、絶縁膜に形成された溝の内部を含む基板上に銅を主導体層とする配線用金属を堆積した後、溝以外の領域の余分な金属をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去することにより、溝の内部に配線パターンを形成する方法、いわゆるダマシン法が用いられている。
一方、配線容量に関しては、比誘電率が２〜３程度と相対的に低い低誘電率材料の採用が検討されている。なかでも、機械的強度に優れたカーボンを含有するシリコン酸化（Silicon-oxycarbite：以下、ＳｉＯＣと記す）膜が、低誘電率材料として有望視されている。
なお、特開２００１−３２６２７９号公報（特許文献１）には、層間絶縁膜を構成する多層の絶縁膜のうち銅配線と接する絶縁膜を、シロキサン結合を有するアルキル化合物と、該アルキル化合物のガス流量と等しいか又は少ないガス流量に調整されたＮ2Ｏ、Ｈ2Ｏ又はＣＯ2のうち何れか一つの酸素含有ガスとを含む成膜ガスをプラズマ化し、反応させて成膜する技術が開示されている。
また、特開２００１−１１０７８９号公報（特許文献２）には、シリコン、酸素、及び、原子量で少なくとも約５％の炭素を含む第１誘電体層と、シリコン、酸素、及び、第１誘電体層に含まれる炭素の約２／３未満の炭素を含む第２誘電体層とからなる金属間誘電体層を堆積及びエッチングする方法が記載されている。
また、特開２００２−２０３８９９号公報（特許文献３）には、層間絶縁膜をＳｉＯ膜、ＳｉＯＦ膜あるいはＳｉＯＣ膜で形成し、銅バリア膜をＳｉＣ膜で形成することによって、層間絶縁膜とバリア膜との接着性を向上させる技術が開示されている。
また、特開２００２−１３４４９４号公報（特許文献４）には、層間絶縁膜をＳｉＯＣ膜、ＳｉＯＦ膜あるいはＣＦ膜で形成し、ＣＭＰ（化学的機械研磨）時の研磨ストッパ膜および銅バリア膜をＳｉＣ膜で形成することによって、クロストークを防止する技術が開示されている。
また、特開２００２−３５３３１０号公報（特許文献５）には、層間絶縁膜をＳｉＯＣ膜で形成し、銅バリア膜をＳｉＣ膜またはＳｉＮ膜で形成することによって、ビアのエッチングを改善する技術が開示されている。
また、特開２００３−１４２５９３号公報（特許文献６）には、層間絶縁膜をＳｉＯ膜、ＳｉＯＦ膜あるいはＳｉＯＣ膜で形成し、銅バリア膜をＳｉＣ膜またはＳｉＮ膜で形成することによって、ＭＩＭ(Metal Insulator Metal)キャパシタを形成する技術が開示されている。
また、特開２００３−１５２０７６号公報（特許文献７）には、層間絶縁膜をＳｉＯＣ膜、ＳｉＯＦ膜、ＢＮ膜あるいはＣＦ膜で形成し、ＣＭＰ時の研磨ストッパ膜をＳｉＣ膜、ＳｉＮ膜、ＳｉＯ膜あるいはＳｉＯＮ膜、銅バリア膜をＳｉＯＣ膜あるいはＳｉＯＮ膜で形成することによって、配線の絶縁破壊耐性を向上する技術が開示されている。
また、特開２０００−２００８３２号公報（特許文献８）には、層間絶縁膜をＳｉＯ膜、ＳｉＯＦ膜あるいはＳｉＮ膜で形成し、銅バリア膜をＳｉＣ膜またはＳｉＮ膜で形成することによって、銅バリア膜の接着性を向上させる技術が開示されている。
また、特開２００２−９１５０号公報（特許文献９）には、銅ダマシン配線の銅拡散防止膜をＳｉＮ膜、ＳｉＣ膜あるいはＳｉＣＮ膜からなる第１絶縁膜と、ＳｉＮ膜からなる第２絶縁膜との積層構造にすることによって、銅配線の凝集を防止する技術が開示されている。
また、特開２００２−３７３９３６号公報（特許文献１０）には、銅ダマシン配線形成時のエッチングストッパ膜として、ＳｉＣ膜、ＳｉＮ膜、ＳｉＣＮ膜あるいはＳｉＯＮ膜を用いる技術が開示されている。
また、特開２００２−１７０８８２号公報（特許文献１１）および特開２００２−２７０６９１号公報（特許文献１２）には、銅ダマシン配線の形成において、絶縁膜の溝内に銅を埋め込むＣＭＰの実施後、銅の表面をアンモニア（ＮＨ3）またはヘリウム（Ｈｅ）プラズマに曝して表面処理を行ってから、ＳｉＣ膜、ＳｉＮ膜あるいはＳｉＣＮ膜などの銅拡散防止膜を形成する技術が開示されている。
特開２００１−３２６２７９号公報 特開２００１−１１０７８９号公報 特開２００２−２０３８９９号公報 特開２００２−１３４４９４号公報 特開２００２−３５３３１０号公報 特開２００３−１４２５９３号公報 特開２００３−１５２０７６号公報 特開２０００−２００８３２号公報 特開２００２−００９１５０号公報 特開２００２−３７３９３６号公報 特開２００２−１７０８８２号公報 特開２００２−２７０６９１号公報
本発明者は、ダマシン配線の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
まず、基板上にストッパ絶縁膜および配線形成用の絶縁膜（以下、単に配線層間膜と略す）を順次堆積する。配線層間膜はプラズマＣＶＤ（Chemical Vapor Deposition）法で成膜されるＳｉＯＣ膜で構成され、ストッパ絶縁膜は、たとえばプラズマＣＶＤ法で成膜されるシリコン酸化（以下、ＳｉＯと記す）膜、シリコン窒化（以下、ＳｉＮと記す）膜またはシリコン炭化窒化（以下、ＳｉＣＮと記す）膜で構成される。ストッパ絶縁膜は、配線層間膜をエッチングする際のエッチングストッパ層として機能する。
次に、パターニングされたフォトレジスト膜をマスクとしたエッチングによって配線層間膜およびストッパ絶縁膜の所定の領域に配線溝を形成する。続いて配線溝の内部を含む基板全面にバリア層、たとえばチタン窒化膜を形成し、さらに配線溝を埋め込む銅膜を形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。その後、配線溝以外の領域の銅膜およびバリア層をＣＭＰ法により除去して配線溝の内部に銅配線を形成する。
次に、銅配線からの銅の拡散を防ぐため、銅配線上にバリア層として機能するキャップ絶縁膜を形成する。キャップ絶縁膜は、たとえばプラズマＣＶＤ法で成膜されるＳｉＯ膜、ＳｉＮ膜またはＳｉＣＮ膜で構成される。このキャップ絶縁膜は、バリア層としての機能に加えて、銅配線上の絶縁膜に接続孔を形成する際のエッチングストッパ層としての役割を担うこともできる。
しかしながら、半導体装置の高集積化の要望に伴い、加工寸法が０.１μｍ以下におけるダマシン配線の微細化を検討したところ、銅膜をＣＭＰ法で研磨する際、ＳｉＯＣ膜からなる配線層間膜と、ＳｉＯ膜、ＳｉＮ膜またはＳｉＣＮ膜からなるストッパ絶縁膜との界面において剥離が生じ、ダマシン配線を有する半導体装置の製造歩留まりが低下するという問題が明らかとなった。
本発明の目的は、配線溝が形成される絶縁膜または接続孔が形成される絶縁膜にＳｉＯＣ膜を用いたダマシン配線の信頼性を向上することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成された半導体装置において、前記層間絶縁膜が、ＳｉＯＣ膜と、前記ＳｉＯＣ膜上に形成されたＳｉＣ膜と、前記ＳｉＣ膜上に形成されたＳｉＯＮ膜とからなり、前記キャップ絶縁膜が、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなるものである。
本発明は、ダマシン配線を有する半導体装置の製造方法において、配線溝が形成される絶縁膜または接続孔が形成される絶縁膜をＳｉＯＣ膜で形成し、このＳｉＯＣ膜に接して５ｎｍ以上の厚さのＳｉＣ膜を積層するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
配線溝が形成される絶縁膜または接続孔が形成される絶縁膜にＳｉＯＣ膜を用いたダマシン配線において、ストッパ絶縁膜またはキャップ絶縁膜をＳｉＣ膜で構成する、またはＳｉＣＮ膜およびＳｉＯＣ膜とＳｉＣＮ膜との間に介在するＳｉＣ膜からなる積層構造で構成することにより、ＳｉＯＣ膜の剥離を防ぐことができる。これにより、ダマシン配線の信頼性を向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態１であるＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）の製造方法を図１〜図７に示した半導体基板の要部断面図を用いて工程順に説明する。
まず、図１に示すように、たとえばｐ-型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する。次に、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル４にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）のしきい値を制御するための不純物をイオン注入してもよい。
次に、ゲート絶縁膜５となるシリコン酸化膜、ゲート電極６となる多結晶シリコン膜およびキャップ絶縁膜７となるシリコン酸化膜を順次堆積して積層膜を形成し、パターニングされたフォトレジスト膜をマスクとして上記積層膜をエッチングする。これにより、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を形成する。
次に、半導体基板１上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、フォトレジスト膜をマスクとして、ｐウェル３にｎ型不純物、たとえばリンまたはヒ素をイオン注入し、ｐウェル３のゲート電極６の両側にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース・ドレインとして機能する。同様に、フォトレジスト膜をマスクとして、ｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｎウェル４のゲート電極６の両側にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース・ドレインとして機能する。
次に、図２に示すように、半導体基板１上にスパッタ法またはＣＶＤ法でシリコン酸化膜を堆積した後、そのシリコン酸化膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１１を形成する。次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによって層間絶縁膜１１に接続孔１２を形成する。この接続孔は、ｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。
次に、接続孔１２の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成し、さらに接続孔１２を埋め込むタングステン膜を、たとえばＣＶＤ法で形成する。その後、接続孔１２以外の領域のタングステン膜およびチタン窒化膜を、たとえばＣＭＰ法により除去して接続孔１２の内部にプラグ１３を形成する。
続いて、シングルダマシン法により第１配線層を形成する。まず、プラグ１３上にストッパ絶縁膜１４を形成し、さらに配線層間膜１５を形成する。ストッパ絶縁膜１４と配線層間膜１５とには次に説明する第１配線層が形成されるため、その合計膜厚は第１配線層に必要な設計膜厚で決められる。
ストッパ絶縁膜１４は、配線層間膜１５への配線溝加工の際にエッチングストッパとなる膜であり、配線層間膜１５に対してエッチング選択比を有する材料で構成される。ストッパ絶縁膜１４は、窒素の含有量が１％以下のシリコン炭化（以下、ＳｉＣと記す）膜とし、その厚さは、たとえば約５ｎｍ以上とすることができる。ＳｉＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃，ガス種がＣ含有ガス（たとえばアルキルシラン）とＨｅ、ガス流量が１００〜２０００ｓｃｃｍである。配線層間膜１５は、ＳｉＯＣ膜からなり、比誘電率は３程度である。ＳｉＯＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃、ガス種がＣ含有ガス（たとえばアルキルシラン）とＨｅとＯ2、ガス流量が１００〜２０００ｓｃｃｍである。
なお、ストッパ絶縁膜１４を構成するＳｉＣ膜および配線層間膜１５を構成するＳｉＯＣ膜は、一台のプラズマＣＶＤ装置によって形成することができる。たとえばプラズマＣＶＤ装置に備わる２つのチャンバを用いて、それぞれのチャンバでＳｉＣ膜とＳｉＯＣ膜とを成膜する方法、または１つのチャンバを用いて、ガス等の成膜条件を変えることによってＳｉＣ膜とＳｉＯＣ膜とを連続成膜する方法を例示することができる。
次いで、パターニングされたフォトレジスト膜をマスクとしたエッチングによってストッパ絶縁膜１４および配線層間膜１５の所定の領域に配線溝１６を形成する。
次に、配線溝１６の内部を含む半導体基板１の全面にバリアメタル層１７を形成する。バリアメタル層１７は、たとえばタンタル膜からなり、その厚さは、たとえば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、たとえばスパッタ法で形成される。バリアメタル層１７は、チタン窒化、タンタル窒化等で構成してもよい。
続いて、バリアメタル層１７上に銅のシード層（図示せず）を、たとえばＣＶＤ法またはスパッタ法で形成し、さらにシード層上に銅膜１８を、たとえば電解メッキ法で形成する。
次に、図３に示すように、ＣＭＰ法を用いて銅膜１８およびシード層を研磨する。さらに研磨を継続し、配線層間膜１５上のバリアメタル層１７を除去する。これにより、配線溝１６以外の領域の銅膜１８（シード層を含む）およびバリアメタル層１７が除去されて、第１配線層の配線１９が形成される。
ところで、ストッパ絶縁膜をＳｉＯ膜、ＳｉＮ膜またはＳｉＣＮ膜で構成し、配線層間膜をＳｉＯＣ膜で構成する本発明者によって検討された技術では、銅膜およびバリア層のＣＭＰ工程においてストッパ絶縁膜と配線層間膜との界面で剥離が生じた。しかし、ストッパ絶縁膜１４をＳｉＣ膜で構成し、配線層間膜１５をＳｉＯＣ膜で構成した本実施の形態１では、銅膜１８（シード層を含む）およびバリアメタル層１７のＣＭＰ工程においてストッパ絶縁膜（ＳｉＣ膜）１４と絶縁膜（ＳｉＯＣ膜）１５との界面で剥離は生じなかった。
Figure 0004606713
表１に、各種絶縁膜のヤング率、ストレス、窒素含有量をまとめる。ＳｉＯＣ膜と各種絶縁膜との接着性はＳｉＮ膜、ＳｉＣＮ膜、ＳｉＯ膜、ＳｉＣ膜の順に小さく、これは窒素含有量に依存する傾向にある。また、ヤング率はＳｉＮ膜、ＳｉＣＮ膜、ＳｉＯ膜、ＳｉＣ膜、ＳｉＯＣ膜の順に小さい。また、ＳｉＯＣ膜およびＳｉＣ膜は引っ張り応力を示すのに対し、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＯ膜は圧縮応力を示す。
これらのことから、ＳｉＯＣ膜の界面では、Ｏ、Ｃで終端した分子構造が界面における原子間の結合を強めて接着性を向上させると考えられる。さらに、ＳｉＯＣ膜と同じ引っ張り応力を有し、ＳｉＯＣ膜とのヤング率の差が５０ＧＰａ以下、応力の差が５０ＭＰａ以下であるＳｉＣ膜をＳｉＯＣ膜に接して設けることにより、ＳｉＣ膜が銅膜のＣＭＰ処理時に発生する縦横方向の荷重を緩和して、ＳｉＯＣ膜とＳｉＣ膜との界面における剥離を抑制すると考えられる。
なお、ここではストッパ絶縁膜１４としてＳｉＣ膜を例示したが、ＳｉＯＣ膜とのヤング率の差が５０ＧＰａ以下または応力の差が５０ＭＰａ以下である絶縁膜によって、ストッパ絶縁膜１４を構成してもよい。また、ストッパ絶縁膜１４を構成するＳｉＣ膜をプラズマＣＶＤ法で形成し、その成膜条件を例示したが、製法または成膜条件は、これに限定されるものでない。
次に、デュアルダマシン法により第２配線層を形成する。まず、図４に示すように、第１配線層の配線１９上にキャップ絶縁膜２０、接続孔が形成される絶縁膜（以下、単にビア層間膜と略す）２１および配線形成用のストッパ絶縁膜２２を順次形成する。
キャップ絶縁膜２０は、窒素の含有量が１％以下のＳｉＣ膜とし、その厚さは、たとえば約５ｎｍ以上とすることができる。また、キャップ絶縁膜２０は、銅の拡散を防ぐ機能を有するが、ビア層間膜２１に対してエッチング選択比を有する材料で構成され、ビア層間膜２１への接続孔加工の際のエッチングストッパとしても用いられる。ＳｉＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえば前記ストッパ絶縁膜１４を構成するＳｉＣ膜とほぼ同じ条件を用いることができる。
ビア層間膜２１は、ＳｉＯＣ膜からなり、ＳｉＯＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえば前記配線層間膜１５を構成するＳｉＯＣ膜とほぼ同じ条件を用いることができる。
ストッパ絶縁膜２２は、ビア層間膜２１および後にストッパ絶縁膜２２の上層に堆積される配線層間膜に対してエッチング選択比を有する絶縁材料で構成され、窒素の含有量が１％以下のＳｉＣ膜とし、その厚さは、たとえば約５ｎｍ以上とすることができる。ＳｉＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえば前記ストッパ絶縁膜１４を構成するＳｉＣ膜とほぼ同じ条件を用いることができる。
次に、孔パターンにパターニングされたフォトレジスト膜をストッパ絶縁膜２２上に形成し、このフォトレジスト膜をマスクとしてストッパ絶縁膜２２をエッチングする。
次いで、ストッパ絶縁膜２２上に配線層間膜２３を形成する。配線層間膜２３はＳｉＯＣ膜からなり、ＳｉＯＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえば前記配線層間膜１５を構成するＳｉＯＣ膜とほぼ同じ条件を用いることができる。なお、ストッパ絶縁膜２２および配線層間膜２３には次に説明する第２配線層が埋め込まれる配線溝が形成されるため、その合計厚さは第２配線層に必要な設計膜厚で決められる。
その後、図５に示すように、溝パターンにパターニングされたフォトレジスト膜を配線層間膜２３上に形成し、このフォトレジスト膜をマスクとして配線層間膜２３をエッチングする。この際、キャップ絶縁膜２２がエッチングストッパ層として機能する。
続いて、上記フォトレジスト膜およびストッパ絶縁膜２２をマスクとしてビア層間膜２１をエッチングする。この際、キャップ絶縁膜２０がエッチングストッパ層として機能する。
次いで、露出したキャップ絶縁膜２０を、たとえばドライエッチング法で除去する。キャップ絶縁膜２０を除去すると同時にストッパ絶縁膜２２が除去されて、キャップ絶縁膜２０およびビア層間膜２１に接続孔２４が形成され、ストッパ絶縁膜２２および配線層間膜２３に配線溝２５が形成される。
次に、図６に示すように、接続孔２４および配線溝２５の内部を含む半導体基板１の全面にバリアメタル層２６を形成する。バリアメタル層２６は、たとえばタンタル膜からなり、その厚さは、たとえば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、たとえばスパッタ法で形成される。バリアメタル層２６は、チタン窒化、タンタル窒化等で構成してもよい。
続いて、バリアメタル層２６上に銅のシード層（図示せず）を、たとえばＣＶＤ法またはスパッタ法で形成し、さらにシード層上に銅膜２７を、たとえば電解メッキ法で形成する。
次に、図７に示すように、ＣＭＰ法を用いて銅膜２７およびシード層を研磨する。さらに研磨を継続し、配線層間膜２３上のバリアメタル層２６を除去する。これにより、配線溝２５以外の領域の銅膜２７（シード層を含む）およびバリアメタル層２６が除去されて、接続部材と一体に形成された第２配線層の配線２８が形成される。
この銅膜２７（シード層を含む）およびバリアメタル層２６のＣＭＰ工程においても、前述した銅膜１８（シード層を含む）およびバリアメタル層１７のＣＭＰ工程の場合と同様に、キャップ絶縁膜（ＳｉＣ膜）２０とビア層間膜（ＳｉＯＣ膜）２１との界面、ビア層間膜（ＳｉＯＣ膜）２１とストッパ絶縁膜（ＳｉＣ膜）２２との界面、ストッパ絶縁膜（ＳｉＣ膜）２２と配線層間膜２３（ＳｉＯＣ膜）との界面において剥離は生じなかった。
続いて、図示はしないが、第２配線層の配線２８上にキャップ絶縁膜２９を形成し、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳＦＥＴが略完成する。
なお、本実施の形態１では、半導体基板１の主面上に形成される半導体素子としてＣＭＯＳＦＥＴを例示したが、これに限定されるものではない。
また、本実施の形態１では、デュアルダマシン法により第２配線層の配線２８を形成する場合、ストッパ絶縁膜２２にあらかじめ孔パターンを加工した後、キャップ絶縁膜２０およびストッパ絶縁膜２２をエッチングストッパ層として機能させて、ビア層間膜２１に接続孔２４を、配線層間膜２３に配線溝２５を同時に形成したが、この形成方法に限定されるものではない。たとえば孔パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３およびビア層間膜２１に接続孔２３を形成した後、溝パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３に配線溝２４を形成する方法、あるいは溝パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３に配線溝２４を形成した後、孔パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングによりビア層間膜２１に接続孔２３を形成する方法などがある。
このように、本実施の形態１によれば、配線層間膜１５，２３およびビア層間膜２１を相対的に低い低誘電率材料であるＳｉＯＣ膜で構成した場合、配線層間膜１５，２３およびビア層間膜２１に接して設けられるストッパ絶縁膜１４，２２およびキャップ絶縁膜２０をＳｉＣ膜で構成することにより、第１配線層の配線１９を形成するＣＭＰ工程における配線層間膜１５とストッパ絶縁膜１４との界面での剥離、および第２配線層の配線２０を形成するＣＭＰ工程におけるキャップ絶縁膜２０とビア層間膜２１との界面、ビア層間膜２１とストッパ絶縁膜２２との界面、ストッパ絶縁膜２２と配線層間膜２３との界面での剥離を防ぐことができる。
（実施の形態２）
本発明の実施の形態２であるＣＭＯＳＦＥＴの製造方法を図８に示した半導体基板の要部断面図を用いて説明する。
前記実施の形態１では、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０をＳｉＣ膜で構成したが、本実施の形態２では、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０を、ＳｉＣ膜に比してリーク電流を小さく抑えることができるＳｉＣＮ膜Ａ、ならびに配線層間膜１５，２３およびビア層間膜２１を構成するＳｉＯＣ膜と上記ＳｉＣＮ膜Ａとの間に介在するＳｉＣ膜Ｂにより構成するものである。ＳｉＣＮ膜Ａの厚さは、たとえば４０ｎｍ程度、ＳｉＣ膜Ｂの厚さは、たとえば１０ｎｍ程度であり、ＳｉＣＮ膜Ａの窒素含有量は１％以上とする。
また、ＳｉＣＮ膜Ａは、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃、ガス種がＣ含有ガス（たとえばアルキルシラン）とＮＨ３とＨｅ、ガス流量が１００〜２０００ｓｃｃｍであり、ＳｉＣ膜Ｂは、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃、ガス種がＣ含有ガス（たとえばアルキルシラン）とＨｅ、ガス流量が１００〜２０００ｓｃｃｍである。
図９は、３種類の絶縁膜（ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜）のリーク電流特性を測定したグラフであり、横軸は電界強度（単位：ＭＶ／ｃｍ）、縦軸は膜のリーク電流（単位：Ａ／ｃｍ2）を示している。グラフから明らかなように、例えば電界強度＝３ＭＶ／ｃｍにおけるリーク電流は、ＳｉＣＮ膜が最も少なく、ＳｉＣ膜が最も多い。
このように、本実施の形態２によれば、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０を主として相対的にリーク電流の小さいＳｉＣＮ膜Ａで構成し、配線層間膜１５，２３およびビア層間膜２１を構成するＳｉＯＣ膜と上記ＳｉＣＮ膜Ａとの間にＳｉＣ膜Ｂを介在させることにより、配線間のリーク電流を低減できると同時にＳｉＯＣ膜の剥離を防ぐことができる。
（実施の形態３）
本実施の形態３では、窒素を含有したＳｉＯＣ膜で配線層間膜１５、２３およびビア層間膜２１を構成し、相対的にリーク電流の小さいＳｉＣＮ膜でストッパ絶縁膜１４，２２およびキャップ絶縁膜２０を構成するものである。窒素を含有したＳｉＯＣ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃、ガス種がＣ含有ガス（たとえばアルキルシラン）とＯ2とＮ2、またはＣ含有ガス（たとえばアルキルシラン）とＮ2Ｏ、ガス流量が１００〜２０００ｓｃｃｍであり、ＳｉＣＮ膜は、たとえばプラズマＣＶＤ法で形成され、その成膜条件は、たとえばｒｆパワーが２００〜１０００Ｗ、圧力が２〜１０Ｔｏｒｒ、温度が３００〜４００℃、ガス種がＣ含有ガス（たとえばアルキルシラン）とＮＨ3とＨｅ、ガス流量が１００〜２０００ｓｃｃｍである。ＳｉＣＮ膜の厚さは、たとえば５０ｎｍ程度である。
このように、本実施の形態３によれば、ＳｉＯＣ膜に窒素を含有することで、両者の接着性を向上させる。これにより、配線間のリーク電流を低減できると同時にＳｉＯＣ膜の剥離を防ぐことができる。
（実施の形態４）
図１０に示すように、本実施の形態４では、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のそれぞれを、ＳｉＣＮ膜ＡとＳｉＣ膜Ｂの積層膜で構成する。
図１１は、３種類の絶縁膜（ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜）のＴＤＤＢ（Time-dependent dielectric breakdown；経時絶縁破壊）特性を測定したグラフであり、横軸は電界強度（単位：ＭＶ／ｃｍ）、縦軸はＴＤＤＢ寿命（単位：秒）を示している。グラフから明らかなように、ＳｉＣＮ膜はＳｉＣ膜に比べＴＤＤＢ寿命が長い。
一方、図１２は、銅配線（ビア部分）のストレスマイグレーション特性とＳｉＣＮ膜およびＳｉＣ膜の関係を評価したグラフであり、横軸は銅配線の幅（単位：μｍ）、縦軸はストレスマイグレーションによる配線の不良率（単位：％）を示している。グラフから明らかなように、銅配線幅がある値以上になると、ＳｉＣＮ膜は銅配線のストレスマイグレーション特性を著しく劣化させるのに対し、ＳｉＣ膜は銅配線幅の大小に関わりなく、ストレスマイグレーション特性を殆ど劣化させない。また、ＳｉＣＮ膜とＳｉＣ膜の積層膜は、それらの中間的な特性を示す。
以上のことから、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のそれぞれを、ＳｉＣＮ膜ＡとＳｉＣ膜Ｂの積層膜で構成することにより、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のＴＤＤＢ特性の劣化を防ぐと共に、リーク電流の低減を図ることができ、かつ銅配線のストレスマイグレーション特性の劣化を防ぐことが可能となる。
なお、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のそれぞれを、ＳｉＣＮ膜ＡとＳｉＣ膜Ｂの積層膜で構成した場合は、配線層間膜１５、２３およびビア層間膜２１を構成するＳｉＯＣ膜とＳｉＣＮ膜Ａとの界面の接着力が低下する。そこで、本実施の形態では、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣ膜Ｃ、ＳｉＣ膜ＢおよびＳｉＯＮ膜Ｄの３層構造で構成し、ＳｉＯＣ膜ＣとＳｉＣＮ膜Ａとが直接接しないようにする。ここで、ＳｉＯＣ膜ＣとＳｉＯＮ膜Ｄとの間の薄いＳｉＣ膜Ｂは、ＳｉＯＣ膜ＣとＳｉＯＮ膜Ｄの接着性を高めるための接着層である。また、配線層間膜１５、２３およびビア層間膜２１の誘電率をできるだけ低くするために、ＳｉＯＣ膜Ｃよりも誘電率が高いＳｉＯＮ膜Ｄの膜厚は、ＳｉＯＣ膜Ｃよりも薄くすると共に、窒素含有量も５atoms％以下にすることが望ましい。ＳｉＯＮ膜Ｄは、例えばモノシラン（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）とをソースガスに用いたプラズマＣＶＤ法（成膜温度＝３５０〜４００℃）で堆積する。
（実施の形態５）
前記実施の形態４のように、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣ膜Ｃ、ＳｉＣ膜ＢおよびＳｉＯＮ膜Ｄの３層構造で構成した場合は、接着層であるＳｉＣ膜Ｂのエッチング選択比とＳｉＯＣ膜ＣおよびＳｉＯＮ膜Ｄのエッチング選択比が異なるために、配線溝１６、２５や接続孔２４を形成するためのエッチング工程でＳｉＣ膜Ｂがエッチングストッパ膜となり、スループットが低下する問題がある。
そこで、本実施の形態では、図１３に示すように、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣ膜ＣおよびＳｉＯＮ膜Ｄの２層構造で構成し、配線溝１６、２５や接続孔２４を形成する際にエッチングのスループットが低下するのを防止する。
一方、接着層であるＳｉＣ膜Ｂを省略した場合は、ＳｉＯＣ膜ＣとＳｉＯＮ膜Ｄの界面の接着力が低下し、膜の剥がれが発生し易くなるという問題が生じる。
膜の剥がれの原因の一つとして、ＳｉＯＣ膜Ｃの成膜後における室温でのストレスが４５ＭＰａ(引っ張り応力)であるのに対して、４５０℃におけるストレスは−１６ＭＰａ（圧縮応力）となり、膜ストレス変化は引っ張り応力から圧縮応力に変化すること、またその変化量が６１ＭＰａ（４５ＭＰａ−（−１６ＭＰａ））と大きいことが考られる。
その対策としては、ＳｉＯＣ膜Ｃを高温（例えば成膜温度＝３７５℃）で堆積することにより、ＳｉＯＣ膜Ｃの成膜後の室温でのストレスが５３ＭＰａ(引っ張り応力)から４５０℃におけるストレスは７８ＭＰａ(引っ張り応力)となり、その変化量が２５ＭＰａ（７８ＭＰａ−５３ＭＰａ）と温度変化によるストレス変動量の小さい膜となりＳｉＯＮ膜Ｄとの接着性を向上させることができると考えられる。また、ＳｉＯＣ膜Ｃを成膜した後、その表面をヘリウム（Ｈｅ）プラズマ処理または酸素プラズマ処理し、続いてＳｉＯＮ膜Ｄを堆積すると両者の接着力を向上させることができる。なお、ＳｉＯＣ膜Ｃの堆積温度が高すぎたり、プラズマ処理が過剰であったりすると、ＳｉＯＣ膜Ｃの誘電率が低下するので、成膜温度は４００℃以下、プラズマ処理時間は２０秒以下（例えば１５秒程度）とするのがよい。
また、ＳｉＯＣ膜Ｃの上部にＳｉＯＮ膜Ｄを堆積する際、ソースガスであるモノシランと亜酸化窒素の割合を変え、屈折率を１．４８５以下の膜または膜中の窒素含有量を３〜４％にした膜にすると、ＳｉＯＣ膜Ｃとの接着性が向上する。
（実施の形態６）
前記実施の形態５では、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣ膜ＣおよびＳｉＯＮ膜Ｄの２層構造で構成し、かつ両者の接着性を向上させるための各種処理を行ったが、本実施の形態では、図１４に示すように、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣ膜ＣおよびＳｉＯＣＮ膜Ｅの２層構造で構成する。この場合、ＳｉＯＣＮ膜Ｅの組成は、ＳｉＯＮ膜Ｄに比べてＳｉＯＣ膜Ｃに近いので接着性がよいことから、前記実施の形態５で行ったような膜の接着性を向上させるための各種処理が不要となる。
ＳｉＯＮ膜Ｄの上部にＳｉＯＣＮ膜Ｅを堆積するには、ＳｉＯＮ膜Ｄを堆積する途中でソースガス中に窒素を含むガスを添加し、さらに成膜を続ければよい。なお、誘電率が高くなるのを防ぐため、ＳｉＯＣＮ膜Ｅ中の窒素濃度は、１０atoms％以下にとどめることが望ましい。
また、図示は省略するが、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣＮ膜ＥおよびＳｉＯＮ膜Ｄの２層構造で構成してもよい。ＳｉＯＣＮ膜Ｅの組成は、ＳｉＯＣ膜Ｃに比べてＳｉＯＮ膜Ｄに近いので接着性がよく、前記実施の形態５で行ったような膜の接着性を向上させるための各種処理が不要となる。
（実施の形態７）
本実施の形態では、図１５に示すように、配線層間膜１５、２３およびビア層間膜２１のそれぞれを、ＳｉＯＣＮ膜Ｅで構成する。この場合は、配線層間膜１５、２３およびビア層間膜２１のそれぞれをＳｉＯＣ膜Ｃで構成する前記実施の形態１、２に比べて誘電率が高くなるが、配線層間膜１５、２３およびビア層間膜２１のそれぞれを複数の膜で構成する前記実施の形態４〜６に比べて工程が大幅に短縮できる。また、ＳｉＯＣＮ膜Ｅの組成は、ＳｉＯＣ膜Ｃに比べてＳｉＣＮ膜Ａに近いので、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のそれぞれの一部を構成するＳｉＣＮ膜Ａとの界面における接着性の低下も生じ難くなる。なお、誘電率が高くなるのを防ぐため、ＳｉＯＣＮ膜Ｅ中の窒素濃度は、１０atoms％以下にとどめることが望ましい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態５〜７では、ストッパ絶縁膜１４、２２およびキャップ絶縁膜２０のそれぞれをＳｉＣＮ膜のみで、またはＳｉＣ膜のみで構成することも可能である。
また、前記実施の形態１〜７では、ダマシン銅配線の配線層間膜またはビア層間膜に低誘電率膜を用いる場合について説明したが、これに限定されるものではない。例えばリソグラフィ技術とドライエッチング技術を用いて形成されたアルミニウム合金またはタングステン等の高融点金属膜からなる配線の上に、低誘電率の層間絶縁膜を形成する場合にも適用することができる。
本発明は、ダマシン法を用いて形成される銅配線と低誘電率の層間絶縁膜とを含む半導体装置に適用して有効な技術である。
本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態１であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 本発明の実施の形態２であるＣＭＯＳＦＥＴの製造方法を示す半導体基板の要部断面図である。 絶縁膜（ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜）のリーク電流特性を測定したグラフである。 本発明の実施の形態４であるＣＭＯＳＦＥＴを示す半導体基板の要部断面図である。 絶縁膜（ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜）のＴＤＤＢ特性を測定したグラフである。 銅配線のストレスマイグレーション特性とＳｉＣＮ膜およびＳｉＣ膜の関係を評価したグラフである。 本発明の実施の形態５であるＣＭＯＳＦＥＴを示す半導体基板の要部断面図である。 本発明の実施の形態６であるＣＭＯＳＦＥＴを示す半導体基板の要部断面図である。 本発明の実施の形態７であるＣＭＯＳＦＥＴを示す半導体基板の要部断面図である。
符号の説明
１ 半導体基板
２ 素子分離領域
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ ゲート電極
７ キャップ絶縁膜
８ サイドウォールスペーサ
９ ｎ型半導体領域
１０ ｐ型半導体領域
１１ 層間絶縁膜
１２ 接続孔
１３ プラグ
１４ ストッパ絶縁膜
１５ 配線層間膜
１６ 配線溝
１７ バリアメタル層
１８ 銅膜
１９ 配線
２０ キャップ絶縁膜
２１ ビア層間膜
２２ ストッパ絶縁膜
２３ 配線層間膜
２４ 接続孔
２５ 配線溝
２６ バリアメタル層
２７ 銅膜
２８ 配線
Ａ ＳｉＣＮ膜
Ｂ ＳｉＣ膜
Ｃ ＳｉＯＣ膜
Ｄ ＳｉＯＮ膜
Ｅ ＳｉＯＣＮ膜

Claims (15)

  1. 半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成された半導体装置であって、
    前記層間絶縁膜は、ＳｉＯＣ膜と、前記ＳｉＯＣ膜上に形成されたＳｉＣ膜と、前記ＳｉＣ膜上に形成されたＳｉＯＮ膜とからなり、
    前記キャップ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする半導体装置。
  2. 前記層間絶縁膜の中途部に、前記層間絶縁膜をエッチングして前記溝を形成する際のエッチングストッパとして機能するストッパ絶縁膜が形成され、前記ストッパ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする請求項１記載の半導体装置。
  3. 半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成された半導体装置であって、
    前記層間絶縁膜は、ＳｉＯＣ膜と、前記ＳｉＯＣ膜上に形成されたＳｉＯＮ膜とからなり、
    前記キャップ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする半導体装置。
  4. 前記層間絶縁膜の一部を構成する前記ＳｉＯＮ膜の窒素含有量は、３〜４atoms％以下であることを特徴とする請求項３記載の半導体装置。
  5. 前記層間絶縁膜の一部を構成する前記ＳｉＯＮ膜の屈折率は、１．４８５以下であることを特徴とする請求項３記載の半導体装置。
  6. 前記層間絶縁膜の中途部に、前記層間絶縁膜をエッチングして前記溝を形成する際のエッチングストッパとして機能するストッパ絶縁膜が形成され、前記ストッパ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする請求項３記載の半導体装置。
  7. 半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成された半導体装置であって、
    前記層間絶縁膜は、ＳｉＯＣ膜と、前記ＳｉＯＣ膜上に形成されたＳｉＯＣＮ膜とからなり、
    前記キャップ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする半導体装置。
  8. 前記層間絶縁膜の一部を構成する前記ＳｉＯＣＮ膜の窒素含有量は、１０atoms％以下であることを特徴とする請求項７記載の半導体装置。
  9. 前記層間絶縁膜の中途部に、前記層間絶縁膜をエッチングして前記溝を形成する際のエッチングストッパとして機能するストッパ絶縁膜が形成され、前記ストッパ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする請求項７記載の半導体装置。
  10. 半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成された半導体装置であって、
    前記層間絶縁膜は、ＳｉＯＣＮ膜からなり、
    前記キャップ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする半導体装置。
  11. 前記層間絶縁膜は、ＳｉＯＣＮ膜と、前記ＳｉＯＣＮ膜上に形成されたＳｉＯＮ膜とからなることを特徴とする請求項１０記載の半導体装置。
  12. 前記層間絶縁膜を構成する前記ＳｉＯＣＮ膜の窒素含有量は、１０atoms％以下であることを特徴とする請求項１０記載の半導体装置。
  13. 前記層間絶縁膜の中途部に、前記層間絶縁膜をエッチングして前記溝を形成する際のエッチングストッパとして機能するストッパ絶縁膜が形成され、前記ストッパ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなることを特徴とする請求項１０または１１記載の半導体装置。
  14. 半導体基板上の層間絶縁膜に形成された溝の内部に金属配線が形成され、前記層間絶縁膜および前記金属配線のそれぞれの上部に、前記配線を構成する金属の拡散を防止するキャップ絶縁膜が形成され、
    前記層間絶縁膜は、ＳｉＯＣ膜と、前記ＳｉＯＣ膜上に形成されたＳｉＯＮ膜とからなり、
    前記キャップ絶縁膜は、ＳｉＣＮ膜と、前記ＳｉＣＮ膜上に形成されたＳｉＣ膜とからなる半導体装置の製造方法であって、
    前記層間絶縁膜の一部を構成する前記ＳｉＯＣ膜を形成した後、前記ＳｉＯＣ膜の表面をプラズマ処理し、その後、前記ＳｉＯＣ膜上に前記ＳｉＯＮ膜を形成することを特徴とする半導体装置の製造方法。
  15. 前記層間絶縁膜の一部を構成する前記ＳｉＯＣ膜は、成膜温度３７５℃のプラズマＣＶＤ法で堆積することを特徴とする請求項１４記載の半導体装置の製造方法。
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Families Citing this family (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7091133B2 (en) * 2003-01-27 2006-08-15 Asm Japan K.K. Two-step formation of etch stop layer
JP4715207B2 (ja) * 2004-01-13 2011-07-06 東京エレクトロン株式会社 半導体装置の製造方法及び成膜システム
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
JP4813778B2 (ja) * 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置
DE102004042168B4 (de) * 2004-08-31 2009-08-20 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Metallisierungsschichtstapel mit kleinem ε mit erhöhter Widerstandsfähigkeit gegen Elektromigration und Verfahren zum Bilden des Halbleiterelements
US7253123B2 (en) * 2005-01-10 2007-08-07 Applied Materials, Inc. Method for producing gate stack sidewall spacers
JP4489618B2 (ja) 2005-03-14 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7563704B2 (en) * 2005-09-19 2009-07-21 International Business Machines Corporation Method of forming an interconnect including a dielectric cap having a tensile stress
JP2007214403A (ja) * 2006-02-10 2007-08-23 Renesas Technology Corp 半導体装置の製造方法
US7576003B2 (en) * 2006-11-29 2009-08-18 International Business Machines Corporation Dual liner capping layer interconnect structure and method
JP5357401B2 (ja) * 2007-03-22 2013-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20090283310A1 (en) * 2007-04-11 2009-11-19 Wei-Chih Chen Multi cap layer and manufacturing method thereof
US20100260992A1 (en) * 2007-04-11 2010-10-14 Wei-Chih Chen Multi cap layer
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
DE102008044988A1 (de) * 2008-08-29 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Verwenden einer Deckschicht in Metallisierungssystemen von Halbleiterbauelementen als CMP- und Ätzstoppschicht
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
CN104952790B (zh) * 2010-06-14 2019-01-01 瑞萨电子株式会社 半导体器件的制造方法
JP5684254B2 (ja) 2010-06-14 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
US8357608B2 (en) 2010-08-09 2013-01-22 International Business Machines Corporation Multi component dielectric layer
JP5419167B2 (ja) * 2010-08-10 2014-02-19 国立大学法人東北大学 半導体装置の製造方法および半導体装置
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9257399B2 (en) * 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9281238B2 (en) * 2014-07-11 2016-03-08 United Microelectronics Corp. Method for fabricating interlayer dielectric layer
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9362239B2 (en) * 2014-10-21 2016-06-07 Globalfoundries Inc. Vertical breakdown protection layer
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US9312224B1 (en) 2014-12-11 2016-04-12 International Business Machines Corporation Interconnect structure containing a porous low k interconnect dielectric/dielectric cap
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US10950722B2 (en) * 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
JP6594804B2 (ja) 2016-03-11 2019-10-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP7475903B2 (ja) * 2020-03-10 2024-04-30 株式会社東芝 アイソレータ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503879A (ja) * 1998-02-11 2002-02-05 アプライド マテリアルズ インコーポレイテッド 低誘電率膜を堆積するためのプラズマ処理方法
JP2002134494A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004119969A (ja) * 2002-09-03 2004-04-15 Toshiba Corp 半導体装置
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US30146A (en) * 1860-09-25 livingston
US54765A (en) * 1866-05-15 Improved broom-head
US168849A (en) * 1875-10-19 Improvement in muff-block formers
US192945A (en) * 1877-07-10 Improvement in lamp-burners
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6255217B1 (en) 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
JP3600507B2 (ja) 2000-05-18 2004-12-15 キヤノン販売株式会社 半導体装置及びその製造方法
JP4425432B2 (ja) 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002170882A (ja) 2000-12-01 2002-06-14 Nec Corp 配線構造の製造方法
JP2002203899A (ja) 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
JP2002324837A (ja) 2001-04-25 2002-11-08 Hitachi Ltd 半導体装置の製造方法
KR100416596B1 (ko) 2001-05-10 2004-02-05 삼성전자주식회사 반도체 소자의 연결 배선 형성 방법
JP2002373936A (ja) 2001-06-14 2002-12-26 Nec Corp デュアルダマシン法による配線形成方法
KR100442863B1 (ko) 2001-08-01 2004-08-02 삼성전자주식회사 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법
JP4257051B2 (ja) 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4152619B2 (ja) 2001-11-14 2008-09-17 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2002270691A (ja) 2002-02-07 2002-09-20 Nec Corp 配線構造
US7238393B2 (en) * 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002503879A (ja) * 1998-02-11 2002-02-05 アプライド マテリアルズ インコーポレイテッド 低誘電率膜を堆積するためのプラズマ処理方法
JP2002134494A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004119969A (ja) * 2002-09-03 2004-04-15 Toshiba Corp 半導体装置
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法

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