JP4528715B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、複数枚の基材が複数層に積層されてなる積層構造を備える半導体装置に係り、特に各基材に設けられている複数本の配線同士が隣接する各基材間において接続されている半導体装置及びその製造方法に関する。

近年、半導体装置の高密度化（高集積化）および小型化に対する要求が高まっている。これを実現するため、複数枚の基材（基板）を複数層に積層する技術が盛んに開発されている。そのような技術の中には、例えば半導体チップが搭載された複数枚のチップ搭載基板をそれらの厚さ方向に沿って立体的（３次元的）に積層し、これらをまとめて１枚のマザー基板上に設ける実装方法が提案されている。

一般的な積層構造用の基板（コア層、コア基板）では、その表裏（上下）両主面上に複数本の配線が設けられている。各配線には、ランドと呼ばれる接続端子が少なくとも１個設けられている。そして、各基板（配線基板）の一方の主面上に設けられている各ランドと他方の主面上に設けられている各ランドとは、各配線基板の内部に設けられているヴィアプラグ（ヴィア配線）を介して互いに接続されている。通常、各配線基板の各配線同士は、各配線基板が積層されて接着される際に積層方向に沿って互いに対向し合う各ランド同士が接続されることにより、隣接する各配線基板間で接続される。

このような構造からなる各配線基板を積層して接着する場合、各配線基板の各ランド同士が予め定められている適正なペアで（通電経路）で接続されるように、接着作業に先立って予め位置決めピン等を用いて各配線基板の上下の位置を合わせるのが一般的である。ところが、通常は、各配線の配線パターンは各配線基板ごとあるいは各主面ごとに相違している。そして、上下層間で互いに対向し合う各配線同士の間には、配線パターンの相違に起因するずれが必ず存在する。すなわち、上下層間で互いに対向し合う各配線同士の間には、いわゆるスケールファクター差が必ず存在する。また、各配線基板に位置決めピンを通すための穴を開ける際の穴開け精度や、各配線基板に設けられた位置決めピン用の穴と位置決めピンとのクリアランス等は、各配線基板ごとに異なっているのが一般的である。そして、これらを要因として、互いに対向し合う各ランド間や隣接する各配線基板間には位置ずれが必ず発生する。

これらのずれが存在すると、隣接する各配線基板において互いに対向する各主面上に設けられた各ランドが、本来接続されてはいけないランド同士で接触して短絡（ショート）不良が発生するおそれが大きくなる。あるいは、互いに対向する各主面のうち一方の主面上に設けられたランドが他方の主面上に設けられたいずれのランドとも接触しないおそれが大きくなる。このように、互いに対向し合う各ランド間や隣接する各配線基板間に位置ずれが発生すると、各配線基板間における各配線同士の接触不良（導通不良）が生じ易くなる。この結果、半導体装置全体の性能、品質、信頼性、あるいは歩留まりなどが低下するおそれが大きくなる。ひいては、半導体装置の生産効率が低下して生産コストが上昇するおそれが大きくなる。

このような問題を未然に防ぐ方法として、例えば各ランドの径を大きくする方法が提案されている（例えば特許文献１参照）。この方法によれば、当然のことながら、互いに対向し合う各ランド間における位置ずれの許容値（許容誤差）や、積層された各配線基板間における積層位置のずれの許容誤差を緩和することができる。ところが、この方法では、同じ主面上で互いに隣接して設けられる各ランド同士の間隔（接続ピッチ）が大きくなる。当然、これら大径の各ランドに接続される相手側の各ランド同士の接続ピッチも大きくなる。したがって、この方法では、半導体装置の高密度化および小型化に対する要求を達成することは極めて困難である。
特開２００２−５７２７６号公報

本発明では、複数本の配線が設けられている複数枚の基材が複数層に積層されているとともに、各基材の積層位置のずれなどに対する許容誤差を緩和することなく、各基材間における各配線同士の接触不良を抑制しつつ各配線の狭ピッチ化を図り得る半導体装置及びその製造方法を提供する。

前記課題を解決するために、本発明の一態様に係る半導体装置は、配線が少なくとも１本ずつ設けられているとともに、一方の主面同士を互いに対向して積層されており、かつ、前記各配線同士が前記各主面間において接続されている少なくとも２枚の基材を具備する半導体装置であって、互いに対向し合う前記各主面上には前記各配線同士を前記各主面間において接続する複数個の接続部が前記各配線に接続されて互いに隣接して設けられているとともに、同一の前記各主面上に設けられた前記各接続部のうち少なくとも１個の前記接続部は隣接する他の前記接続部よりも小さく形成されており、また前記各接続部は前記各主面間において互いに１対１で対向し合う位置に設けられているとともに、前記各接続部同士が接続されることにより前記各配線同士が前記各主面間において接続されており、さらに１対１で接続されている前記各接続部の対において一方の前記接続部は他方の前記接続部よりも小さく形成されていることを特徴とするものである。

本発明によれば、配線が少なくとも１本ずつ設けられている複数枚の基材が複数層に積層されているとともに、各基材の積層位置のずれなどに対する許容誤差を緩和することなく、各基材間における各配線同士の接触不良を抑制しつつ各配線の狭ピッチ化を図り得る半導体装置を提供することができる。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図４を参照しつつ説明する。図１、図３、および図４は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。また、図２は、図１中実線の円で囲んだ部分を拡大して示す断面図である。ただし、図１〜図４においては、半導体素子（半導体チップ）の図示を省略する。

本実施形態は、複数本の配線が設けられている複数枚の基材（配線基材）が３次元的（立体的）に複数層に積層された、いわゆる積層型半導体装置に関する。具体的には、２枚の配線基材がそれらの厚さ方向に沿って上下２層に積層されているとともに、各配線基材の各配線同士が上下各配線基材間において接続されている積層型半導体装置に関する。以下、詳しく説明する。

先ず、図１に示すように、２枚の基材１を、それらの一方の主面１ａ同士が互いに対向し合う姿勢で上下２層に積層して配置する。以下、各基材１の互いに対向し合う主面１ａを第１の主面と称することとする。また、各基材１の他方の主面である第１の主面１ａとは反対側の主面１ｂを、第２の主面と称することとする。各基材１は、例えばポリイミド、ガラスエポキシ、ＢＴレジン、ＰＥＴ、あるいはＰＣＢ等の絶縁性を有する樹脂により形成されている。また、各基材１は、それら絶縁性を有する材料のみならず、その他の可撓性（柔軟性）を有する材料により形成されても構わない。各基材１は、コア層あるいはコア基板とも称される。各基材１の第１の主面１ａ上および第２の主面１ｂ上には、配線２が複数本ずつ設けられている。各配線２は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）により形成されている。以下、各基材１を配線基板（配線基材）と称することとする。

また、図１に示すように、上下各配線基板１の各第１の主面１ａ上には、上下各配線基板１の各配線２同士を各第１の主面１ａ間において接続する複数個の接続部３が、各配線２に接続されて設けられている。これら各接続部３は、各第１の主面１ａ上において互いに隣接して並ぶように配置されている。それとともに、上側（上層）の配線基板１の第１の主面１ａ上の各接続部３と、下側（下層）の配線基板１の第１の主面１ａ上の各接続部３とは、上下各配線基板１（上下各第１の主面１ａ）の間において互いに１対１で対向し合う位置に設けられている。また、本実施形態においては、上下各配線基板１の各第２の主面１ｂ上にも、複数個の接続部３が各配線２に接続されて、かつ、互いに隣接して並ぶように設けられている。そして、これら上下各配線基板１の各第２の主面１ｂ上の各接続部３は、上下各配線基板１を間に挟んで上下各配線基板１の各第１の主面１ａ上の各接続部３と互いに１対１で対向し合う位置に設けられている。

また、図１に示すように、上下各配線基板１の内部には、上下各配線基板１をそれらの厚さ方向に沿って貫通して基材内接続用導電体としてのヴィアプラグ４が複数個設けられている。そして、上下各配線基板１の各第１の主面１ａ上に設けられている各接続部３は、各ヴィアプラグ４を介して各第２の主面１ｂ上に設けられている各接続部３に１対１で接続されている。すなわち、上下各配線基板１の各第１の主面１ａ上に設けられている各配線２と各第２の主面１ｂ上に設けられている各配線２とは、上下各配線基板１の内部に設けられている各ヴィアプラグ４を介して互いに接続されている。このように、上下各配線基板１の第１の主面１ａ上および第２の主面１ｂ上に設けられている各接続部３、ならびに上下各配線基板１の内部に設けられている各ヴィアプラグ４は、それぞれ各配線２の一部を構成している。

また、図１に示すように、各接続部３は、大小２種類の異なる大きさ（サイズ）に作り分けられている。すなわち、各接続部３は、より小さい接続部３ａとより大きい接続部３ｂとのいずれかに形成されている。以下の説明において、より小さい接続部３ａを第１の接続部と称するとともに、より大きい接続部３ｂを第２の接続部と称することとする。そして、各第１の接続部３ａと各第２の接続部３ｂとは、上下各配線基板１の第１および第２の各主面１ａ，１ｂに沿って１個ずつ交互に入れ替えられて設けられている。ここで、第１および第２の各主面１ａ，１ｂに沿って互いに隣接し合う各第１の接続部３ａと各第２の接続部３ｂとの間隔を１ピッチと規定する。すると、各第１の接続部３ａと各第２の接続部３ｂとは、第１および第２の各主面１ａ，１ｂに沿って１ピッチごとに連続して複数箇所において互いに入れ替えられて配置されている。

また、図１に示すように、各第１の接続部３ａと各第２の接続部３ｂとは、互いに対向し合う各第１の主面１ａ間において、互いに１対１で対向し合う位置に設けられている。すなわち、各第１の接続部３ａと各第２の接続部３ｂとは、互いに対向し合う各第１の主面１ａ間において、各第１の主面１ａに沿って１ピッチごとに連続して複数箇所において上下層で交互に入れ替えられて配置されている。したがって、互いに対向し合う各第１の主面１ａ間において、各第１の接続部３ａは各第２の接続部３ｂと接続される。すなわち、互いに対向し合う各第１の主面１ａ間においては、各接続部３は互いに大きさの異なる相手と１対１で接続される。

さらに、図１に示すように、各第１の接続部３ａと各第２の接続部３ｂとは、上下各配線基板１の第１の主面１ａと第２の主面１ｂとの間においても、互いに１対１で対向し合う位置に設けられている。すなわち、上下各配線基板１ともに、各第１の主面１ａ上に設けられている各第１の接続部３ａは、各第２の主面１ｂ上に設けられている各第２の接続部３ｂに各ヴィアプラグ４を介して１対１で接続されている。同様に、第１の主面１ａ上に設けられている各第２の接続部３ｂは、第２の主面１ｂ上に設けられている各第１の接続部３ａに各ヴィアプラグ４を介して１対１で接続されている。

本実施形態においては、各第１の接続部３ａは、各配線２の幅と同等以下の大きさに形成されている。具体的には、各第１の接続部３ａは、各配線２の一部（一端部）か、あるいは各配線２の幅と同等の大きさの径からなる基材間接続端子（接続ランド）のいずれかである。これに対して、各第２の接続部３ｂは、各配線２の幅よりも大きく形成されている。具体的には、各第２の接続部３ｂは、各配線２の幅よりも大きな径からなる基材間接続端子（接続ランド）である。以下の説明においては、各第１の接続部３ａを、より小さな基材間接続端子としての第１のランドと称することとする。また、各第２の接続部３ｂを、より大きな基材間接続端子としての第２のランドと称することとする。さらに、本実施形態においては、各ヴィアプラグ４は、それらの径を各第１のランド３ａと同等の大きさに形成されている。すなわち、各ヴィアプラグ４の径は、各配線２の幅と同等の大きさに形成されている。したがって、本実施形態においては、後述するように、互いに隣接し合う各ヴィアプラグ４同士の間隔（ピッチ）が互いに隣接し合う各配線２同士の間隔（ピッチ）となる。

また、図１に示すように、互いに対向し合う各第１の主面１ａ上に設けられている各第１のランド３ａの端部（端面）上には、それぞれ１個の基材間接続用導電体５が設けられている。すなわち、各第１のランド３ａおよび各第２のランド３ｂと同様に、各基材間接続用導電体５も、各第１の主面１ａに沿って１ピッチごとに連続して複数箇所において上下層で交互に入れ替わるように配置されて各第１のランド３ａの端面上に設けられている。これら各基材間接続用導電体５は、各第１の主面１ａ間において互いに１対１で対向し合う各第１の接続部３ａと各第２の接続部３ｂとを接続する基材間接続用接続用電極となる。具体的には、各基材間接続用導電体５は、各第１のランド３ａ側から各第１のランド３ａに対向配置されている各第２のランド３ｂ側に向けて突出するように形成された突起形状の電極である。そして、これら各電極５は、各第１のランド３ａと同等以下の大きさに形成されている。本実施形態においては、各電極５はワイヤボンディング法を応用したスタッドバンプ法により形成される。したがって、各電極５はより具体的には、いわゆるスタッドバンプである。各スタッドバンプ５は、具体的には以下に述べるように形成される。

先ず、各第１の主面１ａ上に設けられている各第１のランド３ａの端面上に、ボンディングワイヤの材料となる所定量の導電体５を図示しないボンディングツールを用いて供給して付着させる。この後、導電体５の供給を止めた状態でボンディングツールを各第１のランド３ａから遠ざける。これにより、ボンディングワイヤを引き千切ったような突起形状のスタッドバンプ５が各第１のランド３ａの端面上に固着される。ボンディングワイヤは、一般的には導電性が高く、かつ、酸化（劣化）し難い金（Ａｕ）を用いて形成される。したがって、各スタッドバンプ５もＡｕにより形成されることが好ましい。このスタッドバンプ法は、一般的なめっき法よりも低コストであるとともに、汎用性が高い。また、スタッドバンプ法は、一般的なめっき法よりも作業時間を短縮できるので、生産性を向上させることができる。

また、図示は省略するが、各スタッドバンプ５を介した各第１のランド３ａと各第２のランド３ｂとの接続状態を向上させるために、各第１のランド３ａの表面には各スタッドバンプ５を設けるのに先立って予めＡｕめっきを施しておくことが好ましい。それとともに、各第２のランド３ｂの表面には各スタッドバンプ５を接続するのに先立って予め錫（Ｓｎ）めっきを施しておくことが好ましい。

次に、図２を参照しつつ、上下各配線基板１に設けられている各配線２の一部を構成する各第１のランド３ａ、各第２のランド３ｂ、および各ヴィアプラグ４のそれぞれの寸法や互いの相対的な位置関係についてより詳しく説明する。図２は、図１中実線の円で囲んだ部分を拡大して示す断面図である。なお、図２においては、図面を見易くするため、各スタッドバンプ５の図示を省略する。

本実施形態においては、図２中Ａで示す各第１のランド３ａの径を約１５０μｍに設定する。また、図２中Ｂで示す各第２のランド３ｂの径を約３５０μｍに設定する。そして、図２中Ｃで示す各第１の主面１ａ上および各第２の主面１ｂ上において互いに隣接し合う各第１のランド３ａと各第２のランド３ｂとの間隔を約１００μｍに設定する。すると、図２中Ｄで示す互いに隣接し合う各第１のランド３ａの端部から各第２のランド３ｂの端部までの間隔は約６００μｍとなる。また、図２中Ｅで示す互いに隣接し合う各ヴィアプラグ４の中心同士の間隔は約３５０μｍとなる。当然、各第１の主面１ａ上および各第２の主面１ｂ上において互いに隣接し合う各第１のランド３ａの中心と各第２のランド３ｂの中心との間隔も約３５０μｍとなる。したがって、本実施形態における互いに隣接し合う各配線２同士の間隔（ピッチ）は約３５０μｍとみなすことができる。すなわち、本実施形態においては、各配線２は、１ピッチが約３５０μｍの大きさで上下各配線基板１に設けられている。

次に、以上説明した構造からなる上下各配線基板１を接着して一体化するとともに、互いに対向し合う各第１の主面１ａ上に設けられている各第１のランド３ａと各第２のランド３ｂとを各スタッドバンプ５を介して接続する。

具体的には、先ず、図３に示すように、下側（下層）の配線基板１を基板支持具としてのテーブル６上に載置する。この際、下側の配線基板１は、その第１の主面１ａを上方に向けるとともに、その第２の主面１ｂをテーブル６の上面（表面）に対向させた姿勢でテーブル６上に載置される。それとともに、上側（上層）の配線基板１を下側の配線基板１の上方に配置する。この際、上側の配線基板１は、その第１の主面１ａを下側の配線基板１の第１の主面１ａに対向させた姿勢で下側の配線基板１の上方に配置される。

図３に示すように、上下各配線基板１の各第１の主面１ａの周縁部には、上下各配線基板１の位置合わせを行うための位置合わせ用マーク（アライメントマーク）７が設けられている。そして、前述した姿勢で対向配置された上下各配線基板１の間には、上下各配線基板１の各アライメントマーク７を検出するための位置合わせ用カメラ８が挿入される。位置合わせ用カメラ８は、上下各配線基板１の各アライメントマーク７を検出することにより、上下各配線基板１同士の相対的なずれ量（積層位置ずれ量）を位置補正情報として図示しない制御装置（制御用コンピュータ）に伝える。位置合わせ用カメラ８から上下各配線基板１の位置補正情報（位置ずれ情報）を受け取った制御用コンピュータは、この情報に基づいて上側の配線基板１と下側の配線基板１とが互いに適正な位置で対向し合うようにテーブル６を所定の方向に回転させたり、あるいは移動させたりする。これにより、上下各配線基板１間の位置ずれが適正に修正されて、上側の配線基板１と下側の配線基板１とが互いに適正な位置で積層される。上下各配線基板１間の位置ずれが修正された後、上下各配線基板１の間から位置合わせ用カメラ８が引き抜かれる。

続けて、位置ずれが修正された上側の配線基板１と下側の配線基板１とを接着して一体化する。具体的には、図３中白抜き矢印で示すように、下側の配線基板１が載置されたテーブル６を上側の配線基板１に向けて上昇させる。この際、上側の配線基板１と下側の配線基板１との間には接着材供給ノズル９から所定量の接着材１０が供給される。テーブル６は、上下各配線基板１の各第１の主面１ａ上の各第１のランド３ａ上に設けられている各スタッドバンプ５がこれらに対向する各第２のランド３ｂと接触して、１対１で対向し合う各第１のランド３ａと各第２のランド３ｂとが互いに適正な状態で接合されるまで上昇させられる。これにより、上側の配線基板１と下側の配線基板１とが接着材１０を介して圧着されて固定される。

なお、この圧着工程を行う際には、図３に示すように、上側の配線基板１の上方には上側の配線基板１の動きをその上方から規制する圧着ツール１１が配置される。圧着ツール１１は、下側の配線基板１が上側の配線基板１に当接した際に上側の配線基板１が傾いたり再び位置ずれを起こしたりしないように、また下側の配線基板１が上側の配線基板１に向けて適正な圧力で押圧されるように、上側の配線基板１の姿勢や位置を適正な状態に保持する。これにより、上下各配線基板１のそれぞれに適正な圧力が加えられる。このような圧着工程によれば、上下各配線基板１を積層する際の位置きめピンが不要になるとともに、上下各配線基板１間の積層位置の精度を容易に向上させることができる。また、上側の配線基板１と下側の配線基板１とは、単なる圧着工程ではなく熱圧着工程により接着されても構わないのはもちろんである。

これまでの工程により、図４に示すように、所望の積層構造を有する積層型半導体装置１２を得る。すなわち、積層型半導体装置１２においては、上側の配線基板１と下側の配線基板１との間における積層位置のずれが許容誤差の範囲内に収められており、上側の配線基板１と下側の配線基板１とが互いに適正な位置および姿勢で一体化されている。それとともに、上側の配線基板１の第１の主面１ａ上に設けられている各第１のランド３ａと下側の配線基板１の第１の主面１ａ上に設けられている各第２のランド３ｂとが、各スタッドバンプ５を介して適正な状態で電気的に接続されている。同様に、上側の配線基板１の第１の主面１ａ上に設けられている各第２のランド３ｂと下側の配線基板１の第１の主面１ａ上に設けられている各第１のランド３ａとが、各スタッドバンプ５を介して適正な状態で電気的に接続されている。すなわち、上側の配線基板１に設けられている各配線２と下側の配線基板１に設けられている各配線２とが、互いに対向し合う各第１の主面１ａ間において各第１のランド３ａ、各第２のランド３ｂ、および各スタッドバンプ５を介して適正な通電経路で電気的に接続されている。

本発明者らが行った実験によれば、本実施形態に係る積層型半導体装置１２においては、上側の配線基板１と下側の配線基板１との間における積層位置のずれは約２５μｍであり、従来よりも大幅に低減されていることが分かった。

次に、本実施形態に対する第１〜第３の比較例について図５〜図１６を参照しつつ説明する。

先ず、図５および図６を参照しつつ、本実施形態に対する第１の比較例について説明する。図５および図６は、本実施形態に対する第１の比較例を示す工程断面図である。

図５に示すように、第１の比較例においては、３枚の配線基板１０１の上下（表裏）両主面上に設けられている複数個のランド１０２がすべて同じ大きさに形成されている。そして、これら各ランド１０２の径は、各ヴィアプラグ１０３の径よりも大きく形成されている。また、第１の比較例においては、各ヴィアプラグ１０３の径の大きさは、図示しない各配線の幅と同じ大きさに設定されている。したがって、第１の比較例においては、各ランド１０２の径は、各配線の幅よりも大きく形成されている。このような構造からなる３枚の配線基板１０１を、それらの厚さ方向に沿って３層に立体的（３次元的）に積層する。この後、隣接する各配線基板１０１の各主面間において１対１で対向し合う各ランド１０２同士をスタッドバンプ１０４を介して接続する。

背景技術において説明したように、従来の基板の積層方法によれば、積層された各配線基板１０１間には必ず位置ずれが発生する。各配線基板１０１間に位置ずれが発生すると、図６に示すように、本来接続されてはいけないランド１０２同士が接触して短絡（ショート）不良が発生するおそれが大きくなる。あるいは、互いに対向する各主面のうち一方の主面上に設けられたランド１０２が他方の主面上に設けられたいずれのランド１０２とも接触しないおそれが大きくなる。これらの結果、各配線基板１０１間における各配線同士の接触不良（導通不良）が生じ易くなる。

そして、このような各配線基板１０１間の積層位置のずれは、一般的に約１００μｍ以上になる。第１の比較例において各ヴィアプラグ１０３の径の大きさを約１００μｍに設定する。すると、位置ずれによる各ランド１０２同士の接触不良を回避するためには、各ランド１０２の径の大きさを約３００μｍ以上に設定する必要が生じる。それとともに、各配線基板１０１の各主面に沿って互いに隣接し合う各ランド１０２同士の間隔（ピッチ、スペース）を、約３００μｍ以上に設定する必要が生じる。この結果、各配線基板１０１間の位置ずれによる各ランド１０２同士の接触不良を回避可能な各ランド１０２同士のピッチ（接続ピッチ）は、最小でも約４００μｍとなる。すなわち、第１の比較例においては、各配線基板１０１間の位置ずれによる各配線同士の接触不良を回避可能な各配線同士のピッチは、最小でも約４００μｍとなる。この結果、要求される半導体装置の高密度化や小型化を達成することが極めて困難となる。

これに対して、本実施形態に係る半導体装置１２においては、各配線２同士のピッチを前述したように約３５０μｍに設定することができる。すなわち、本実施形態に係る半導体装置１２は、第１の比較例に比べて約５０μｍも狭ピッチ化することができる。この結果、要求される半導体装置１２の高密度化や小型化を容易に達成することができる。また、上下各配線基板１の各第１の主面１ａ間において互いに対向し合う各第１のランド３ａと各第２のランド３ｂとの接続の中心位置が若干ずれたとする。しかし、このような場合においても、各第２のランド３ｂの径は第１の比較例に係る各ランド１０２の径と同等以上の大きさに形成されているので、各第１のランド３ａが本来接続されるべきではない各第２のランド３ｂに接続されて短絡（ショート）不良が発生するおそれは殆どない。同様に、一方の第１の主面１ａ上に設けられている各第１のランド３ａおよび各第２のランド３ｂが他方の第１の主面１ａ上に設けられている各第１のランド３ａおよび各第２のランド３ｂのいずれとも接触しない状態が発生するおそれも殆どない。

このように、本実施形態に係る半導体装置１２においては、上下各配線基板１間における各配線２同士の接触不良（接続不良）が発生するおそれは殆どない。したがって、本実施形態に係る半導体装置１２によれば、上下各配線基板１間における積層位置ずれに対する許容誤差や、上下各配線基板１の各配線２のパターン差によるスケールファクター差に対する許容誤差を緩和することなく、上下各配線基板１間における各配線２同士の接触不良を抑制しつつ各配線２の狭ピッチ化を図ることができる。

次に、図７〜図１１を参照しつつ、本実施形態に対する第２の比較例について説明する。図７および図９〜図１１は、本実施形態に対する第２の比較例を示す工程断面図である。また、図８は、図７中実線の円で囲んだ部分を拡大して示す断面図である。

図７に示すように、第２の比較例においては、４枚の配線基板２０１がそれらの厚さ方向に沿ってＬ１〜Ｌ４の４層に立体的（３次元的）に積層されている。各配線基板２０１の一方の主面である下面（裏面）には、半導体素子（半導体チップ）２０２がそれぞれ１個ずつ搭載されている。各半導体素子２０２は、それらの電極２０２ａを介して各配線基板（チップ搭載基板）２０１の下面上に設けられているチップ接続配線（チップ接続用ランド）２０３に接続されている。各チップ接続用ランド２０３は、例えばＣｕにより形成されている。各チップ接続配線２０３は、各チップ搭載基板２０１をそれらの厚さ方向に沿って貫通して設けられている各チップ接続用ヴィアプラグ２０４に接続されている。各チップ接続用ヴィアプラグ２０４は、例えばＳｎと銀（Ａｇ）との合金により形成されている。各チップ搭載基板２０１は、紙のように薄く形成されているので、ＰＴＰ（Paper Thin Package）テープとも称される。

また、各配線基板２０１の下側には、各半導体素子２０２が隣接する他の層の各配線基板２０１に接触するのを防止するためのスペーサとしての緩衝基板（スペーサ基板）２０５が配置されている。これら各スペーサ基板２０５は、同じ層に配置されている各チップ搭載基板２０１と一体化される。また、各スペーサ基板２０５には、それらを厚さ方向に沿って貫通して、同じ層に配置されている各チップ搭載基板２０１の各チップ接続配線２０３に接続される中継用ヴィアプラグ２０６が設けられている。各中継用ヴィアプラグ２０６は、例えばＣｕを材料とするヴィアフィルめっき法により形成されている。それとともに、各スペーサ基板２０５の同じ層の各チップ搭載基板２０１と対向しない側の主面上には、中継用ヴィアプラグ２０６を他の層の各チップ搭載基板２０１の各チップ接続用ヴィアプラグ２０４に接続するための中継配線（中継用ランド）２０７が設けられている。各中継用ランド２０７は、例えばＣｕにより形成されている。

さらに、４層に積層された各チップ搭載基板２０１のうち最上層であるＬ１層のチップ搭載基板２０１の上方には、Ｌ０層の基板としてのマザーボード２０８が設けられている。また、最下層であるＬ４層のチップ搭載基板２０１の下方には、Ｌ５層の基板としての第１の保護基板２０９が設けられている。また、この第１の保護基板２０９の下方には、Ｌ６層の基板としての第２の保護基板２１０が設けられている。さらに、Ｌ０層のマザーボード２０８とＬ１層のチップ搭載基板２０１との間、Ｌ１層のスペーサ基板２０５とＬ２層のチップ搭載基板２０１との間、Ｌ２層のスペーサ基板２０５とＬ３層のチップ搭載基板２０１との間、Ｌ３層のスペーサ基板２０５とＬ４層のチップ搭載基板２０１との間、Ｌ４層のスペーサ基板２０５とＬ５層の第１の保護基板２０９との間には、それぞれ基板間接着材２１４が設けられている。

次に、図８および図９を参照しつつ、各チップ搭載基板２０１に設けられているチップ接続用ランド２０３およびチップ接続用ヴィアプラグ２０４、ならびに各スペーサ基板２０５に設けられている中継用ヴィアプラグ２０６および中継用ランド２０７のそれぞれの寸法や互いの相対的な位置関係についてより詳しく説明する。図８は、図７中実線の円で囲んだ部分を拡大して示す断面図である。

この第２の比較例においては、図８中Ｓで示す各チップ接続用ランド２０３の径が約３５０μｍに設定されている。また、図８中Ｔで示す各チップ接続用ヴィアプラグ２０４の径が約１５０μｍに設定されている。また、図８中Ｕで示す各チップ接続用ヴィアプラグ２０４の側面から各チップ接続用ランド２０３の端部までの距離が約１００μｍに設定されている。さらに、各チップ接続用ランド２０３の下側には、ＳｎおよびＡｇからなるめっき層２１１が設けられている。

また、図８中Ｖで示す各スペーサ基板２０５の上面から突出している各中継用ヴィアプラグ２０６の端部の高さは、約０〜１５μｍに設定されている。各中継用ヴィアプラグ２０６の端部（端面）上には、約１０μｍの厚さを有するバンプ２１１が設けられている。このバンプ２１１は、例えば半田もしくはめっき法により形成される。また、各スペーサ基板２０５の上面には、約１５〜３０μｍの厚さを有する端子部接着材２１２が設けられている。また、図８中Ｗで示す各中継用ランド２０７の径は約３５０μｍに設定されている。各中継用ランド２０７の下側には、約０．５μｍの厚さを有するＳｎからなる置換めっき層２１３が設けられている。

このような構造からなるチップ接続用ランド２０３、チップ接続用ヴィアプラグ２０４、中継用ヴィアプラグ２０６、および中継用ランド２０７等が図８中実線で示すように互いに接続されることにより、通電経路が形成される。

また、各スペーサ基板２０５に設けられている中継用ヴィアプラグ２０６および中継用ランド２０７は、図９に示すように互いに隣接して設けられている。この第２の比較例においては、図９中Ｘで示す互いに隣接し合う各中継用ランド２０７同士の間隔（ピッチ）は、約１００μｍに設定されている。したがって、図９中Ｘで示す互いに隣接し合う各中継用ランド２０７同士の端部から端部までの間隔は約８００μｍとなる。また、図９中Ｚで示す互いに隣接し合う各中継用ヴィアプラグ２０６の中心同士の間隔は約４５０μｍとなる。当然、各第１の主面１ａ上および各第２の主面１ｂ上において互いに隣接し合う各中継用ランド２０７の中心同士の間隔も約４５０μｍとなる。したがって、第２の比較例における互いに隣接し合う各配線同士の間隔（ピッチ）は約４５０μｍとみなすことができる。すなわち、第２の比較例においては、各配線は、１ピッチが約４５０μｍの大きさで上下各配線基板１に設けられている。この結果、第２の比較例においては、第１の比較例にも増して半導体装置の高密度化や小型化を達成することが極めて困難となる。

これに対して、本実施形態に係る半導体装置１２においては、各配線２同士のピッチを前述したように約３５０μｍに設定することができる。すなわち、本実施形態に係る半導体装置１２は、第２の比較例に比べて約１００μｍも狭ピッチ化することができる。この結果、要求される半導体装置１２の高密度化や小型化を容易に達成することができる。

また、前述したように、本実施形態に係る半導体装置１２においては、図２中Ｄで示す互いに隣接し合う各第１のランド３ａの端部から各第２のランド３ｂの端部までの間隔を約６００μｍとに設定することができる。これは、図９中Ｘで示す、第２の比較例において互いに隣接し合う各中継用ランド２０７同士の端部から端部までの間隔約８００μｍに比べて約２００μｍも狭い。当然のことながら、面積の増減は辺（ピッチ）の長さの２乗で利いてくる。しかるに、第２の比較例においては中継用ヴィアプラグ２０６を約２０ｍｍ角のパッケージに２４本しか設けることができないとすると、本実施形態に係る半導体装置１２においては３２本のヴィアプラグ４を設けることができる。すなわち、本実施形態に係る半導体装置１２は、第２の比較例とを比べて約１．３倍の実装密度を達成することができる。

次に、図１０および図１１を参照しつつ、第２の比較例に係る各チップ搭載基板２０１および各スペーサ基板２０５の積層方法について説明する。

図１０に示すように、図７に示すように積層された４枚の各チップ搭載基板２０１および各スペーサ基板２０５、マザーボード２０８、ならびに第１および第２の各保護基板２０９，２１０を、下治具２１４の上に載置する。この際、第２の保護基板（下基板）２１０と下治具２１４との間には、離型紙２１５を設ける。また、マザーボード２０８の上には、上治具２１６を載置する。この際、マザーボード（上基板）２０８と上治具２１６との間にも、離型紙２１５を設ける。図１０中破線で囲んで示すマザーボード２０８と第１の保護基板２０９とで挟まれた部分には、各層ごとに一体化された各チップ搭載基板（ＩＣ搭載基板）２０１および各スペーサ基板２０５が内層基板として配置されている。このように、下治具２１４と上治具２１６との間に挟まれた４枚の各チップ搭載基板２０１および各スペーサ基板２０５、マザーボード２０８、ならびに第１および第２の各保護基板２０９，２１０のそれぞれの位置を、２本の樹脂製の位置決めピン２１７を用いて位置決めする。

第２の比較例においては、直径が約４．９５ｍｍの２本の位置決めピン２１７を用いることとする。また、下治具２１４に形成されている位置決めピン２１７を通すための下治具穴２１８は、それらの直径が約４．９５ｍｍに形成されているものとする。さらに、上治具２１６に形成されている位置決めピン２１７を通すための上治具穴２１９は、それらの直径が約５．０５ｍｍに形成されているものとする。そして、各チップ搭載基板２０１、各スペーサ基板２０５、マザーボード２０８、ならびに第１および第２の各保護基板２０９，２１０には、それぞれ各位置決め用の穴２２０が形成されている。このような設定の下、各チップ搭載基板２０１、各スペーサ基板２０５、マザーボード２０８、ならびに第１および第２の各保護基板２０９，２１０を、下治具２１４および上治具２１６を用いて上下方向からプレスする。すると、各位置決めピン２１７、各下治具穴２１８、各上治具穴２１９、および各位置決め用の穴２２０のそれぞれの直径の大きさの差により、各チップ搭載基板２０１、各スペーサ基板２０５、マザーボード２０８、ならびに第１および第２の各保護基板２０９，２１０の間に少なくとも約０．０５ｍｍの位置ずれが発生する。すると、前述したように、各基板２０１，２０５，２０８，２０９，２１０間における各配線同士の接触不良が生じ易くなる。

次に、図１１を参照しつつ、積層された各基板２０１，２０５，２０８，２０９，２１０に発生する位置ずれ量と、これら各位置ずれ量から決まる各ヴィアプラグ２０４，２０６の径および各ランド２０３，２０７の径の大きさとの関係について説明する。図１１に示すように、互いに隣接する各基板２０１，２０５，２０８，２０９，２１０間における各ヴィアプラグ２０４，２０６と各ランド２０３，２０７との間の位置ずれ量を、上層側から下層側に向けて順番にＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８とする。また、各ヴィアプラグ２０４，２０６と各ランド２０３，２０７との間の位置ずれの原因となる各部材の加工精度（μｍ）およびプレス精度（μｍ）の許容誤差をそれぞれ次のように定める。

（１）加工精度（μｍ）
ａ：各ヴィアプラグ２０４，２０６の位置の誤差 ＜ ±３０μｍ
ｂ：各ヴィアプラグ２０４，２０６の径の誤差 ＜ ±１０μｍ
ｃ：各ランド２０３，２０７の位置の誤差 ＜ ±３０μｍ
ｄ：各ランド２０３，２０７の径の誤差 ＜ ±７．５μｍ
（２）プレス精度（μｍ）
ｅ：各層間における各基板２０１，２０５，２０８，２０９，２１０同士の位置ずれ
＜ ±５０μｍ
ｆ：各位置きめ用穴２２０の位置精度 ＜ ±５０μｍ
そして、各部材の加工精度および各部材のプレス精度（大判合わせ精度）を考慮したＤ１〜Ｄ８までの総合の位置ずれ量Ｄ_total は、次の式で求めることができる。

Ｄ_total ＝ Ｄ１＋Ｄ２＋Ｄ３＋Ｄ４＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ８
＝ √（ａ² ＋ｂ² ＋ｃ² ＋ｄ² ＋ｅ² ＋ｆ² ）
≒ ±８３μｍ
したがって、前述した設定によれば、各ヴィアプラグ２０４，２０６の径の大きさと各ランド２０３，２０７の径の大きさとの関係は次の式で表すことができる。

各ランド２０３，２０７の径 ≧ 各ヴィアプラグ２０４，２０６の径 ± ８３μｍ
すなわち、各ランド２０３，２０７の径は、各ヴィアプラグ２０４，２０６の径に対して約８３μｍ以上大きく形成する必要がある。このため、前述したように、第２の比較例においては、第１の比較例にも増して半導体装置の高密度化や小型化を達成することが極めて困難となる。

これに対して、本実施形態に係る積層型半導体装置１２においては、前述したように上側の配線基板１と下側の配線基板１との間における積層位置のずれは約２５μｍであった。したがって、本実施形態に係る積層型半導体装置１２においては、第２の比較例に比べて、各基板１間および各配線２間の接続ピッチを３倍以上も狭くすることができる。すなわち、本実施形態に係る積層型半導体装置１２は、第２の比較例に比べて、各基板１間および各配線２間の接続ピッチを３倍以上もファインピッチ化することができる。ひいては、本実施形態に係る積層型半導体装置１２は、第２の比較例に比べて、３倍以上も高集積化（高密度化）および微細化することができる。

次に、図１２〜図１６を参照しつつ、本実施形態に対する第３の比較例について説明する。図１２〜図１６は、本実施形態に対する第３の比較例をフローチャートにして示す図である。この第３の比較例は、積層型半導体装置の一般的な製造方法に関する。

先ず、図１２に示すように、積層する複数枚の基板に対してＣｕ箔およびプリプレグを貼り合わせる。具体的には、先ず、各基板に対してＣｕ箔およびプリプレグを積層して板合わせする。この後、それらに対して真空熱プレスを施す。次に、Ｃｕ箔およびプリプレグが貼り合わされた各基板に対して位置決め用の基準穴をドリル加工により形成する。具体的には、先ず、各基板に対して治具ピンを立てる。続けて、各基板に対してガイド板をセットする。続けて、各基板の位置決め用の基準穴の座標を穴開け加工機に入力する。この後、各基板に対してドリル加工により位置決め用の基準穴を形成する。

次に、位置決め用の基準穴が形成された各基板に対して、研磨剤、酸処理液、および純水を用いるいわゆる前処理を施す。具体的には、先ず、各基板に対してＣｕ箔の表面研磨処理を施す。続けて、各基板に対して酸による洗浄処理を施す。この後、各基板に対して純水による洗浄処理を施す。続けて、図１３に示す各工程に移る。

次に、図１３に示すように、前処理が施された各基板に対して、ドライフィルム、現像液、エッチング液、中和剤、剥離液、および純水を用いるＣｕパターンエッチング処理を施す。具体的には、先ず、前処理が施された各基板に対してドライフィルムをラミネートする。続けて、各基板に対してパターンフィルムを貼り合わせる。続けて、各基板に対して露光処理を施す。続けて、各基板に対して現像処理を施す。続けて、各基板に対してＣｕエッチング処理を施す。続けて、各基板に対して中和処理を施す。続けて、各基板に対してフィルム剥離処理を施す。続けて、各基板に対して純水洗浄処理を施す。この後、各基板に対して乾燥処理を施す。

次に、乾燥処理が施された各基板に対して、ＣＺ液、中和剤、および純水を用いるパターンエッチング粗化処理を施す。具体的には、先ず、乾燥処理が施された各基板に対してＣＺ洗浄処理を施す。続けて、各基板に対して中和処理を施す。続けて、各基板に対して純水洗浄処理を施す。この後、各基板に対して乾燥処理を施す。続けて、図１４に示す各工程に移る。

次に、図１４に示すように、乾燥処理が施された各基板に対して、Ｓｎめっき液を用いるＳｎめっき処理およびアニール処理を施す。具体的には、先ず、乾燥処理が施された各基板をめっき槽に浸す（dip させる）。続けて、各基板に対して純水洗浄処理を施す。この後、各基板をオーブンに入れて加熱処理（アニール処理）を施す。

次に、加熱処理が施された各基板をオーブンから取り出して一旦検査する。各基板に問題がなければ、次の工程に移る。

次に、検査が済んだ各基板に対して接着材のコーティング処理を施す。具体的には、先ず、検査が済んだ各基板に対してＵＶ洗浄処理を施す。続けて、各基板に対して内層コーティング処理を施す。続けて、各基板に対して内層プリキュア処理を施す。続けて、各基板に対して外層コーティング処理を施す。この後、各基板に対して外層プリキュア処理を施す。続けて、図１５に示す各工程に移る。

次に、図１５に示すように、外層プリキュア処理が施された各基板に対してＰＥＴラミネート処理を施す。

次に、ＰＥＴラミネート処理が施された各基板に対してレーザービームを用いるヴィアホール加工処理を施す。具体的には、先ず、ＰＥＴラミネート処理が施された各基板のヴィアホールの座標をヴィアホール加工機に入力する。続けて、ヴィアホール加工機にヴィアホールの基準を認識させる。この後、各基板に対してレーザービームを照射することによりヴィアホールを形成する。

次に、各基板に形成されたヴィアホールに対して、Ｃｕ−Ａｇの合金からなるペーストを充填する処理を施す。具体的には、先ず、ヴィアホールが形成された各基板の基準となる穴をセットする。続けて、各基板に対してスクリーンをセットする。続けて、各基板に対してペーストを印刷する。この後、各基板に対してペーストプリキュア処理を施す。

次に、ペーストプリキュア処理が施された各基板に対してキャビティ加工処理を施す。具体的には、先ず、ペーストプリキュア処理が施された各基板のキャビティの座標をキャビティ加工機に入力する。続けて、キャビティ加工機にキャビティの基準を認識させる。この後、各基板に対してレーザービームを照射することによりキャビティを形成する。続けて、図１６に示す各工程に移る。

次に、図１６に示すように、キャビティが形成された各基板に対してＰＥＴ除去処理を施す。具体的には、先ず、キャビティが形成された各基板に対してキャリアマウント処理を施す。続けて、各基板に対してＰＥＴ剥離処理を施す。

次に、ＰＥＴ剥離処理が施された各基板を再び検査する。各基板に問題がなければ、次の工程に移る。

次に、検査が済んだ各基板を接着材付きのＩＶＨ（ Inter Via Hole ）基板に加工する処理を施す。この結果、図１６にＡで示す段階において、所望の形状および構造からなる基板の形成工程が終了する。この後、各基板を積層工程に送ることにより、積層型半導体装置が形成される。

これら一連の基板加工工程において、前述した各基板の位置ずれは、図１３中実線矢印で示すように、Ｃｕパターンエッチング工程において発生し易かった。

これに対して、本実施形態に係る積層型半導体装置１２の製造工程によれば、前述したように位置決めピン等を一切用いる必要がないので、前述した各基板の位置ずれが発生するおそれは殆どない。

以上説明したように、この第１実施形態によれば、積層型半導体装置１２において上下各配線基板１間における積層位置のずれや、上下各配線基板１に設けられている各配線２、第１および第２の各ランド３ａ，３ｂ（３）、ならびに各ヴィアプラグ４等のパターンのずれなどに対する許容誤差を緩和する必要がない。それとともに、上下各配線基板１における各配線２同士、あるいは第１および第２の各ランド３ａ，３ｂ（３）同士の接触不良を抑制しつつ、各配線２同士、第１および第２の各ランド３ａ，３ｂ（３）同士、あるいは各ヴィアプラグ４同士の狭ピッチ化（ファインピッチ化）を図ることができる。これにより、積層型半導体装置１２の設計の自由度が高めて実装密度を向上させることができる。例えば、従来複数枚の基板を使用して達成していた機能を、１ボードで達成することができる。

このように、本実施形態によれば、積層型半導体装置１２の不良発生率を低減させつつ、積層型半導体装置１２の高密度化（高集積化）や小型化を実現することができる。この結果、積層型半導体装置１２全体の性能、品質、信頼性、あるいは歩留まりなどを向上させることができる。ひいては、積層型半導体装置１２の生産効率を向上させて、積層型半導体装置１２の生産コストを低減させることができる。

（第２の実施の形態）
次に、本発明に係る第２実施形態について図１７を参照しつつ説明する。図１７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態は、第１実施形態で用いた配線基板１を４層に積層して配置するとともに、各配線基板１にそれぞれ１個ずつ半導体素子（半導体チップ）を搭載した構造に関する。以下、具体的に説明する。

図１７に示すように、本実施形態に係る半導体装置２１においては、４枚の配線基板１がそれらの厚さ方向に沿って４層に積層されて設けられている。各配線基板１の一方の主面である下面（裏面）１ａ（１ｂ）の中央部には、半導体素子（半導体チップ）２２がそれぞれ１個ずつ搭載されている。これに伴って、各配線基板１の周縁部に各第１のランド３ａ、各第２のランド３ｂ、各ヴィアプラグ４、および各スタッドバンプ５などが設けられている。各半導体素子２２は、それらの電極（バンプ）２２ａを介して各配線基板（チップ搭載基板）１の下面１ａ（１ｂ）上に設けられている配線（チップ接続配線）２に接続されている。また、これら各チップ接続配線２は、各チップ搭載基板１の下面１ａ（１ｂ）上においてチップ接続用ランドとしての各第１のランド３ａに接続されている。また、各半導体チップ２２と各チップ搭載基板１との間には、封止樹脂２３が設けられている。それとともに、各半導体チップ２２の下面（裏面）上には、各半導体チップ２２が隣接する他の層のチップ搭載基板１と接触して干渉し合うのを防止するためのスペーサとしての緩衝用樹脂（スペーサ樹脂）２４が設けられている。

最下層のチップ搭載基板１の下側には、配線基板２の一種である１枚の中継基板２５を介して１枚のマザーボード（マザー基板）２６が設けられている。中継基板２５は配線基板２と同様の配線構造を有している。また、マザーボード２６の下面（裏面）上には、各半導体チップ２２を図示しない外部機器と電気的に接続するための外部接続用端子としての半田ボール２７が複数個設けられている。また、最上層のチップ搭載基板１の上側には、各半導体チップ２２や各チップ搭載基板１を外部からの衝撃から保護するための保護基板２８が１枚設けられている。

このような構造からなる本実施形態の積層型半導体装置２１においては、各チップ接続配線２、各第１のランド３ａ、各第２のランド３ｂ、各ヴィアプラグ４、および各スタッドバンプ５などが、第１実施形態の積層型半導体装置１と同様の配線構造により互いに電気的に接続されている。そして、各層の半導体チップ２２は、各電極２２ａ、各チップ接続配線２、各第１のランド３ａ、各第２のランド３ｂ、各ヴィアプラグ４、および各スタッドバンプ５などを介して適正な電気的接続状態を保持されつつ、予め定められている所定の通電経路で所定の半田ボール２７に電気的に接続されている。

以上説明したように、この第２実施形態によれば、各配線基板１のそれぞれに半導体チップ２２を搭載した場合でも、前述した第１実施形態と同様の効果を得ることができる。

（第３の実施の形態）
次に、本発明に係る第３実施形態について図１８を参照しつつ説明する。図１８は、本実施形態に係る半導体装置の製造方法を示す工程断面図。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態は、第１実施形態で用いたスタッドバンプ５を３段に積層して配置した構造に関する。以下、具体的に説明する。

図１８に示すように、本実施形態に係る積層型半導体装置３１においては、１個の第１のランド３ａの上にスタッドバンプ５が３段に積層されて設けられている。これら各スタッドバンプ５は、前述したスタッドバンプ法を３回連続して行うことにより容易に形成することができる。

以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、１個の第１のランド３ａの上にスタッドバンプ５が３個重ねられていることにより、積層方向における集積度および小型化は第１および第２の各実施形態と比べると若干落ちる。ところが、第２の各実施形態のように各配線基板１上に半導体チップ２２等の各種素子を設ける際には、それらの厚さに応じて隣接する各配線基板１同士の間隔を自在に調節することができる。したがって、本実施形態は、第１および第２の各実施形態に比べて積層方向における設計の自由度はむしろ向上されている。

なお、本発明に係る半導体装置は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、各配線基板１の第１および第２の各主面１ａ，１ｂ上に並べられた各接続部３は、必ずしも１ピッチごとに連続してより小さい第１のランド３ａとより大きい第２のランド３ｂとが交互に入れ替えられて設けられる必要はない。第１および第２の各ランド３ａ，３ｂの配列のうち、少なくとも１箇所において第１のランド３ａと第２のランド３ｂとが互いに隣接して設けられていれば良い。このような構造によっても、第１のランド３ａと第２のランド３ｂとが交互に入れ替えられて設けられている箇所だけは、第１実施形態と同様に各配線２間の狭ピッチ化を図ることができる。

同様に、各第１のランド３ａと各第２のランド３ｂとは、必ずしも１個ずつ交互に入れ替えられて設けられる必要はない。例えば、各第１のランド３ａと各第２のランド３ｂとは、２個ずつあるいは３個ずつ交互に入れ替えられても構わない。また、各第１のランド３ａと各第２のランド３ｂとは、それが設けられる箇所によって互いに異なる個数ずつ交互に入れ替えられても構わない。例えば、第１および第２の各主面１ａ，１ｂ上に第１のランド３ａが３個連続して並べられる箇所と、第１のランド３ａが１０個連続して並べられる箇所と、第１のランド３ａが１個だけ設けられる箇所を設定する。そして、これら各第１のランド３ａが設けられる箇所の間もしくは隣に第２のランド３ｂが４個連続して並べられる箇所と、第２のランド３ｂが１個だけ設けられる箇所と、第２のランド３ａが８個連続して並べられる箇所を設定しても構わない。このような構造によっても、その箇所だけは配線２の狭ピッチ化を図ることができる。第１のランド３ａと第２のランド３ｂとが互いに隣接している箇所においては、第１実施形態と同様に各配線２間の狭ピッチ化を図ることができる。

あるいは、各配線基板１の第１および第２の各主面１ａ，１ｂ上に設けられる複数個のより小さい接続部３ａと複数個のより大きい接続部３ｂとからなる複数個の接続部３の配列のうちの少なくとも１箇所において、より小さい接続部３ａとより大きい接続部３ｂとが連続して１ピッチごとに交互に入れ替えられて配置されていれば、各配線２間の狭ピッチ化を図ることができる。

また、第１の接続部（より小さい接続部）３ａは、必ずしも各配線２の幅と同等の大きさの径からなる第１のランド（基材間接続端子、接続ランド）３ａとして形成される必要はない。各配線２の一部（一端部）をそのまま第１の接続部３ａとして用いても構わないのはもちろんである。

さらに、各接続部（ランド）３の大きさは、前述した互いに異なる大小２種類の大きさには限定されない。各接続部（ランド）３は、３種類以上の異なる大きさに形成されても構わない。

第１実施形態に係る半導体装置の製造方法を示す工程断面図。 図１中実線の円で囲んだ部分を拡大して示す断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に対する第１の比較例を示す工程断面図。 第１実施形態に対する第１の比較例を示す工程断面図。 第１実施形態に対する第２の比較例を示す工程断面図。 図７中実線の円で囲んだ部分を拡大して示す断面図。 第１実施形態に対する第２の比較例を示す工程断面図。 第１実施形態に対する第２の比較例を示す工程断面図。 第１実施形態に対する第２の比較例を示す工程断面図。 第１実施形態に対する第３の比較例をフローチャートにして示す図。 図１２に続いて第３の比較例をフローチャートにして示す図。 図１３に続いて第３の比較例をフローチャートにして示す図。 図１４に続いて第３の比較例をフローチャートにして示す図。 図１５に続いて第３の比較例をフローチャートにして示す図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第３実施形態に係る半導体装置の製造方法を示す工程断面図。

符号の説明

１…配線基板（チップ搭載基板、基材）、１ａ…互いに対向し合う主面、２…配線（チップ接続配線）、３…ランド（接続ランド、基材間接続端子、接続部）、３ａ…第１のランド（第１の接続部、より小さな接続ランド、より小さな基材間接続端子、より小さい接続部）、３ｂ…第２のランド（第２の接続部、より大きな接続ランド、より大きな基材間接続端子、より大きい接続部）、５…スタッドバンプ（基材間接続用電極、基材間接続用導電体）、１２、２１，３１…積層型半導体装置（半導体装置）

Claims (5)

1. 配線が複数本ずつ設けられているとともに、一方の主面同士を互いに対向して積層されており、かつ、前記各配線同士が前記各主面間において接続されている少なくとも２枚の基材を具備する半導体装置であって、
   互いに対向し合う前記各主面上には前記各配線同士を前記各主面間において接続する複数個の接続部が前記各配線に接続されて互いに隣接して設けられているとともに、同一の前記各主面上に設けられた前記各接続部のうち少なくとも１個の前記接続部は隣接する他の前記接続部よりも小さく形成されており、また前記各接続部は前記各主面間において互いに１対１で対向し合う位置に設けられているとともに、前記各接続部同士が接続されることにより前記各配線同士が前記各主面間において接続されており、さらに１対１で接続されている前記各接続部の対において一方の前記接続部は他方の前記接続部よりも小さく形成され且つ前記各接続部同士は突起形状のスタッドバンプからなる基材間接続用導電体を介して接続されており、前記各接続部同士を前記基材間接続用導電体を介して接続する前に前記基材間接続用導電体は前記一方の前記接続部上に設けられていることを特徴とする半導体装置。
2. 同一の前記各主面上に設けられた前記各接続部について、少なくとも１個のより小さく形成された前記各接続部と少なくとも１個の他の前記各接続部とが、前記各主面に沿って交互に設けられていることを特徴とする請求項１に記載の半導体装置。
3. より小さく形成された前記各接続部は前記各配線の幅と同等以下の大きさに形成されているとともに、他の前記各接続部は前記各配線の幅よりも大きく形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記基材間接続用導電体は、前記一方の接続部と同等以下の大きさに形成されていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
5. 配線が複数本ずつ設けられているとともに、一方の主面同士を互いに対向して積層されており、かつ、前記各配線同士が前記各主面間において接続されている少なくとも２枚の基材を具備する半導体装置の製造方法であって、
   互いに対向し合う前記各主面上には前記各配線同士を前記各主面間において接続する複数個の接続部が前記各配線に接続されて互いに隣接して設けられているとともに、同一の前記各主面上に設けられた前記各接続部のうち少なくとも１個の前記接続部は隣接する他の前記接続部よりも小さく形成されており、また前記各接続部は前記各主面間において互いに１対１で対向し合う位置に設けられているとともに、前記各接続部同士が接続されることにより前記各配線同士が前記各主面間において接続されており、さらに１対１で接続されている前記各接続部の対において一方の前記接続部は他方の前記接続部よりも小さく形成され且つ前記各接続部同士は突起形状のスタッドバンプからなる基材間接続用導電体を介して接続されており、前記各接続部同士を前記基材間接続用導電体を介して接続する前に前記基材間接続用導電体を前記一方の前記接続部上に設けておくことを特徴とする半導体装置の製造方法。

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