JP4501183B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、同一基板上に複数の素子を集積化して配置する半導体装置の製造方法に関するもので、例えば、高耐圧と低耐圧のMOSFETを同一基板に形成するものに用いて好適である。
【0002】
【従来の技術】
従来、半導体集積回路装置の高機能化のため、同一半導体基板上に耐圧の異なる複数の素子を混載することが実現されてきている。このような半導体装置の一例を図16に示す。
【0003】
図16は、半導体基板1の上において、耐圧の低い低耐圧MOSFET22aを低耐圧領域に形成し、低耐圧MOSFETよりも耐圧の高い高耐圧MOSFET22bを高耐圧領域21に形成したものである。
【0004】
低耐圧MOSFETは、集積密度、素子特性の観点から本半導体集積回路装置製造プロセスにおける最小の加工寸法によって形成されているが、高耐圧MOSFETにおいては高い耐圧を確保するために、そのゲート長等が低耐圧MOSFETよりも大きな加工寸法で形成され、ゲート酸化膜5cの膜厚に関しても低耐圧MOSFETのゲート酸化膜5aよりも厚く設定されている。
【0005】
従来では、高集積化が進むにつれて素子分離間に流れるリーク電流を抑制するためにウェル領域30は高濃度化されてきた。しかしながら、ウェル領域30を高濃度化すると、逆に分離間の耐圧が低下するという問題が発生し、分離幅が1μm以下の領域では微細な素子分離と高い分離耐圧を両立することが困難になる。
【0006】
そこで、図17に示すように、素子分離層直下の不純物濃度が最も高くなるような、いわゆるレトログレードウェルとしてのウェル領域3を形成し、素子分離直下を高濃度領域にすることで素子分離間のリーク電流を遮断し、ソース・ドレイン15a、15bの下を低濃度にすることでダイオード耐圧を確保することを実現した。
【0007】
【発明が解決しようとする課題】
しかし、レトログレードウェルを用いると、素子分離層2の直下のみが高濃度であり、その他の領域、例えばソース・ドレイン15a、15bの間は低濃度であるために、低濃度の領域での空乏層の伸びが抑制できず、最小加工寸法で設計される低耐圧MOSFETにおいてソース・ドレイン15a、15bの間のパンチスルーによるしきい値の低下(いわゆるショートチャネル効果)が抑制できなくなるという問題が新たに発生する。
【0008】
本発明は上記点に鑑みて、レトログレードウェルを用いることによって劣化するMOSFETのショートチャネル効果を抑制することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、高耐圧素子及び低耐圧素子のそれぞれの間を素子分離絶縁膜で素子分離する第1工程と、第1工程の後、半導体基板のうち少なくとも高耐圧な第2MOSFET及び低耐圧な第2MOSFETが形成される領域にイオン注入を行い、所定深さの第1導電型の第1レトログレードウェル(4)を形成する第2工程と、第1工程の後、半導体基板のうち高耐圧な第1MOSFET及び低耐圧な第1MOSFETが形成される領域にイオン注入を行い、所定深さの第2導電型の第2レトログレードウェル(3)を形成する第3工程と、第2および第3工程の後、半導体基板のうち高耐圧領域と低耐圧領域の両方の表面に酸化膜(5a、5c)を形成する第4工程と、第4工程の後、半導体基板の全面にイオン注入を行い、高耐圧素子及び低耐圧素子のそれぞれにチャネル領域(11)を形成する第5工程と、第5工程の後、半導体基板のうち低耐圧な第1MOSFETが形成される領域のみが開口するマスク(32C)を用いて、しきい値調整用のイオン注入を行いチャネル領域(12)を形成すると共に、第2レトログレードウェルよりも浅く、かつチャネル領域よりも深い位置に、第2レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層(10)を形成する第6工程と、第6工程の後、酸化膜上にゲート電極(6)を形成する工程と、低耐圧な第1MOSFET及び高耐圧な第1MOSFETのそれぞれに、ゲート電極をマスクとして、チャネル領域の両側に第2のレトログレードウェルと異なる導電型の第1電界緩和層(13)を形成する第7工程と、第7工程の後、半導体基板のうち、高耐圧な第2MOSFET及び低耐圧な第2MOSFETが形成される領域が開口したマスク(32D)を用いてイオン注入を行い、これらそれぞれのチャネル領域の両側に、第1レトログレードウェルと同じ導電型の半導体領域(17)を形成すると共に、第1レトログレードウェルと異なる導電型の第2電界緩和層(14)を形成する第8工程と、第8工程の後、高耐圧素子及び低耐圧素子それぞれのゲート電極の側面に側壁絶縁膜(7、8)を形成する第9工程と、第9工程の後、ゲート電極及び側壁絶縁膜をマスクとして、高耐圧な第1MOSFET及び低耐圧な第1MOSFETにおいては、これらそれぞれのチャネル領域の両側に、第2のレトログレードウェルと異なる導電型のソース・ドレイン領域(15a、15b)を形成し、高耐圧な第2MOSFET及び低耐圧な第2MOSFETにおいては、これらそれぞれのチャネル領域の両側に、第1のレトログレードウェルと異なる導電型のソース・ドレイン領域(16a、16b)を形成する第10工程と、を含んでいることを特徴としている。
【0010】
このような製造工程により、レトログレードウェルとチャネル領域との間にパンチスルーストップ層を備え、レトログレードウェルを用いることによる低耐圧素子におけるショートチャネル効果を抑制することができる半導体装置を製造することができる。
【0016】
さらに、第6工程の後かつ第7工程の前に、半導体基板のうち低耐圧な第2MOSFETが形成される領域のみが開口するマスク(32E)を用いて、第1レトログレードウェルよりも浅く、かつチャネル領域よりも深い位置に、第1レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層(10b)を形成する工程を行うこともできる。
【0017】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0018】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の一実施形態を適用した半導体集積回路の要部断面図を示す。ここでは、半導体集積回路としてCMOSを形成している場合を示す。
【0019】
半導体基板1は、例えばp型シリコン単結晶からなり、低耐圧領域20には低耐圧素子としてnMOS22aとpMOS23aが形成されており、高耐圧領域21には高耐圧素子としてnMOS22bとpMOS23bが形成されている。これら低耐圧素子及び高耐圧素子のそれぞれは、例えば、半導体基板1に形成された浅いトレンチ2に埋め込まれたSTI膜(Shallow Trench Isolation)2によって素子分離されている。このSTI膜2の深さは例えば0.1〜1.0μmとされている。このように、STI膜2による素子分離により、素子分離間の微細化が図れる。
【0020】
さらに、nMOS22a、22bには低耐圧領域20と高耐圧領域21に同一のレトログレードウェルとして、p型不純物からなるウェル領域3が形成され、pMOS23a、23bには低耐圧領域20と高耐圧領域21に同一のレトログレードウェルとしてn型不純物からなるウェル領域4が形成されている。これらレトログレードウェル3、4は、STI膜2より深い位置に形成されている。
【0021】
nMOS22a、22bは、反転型トランジスタで構成されている。これらはそれぞれ、半導体基板1の表面に形成された低耐圧用のゲート絶縁膜5a、高耐圧用のゲート絶縁膜5cと、ゲート絶縁膜5a、5cの上に形成されたゲート電極6と、ゲート電極6の下の半導体基板1の表層部に形成されたp型不純物層からなるチャネル領域11、12と、チャネル領域11、12の両側に配置されたn型不純物からなる電界緩和層13と、チャネル領域11、12の両側に配置されたn型不純物からなるソース領域15a及びドレイン領域15bと、ゲート電極6の側面に配置された絶縁物からなる側壁7、8と、によって構成されている。
【0022】
一方、pMOS23a、23bは蓄積型トランジスタで構成されている。これらはそれぞれ、半導体基板1の表面に形成された低耐圧用のゲート絶縁膜5a、と高耐圧用のゲート絶縁膜5cと、ゲート絶縁膜5a、5cの上に形成されたゲート電極6と、ゲート電極6の下の半導体基板1の表層部に形成されたp型不純物層からなるチャネル領域11と、チャネル層11の両側に形成されたp型不純物からなる電界緩和層14と、チャネル層11の両側に配置されたp型不純物からなるソース領域16a及びドレイン領域16bと、ゲート電極6の側面に形成された絶縁物からなる側壁7、8と、によって構成されている。
【0023】
そして、低耐圧領域20のnMOS22aにのみ、さらに、ウェル領域3よりも浅く、かつチャネル領域12よりも深く、つまりドレイン領域15bからの空乏層の伸びを遮断する位置に、チャネル領域12よりも高濃度なp型不純物からなるパンチスルーストップ層10が構成されている。
【0024】
このように構成された半導体集積回路は、低耐圧領域20におけるnMOS22aにチャネル領域よりも高濃度なパンチスルーストップ層10を備えているため、このパンチスルーストップ層10によって空乏層の伸びが抑制され、nMOS22aでのショートチャネル効果を抑制することができる。このため、レトログレードウェルとしてのウェル層3を形成しても、ショートチャネル効果を防止することができる。
【0025】
また、同一基板上に耐圧の異なる複数種のMOSFETを混載しようとする場合、製造工程の間略化を図るべく、低耐圧領域20と高耐圧領域21との低耐圧領域20の製造工程を極力共通化させようとする。例えば、低耐圧領域20におけるMOSFETのショートチャネル効果抑制のために、パンチスルーストップ層10を形成する場合、高耐圧領域21においてもパンチスルーストップ層を形成することが考えられる。
【0026】
しかしながら、このようにする場合、パンチスルーストップ層の存在により高耐圧領域21におけるMOSFETの耐圧を低下させてしまう。このため、本実施形態に示すように、低耐圧領域20におけるMOSFETにのみパンチスルーストップ層10を形成し、高耐圧領域21においてはパンチスルーストップ層を形成しないことで、高耐圧領域21におけるMOSFETの耐圧低下を防止することができる。
【0027】
次に、図2〜図13に、図1に示す半導体集積回路の製造工程を示し、半導体集積回路の製造方法について説明する。
【0028】
〔図2に示す工程〕
まず、p型半導体基板1の上に公知技術であるSTI法により素子分離層2を形成する。素子分離層2には例えばSiO2などの絶縁物がCVD法により埋め込まれている。
【0029】
〔図3に示す工程〕
酸化膜31を介して全面にn型不純物、例えばリンをドーズ量が1×1012〜2×1013cm-2程度で、素子分離層2よりも深い位置に濃度のピークがくるようにイオン注入し、第1レトログレードウェルとしてのウェル領域4を形成する。このように、低耐圧領域20及び高耐圧領域21と同時にレトログレードウェルを形成することにより、工程の間略化を図ることができる。
【0030】
〔図4に示す工程〕
フォトリソグラフィ法によりフォトレジスト32AをnMOSトランジスタ22a、22bの形成予定領域が開口するようにパターニングする。そして、p型不純物、例えばホウ素をドーズ量が1×1012〜2×1013cm-2程度で、素子分離層2よりも深い位置に濃度のピークがくるようにイオン注入し、ウェル領域3を形成する。これにより、低耐圧領域20におけるnMOS22aと高耐圧領域21におけるnMOS22bとが共に、同一のウェル領域3内に形成される。このように、低耐圧領域20及び高耐圧領域21と同時にレトログレードウェルを形成することにより、工程の間略化を図ることができる。
【0031】
〔図5に示す工程〕
次に、ウェットエッチングにより、酸化膜31を除去したのち、酸化膜5bを形成し、フォトリソグラフィ法により高耐圧領域21をフォトレジスト32Bで覆い、ウェットエッチングにより低耐圧領域20の上の酸化膜5bを除去する。
【0032】
〔図6の示す工程〕
フォトレジスト32Bを剥離した後、熱酸化を行う。これにより、低耐圧用のゲート酸化膜5aが形成される。このとき、同時に、酸化膜5bを通じて酸化が進み、低耐圧用のゲート酸化膜5aよりも厚い高耐圧用のゲート酸化膜5cが形成される。
【0033】
〔図7に示す工程〕
ウェハ全面にp型不純物、例えばホウ素をドーズ量が1×1012〜2×1012cm-2程度でイオン注入し、ウェハ表面近傍にチャネル層11を形成する。
【0034】
〔図8に示す工程〕
フォトリソグラフィ法により、低耐圧領域20のnMOS22aの上が開口するようにフォトレジスト32Cをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が1×1012〜2×1012cm-2程度で注入し、低耐圧のnMOSチャネル層12を形成する。
【0035】
続いて、再びフォトレジスト32Cをマスクとして、チャネル層12よりも深い位置にp型不純物、例えばホウ素をドーズ量が5×1012〜1×1013cm-2程度でイオン注入し、パンチスルーストップ層10を形成する。
【0036】
〔図9に示す工程〕
フォトレジスト32Cを除去した後、ドープドポリシリコンを堆積し、フォトリソグラフィ法によりパターニングし、ゲート電極6を形成する。
【0037】
〔図10に示す工程〕
熱酸化によりゲート電極6の表面を酸化膜7で覆い、ゲート電極6及び酸化膜7をマスクとして、ウェハ全面にn型不純物として、例えばリンをイオン注入し、nMOS22a、22b用の電界緩和層13を形成する。
【0038】
〔図11に示す工程〕
フォトリソグラフィ法により、フォトレジスト32DをpMOS23a、23bの上が開口するようにパターニングし、p型不純物として例えばBF2をイオン注入する。これにより、pMOS23a、23bに形成されていたn型の電界緩和層13がp型に補償され、pMOS23a、23b用の電界緩和層14が形成される。さらに、再びフォトレジスト32Dをマスクとして、パンチスルー対策としてn型不純物、例えばリン等をイオン注入し、n-型層17を形成する。なお、このn-型層17は必ずしも形成する必要はない。
【0039】
〔図12に示す工程〕
SiO2等で構成された絶縁膜を堆積した後、異方性エッチングを行い、ゲート電極6の側面に側壁8を形成する。その後、図示しない酸化膜を形成したのち、フォトリソグラフィ法によりnMOS22a、22bにはn型不純物、例えば砒素を電界緩和層13よりも高濃度にイオン注入し、pMOS23a、23bにはp型不純物、例えばBF2を電界緩和層14よりも高濃度にイオン注入する。これにより、nMOS22a、22bのソース領域15a及びドレイン領域15bが形成され、pMOS23a、23bのソース領域16a及びドレイン領域16bが形成される。
【0040】
この後、図示しないが通常のLSI製造工程を行って、図1に示す半導体集積回路が完成する。
【0041】
(第2実施形態)
図13に本実施形態における半導体集積回路の断面構成を示す。上記第1実施形態では、低耐圧領域20におけるnMOS22aにのみパンチスルーストップ層10を形成しているが、本実施形態では、低耐圧領域20におけるnMOS22aとpMOS23aの両方にパンチスルーストップ層10a、10bを形成している。
【0042】
これにより、pMOS23aについてもパンチスルーストップ層10bを形成することにより、pMOS23aについても上記と同様の効果を得ることができる。
【0043】
図14、図15に、図13に示した半導体集積回路の製造工程を示し、半導体集積回路の製造方法について説明する。なお、ここでは、第1実施形態と異なる部分についてのみ説明し、同様の部分については第1実施形態を参照して説明する。
【0044】
まず、第1実施形態で示した図2〜図7に示す工程を施す。その後、図14、図15に示す工程を行う。
【0045】
〔図14に示す工程〕
フォトリソグラフィ法により、低耐圧領域20のnMOS22aの上が開口するようにフォトレジスト32Cをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が1×1012〜2×1012cm-2程度で注入し、低耐圧のnMOSチャネル層12を形成する。
【0046】
続いて、再びフォトレジスト32Cをマスクとして、チャネル層12よりも深い位置にp型不純物、例えばホウ素をドーズ量が5×1012〜1×1013cm-2程度でイオン注入し、パンチスルーストップ層10aを形成する。
【0047】
〔図15に示す工程〕
フォトリソグラフィ法により、低耐圧領域20のpMOS23aの上が開口するようにフォトレジスト32Eをパターニングしたのち、しきい値調整用のイオン注入として、例えばホウ素をドーズ量が1×1012〜2×1012cm-2程度で注入し、低耐圧のnMOSチャネル層11aを形成する。
【0048】
続いて、再びフォトレジスト32Dをマスクとして、チャネル層11aよりも深い位置にn型不純物、例えばリンをドーズ量が5×1012〜1×1013cm-2程度でイオン注入し、パンチスルーストップ層10bを形成する。
【0049】
この後、第1実施形態で示した図9〜図13に示す工程を施し、図14に示す半導体集積回路が完成する。
【0050】
(他の実施形態)
上記実施形態では、nMOSを反転型トランジスタ、pMOSを蓄積型トランジスタで構成した例を示したが、nMOSに蓄積型トランジスタを採用してもよよく、またpMOSに反転型トランジスタを用いてもよい。
【0051】
また、上記実施形態では、p型の半導体基板を用いて半導体集積回路を形成した場合について説明したが、n型の半導体基板を用いてもよい。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体集積回路の断面構成を示した図である。
【図2】図1に示す半導体集積回路の製造工程を示す図である。
【図3】図2に続く半導体集積回路の製造工程を示す図である。
【図4】図3に続く半導体集積回路の製造工程を示す図である。
【図5】図4に続く半導体集積回路の製造工程を示す図である。
【図6】図5に続く半導体集積回路の製造工程を示す図である。
【図7】図6に続く半導体集積回路の製造工程を示す図である。
【図8】図7に続く半導体集積回路の製造工程を示す図である。
【図9】図8に続く半導体集積回路の製造工程を示す図である。
【図10】図9に続く半導体集積回路の製造工程を示す図である。
【図11】図10に続く半導体集積回路の製造工程を示す図である。
【図12】図11に続く半導体集積回路の製造工程を示す図である。
【図13】第2実施形態における半導体集積回路の断面構成を示す図である。
【図14】図13に示す半導体集積回路の製造工程を示す図である。
【図15】図14に続く半導体集積回路の製造工程を示す図である。
【図16】従来の半導体集積回路の断面構成を示す図である。
【図17】従来の半導体集積回路の断面構成を示す図である。
【符号の説明】
1…半導体基板、2…素子分離層、3、4…レトログレードウェル、
6…ゲート電極、10…パンチスルーストップ層、11、12…チャネル層、
15a、16a…ソース領域、15b、16b…ドレイン領域、
20…低耐圧領域、21…高耐圧領域、22a…低耐圧nMOS、
22b…高耐圧nMOS、23a…低耐圧pMOS、23b…高耐圧pMOS。
Claims (2)
- 半導体基板(1)の高耐圧領域(21)に高耐圧素子として高耐圧な第1導電型チャネルを形成する第1MOSFET(22b)及び高耐圧な第2導電型チャネルを形成する第2MOSFET(23b)が設けられていると共に、低耐圧領域(20)に低耐圧素子として低耐圧な第1導電型チャネルを形成する第1MOSFET(22a)及び低耐圧な第2導電型チャネルを形成する第2MOSFET(23a)が設けられ、これら高耐圧素子と低耐圧素子とが素子分離絶縁膜(2)によって素子分離されていると共に、該高耐圧素子及び低耐圧素子が前記素子分離絶縁膜よりも深くに形成されたレトログレードウェル(3、4)を備えている半導体装置の製造方法において、
前記高耐圧素子及び前記低耐圧素子のそれぞれの間を素子分離絶縁膜で素子分離する第1工程と、
前記第1工程の後、前記半導体基板のうち少なくとも前記高耐圧な第2MOSFET及び前記低耐圧な第2MOSFETが形成される領域にイオン注入を行い、所定深さの第1導電型の第1レトログレードウェル(4)を形成する第2工程と、
前記第1工程の後、前記半導体基板のうち前記高耐圧な第1MOSFET及び前記低耐圧な第1MOSFETが形成される領域にイオン注入を行い、所定深さの第2導電型の第2レトログレードウェル(3)を形成する第3工程と、
前記第2および第3工程の後、前記半導体基板のうち前記高耐圧領域と前記低耐圧領域の両方の表面に酸化膜(5a、5c)を形成する第4工程と、
前記第4工程の後、前記半導体基板の全面にイオン注入を行い、前記高耐圧素子及び前記低耐圧素子のそれぞれにチャネル領域(11)を形成する第5工程と、
前記第5工程の後、前記半導体基板のうち前記低耐圧な第1MOSFETが形成される領域のみが開口するマスク(32C)を用いて、しきい値調整用のイオン注入を行いチャネル領域(12)を形成すると共に、前記第2レトログレードウェルよりも浅く、かつ前記チャネル領域よりも深い位置に、前記第2レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層(10)を形成する第6工程と、
前記第6工程の後、前記酸化膜上にゲート電極(6)を形成する工程と、
前記低耐圧な第1MOSFET及び前記高耐圧な第1MOSFETのそれぞれに、前記ゲート電極をマスクとして、前記チャネル領域の両側に前記第2のレトログレードウェルと異なる導電型の第1電界緩和層(13)を形成する第7工程と、
前記第7工程の後、前記半導体基板のうち、前記高耐圧な第2MOSFET及び前記低耐圧な第2MOSFETが形成される領域が開口したマスク(32D)を用いてイオン注入を行い、これらそれぞれの前記チャネル領域の両側に、前記第1レトログレードウェルと同じ導電型の半導体領域(17)を形成すると共に、前記第1レトログレードウェルと異なる導電型の第2電界緩和層(14)を形成する第8工程と、
前記第8工程の後、前記高耐圧素子及び前記低耐圧素子それぞれの前記ゲート電極の側面に側壁絶縁膜(7、8)を形成する第9工程と、
前記第9工程の後、前記ゲート電極及び前記側壁絶縁膜をマスクとして、前記高耐圧な第1MOSFET及び前記低耐圧な第1MOSFETにおいては、これらそれぞれの前記チャネル領域の両側に、前記第2のレトログレードウェルと異なる導電型のソース・ドレイン領域(15a、15b)を形成し、前記高耐圧な第2MOSFET及び前記低耐圧な第2MOSFETにおいては、これらそれぞれの前記チャネル領域の両側に、前記第1のレトログレードウェルと異なる導電型のソース・ドレイン領域(16a、16b)を形成する第10工程と、を備えていることを特徴とする半導体装置の製造方法。 - 前記第6工程の後かつ前記第7工程の前に、前記半導体基板のうち前記低耐圧な第2MOSFETが形成される領域のみが開口するマスク(32E)を用いて、前記第1レトログレードウェルよりも浅く、かつ前記チャネル領域よりも深い位置に、前記第1レトログレードウェルと同じ導電型の不純物をイオン注入し、パンチスルーストップ層(10b)を形成する工程を行うことを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26060399A JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26060399A JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001085533A JP2001085533A (ja) | 2001-03-30 |
JP4501183B2 true JP4501183B2 (ja) | 2010-07-14 |
Family
ID=17350240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26060399A Expired - Fee Related JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4501183B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031680A (ja) * | 2001-07-16 | 2003-01-31 | Hitachi Ltd | 半導体装置の製造方法 |
US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
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JP5110062B2 (ja) * | 2009-09-24 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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JP5854104B2 (ja) * | 2014-09-30 | 2016-02-09 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP6630582B2 (ja) * | 2015-03-26 | 2020-01-15 | 三重富士通セミコンダクター株式会社 | 半導体装置 |
US9773733B2 (en) | 2015-03-26 | 2017-09-26 | Mie Fujitsu Semiconductor Limited | Semiconductor device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2768751B2 (ja) * | 1989-09-05 | 1998-06-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
JP4173919B2 (ja) * | 1995-07-07 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
KR0167303B1 (ko) * | 1995-12-30 | 1999-02-01 | 문정환 | 반도체소자의 트리플웰 형성방법 |
JP3304803B2 (ja) * | 1997-02-07 | 2002-07-22 | ヤマハ株式会社 | 多電源半導体装置の製造方法 |
JP3262752B2 (ja) * | 1997-03-28 | 2002-03-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH11220036A (ja) * | 1998-01-30 | 1999-08-10 | Hitachi Ltd | 半導体集積回路装置 |
-
1999
- 1999-09-14 JP JP26060399A patent/JP4501183B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001085533A (ja) | 2001-03-30 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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