JP4599603B2

JP4599603B2 - Method for manufacturing transistor

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Publication number: JP4599603B2
Application number: JP2003033991A
Authority: JP
Inventors: 純男加藤; 志信大西; 賢治伊藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-02-12
Filing date: 2003-02-12
Publication date: 2010-12-15
Anticipated expiration: 2023-02-12
Also published as: JP2004247414A

Description

【０００１】
【発明の属する技術分野】
本発明は、トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来から、アクティブマトリクス型の液晶表示装置（ＬＣＤ（Liquid Crystal Display））やイメージセンサ等を駆動させるために、薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））が広く用いられている。特に最近は、高速動作の必要性から、非晶質シリコンを活性層に用いた非晶質シリコンＴＦＴに代わって、より電界効果移動度の高い多結晶シリコンＴＦＴ（ｐ−ＳｉＴＦＴ（Poly-Silicone TFT））が開発されている。
【０００３】
多結晶シリコンＴＦＴを用いて液晶表示装置を製造する場合、多結晶シリコンＴＦＴは高速動作が可能であることから、画素スイッチング用として用いる以外に、駆動回路用としても用いることができる。これにより、表示装置と駆動回路とを一体形成することが可能となるため、駆動用ＩＣ（Integrated Circuit）が不要になるとともに、表示装置と駆動用ＩＣとの接続が不要になるという利点がある。
【０００４】
このため、近年、駆動回路以外の機能を有する回路をもＬＣＤに集積するべく、多結晶シリコンＴＦＴの高性能化を達成するための開発が盛んに行われている。
【０００５】
多結晶シリコンＴＦＴの高性能化を達成する方法の１つとして、ゲート絶縁膜を薄膜化する薄膜トランジスタの製造方法がある。以下、従来の薄膜トランジスタの製造方法の一例について図３（ａ）〜（ｅ）を参照しながら説明する。
【０００６】
図３（ａ）に示すように、基板５０上にベースコート５１と５０ｎｍの半導体層５２とを形成し、パターニングをする。次に図３（ｂ）に示すように、半導体層５２上に、５０ｎｍのゲート絶縁膜５３と４００ｎｍの導電層５４とを形成した後に、導電層５４上にフォトレジストを塗布し、所望の領域を露光、現像することによってレジスト５５を形成する。
【０００７】
次に、図３（ｃ）に示すように、レジスト５５をマスクとして導電層５４をエッチングし、ゲート電極５６を形成する。このとき、レジスト５５で覆われていない領域のゲート絶縁膜５３の膜厚は、ゲート電極形成時に行われるエッチングのオーバーエッチングによって薄くなり、薄膜化されたゲート絶縁膜５３ａとなる。
【０００８】
次に図３（ｄ）に示すように、半導体５２層に不純物を注入して高キャリア濃度ソース領域（以下、ソース領域という）５７および高キャリア濃度ドレイン領域（以下、ドレイン領域という）５８を形成する。ゲート電極５６に覆われている領域は、不純物が注入されずにチャネル領域５９となる。そして、ソース領域５７およびドレイン領域５８の不純物を電気的に活性化させる。
【０００９】
その後、図３（ｅ）に示すように、層間絶縁膜６０、コンタクトホール６１・６２、配線（図示せず）、ソース電極６３、ドレイン電極６４を形成し、最後にパッシベーション膜６５を形成することによって薄膜トランジスタが形成される。
【００１０】
ここで、ゲート電極形成時に行われるドライエッチングのオーバーエッチングによるゲート絶縁膜５３のエッチング量について一例を挙げて説明する。
【００１１】
ゲート電極形成時のドライエッチングの条件を、エッチレートが５ｎｍ／ｓｅｃ、導電層５４とゲート絶縁膜５３とのエッチングの選択比が４、オーバーエッチングが１０％、導電層５４の膜厚が３６０〜４４０ｎｍであるとする。
【００１２】
導電層５４の最大膜厚４４０ｎｍをエッチングするために必要な時間は、４４０÷５＝８８（ｓｅｃ）であり、オーバーエッチングが１０％であるから、ゲート電極形成時のエッチング時間は、８８×１．１＝９７（ｓｅｃ）となる。従って、導電層５４の最大膜厚をエッチングするためのエッチング時間は、９７ｓｅｃである。
【００１３】
一方、導電層５４の最小膜厚３６０ｎｍをエッチングするために必要な時間は、３６０÷５＝７２（ｓｅｃ）である。従って、導電層５４の最小膜厚部分においては、導電層５４の最大膜厚をエッチングするための時間９７ｓｅｃから最小膜厚をエッチングするための時間７２ｓｅｃを引いた残りの時間２５ｓｅｃだけ、ゲート絶縁膜５３がエッチングされる。
【００１４】
また、導電層５４とゲート絶縁膜５３のエッチングの選択比は４であることから、ゲート絶縁膜５３のエッチングレートは、５÷４＝１．２５ｎｍ／ｓｅｃとなり、ゲート絶縁膜５３は、１．２５×２５＝３１．３ｎｍエッチングされる。従って、図３（ｃ）に示すゲート電極形成後の薄膜化されたゲート絶縁膜５３ａの膜厚は、最も薄い部分で５０−３１．３＝１８．７ｎｍとなる。
【００１５】
【特許文献１】
特開２００１−２１７４１３号公報（公開日：平成１３年８月１０日）
【００１６】
【発明が解決しようとする課題】
しかしながら、液晶表示装置に用いられる大型のガラス基板の上で行われるエッチングでは、エッチングの異方性や低温プロセスの要求等を満足するために、エッチング条件が制限され、例えばゲート電極をエッチングする工程での導電層とゲート絶縁膜との選択比を小さくする必要がある。このように、導電層とゲート絶縁膜との選択比が小さい場合、ゲート電極のドライエッチング時にゲート絶縁膜がエッチングされすぎて薄くなってしまったり、なくなってしまったりするという問題点がある。
【００１７】
従来の薄膜トランジスタの製造方法では、上記問題点を有することによって、以下のさらなる問題点をも招来してしまう。
【００１８】
例えば、上述の薄膜トランジスタの製造方法において、ゲート絶縁膜の膜厚に応じた加速エネルギーを設定して、ソース領域およびドレイン領域に不純物を注入した場合に、ゲート絶縁膜の最も薄い部分の膜厚が１８．７ｎｍでは薄すぎるため、不純物濃度が最も高いピーク濃度の位置が半導体層中の基板側にずれてしまい、半導体層へのダメージが大きくなってしまう。
【００１９】
このため、後の活性化工程において半導体層のダメージを回復することができず、不純物が十分活性化されていない領域が、ソース領域およびドレイン領域内に存在してしまう。その結果、不純物が十分活性化されていない領域における抵抗が大きくなり、不良ＴＦＴが基板内に多く現れ、トランジスタの性能が著しく低下するという問題点がある。
【００２０】
本発明は、上記問題点を解決するために提案されたものであり、ゲート電極形成時に行われるドライエッチングのオーバーエッチングによりゲート絶縁膜がエッチングされすぎることを低減することにより、性能の著しい低下を回避し、高い性能を維持したトランジスタおよびその製造方法、並びに該トランジスタを用いた液晶表示装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明にかかるトランジスタの製造方法は、上記課題を解決するために、ガラス基板上に半導体層を形成する半導体層形成工程と、該半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、該ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、該半導体層に不純物を注入する不純物注入工程とを含むトランジスタの製造方法において、上記ゲート電極形成工程は、複数の導電層を形成する導電層形成工程と、上記複数の導電層を互いに異なる条件でエッチングするエッチング工程とを含むことを特徴としている。
【００２２】
また、本発明にかかるトランジスタの製造方法は、上記構成に加え、上記ゲート電極形成工程は、ゲート絶縁層上に形成される第１導電層と該第１導電層上に形成される第２導電層を形成する導電層形成工程と、上記第２導電層をエッチングする第１のエッチング工程と、上記第１導電層をエッチングする第２のエッチング工程とを含み、上記導電層形成工程において形成される上記第１導電層の最小膜厚部分の膜厚が４５ｎｍ、最大膜厚部分の膜厚が５５ｎｍであり、上記導電層形成工程において形成される上記第２導電層の最小膜厚部分の膜厚が３１５ｎｍ、最大膜厚部分の膜厚が３８５ｎｍであり、上記第１のエッチング工程における第２導電層と第１導電層の選択比が２０となるように設定し、上記第２のエッチング工程における第１導電層とゲート絶縁層の選択比が４となるように設定したことを特徴とする。
【００２３】
上記方法によれば、基板上に半導体層とゲート絶縁層とが形成され、ゲート絶縁層上に、ゲート電極を形成するための複数の導電層が形成される。そして、該複数の導電層を互いに異なるエッチング条件でエッチングすることによりゲート電極が形成される。
【００２４】
上記エッチングは、例えば、エッチングレートや選択比といったエッチング条件を複数の導電層毎に互いに異ならせて行うため、複数形成された導電層のうち、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くなるようにエッチング条件を設定した場合、最下層の導電層をエッチングする際のオーバーエッチング時間をも短くすることができる。その結果、オーバーエッチングによりゲート絶縁層をエッチングしすぎてしまい、ゲート絶縁層が薄くなることを防止することができる。
【００２５】
ゲート絶縁層が薄い場合には、半導体層に不純物を注入する際に、半導体層へのダメージが大きくなり、半導体の抵抗が高くなるため、トランジスタの性能が著しく低下してしまう。しかしながら、上記方法によれば、ゲート絶縁層が薄くなることを防止することができることから、半導体層へのダメージを低減することが可能となり、トランジスタの性能の著しい低下を回避することができる。その結果、高い性能を維持したトランジスタの製造方法を提供することができる。
【００２６】
本発明にかかるトランジスタの製造方法は、上記構成に加え、上記導電層形成工程において、上記第１導電層と上記第２導電層との間、又は上記第２導電層の上に１層以上の導電層を形成する工程を有することを特徴とする。
【００２７】
本発明に関連するトランジスタの製造方法は、上記構成に加え、上記導電層形成工程は、複数の導電層のうち最下層の導電層の層厚を、他の導電層の層厚よりも薄く形成することを特徴としている。
【００２８】
本発明にかかるトランジスタの製造方法は、上記構成に加え、上記導電層形成工程において、ゲート絶縁層上に形成される第１導電層の層厚を、他の導電層の層厚よりも薄く形成することを特徴とする。
【００２９】
上記方法によれば、複数形成された導電層のうち、最下層の導電層の層厚を、他の導電層の層厚よりも薄くしているため、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００３０】
その結果、ゲート絶縁層が薄くなることを容易に防止することができるため、トランジスタの性能の著しい低下を容易に回避することができる。
【００３１】
本発明に関連するトランジスタの製造方法は、上記構成に加え、上記複数の導電層は、互いに異なる材料からなることを特徴としている。
【００３２】
本発明にかかるトランジスタの製造方法は、上記構成に加え、上記導電層形成工程において形成される複数の導電層は、互いに異なる材料からなることを特徴とする。
【００３３】
上記方法によれば、導電層毎のエッチング条件を、材料に応じたエッチング条件とすることができるため、エッチング条件の自由度が増し、例えば最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００３４】
その結果、さらに容易にゲート絶縁層が薄くなることを防止することができるため、トランジスタの性能の著しい低下を容易に回避することができる。
【００３５】
本発明に関連するトランジスタは、上記課題を解決するために、基板上に半導体層を備え、該半導体層上にゲート絶縁層を備え、該ゲート絶縁層上にゲート電極を備えているトランジスタにおいて、上記ゲート電極は、複数の導電層からなっていることを特徴としている。
【００３６】
本発明に関連するトランジスタは、上記構成に加えて、上記ゲート電極は、上記ゲート絶縁層上に形成された第1導電層と、該第1導電層上に形成された第２導電層から形成され、上記第２導電層と上記第１導電層はエッチングにおける選択比が２０であるように選ばれており、上記第１導電層と上記ゲート絶縁層は、エッチングにおける選択比が４であるように選ばれていることを特徴とする。
【００３７】
上記構成によれば、ゲート電極が複数の導電層から形成されていることから、導電層が単層では膜応力が大きい場合や下層との密着性が弱い場合に、導電層が剥がれてしまうことを回避することができるとともに、例えば熱処理工程でヒロックが発生し、配線がショートしてしまうことを回避することができる。また、ゲート電極の導電層を別の材質に変更することを希望する場合に、元の材質を下層のゲート電極とし、所望の材質を上層のゲート電極とすることにより、トランジスタの特性および信頼性が変化してしまうことを回避することができる。また、ゲート電極を特殊な形状とする場合に、複数の導電層とすれば各々のエッチングレートの差を利用することにより所望の形状を形成することができる。
【００３８】
また、上記構成によれば、ゲート電極が複数の導電層から形成されていることから、導電層のエッチング条件を導電層毎に設定することができ、最下層の導電層をエッチングする際に、オーバーエッチングによりゲート絶縁層がエッチングされすぎることを低減することができる。すなわち、層厚が十分確保されたゲート絶縁層を有するトランジスタを得ることができる。
【００３９】
これにより、例えば、半導体層に不純物を注入する際に、半導体層へのダメージを低減することが可能となり、低抵抗の半導体を得ることができるため、性能の著しい低下を回避して高い性能を維持したトランジスタを提供することができる。
【００４０】
本発明に関連するトランジスタは、上記構成に加え、上記複数の導電層のうち最下層の導電層の層厚は、他の導電層の層厚よりも薄いことを特徴としている。
【００４１】
本発明に関連するトランジスタは、上記構成に加え、上記第1導電層の層厚は、上記第２導電層の層厚よりも薄いことを特徴とする。
【００４２】
上記構成によれば、例えば、導電層のエッチング時において、最下層の導電層のエッチング時間を短くすることが可能となり、オーバーエッチング時間を短くすることができる。これにより、ゲート絶縁層がエッチングされすぎることを低減することができるので、層厚が十分に確保されたゲート絶縁層を有するトランジスタを得ることが可能となり、性能の著しい低下を回避して高い性能を維持したトランジスタを容易に得ることができる。
【００４３】
本発明に関連するトランジスタは、上記構成に加え、上記複数の導電層は、互いに異なる材料からなることを特徴としている。
【００４４】
上記構成によれば、複数の導電層は、互いに異なる材料から形成されているため、導電層のエッチング時において、導電層の材料に応じてエッチング条件を設定することが可能となる。例えば、最下層の導電層を、エッチング時間が短くなるような材料を用いれば、オーバーエッチング時間を短くすることができるため、ゲート絶縁層がエッチングされすぎることを低減することができる。これにより、層厚が十分に確保されたゲート絶縁層を有するトランジスタを得ることが可能となり、性能の著しい低下を回避して高い性能を維持したトランジスタを容易に得ることができる。
【００４５】
本発明に関連する液晶表示装置は、上記記載のトランジスタを用いてなることを特徴としている。
【００４６】
上記構成によれば、上記記載のトランジスタを用いている。すなわち、層厚が十分確保されたゲート絶縁層を有するトランジスタを用いているため、低抵抗の半導体を得ることが可能となり、性能の著しい低下を回避して高い性能を維持した液晶表示装置を提供することができる。
【００４７】
【発明の実施の形態】
本発明の実施の形態、及び参考の実施の形態について図１および図２に基づいて以下に説明する。
【００４８】
図２（ｃ）に示すように、本発明にかかる薄膜トランジスタ（トランジスタ）は、基板１、ベースコート２、半導体層３、ゲート絶縁膜（ゲート絶縁層）４、ゲート電極５、層間絶縁膜６、コンタクトホール７・８、ソース電極９、ドレイン電極１０およびパッシベーション膜１１から形成されている。
【００４９】
上記基板１は、ガラスからなる透明の基板であり、基板１上には基板１からの不純物の拡散を防止するためのベースコート２が形成されている。ベースコート２の上には半導体層３が形成されている。
【００５０】
半導体層３は、不純物が注入されている高キャリア濃度ソース領域（以下ソース領域という）１２および高キャリア濃度ドレイン領域（以下ドレイン領域という）１３と、不純物が注入されていないチャネル領域１４とから構成されている。半導体層３上には、半導体層３を覆うようにしてゲート絶縁膜４が形成されている。
【００５１】
ゲート絶縁膜４上には、半導体層３のチャネル領域１４の位置にゲート電極５が形成されている。ゲート電極５と、ゲート電極５が形成されていない部分のゲート絶縁膜４とを覆うように層間絶縁膜６が形成されている。また、ゲート電極５は、互いに異なる材料からなる２層のゲート電極層５ａ・５ｂによって形成されており、図示しないゲート信号線と電気的に接続されている。
【００５２】
ゲート絶縁膜４および層間絶縁膜６には、ソース領域１２およびドレイン領域１３に達するようになっているコンタクトホール７・８が形成されている。コンタクトホール７・８は、ゲート電極５とゲート信号線とを電気的に接続させ、コンタクトホール７は、ソース電極９とソース領域１２とを電気的に接続させ、コンタクトホール８は、ドレイン電極１０とドレイン領域１３とを電気的に接続させるためのものである。
【００５３】
層間絶縁膜６上にはソース電極９およびドレイン電極１０が形成されている。ソース電極９は、コンタクトホール７を介してソース領域１２と電気的に接続されており、ドレイン電極１０は、コンタクトホール８を介してドレイン領域１３と電気的に接続されている。
【００５４】
層間絶縁膜６、ソース電極９およびドレイン電極１０上にはパッシベーション膜１１が形成されている。
【００５５】
次に、上記薄膜トランジスタの製造方法の一例について説明する。
【００５６】
まず、図１（ａ）に示すように、ガラスからなる基板１上に、厚み３００ｎｍのＳｉＯ_２を製膜してベースコート２を形成する。その後に、半導体層形成工程を行う。すなわち、ベースコート２上に厚み５０ｎｍのシリコン膜を形成した後に、所定の形状に加工することにより半導体層３を形成する。
【００５７】
次に、ゲート絶縁層形成工程を行う。すなわち、図１（ｂ）に示すように、ベースコート２および半導体層３上に、絶縁層として例えばＳｉＯ_２を厚み５０ｎｍにて製膜して、ゲート絶縁膜４を形成する。
【００５８】
次に、ゲート電極形成工程を行う。まず、導電層形成工程として、図１（ｃ）に示すように、ゲート絶縁膜４上に、スパッタリング法を用いて窒化タンタルを堆積させ、厚みが約５０ｎｍとなるように第１導電層（導電層）１５を形成する。そして、第１導電層１５上に、スパッタリング法を用いてタングステンを堆積させ、厚みが約３５０ｎｍとなるように第２導電層（導電層）１６を形成する。
【００５９】
その後、第２導電層１６上に感光剤としてのフォトレジストを塗布し、フォトレジスト上にゲート電極の形状に形成された所定のパターンを有するマスクを載せ、紫外線等の光照射により、マスクに形成されたパターンをフォトレジストに露光する。そして、現像を行い露光されていないフォトレジストを除去することによって、ゲート電極を形成するためのレジスト１７を形成する。
【００６０】
次に、エッチング工程として、図２（ａ）に示すように、レジスト１７をマスクとしてドライエッチング等のエッチングを行い、レジスト１７に覆われた部分以外の第２導電層１６を除去することによって第２ゲート電極層５ｂを形成する。このとき、第２導電層１６をエッチングする条件を、次にエッチングする第１導電層１５との選択比が大きくなるような条件とすれば、オーバーエッチングによる第１導電層１５のエッチングを低減することができる。
【００６１】
例えば、第２導電層１６の膜厚が３１５〜３８５ｎｍであるときに、エッチングの条件を、第２導電層１６のエッチングレートを５ｎｍ／ｓｅｃ、オーバーエッチングを１０％、第２導電層１６と第１導電層１５との選択比を２０とする。
【００６２】
上記条件下において、第２導電層１６の最大膜厚部分をエッチングするための時間は、３８５÷５＝７７（ｓｅｃ）となり、オーバーエッチングが１０％であるから、全エッチング時間は７７×１．１＝８５（ｓｅｃ）となる。一方、第２導電層１６の最小膜厚部分のエッチング時間は、３１５÷５＝６３（ｓｅｃ）であるため、第２導電層１６の最小膜厚部分の下に形成されている第１導電層１５は、８５−６３＝２２（ｓｅｃ）だけエッチングされることになる。
【００６３】
第２導電層１６と第１導電層１５との選択比が２０であることから、第１導電層１５のエッチングレートは、５÷２０＝０．２５ｎｍ／ｓｅｃとなる。従って、第１導電層１５は、最大で０．２５×２２＝５．５ｎｍエッチングされる。
【００６４】
次に、図２（ｂ）に示すように、レジスト１７および第２ゲート電極層５ｂをマスクとしてドライエッチング等のエッチングを行い、レジスト１７および第２ゲート電極層５ｂに覆われた部分以外の第１導電層１５を除去することによって第１ゲート電極層５ａを形成する。これにより、第１ゲート電極層５ａおよび第２ゲート電極層５ｂからなるゲート電極５が形成される。
【００６５】
上記第１導電層１５のエッチングにおいて、例えば、第１導電層１５の製膜時の膜厚が４５〜５５ｎｍであるときに、エッチングの条件を、第１導電層１５のエッチングレートを３ｎｍ／ｓｅｃ、オーバーエッチングを１０％、第１導電層１５とゲート絶縁膜４との選択比を４とする。また、第１導電層１５は、上記第２導電層１６のエッチングによって最大で５．５ｎｍエッチングされているため、第１導電層１５の膜厚は、３９．５〜５５ｎｍとなっている。
【００６６】
上記条件下において、第１導電層１５の最大膜厚部分をエッチングするための時間は、５５÷３＝１８（ｓｅｃ）となり、オーバーエッチングが１０％であるから、全エッチング時間は、１８×１．１＝２０（ｓｅｃ）となる。一方、第１導電層１５の最小膜厚部分をエッチングする時間は、３９．５÷３＝１３（ｓｅｃ）であるため、第１導電層１５の最小膜厚部分のゲート絶縁膜４は、２０−１３＝７（ｓｅｃ）だけエッチングされることになる。
【００６７】
第１導電層１５とゲート絶縁膜４との選択比が４であるから、ゲート絶縁膜４のエッチングレートは、３÷４＝０．７５ｎｍ／ｓｅｃとなる。従って、ゲート絶縁膜４は、最大で０．７５×７＝５．３ｎｍエッチングされ、エッチング後のゲート絶縁膜４の最小膜厚は、５０−５．３＝４４．７ｎｍとなる。
【００６８】
すなわち、上記のように、第１導電層１５の膜厚は薄いため、第１導電層１５のエッチング時間は短くてすみ、その結果オーバーエッチング時間も短くてすむ。このため、第１導電層１５とゲート絶縁膜４との選択比が小さい場合であっても、ゲート電極５に覆われていない領域のゲート絶縁膜４は、エッチングにより膜厚１８が薄くなることはほとんどない。
【００６９】
以上により、導電層形成工程により２層からなる導電層を形成した後に、一度のパターニングによるレジスト形成を行い、２種類のエッチング条件を用いたエッチング工程を行うことによって、ゲート電極５が形成され、ゲート電極形成工程が完了する。
【００７０】
次に、不純物注入工程を行う。図２（ｂ）に示すように、半導体層３に、ゲート電極５をマスクとして不純物を注入する。これにより、ソース領域１２およびドレイン領域１３が形成される。不純物の注入は、例えば、不純物としてリンを用いて、加速エネルギー５〜１００ｋｅＶ、ドーズ量５×１０^１６ｉｏｎｓ／ｃｍ^２の条件下でイオン注入することができる。また、上にゲート電極５が形成されている半導体層３の領域は、ゲート電極５がマスクとなっているため不純物が注入されず、チャネル領域１４となる。
【００７１】
不純物として注入されたイオンのうちのいくつかは、半導体層３中の原子と衝突し、衝突した原子のうちのいくつかは、はじき飛ばされるものがある。はじき飛ばされた原子が多いときに、結晶であった半導体層３が非晶質に変化してしまい、半導体層３のダメージとなる。一般に、半導体層上に形成されたゲート絶縁膜が薄い場合に、半導体層のダメージは多くなり、このときソース領域およびドレイン領域を形成するための、後の活性化工程における活性化がうまく出来ない。一方、ゲート絶縁膜が厚い場合には半導体層への不純物の注入量が不足し、十分低抵抗なソース領域およびドレイン領域を形成することができない。また、活性化工程（特に、炉、ＲＴＡを使用した場合）においては、半導体層の下層部に結晶領域を残しておいた方が再結晶化しやすくなるため、ダメージの比較的多くなる不純物濃度の高い領域が、ゲート絶縁膜と半導体層との界面付近となるように不純物注入条件を設定することが好ましい。
【００７２】
なお、例えば、ゲート電極５を第１導電層１５だけ、または第２導電層１６だけで形成した場合、従来の薄膜トランジスタを形成する場合と同様に、ゲート絶縁膜４が本実施の形態の半分以下の約１９ｎｍしか残らないため、不純物注入時における半導体層３へのダメージが大きくなり、活性化工程において不純物を十分活性化させることができず、ソース領域１２およびドレイン領域１３の抵抗が大きくなってしまう。
【００７３】
しかしながら、上述したように、第１導電層１５および第２導電層１６のエッチングによっても、ゲート絶縁膜４が４４．７ｎｍ残る。従って、ゲート絶縁膜の膜厚を十分確保することができるため、不純物注入時の半導体層３へのダメージを低減することが可能となり、次の活性化工程において半導体層３のダメージが回復し、十分抵抗の小さいソース領域１２およびドレイン領域１３を得ることができる。
【００７４】
そして、次に熱処理を行い、ソース領域１２およびドレイン領域１３に注入された不純物を電気的に活性化させる。熱処理は、例えば、窒素雰囲気中で４００〜６４０℃、１〜２４０分の条件下で行うことができる。
【００７５】
次に、図２（ｃ）に示すように、例えば、ＴＥＯＳを用いたＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ_２を堆積させることによって、層間絶縁膜６を形成する。そして、層間絶縁膜６、ゲート絶縁膜４の一部を除去し、ソース領域１２に達するようなコンタクトホール７と、ソース領域１３に達するようなコンタクトホール８とを開口する。
【００７６】
層間絶縁膜６上のコンタクトホール７・８の開口部に、アルミニウムからなるゲート信号線（図示せず）、ソース電極９およびドレイン電極１０形成する。ゲート信号線はコンタクトホール７・８のいずれかを介してゲート電極５と電気的に接続され、ソース電極９はコンタクトホール７を介してソース領域１２と電気的に接続され、ドレイン電極１０はコンタクトホール８を介してドレイン領域１３と電気的に接続される。そして、層間絶縁膜６上に保護膜としてのパッシベーション膜１１を形成する。
【００７７】
以上より、本発明にかかる薄膜トランジスタを製造することができる。また、上記薄膜トランジスタを用いることにより液晶表示装置を得ることができる。
【００７８】
また、本実施の形態においては、ゲート電極を窒化タンタルからなる第１導電層１５とタングステンからなる第２導電層１６との２層の積層構造としているが、本発明はこれに限定されるものではなく、３層以上の積層構造としてもよい。この場合、本実施の形態での第１導電層１５が最下層となり、第２導電層１６が最下層以外の層、すなわち最上層または最上層と最下層とに挟まれた中間層となる。
【００７９】
また、本実施の形態においては、ソース領域１２およびドレイン領域１３を形成するために不純物としてリンを注入し、Ｎ型薄膜トランジスタとしているが、本発明はこれに限定されるものではなく、Ｐ型薄膜トランジスタとしても同様に実施可能である。また、不純物としてＢ、Ａｓを用いても同様に実施可能である。
【００８０】
また、本実施の形態において形成した各膜の材質や不純物の材質は、任意に選ぶことができ、トランジスタの構造についても各種の変形が可能である。例えば、本実施の形態においては、基板１としてガラスを用いているが、本発明はこれに限定されるものではなく、本発明の関連発明としては、シリコンウエハー、ＳＯＩ、石英を用いても同様に実施可能である。また、本実施の形態においては、ゲート絶縁膜４としてＳｉＯ_２を用いているが、本発明はこれに限定されるものではなく、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、Ｔａ２０５、Ａｌ２０３、ＺｒＯ、ＨｆＯ、Ｌａ２０３、Ｐｒ２０３を用いても同様に実施可能である。また、本実施の形態においては、ゲート電極として、すなわち、第１導電層１５として窒化タンタルを、第２導電層１６としてタングステンを用いているが、本発明はこれに限定されるものではなく、Ｗ、Ｔａ、ＴａＮ、Ａｌ、ＡｌＭｏ、Ｍｏ、ＡｌＳｉ、ＡｉＴｉ、Ｔｉ、ＴｉＮ、Ｓｉ、ＷＳｉ、ＭｏＳｉ、ＴａＳｉ、Ｃｕを用いても同様に実施可能である。また、本実施の形態においては、層間絶縁膜６としてＳｉＯ_２を用いているが、本発明はこれに限定されるものではなく、ＳｉＮ、ＳｉＮＯ、Ｌｏｗ−Ｋ膜、有機膜を用いても同様に実施可能である。
【００８１】
また、本実施の形態におけるトランジスタの製造条件は、一例を示したにすぎず、本発明はこの数値に限定されるものではない。
【００８２】
本発明のトランジスタの製造方法は、基板上にベースコート膜と半導体層とゲート絶縁膜とゲート電極とを、基板側からこの順に形成する工程と、該ゲート電極を２種類以上の材料から形成する工程と、最下層のゲート電極層の膜厚が上層のゲート電極層の膜厚よりも薄く、一度のパターニングでゲート電極形成のために２種類以上の条件でエッチングする工程とを含む構成としてもよい。
【００８３】
本発明のトランジスタは、基板上にベースコート膜と半導体層とゲート絶縁膜とゲート電極とが基板側からこの順に形成されているトランジスタであって、該ゲート電極が２種類以上の材料から形成されていて、最下層のゲート電極層が上層のゲート電極層よりも膜厚が薄い構成としてもよい。
【００８４】
【発明の効果】
以上のように、本発明にかかるトランジスタの製造方法は、ゲート電極形成工程は、複数の導電層を形成する導電層形成工程と、上記複数の導電層を互いに異なる条件でエッチングするエッチング工程とを含む構成である。
【００８５】
上記構成によれば、ガラス基板上に形成された半導体層およびゲート絶縁層上に、ゲート電極を形成するための複数の導電層が形成される。そして、該複数の導電層を互いに異なるエッチング条件でエッチングすることによりゲート電極が形成される。
【００８６】
その結果、オーバーエッチングによりゲート絶縁層をエッチングしすぎてしまい、ゲート絶縁層が薄くなることを防止することができる。これにより、例えば、半導体層に不純物を注入する際の半導体層へのダメージを低減することが可能となり、トランジスタの性能の著しい低下を回避することができ、高い性能を維持したトランジスタを製造することができるという効果を奏する。
【００８７】
上記のトランジスタの製造方法において、上記導電層形成工程は、複数の導電層のうち最下層の導電層の層厚を、他の導電層の層厚よりも薄く形成する構成としてもよい。
【００８８】
上記構成によれば、複数形成された導電層のうち、最下層の導電層の層厚を、他の導電層の層厚よりも薄くしているため、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００８９】
その結果、ゲート絶縁層が薄くなることを容易に防止することができるため、トランジスタの性能の著しい低下を容易に回避することができるという効果を奏する。
【００９０】
上記のトランジスタの製造方法において、上記複数の導電層は、互いに異なる材料からなる構成としてもよい。
【００９１】
上記構成によれば、導電層毎のエッチング条件を、材料に応じたエッチング条件とすることができるため、エッチング条件の自由度が増し、例えば最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００９２】
その結果、さらに容易にゲート絶縁層が薄くなることを防止することができるため、トランジスタの性能の著しい低下を容易に回避することができるという効果を奏する。
【００９３】
以上のように、本発明に関連するトランジスタは、ゲート電極は、複数の導電層からなっている構成である。
【００９４】
上記構成によれば、ゲート電極が複数の導電層から形成されていることから、導電層のエッチング条件を導電層毎に設定することができ、最下層の導電層をエッチングする際に、オーバーエッチングによりゲート絶縁層がエッチングされすぎることを低減することができるので、層厚が十分確保されたゲート絶縁層を有するトランジスタを得ることができる。
【００９５】
これにより、例えば、半導体層に不純物を注入する際に、半導体層へのダメージを低減することが可能となり、低抵抗の半導体を得ることができるため、性能の著しい低下を回避して高い性能を維持したトランジスタを得ることができるという効果を奏する。
【００９６】
上記のトランジスタにおいて、上記複数の導電層のうち最下層の導電層の層厚は、他の導電層の層厚よりも薄い構成としてもよい。
【００９７】
上記構成によれば、例えば、導電層のエッチング時において、最下層の導電層のエッチング時間を短くすることが可能となり、オーバーエッチング時間を短くすることができるため、ゲート絶縁層がエッチングされすぎることを低減することができる。これにより、層厚が十分に確保されたゲート絶縁層を有するトランジスタを得ることが可能となり、性能の著しい低下を回避して高い性能を維持したトランジスタを容易に得ることができるという効果を奏する。
【００９８】
上記のトランジスタにおいて、上記複数の導電層は、互いに異なる材料からなる構成としてもよい。
【００９９】
上記構成によれば、複数の導電層は、互いに異なる材料から形成されているため、導電層のエッチング時において、導電層の材料に応じてエッチング条件を設定することが可能となる。これにより、性能の著しい低下を回避して高い性能を維持したトランジスタを容易に得ることができるという効果を奏する。
【０１００】
以上のように、本発明に関連する液晶表示装置は、上記記載のトランジスタを用いてなる構成である。
【０１０１】
上記構成によれば、上記記載のトランジスタを用いている。すなわち、層厚が十分確保されたゲート絶縁層を有するトランジスタを用いているため、低抵抗の半導体を得ることが可能となり、性能の著しい低下を回避して高い性能を維持した液晶表示装置を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態における薄膜トランジスタの製造工程の一部を示すものであり、（ａ）〜（ｃ）は、薄膜トランジスタの断面図である。
【図２】図２は、図１の製造工程の続きを示すものであり、（ａ）〜（ｃ）は、薄膜トランジスタの断面図である。
【図３】図３は、従来の薄膜トランジスタの製造工程を示すものであり、（ａ）〜（ｅ）は、薄膜トランジスタの断面図である。
【符号の説明】
１基板
３半導体層
４ゲート絶縁膜（ゲート絶縁層）
５ゲート電極
５ａ第１ゲート電極層
５ｂ第２ゲート電極層
６層間絶縁膜
１２ソース領域
１３ドレイン領域
１４チャネル領域
１５第１導電層（導電層）
１６第２導電層（導電層）
１７レジスト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a transistor.
[0002]
[Prior art]
Conventionally, a thin film transistor (TFT) has been widely used to drive an active matrix type liquid crystal display (LCD (Liquid Crystal Display)), an image sensor, and the like. Recently, in particular, due to the necessity of high-speed operation, a polycrystalline silicon TFT (p-Si TFT (Poly-Silicone) with higher field effect mobility can be used instead of an amorphous silicon TFT using amorphous silicon as an active layer. TFT)) has been developed.
[0003]
In the case of manufacturing a liquid crystal display device using a polycrystalline silicon TFT, the polycrystalline silicon TFT can operate at high speed, and therefore can be used not only for pixel switching but also for a drive circuit. As a result, the display device and the drive circuit can be integrally formed, so that there is an advantage that a driving IC (Integrated Circuit) is not necessary and connection between the display device and the driving IC is not necessary. .
[0004]
For this reason, in order to integrate a circuit having a function other than the drive circuit in the LCD, development for achieving high performance of the polycrystalline silicon TFT has been actively performed.
[0005]
One method for achieving high performance of a polycrystalline silicon TFT is a method of manufacturing a thin film transistor in which a gate insulating film is thinned. Hereinafter, an example of a conventional method for manufacturing a thin film transistor will be described with reference to FIGS.
[0006]
As shown in FIG. 3A, a base coat 51 and a 50 nm semiconductor layer 52 are formed on a substrate 50 and patterned. Next, as shown in FIG. 3B, a gate insulating film 53 having a thickness of 50 nm and a conductive layer 54 having a thickness of 400 nm are formed on the semiconductor layer 52, and then a photoresist is applied on the conductive layer 54 to form a desired region. A resist 55 is formed by exposing and developing the film.
[0007]
Next, as shown in FIG. 3C, the conductive layer 54 is etched using the resist 55 as a mask to form a gate electrode 56. At this time, the thickness of the gate insulating film 53 in a region not covered with the resist 55 is reduced by overetching of etching performed at the time of forming the gate electrode, so that the gate insulating film 53a is thinned.
[0008]
Next, as shown in FIG. 3D, impurities are implanted into the semiconductor 52 layer to form a high carrier concentration source region (hereinafter referred to as source region) 57 and a high carrier concentration drain region (hereinafter referred to as drain region) 58. To do. The region covered with the gate electrode 56 becomes a channel region 59 without being implanted with impurities. Then, the impurities in the source region 57 and the drain region 58 are electrically activated.
[0009]
Thereafter, as shown in FIG. 3E, an interlayer insulating film 60, contact holes 61 and 62, wiring (not shown), a source electrode 63 and a drain electrode 64 are formed, and finally a passivation film 65 is formed. Thus, a thin film transistor is formed.
[0010]
Here, an example of the etching amount of the gate insulating film 53 by overetching of dry etching performed at the time of forming the gate electrode will be described.
[0011]
The dry etching conditions for forming the gate electrode are as follows: the etching rate is 5 nm / sec, the etching selectivity between the conductive layer 54 and the gate insulating film 53 is 4, the overetching is 10%, and the film thickness of the conductive layer 54 is 360 to 360. Suppose that it is 440 nm.
[0012]
The time required to etch the maximum film thickness of 440 nm of the conductive layer 54 is 440 ÷ 5 = 88 (sec), and overetching is 10%. Therefore, the etching time when forming the gate electrode is 88 × 1. .1 = 97 (sec). Therefore, the etching time for etching the maximum film thickness of the conductive layer 54 is 97 sec.
[0013]
On the other hand, the time required for etching the minimum film thickness 360 nm of the conductive layer 54 is 360 ÷ 5 = 72 (sec). Therefore, in the minimum film thickness portion of the conductive layer 54, only the remaining time 25 sec obtained by subtracting the time 72 sec for etching the minimum film thickness from the time 97 sec for etching the maximum film thickness of the conductive layer 54 is used. 53 is etched.
[0014]
Since the etching selectivity between the conductive layer 54 and the gate insulating film 53 is 4, the etching rate of the gate insulating film 53 is 5 ÷ 4 = 1.25 nm / sec. 25 × 25 = 31.3 nm is etched. Therefore, the thickness of the thinned gate insulating film 53a after forming the gate electrode shown in FIG. 3C is 50-31.3 = 18.7 nm at the thinnest portion.
[0015]
[Patent Document 1]
JP 2001-217413 A (publication date: August 10, 2001)
[0016]
[Problems to be solved by the invention]
However, in the etching performed on a large glass substrate used for a liquid crystal display device, the etching conditions are limited in order to satisfy the etching anisotropy and the requirement of a low temperature process, for example, a process of etching a gate electrode It is necessary to reduce the selection ratio between the conductive layer and the gate insulating film. As described above, when the selection ratio between the conductive layer and the gate insulating film is small, there is a problem in that the gate insulating film is excessively etched or thinned during dry etching of the gate electrode.
[0017]
In the conventional method of manufacturing a thin film transistor, the following problems are caused by having the above problems.
[0018]
For example, in the above-described thin film transistor manufacturing method, when the acceleration energy is set according to the thickness of the gate insulating film and impurities are implanted into the source region and the drain region, the thickness of the thinnest portion of the gate insulating film is Since the thickness is too thin at 18.7 nm, the position of the peak concentration with the highest impurity concentration is shifted to the substrate side in the semiconductor layer, and damage to the semiconductor layer is increased.
[0019]
For this reason, damage to the semiconductor layer cannot be recovered in a later activation step, and regions where impurities are not sufficiently activated exist in the source region and the drain region. As a result, there is a problem in that the resistance in a region where the impurities are not sufficiently activated increases, a large number of defective TFTs appear in the substrate, and the performance of the transistor is remarkably deteriorated.
[0020]
The present invention has been proposed in order to solve the above-mentioned problems. By reducing the over-etching of the gate insulating film due to the overetching of the dry etching performed at the time of forming the gate electrode, the performance is significantly lowered. An object of the present invention is to provide a transistor that avoids and maintains high performance, a manufacturing method thereof, and a liquid crystal display device using the transistor.
[0021]
[Means for Solving the Problems]
In order to solve the above problems, a method for manufacturing a transistor according to the present invention includes a semiconductor layer forming step of forming a semiconductor layer on a glass substrate, and a gate insulating layer forming step of forming a gate insulating layer on the semiconductor layer. In the method of manufacturing a transistor including a gate electrode formation step of forming a gate electrode on the gate insulating layer and an impurity injection step of injecting impurities into the semiconductor layer, the gate electrode formation step includes a plurality of conductive layers. The method includes a conductive layer forming step to be formed and an etching step of etching the plurality of conductive layers under different conditions.
[0022]
In the transistor manufacturing method according to the present invention, in addition to the above configuration, the gate electrode forming step includes a first conductive layer formed on the gate insulating layer and a second conductive layer formed on the first conductive layer. A conductive layer forming step of forming a layer, a first etching step of etching the second conductive layer, and a second etching step of etching the first conductive layer, and formed in the conductive layer forming step. The film thickness of the minimum film thickness portion of the first conductive layer is 45nm The film thickness of the maximum film thickness is 55nm And the film thickness of the minimum film thickness portion of the second conductive layer formed in the conductive layer forming step is 315nm The film thickness of the maximum film thickness is 385nm And the selection ratio between the second conductive layer and the first conductive layer in the first etching step is set to 20, and the selection ratio between the first conductive layer and the gate insulating layer in the second etching step is It is characterized in that it is set to be 4.
[0023]
According to the above method, the semiconductor layer and the gate insulating layer are formed on the substrate, and the plurality of conductive layers for forming the gate electrode are formed on the gate insulating layer. Then, the gate electrode is formed by etching the plurality of conductive layers under different etching conditions.
[0024]
The etching is performed, for example, by making etching conditions such as an etching rate and a selection ratio different for each of the plurality of conductive layers. Therefore, among the plurality of formed conductive layers, the time for etching the lowermost conductive layer is set to other time. When the etching conditions are set so as to be shorter than the time for etching the conductive layer, the over-etching time for etching the lowermost conductive layer can be shortened. As a result, it can be prevented that the gate insulating layer is excessively etched by over-etching and the gate insulating layer becomes thin.
[0025]
When the gate insulating layer is thin, when the impurity is implanted into the semiconductor layer, damage to the semiconductor layer is increased and the resistance of the semiconductor is increased, so that the performance of the transistor is remarkably deteriorated. However, according to the above method, it is possible to prevent the gate insulating layer from being thinned, so that damage to the semiconductor layer can be reduced and a significant decrease in the performance of the transistor can be avoided. As a result, a method for manufacturing a transistor that maintains high performance can be provided.
[0026]
In addition to the above configuration, the transistor manufacturing method according to the present invention includes one or more layers in the conductive layer forming step, between the first conductive layer and the second conductive layer, or on the second conductive layer. It has the process of forming a conductive layer, It is characterized by the above-mentioned.
[0027]
In addition to the above structure, the method for manufacturing a transistor related to the present invention includes the step of forming the conductive layer in which the lowermost conductive layer of the plurality of conductive layers is thinner than the thickness of the other conductive layers. It is characterized by doing.
[0028]
In the transistor manufacturing method according to the present invention, in addition to the above configuration, in the conductive layer forming step, the first conductive layer formed on the gate insulating layer is formed to be thinner than the other conductive layers. It is characterized by doing.
[0029]
According to the above method, the layer thickness of the lowermost conductive layer among the plurality of conductive layers is made thinner than the thicknesses of the other conductive layers, so that the time for etching the lowermost conductive layer is reduced. The time for etching the other conductive layer can be easily shortened.
[0030]
As a result, it is possible to easily prevent the gate insulating layer from being thinned, so that a significant decrease in transistor performance can be easily avoided.
[0031]
The transistor manufacturing method related to the present invention is characterized in that, in addition to the above structure, the plurality of conductive layers are made of different materials.
[0032]
The transistor manufacturing method according to the present invention is characterized in that, in addition to the above structure, the plurality of conductive layers formed in the conductive layer forming step are made of different materials.
[0033]
According to the above method, the etching conditions for each conductive layer can be set to the etching conditions according to the material, so that the degree of freedom of the etching conditions is increased. For example, the time for etching the lowermost conductive layer can be reduced to other conductive layers. It can easily be made shorter than the time for etching the layer.
[0034]
As a result, the gate insulating layer can be prevented from becoming thinner more easily, so that a significant deterioration in transistor performance can be easily avoided.
[0035]
In order to solve the above problems, a transistor related to the present invention includes a semiconductor layer on a substrate, a gate insulating layer on the semiconductor layer, and a gate electrode on the gate insulating layer. The gate electrode is composed of a plurality of conductive layers.
[0036]
In the transistor according to the present invention, in addition to the above structure, the gate electrode is formed of a first conductive layer formed on the gate insulating layer and a second conductive layer formed on the first conductive layer. The second conductive layer and the first conductive layer are selected so that the etching selectivity is 20, and the first conductive layer and the gate insulating layer are selected so that the etching selectivity is 4. It is characterized by being selected.
[0037]
According to the above configuration, since the gate electrode is formed of a plurality of conductive layers, the conductive layer is peeled off when the conductive layer is a single layer and the film stress is large or the adhesion to the lower layer is weak. It is possible to avoid the occurrence of hillocks in the heat treatment process and short-circuiting of the wiring. When it is desired to change the conductive layer of the gate electrode to another material, the original material is the lower gate electrode, and the desired material is the upper gate electrode. Can be avoided. Further, when the gate electrode has a special shape, if a plurality of conductive layers are used, a desired shape can be formed by utilizing the difference between the etching rates.
[0038]
Further, according to the above configuration, since the gate electrode is formed of a plurality of conductive layers, the etching conditions of the conductive layer can be set for each conductive layer, and when etching the lowermost conductive layer, Overetching of the gate insulating layer due to over-etching can be reduced. That is, a transistor having a gate insulating layer with a sufficiently thick layer can be obtained.
[0039]
Thereby, for example, when impurities are implanted into the semiconductor layer, damage to the semiconductor layer can be reduced, and a low-resistance semiconductor can be obtained. A maintained transistor can be provided.
[0040]
In addition to the above structure, the transistor related to the present invention is characterized in that the lowermost conductive layer of the plurality of conductive layers is thinner than the other conductive layers.
[0041]
In addition to the above structure, the transistor related to the present invention is characterized in that the layer thickness of the first conductive layer is thinner than the layer thickness of the second conductive layer.
[0042]
According to the above configuration, for example, when the conductive layer is etched, the etching time of the lowermost conductive layer can be shortened, and the overetching time can be shortened. As a result, it is possible to reduce that the gate insulating layer is etched too much, so that it is possible to obtain a transistor having a gate insulating layer with a sufficiently secured layer thickness, avoiding a significant decrease in performance and high performance. Thus, a transistor maintaining the above can be easily obtained.
[0043]
In the transistor related to the present invention, in addition to the above structure, the plurality of conductive layers are made of different materials.
[0044]
According to the above configuration, since the plurality of conductive layers are formed of different materials, etching conditions can be set according to the material of the conductive layer when the conductive layer is etched. For example, if a material that shortens the etching time is used for the lowermost conductive layer, the overetching time can be shortened, so that the gate insulating layer can be prevented from being etched excessively. This makes it possible to obtain a transistor having a gate insulating layer with a sufficiently thick layer thickness, and easily obtain a transistor that maintains high performance while avoiding a significant decrease in performance.
[0045]
A liquid crystal display device related to the present invention is characterized by using the above-described transistor.
[0046]
According to the above configuration, the transistor described above is used. In other words, since a transistor having a gate insulating layer with a sufficiently thick layer is used, a low-resistance semiconductor can be obtained, and a liquid crystal display device that maintains high performance while avoiding a significant decrease in performance is provided. can do.
[0047]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention and a reference embodiment will be described below with reference to FIGS.
[0048]
As shown in FIG. 2C, the thin film transistor (transistor) according to the present invention includes a substrate 1, a base coat 2, a semiconductor layer 3, a gate insulating film (gate insulating layer) 4, a gate electrode 5, an interlayer insulating film 6, and contacts. The holes 7 and 8, the source electrode 9, the drain electrode 10, and the passivation film 11 are formed.
[0049]
The substrate 1 is a transparent substrate made of glass, and a base coat 2 for preventing diffusion of impurities from the substrate 1 is formed on the substrate 1. A semiconductor layer 3 is formed on the base coat 2.
[0050]
The semiconductor layer 3 includes a high carrier concentration source region (hereinafter referred to as a source region) 12 and a high carrier concentration drain region (hereinafter referred to as a drain region) 13 into which impurities are implanted, and a channel region 14 into which impurities are not implanted. Has been. A gate insulating film 4 is formed on the semiconductor layer 3 so as to cover the semiconductor layer 3.
[0051]
On the gate insulating film 4, a gate electrode 5 is formed at the position of the channel region 14 of the semiconductor layer 3. An interlayer insulating film 6 is formed so as to cover the gate electrode 5 and the portion of the gate insulating film 4 where the gate electrode 5 is not formed. The gate electrode 5 is formed of two gate electrode layers 5a and 5b made of different materials, and is electrically connected to a gate signal line (not shown).
[0052]
Contact holes 7 and 8 are formed in the gate insulating film 4 and the interlayer insulating film 6 so as to reach the source region 12 and the drain region 13. The contact holes 7 and 8 electrically connect the gate electrode 5 and the gate signal line, the contact hole 7 electrically connects the source electrode 9 and the source region 12, and the contact hole 8 includes the drain electrode 10. And the drain region 13 are electrically connected.
[0053]
A source electrode 9 and a drain electrode 10 are formed on the interlayer insulating film 6. The source electrode 9 is electrically connected to the source region 12 through the contact hole 7, and the drain electrode 10 is electrically connected to the drain region 13 through the contact hole 8.
[0054]
A passivation film 11 is formed on the interlayer insulating film 6, the source electrode 9 and the drain electrode 10.
[0055]
Next, an example of a method for manufacturing the thin film transistor will be described.
[0056]
First, as shown in FIG. 1A, a 300 nm thick SiO 2 film is formed on a substrate 1 made of glass. ₂ To form a base coat 2. Thereafter, a semiconductor layer forming step is performed. That is, after forming a silicon film with a thickness of 50 nm on the base coat 2, the semiconductor layer 3 is formed by processing into a predetermined shape.
[0057]
Next, a gate insulating layer forming step is performed. That is, as shown in FIG. 1B, as an insulating layer, for example, SiO 2 ₂ Is formed to a thickness of 50 nm to form the gate insulating film 4.
[0058]
Next, a gate electrode forming step is performed. First, as a conductive layer forming step, as shown in FIG. 1C, tantalum nitride is deposited on the gate insulating film 4 using a sputtering method, and the first conductive layer (conductive layer) is formed to have a thickness of about 50 nm. Layer) 15 is formed. Then, tungsten is deposited on the first conductive layer 15 by a sputtering method to form a second conductive layer (conductive layer) 16 having a thickness of about 350 nm.
[0059]
Thereafter, a photoresist as a photosensitive agent is applied on the second conductive layer 16, a mask having a predetermined pattern formed in the shape of a gate electrode is placed on the photoresist, and the mask is formed by irradiation with light such as ultraviolet rays. The resulting pattern is exposed to a photoresist. Then, development is performed to remove the unexposed photoresist, thereby forming a resist 17 for forming a gate electrode.
[0060]
Next, as an etching process, as shown in FIG. 2A, etching such as dry etching is performed using the resist 17 as a mask, and the second conductive layer 16 other than the portion covered with the resist 17 is removed to remove the second conductive layer 16. A two-gate electrode layer 5b is formed. At this time, if the conditions for etching the second conductive layer 16 are such that the selection ratio with the first conductive layer 15 to be etched next is increased, the etching of the first conductive layer 15 due to overetching is reduced. be able to.
[0061]
For example, when the thickness of the second conductive layer 16 is 315 to 385 nm, the etching conditions are as follows: the etching rate of the second conductive layer 16 is 5 nm / sec, the overetching is 10%, and the second conductive layer 16 and the second conductive layer 16 The selection ratio with respect to one conductive layer 15 is 20.
[0062]
Under the above conditions, the time for etching the maximum film thickness portion of the second conductive layer 16 is 385/5 = 77 (sec), and the overetching is 10%, so the total etching time is 77 × 1. 1 = 85 (sec). On the other hand, since the etching time of the minimum film thickness portion of the second conductive layer 16 is 315 ÷ 5 = 63 (sec), the first conductive layer formed under the minimum film thickness portion of the second conductive layer 16. 15 is etched by 85−63 = 22 (sec).
[0063]
Since the selection ratio between the second conductive layer 16 and the first conductive layer 15 is 20, the etching rate of the first conductive layer 15 is 5 ÷ 20 = 0.25 nm / sec. Therefore, the first conductive layer 15 is etched at a maximum of 0.25 × 22 = 5.5 nm.
[0064]
Next, as shown in FIG. 2B, etching such as dry etching is performed using the resist 17 and the second gate electrode layer 5b as a mask, and the first portion other than the portion covered with the resist 17 and the second gate electrode layer 5b. By removing the first conductive layer 15, the first gate electrode layer 5a is formed. Thereby, the gate electrode 5 composed of the first gate electrode layer 5a and the second gate electrode layer 5b is formed.
[0065]
In the etching of the first conductive layer 15, for example, when the film thickness of the first conductive layer 15 is 45 to 55 nm, the etching condition is set to 3 nm / sec. The overetching is 10% and the selection ratio between the first conductive layer 15 and the gate insulating film 4 is 4. In addition, since the first conductive layer 15 is etched to a maximum of 5.5 nm by etching the second conductive layer 16, the film thickness of the first conductive layer 15 is 39.5 to 55 nm.
[0066]
Under the above conditions, the time for etching the maximum film thickness portion of the first conductive layer 15 is 55 ÷ 3 = 18 (sec), and the overetching is 10%. Therefore, the total etching time is 18 × 1. .1 = 20 (sec). On the other hand, since the time for etching the minimum film thickness portion of the first conductive layer 15 is 39.5 / 3 = 13 (sec), the gate insulating film 4 in the minimum film thickness portion of the first conductive layer 15 is 20 Etching is performed by −13 = 7 (sec).
[0067]
Since the selection ratio between the first conductive layer 15 and the gate insulating film 4 is 4, the etching rate of the gate insulating film 4 is 3 ÷ 4 = 0.75 nm / sec. Therefore, the gate insulating film 4 is etched at a maximum of 0.75 × 7 = 5.3 nm, and the minimum thickness of the gate insulating film 4 after the etching is 50−5.3 = 44.7 nm.
[0068]
That is, as described above, since the film thickness of the first conductive layer 15 is thin, the etching time of the first conductive layer 15 can be short, and as a result, the over-etching time can be short. For this reason, even when the selection ratio between the first conductive layer 15 and the gate insulating film 4 is small, the gate insulating film 4 in the region not covered with the gate electrode 5 is thinned by etching. There is almost no.
[0069]
As described above, after forming the conductive layer composed of two layers by the conductive layer forming step, the resist is formed by patterning once, and the gate electrode 5 is formed by performing the etching step using two types of etching conditions. The gate electrode formation process is completed.
[0070]
Next, an impurity implantation step is performed. As shown in FIG. 2B, impurities are implanted into the semiconductor layer 3 using the gate electrode 5 as a mask. Thereby, the source region 12 and the drain region 13 are formed. For example, the impurity is implanted using phosphorus as an impurity, an acceleration energy of 5 to 100 keV, and a dose of 5 × 10 ¹⁶ ions / cm ² Ion implantation can be performed under the following conditions. Further, the region of the semiconductor layer 3 on which the gate electrode 5 is formed becomes a channel region 14 because no impurity is implanted because the gate electrode 5 serves as a mask.
[0071]
Some of the ions implanted as impurities collide with atoms in the semiconductor layer 3, and some of the collided atoms are repelled. When many atoms are repelled, the crystalline semiconductor layer 3 changes to amorphous, resulting in damage to the semiconductor layer 3. In general, when the gate insulating film formed on the semiconductor layer is thin, the damage to the semiconductor layer increases, and at this time, the activation in the subsequent activation process for forming the source region and the drain region cannot be performed well. . On the other hand, when the gate insulating film is thick, the amount of impurities injected into the semiconductor layer is insufficient, and a sufficiently low resistance source region and drain region cannot be formed. Also, in the activation process (especially when a furnace or RTA is used), it is easier to recrystallize if the crystal region is left in the lower layer portion of the semiconductor layer. The impurity implantation conditions are preferably set so that the high region is near the interface between the gate insulating film and the semiconductor layer.
[0072]
For example, when the gate electrode 5 is formed of only the first conductive layer 15 or only the second conductive layer 16, the gate insulating film 4 is less than half that of the present embodiment as in the case of forming a conventional thin film transistor. Therefore, the damage to the semiconductor layer 3 at the time of impurity implantation increases, the impurity cannot be sufficiently activated in the activation process, and the resistance of the source region 12 and the drain region 13 increases. End up.
[0073]
However, as described above, the gate insulating film 4 remains at 44.7 nm by the etching of the first conductive layer 15 and the second conductive layer 16. Therefore, a sufficient thickness of the gate insulating film can be ensured, so that damage to the semiconductor layer 3 at the time of impurity implantation can be reduced, and damage to the semiconductor layer 3 is recovered in the next activation process, A source region 12 and a drain region 13 having sufficiently low resistance can be obtained.
[0074]
Then, heat treatment is performed to electrically activate the impurities implanted into the source region 12 and the drain region 13. The heat treatment can be performed, for example, in a nitrogen atmosphere at 400 to 640 ° C. for 1 to 240 minutes.
[0075]
Next, as shown in FIG. 2 (c), for example, by CVD (Chemical Vapor Deposition) using TEOS, SiO 2 is used. ₂ Is deposited to form an interlayer insulating film 6. Then, a part of the interlayer insulating film 6 and the gate insulating film 4 is removed, and a contact hole 7 reaching the source region 12 and a contact hole 8 reaching the source region 13 are opened.
[0076]
A gate signal line (not shown) made of aluminum, a source electrode 9 and a drain electrode 10 are formed in the openings of the contact holes 7 and 8 on the interlayer insulating film 6. The gate signal line is electrically connected to the gate electrode 5 through one of the contact holes 7 and 8, the source electrode 9 is electrically connected to the source region 12 through the contact hole 7, and the drain electrode 10 is in contact with the gate electrode 5. It is electrically connected to the drain region 13 through the hole 8. Then, a passivation film 11 as a protective film is formed on the interlayer insulating film 6.
[0077]
As described above, the thin film transistor according to the present invention can be manufactured. A liquid crystal display device can be obtained by using the above thin film transistor.
[0078]
In the present embodiment, the gate electrode has a two-layered structure of the first conductive layer 15 made of tantalum nitride and the second conductive layer 16 made of tungsten. However, the present invention is not limited to this. Instead, a laminated structure of three or more layers may be used. In this case, the first conductive layer 15 in the present embodiment is the lowermost layer, and the second conductive layer 16 is a layer other than the lowermost layer, that is, the uppermost layer or an intermediate layer sandwiched between the uppermost layer and the lowermost layer.
[0079]
In the present embodiment, phosphorus is implanted as an impurity to form the source region 12 and the drain region 13 to form an N-type thin film transistor. However, the present invention is not limited to this, and a P-type thin film transistor Can be implemented in the same manner. Further, the present invention can be similarly implemented by using B and As as impurities.
[0080]
In addition, the material of each film formed in this embodiment and the material of impurities can be arbitrarily selected, and various modifications can be made to the structure of the transistor. For example, although glass is used as the substrate 1 in the present embodiment, the present invention is not limited to this, and the related invention of the present invention is the same even when a silicon wafer, SOI, or quartz is used. Can be implemented. In this embodiment, the gate insulating film 4 is made of SiO. ₂ However, the present invention is not limited to this, and can be similarly implemented using SiO, SiN, SiON, Ta205, Al203, ZrO, HfO, La203, and Pr203. In this embodiment, tantalum nitride is used as the gate electrode, that is, the first conductive layer 15 and tungsten is used as the second conductive layer 16, but the present invention is not limited to this. It can be similarly implemented using W, Ta, TaN, Al, AlMo, Mo, AlSi, AiTi, Ti, TiN, Si, WSi, MoSi, TaSi, and Cu. In this embodiment, the interlayer insulating film 6 is made of SiO. ₂ However, the present invention is not limited to this, and can be similarly implemented using SiN, SiNO, a Low-K film, and an organic film.
[0081]
In addition, the manufacturing conditions of the transistor in this embodiment are merely examples, and the present invention is not limited to this value.
[0082]
The method for manufacturing a transistor of the present invention includes a step of forming a base coat film, a semiconductor layer, a gate insulating film, and a gate electrode on a substrate in this order from the substrate side, and a step of forming the gate electrode from two or more materials. And a step of etching under two or more kinds of conditions for forming the gate electrode by one patterning, in which the film thickness of the lowermost gate electrode layer is smaller than the film thickness of the upper gate electrode layer. .
[0083]
The transistor of the present invention is a transistor in which a base coat film, a semiconductor layer, a gate insulating film, and a gate electrode are formed on a substrate in this order from the substrate side, and the gate electrode is formed of two or more kinds of materials. Thus, the lowermost gate electrode layer may be thinner than the upper gate electrode layer.
[0084]
【The invention's effect】
As described above, in the method for manufacturing a transistor according to the present invention, the gate electrode forming step includes a conductive layer forming step of forming a plurality of conductive layers and an etching step of etching the plurality of conductive layers under different conditions. It is the composition which includes.
[0085]
According to the said structure, the some conductive layer for forming a gate electrode is formed on the semiconductor layer and gate insulating layer which were formed on the glass substrate. Then, the gate electrode is formed by etching the plurality of conductive layers under different etching conditions.
[0086]
As a result, it can be prevented that the gate insulating layer is excessively etched by over-etching and the gate insulating layer becomes thin. As a result, for example, it becomes possible to reduce damage to the semiconductor layer when impurities are implanted into the semiconductor layer, and a significant decrease in transistor performance can be avoided, and a transistor maintaining high performance can be manufactured. There is an effect that can be.
[0087]
In the above method for manufacturing a transistor, the conductive layer forming step may be configured such that the lowermost conductive layer of the plurality of conductive layers is formed to be thinner than the other conductive layers.
[0088]
According to the above configuration, the layer thickness of the lowermost conductive layer among the plurality of conductive layers is made thinner than the thicknesses of the other conductive layers, so that the time for etching the lowermost conductive layer is reduced. The time for etching the other conductive layer can be easily shortened.
[0089]
As a result, it is possible to easily prevent the gate insulating layer from being thinned, so that it is possible to easily avoid a significant decrease in transistor performance.
[0090]
In the above method for manufacturing a transistor, the plurality of conductive layers may be formed of different materials.
[0091]
According to the above configuration, since the etching conditions for each conductive layer can be set to the etching conditions according to the material, the degree of freedom of the etching conditions is increased. For example, the time for etching the lowermost conductive layer can be reduced to other conductive layers. It can easily be made shorter than the time for etching the layer.
[0092]
As a result, it is possible to prevent the gate insulating layer from becoming thinner more easily, so that it is possible to easily avoid a significant decrease in the performance of the transistor.
[0093]
As described above, the transistor related to the present invention has a structure in which the gate electrode includes a plurality of conductive layers.
[0094]
According to the above configuration, since the gate electrode is formed of a plurality of conductive layers, the etching conditions of the conductive layer can be set for each conductive layer, and overetching is performed when the lowermost conductive layer is etched. This can reduce the etching of the gate insulating layer too much, so that a transistor having a gate insulating layer with a sufficiently thick layer can be obtained.
[0095]
Thereby, for example, when impurities are implanted into the semiconductor layer, damage to the semiconductor layer can be reduced, and a low-resistance semiconductor can be obtained. There is an effect that a maintained transistor can be obtained.
[0096]
In the above transistor, a layer thickness of a lowermost conductive layer among the plurality of conductive layers may be thinner than other conductive layers.
[0097]
According to the above configuration, for example, when etching the conductive layer, the etching time of the lowermost conductive layer can be shortened, and the over-etching time can be shortened, so that the gate insulating layer is excessively etched. Can be reduced. As a result, it is possible to obtain a transistor having a gate insulating layer with a sufficiently secured layer thickness, and it is possible to easily obtain a transistor that maintains high performance while avoiding a significant decrease in performance.
[0098]
In the above transistor, the plurality of conductive layers may be formed of different materials.
[0099]
According to the above configuration, since the plurality of conductive layers are formed of different materials, etching conditions can be set according to the material of the conductive layer when the conductive layer is etched. As a result, it is possible to easily obtain a transistor that maintains a high performance while avoiding a significant decrease in performance.
[0100]
As described above, the liquid crystal display device related to the present invention has a structure using the above-described transistor.
[0101]
According to the above configuration, the transistor described above is used. That is, since a transistor including a gate insulating layer with a sufficiently thick layer is used, a low-resistance semiconductor can be obtained, and a liquid crystal display device that maintains high performance while avoiding a significant decrease in performance can be obtained. There is an effect that can be.
[Brief description of the drawings]
FIG. 1 shows a part of a manufacturing process of a thin film transistor according to an embodiment of the present invention, and (a) to (c) are cross-sectional views of the thin film transistor.
FIG. 2 shows a continuation of the manufacturing process of FIG. 1, and (a) to (c) are cross-sectional views of the thin film transistor.
FIG. 3 shows a manufacturing process of a conventional thin film transistor, and (a) to (e) are cross-sectional views of the thin film transistor.
[Explanation of symbols]
1 Substrate
3 Semiconductor layer
4 Gate insulation film (gate insulation layer)
5 Gate electrode
5a First gate electrode layer
5b Second gate electrode layer
6 Interlayer insulation film
12 Source region
13 Drain region
14 channel region
15 First conductive layer (conductive layer)
16 Second conductive layer (conductive layer)
17 resist

Claims

A semiconductor layer forming step of forming a semiconductor layer on the glass substrate; a gate insulating layer forming step of forming a gate insulating layer on the semiconductor layer; and a gate electrode forming step of forming a gate electrode on the gate insulating layer; In a method for manufacturing a transistor including an impurity implantation step of implanting impurities into the semiconductor layer,
The gate electrode forming step includes a conductive layer forming step of forming a first conductive layer formed on the gate insulating layer and a second conductive layer formed on the first conductive layer, and etching the second conductive layer. And a second etching step for etching the first conductive layer,
The thickness of the minimum film thickness portion of the first conductive layer formed in the conductive layer formation step is 45 nm , the film thickness of the maximum film thickness portion is 55 nm ,
The film thickness of the minimum film thickness portion of the second conductive layer formed in the conductive layer formation step is 315 nm , the film thickness of the maximum film thickness portion is 385 nm,
The selection ratio between the second conductive layer and the first conductive layer in the first etching step is set to 20, and the selection ratio between the first conductive layer and the gate insulating layer in the second etching step is 4. A method for manufacturing a transistor, characterized by being set as follows.

The conductive layer forming step includes a step of forming one or more conductive layers between the first conductive layer and the second conductive layer or on the second conductive layer. 2. A method for producing the transistor according to 1.

3. The transistor according to claim 1, wherein, in the conductive layer forming step, the layer thickness of the first conductive layer formed on the gate insulating layer is formed to be thinner than the layer thicknesses of the other conductive layers. Manufacturing method.

The method for manufacturing a transistor according to claim 1, wherein the plurality of conductive layers formed in the conductive layer forming step are made of different materials.